【０００１】
【発明の属する技術分野】
本発明は、画像表示装置に関する。
【０００２】
【従来の技術】
従来より、描画機能を有する一般的な画像表示装置では、特許文献１に記載の技術のように、表示画面の１画面分のフレームメモリが用いられることが多い。一方、複数のラインメモリを用いて同様の機能を実現する方法もあるが、例えばＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）メモリ経由でしかアクセスできないなど、ハードウェアの制約を受け、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）からこれらのメモリに直接アクセスすることができなかった。
【０００３】
【特許文献１】
特開２００２−３４１８５９号公報
【０００４】
【発明が解決しようとする課題】
上記のように、表示画面の１画面分のフレームメモリを用いるのは、コスト的に問題がある。
また、上記特許文献１に記載の技術では、スプライト（表示位置などの属性を持ったキャラクタ）を表示するためのデータがパターンＲＯＭに記憶され、このスプライトの表示位置等を指示する属性データがスプライト属性テーブルに記憶されているが、上記ラインメモリのように、ＣＰＵやＤＭＡＣから、直接アクセスできないローカルなメモリ空間にある場合は、上記スプライトを表示するためのデータやその属性データのような表示に用いるデータを、予め格納する専用のローカルメモリ（キャラクタメモリ、属性データメモリ）を設ける必要があり、さらに専用の描画回路を必要とした。
【０００５】
本発明は、上記の点に鑑みてなされたもので、１画面分のフレームメモリや専用のローカルメモリ等を必要とせず少ない容量のメモリを用いて、描画およびその表示が行える画像表示装置を提供するものである。
【０００６】
【課題を解決するための手段】
本発明の画像表示装置は、２つのデータ格納領域を有して該２つのデータ格納領域から所定のタイミングで交互に画像表示用データを出力し、次に出力するデータ格納領域には、先に出力される画像表示用データに後続する画像表示用データが格納されるバッファメモリと、任意に定められたピクセルサイズを有する画像データのピクセルサイズに基づき仮想的に形成される画像フレームに対して定められる仮想アドレスを、前記バッファメモリの物理アドレスに変換するアドレス変換手段と、前記画像データのピクセルサイズを前記画像表示用データのピクセルサイズに変換し、前記画像表示用データとするピクセル変換手段と、を具備することを特徴としている。
【０００７】
本発明では、画像データ（この画像データのピクセルサイズは、任意に定められる）のピクセルサイズに基づき仮想的に形成される画像フレームに対して定められる仮想アドレスを、前記アドレス変換手段により前記バッファメモリの物理アドレスに変換し、前記画像データのピクセルサイズを、前記ピクセル変換手段により前記画像表示用データのピクセルサイズに変換する。この変換したデータが画像表示用データとなる。この画像表示用データは、バッファメモリのデータ格納領域に格納されるが、次に出力するデータ格納領域に、先に出力される画像表示用データに後続する画像表示用データが格納される。
【０００８】
上記のようにしてバッファメモリが有する２つのデータ格納領域に格納される画像表示用データは、所定のタイミングで交互に出力される。そして、出力された画像表示用データは、この画像表示用データを受ける表示装置にて表示されることとなる。また、上記のように次に出力するデータ格納領域には、先に出力される画像表示用データに後続する画像表示用データが格納されるので、１つのデータ格納領域に格納された画像表示用データの出力に引き続き、後続する画像表示用データが出力される。この出力は、２つのデータ格納領域から所定のタイミングで交互になされるので、結果として１画面（１フレーム）の画像を表示装置に表示させることが可能となる。
【０００９】
また、請求項２に記載の発明は、請求項１に記載の画像表示装置において、前記画像データまたは画像表示用データに対し所定の演算処理を施す演算処理手段を、さらに具備することを特徴としている。
【００１０】
本発明では、演算処理手段が前記画像データまたは画像表示用データに対し所定の演算処理を行う。この演算処理としては、前記画像データが圧縮されている場合に圧縮された画像データを伸張（解凍）する処理や、回転等の画像処理が挙げられる。画像データに対する処理結果は、この処理結果の画像を表示するためピクセル毎の仮想アドレスをアドレス変換手段に供給してバッファメモリ上の物理アドレスに変換させるとともに、対応する（同仮想アドレスの）画像データをピクセル変換手段に供給し画像表示用データのピクセルサイズに変換させてバッファメモリに格納させる。画像表示用データに対しては、バッファメモリに格納されたデータに対して演算処理を行う。
以上のように、演算処理手段により、表示させる画像データまたは画像表示用データに対しさらに加工を加えることができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
図１は、本発明の一実施の形態である画像表示装置の構成を示すブロック図である。
本実施の形態の画像表示装置１は、ＣＰＵ２、ＤＭＡＣ３、システムメモリ（Ｓｙｓｔｅｍ Ｍｅｍｏｒｙ）４、ブロックピクセルバッファ５、アドレス変換装置６、ピクセル変換演算装置７、表示スキャンタイミング制御装置８とから構成されている。各部は、図示するバスラインおよび信号線（一部省略）により接続されている。
【００１２】
ＣＰＵ２は、いわゆる中央演算処理装置であり、画像表示装置１の各部を制御するとともに、表示のための描画を行う。また、ＣＰＵ２は下記のアドレス変換装置６およびピクセル変換演算装置７に、画像データのピクセルサイズを通知する。
ＤＭＡＣ３は、ダイレクト・メモリ・アクセス・コントローラであり、ＣＰＵ２に代わり、データの転送処理を行う。
システムメモリ４は、ＲＯＭ（Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）およびＲＡＭ（Ｒａｎｄｏｍ−Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）により構成され、ＲＯＭには、ＣＰＵ２が実行するプログラムや後述のキャラクタデータが記憶され、ＲＡＭには後述のスプライト属性データが記憶されるとともにＣＰＵ２が実行する処理のためのワークエリア等が設定される。
【００１３】
ブロックピクセルバッファ５は、２つのデータ格納領域をもち、それぞれのデータ格納領域は、表示装置にて表示される１画素当たりのビット数（ピクセルサイズ）Ｂと、水平走査線（スキャンライン）数Ｙおよび１スキャンライン上の画素数Ｘからなる画面（Ｄｉｓｐｌａｙ Ｓｃｒｅｅｎ）を複数に分割した場合の１ブロックに応じた容量（例えば、スキャンライン８ライン分の領域を１ブロックとすると、Ｂ×Ｘ×８ビット）をもつ。表示出力の際は、ブロックピクセルバッファ５の一方のデータ格納領域に格納された画像表示用データが出力される一方、他方のデータ格納領域には、後続する画像表示用データが供給され、格納される。
【００１４】
なお、このブロックピクセルバッファ５は、例えばＶＲＡＭを用いて構成し、一方のデータ格納領域からの表示出力と同時に他方のデータ格納領域へのデータの書き込みを可能として、一方を表示用、他方を描画用とし所定のタイミング（１フレーム内では、次のブロックの表示出力のタイミング）で切り替え使用する。また、１ブロックは、少なくともスキャンライン数で８ライン程度とする。これは静止画や動画などの圧縮データでは８×８ピクセルを１つのブロックとした単位で圧縮されていることが多く、ＣＰＵ２によりこれらの画像の展開を行う際に対応しやすいためである。
【００１５】
アドレス変換装置６は、ＣＰＵ２またはＤＭＡＣ３が扱う画像データ（後述のスプライトのデータ等）のピクセルサイズ（これは、ＣＰＵ２から通知される）に基づき仮想的に形成される画像フレーム（これは表示画面に対応するメモリ空間）に対して定められる仮想アドレスを（図２：ＣＰＵ／ＤＭＡＣから見たメモリマップ参照）、ブロックピクセルバッファ５の物理アドレス（図２：ブロックピクセルバッファ上のメモリマップ参照）に変換する。ブロックピクセルバッファ５は、上記のように２つのデータ格納領域を持ちその出力は所定のタイミングで切り替えられるが、描画の際は、アドレス変換装置６が、与えられた仮想アドレスをそのとき描画用となっているデータ格納領域に対応する物理アドレスに変換する。なお、いずれのデータ格納領域が描画用となっているかは、下記の表示スキャンタイミング制御装置８から通知される。
【００１６】
図２は、仮想的に形成される画像フレーム上のメモリマップ（画像データのピクセルサイズが、３２ｂｉｔ／Ｐｉｘｅｌまたは１６ｂｉｔ／Ｐｉｘｅｌまたは８ｂｉｔ／Ｐｉｘｅｌである場合（もちろん、これらに限られず１ｂｉｔ／Ｐｉｘｅｌや４ｂｉｔ／Ｐｉｘｅｌ等であってもよい））と、ブロックピクセルバッファ５上のメモリマップ（ここでは画像表示用データのピクセルサイズが、１６ｂｉｔ／Ｐｉｘｅｌ固定である場合）の関係を例示している。この図に示した仮想アドレスは８ライン分であるが、上記画像フレームは表示画面の１画面分に対応し、したがって仮想アドレスも１画面を構成するピクセル数分のアドレスからなる。一方、この図に例示した物理アドレスは、ブロックピクセルバッファ５の１つのデータ格納領域を指すものであり、もう一方のデータ格納領域の物理アドレスも同様にリニアに設定される（例えば、４０００ｈ〜７ＦＦＦｈ）。
【００１７】
本実施の形態では、表示が行われる際は、先に表示されている（表示しつつある場合を含む）ブロックに後続するブロック（例えば、図１の▲１▼のブロックが先に表示される場合に、この▲１▼のブロックに対し▲２▼のブロック）に対応する画像表示データが、次に出力をする方のデータ格納領域に供給される必要がある。例えば、図１に示す▲２▼のブロックに対応する画像データをブロックピクセルバッファ５に供給する場合、▲２▼のブロックに対応する仮想アドレス（例えば、図２で画像データが３２ｂｉｔ／Ｐｉｘｅｌの場合、８０００ｈ〜ＦＦＦＦｈ）が指定され、アドレス変換装置６は、この仮想アドレスを次に出力する側のデータ格納領域の物理アドレス（例えば、４０００ｈ〜７ＦＦＦｈ）に変換する。
【００１８】
ピクセル変換演算装置７は、供給される画像データのピクセルサイズ（この値は、ＣＰＵ２から通知される）を画像表示用データのピクセルサイズ（すなわち、ブロックピクセルバッファ５上のピクセルサイズ）に変換し、画像表示用データとして出力する。このピクセル変換演算装置７は、アドレス変換装置６から前述の物理アドレスの供給を受け、この物理アドレスと画像表示用データをブロックピクセルバッファ５に供給して格納させる。また、このピクセル変換演算装置７は、画像表示用データのピクセル毎に所定の演算処理を行うこともできる。
【００１９】
以上のようにアドレス変換装置６がアドレスの変換を行い、ピクセル変換演算装置７がピクセルサイズ（ピクセルのデータサイズ）の変換を行う。これらの変換を行うのは、例えば、ＣＰＵ２が描画する画像データに含まれるピクセルが、３２ｂｉｔ／Ｐｉｘｅｌで定義されている場合、ＣＰＵ２は、３２ｂｉｔ／Ｐｉｘｅｌのメモリ空間を想定して描画を行うが、実際のブロックピクセルバッファ５のメモリ空間は、例えば１６ｂｉｔ／Ｐｉｘｅｌ固定なので、アドレス変換装置６およびピクセル変換演算装置７による、アドレスおよびピクセルサイズの変換が必要となるからである（図２参照）。
【００２０】
表示スキャンタイミング制御装置８は、ブロックピクセルバッファ５に対し画像表示用データを出力させるタイミング信号を供給する。このタイミング信号に従って、各スキャンラインの表示出力が制御され、さらに、ブロック毎の、ブロックピクセルバッファ５のデータ格納領域の出力の切り替え制御がなされる。また、表示スキャンタイミング制御装置８はＣＰＵ２またはＤＭＡＣ３に対し、先に表示出力しているブロックあるいはこれに後続するブロックを識別可能とする情報（例えば、各ブロックに固有に割り当てた番号等）と描画のタイミングを通知する（例えば、割り込みにより通知する）。この通知を行うのは、ＣＰＵ２またはＤＭＡＣ３により表示のため転送あるいは描画できる画像データが、先に表示されているブロックに後続するブロックに対応する画像データに限られるためである。
さらに、表示スキャンタイミング制御装置８は、アドレス変換装置６に、ブロックピクセルバッファ５の２つのデータ格納領域の内一方の、描画可能な（現在描画用となっている）データ格納領域を通知する。
【００２１】
ここで、上記画像データとしてのスプライトについて説明する。
スプライトは、表示位置などの属性を持ったキャラクタであり、キャラクタデータとスプライト属性データの組からなる。スプライト属性データは、キャラクタデータ格納先の先頭番地と、キャラクタデータフォーマット（１ピクセルのビット数、サイズ）と、キャラクタの表示位置の情報を含んでいる。ＣＰＵ２は、スプライト属性データに基づいて、次の８スキャンラインで表示されるスプライトを特定し、ピクセル変換演算装置７を介してブロックピクセルバッファ５に展開する。このときＣＰＵ２は、キャラクタデータフォーマットで規定される１ピクセルのビット数（ピクセルサイズ）に基づき、それと同サイズに基づくメモリ空間（例えば、図２：ＣＰＵ／ＤＭＡＣから見たメモリマップ）があるものと仮定して描画を行うが、描画されるデータは、アドレス変換装置６とピクセル変換演算装置７により前述のように変換がなされブロックピクセルバッファ５に展開される。
【００２２】
次に、このように構成された本実施形態の画像表示装置１の動作について説明する。以下では、ＣＰＵ２が、アドレス変換装置６およびピクセル変換演算装置７を介してブロックピクセルバッファ５に対する描画を行うものとする。
【００２３】
はじめに、ＣＰＵ２が、アドレス変換装置６およびピクセル変換演算装置７に画像データのピクセルサイズ（例えば１ピクセル３２ビット）を指示する。
次いで、表示スキャンタイミング制御装置８が、描画可能なブロック（最初は、表示画面の最も上のブロック（図１：▲１▼））を識別可能とする情報をＣＰＵ２に通知する。
ＣＰＵ２は、この通知を起点として、上記描画可能なブロックに対応する画像データ（スプライト属性データにより規定される、このブロックに表示すべきキャラクタのデータ）をシステムメモリ４から読み出し、当該ブロックに対応する仮想アドレスを指定してこの画像データを転送する。
【００２４】
ＣＰＵ２により指定された仮想アドレスは、アドレス変換装置６により前述のように物理アドレスに変換されてピクセル変換演算装置７に供給される。一方、上記仮想アドレスに対応する画像データが、ＣＰＵ２によりピクセル変換演算装置７に供給され、このピクセル変換演算装置７によって、ブロックピクセルバッファ５に格納するためのピクセルサイズ（すなわち、画像表示用データのピクセルサイズ）への変換がなされる。ここでは、ピクセル変換演算装置７が、先にＣＰＵ２から与えられた画像データのピクセルサイズと、画像表示用データのピクセルサイズ（すなわち、ブロックピクセルバッファ５上のピクセルサイズ：固定）を基に、各ピクセルのデータサイズを変換する。さらにはピクセル毎に所定の演算処理がなされて、上記物理アドレスにより指定されるブロックピクセルバッファ５のデータ格納領域に格納される。
【００２５】
このように、ＣＰＵ２が、システムメモリ４から画像データを読み出し、最終的にブロックピクセルバッファ５に画像表示用データが供給されるので、従来のように、ローカルなバッファメモリに画像データを供給するための画像データ（スプライトのキャラクタデータ及びその属性データ）を記憶するローカルメモリは不要である。
【００２６】
ブロックピクセルバッファ５に格納された画像表示用データは、表示スキャンタイミング制御装置８からブロックピクセルバッファ５に供給されるタイミング信号に従って出力され、別途設けられる表示装置にて画像の表示が開始される。
この後、表示スキャンタイミング制御装置８からＣＰＵ２に、先に表示出力しているブロック（最初は、図１：▲１▼）あるいは後続するブロック（最初は、図１：▲２▼）を識別可能とする情報が通知される。
この通知を受けたＣＰＵ２は、この通知を起点として、先に描画した画像データに後続する画像データ（次のブロックの画像データ）をシステムメモリ４から読み出し、この画像データに対応する仮想アドレスをアドレス変換装置６に与え、当該画像データをピクセル変換演算装置７に転送する。
【００２７】
ＣＰＵ２により指定された仮想アドレスは、アドレス変換装置６により前述のように物理アドレス（この場合、先に出力をしているデータ格納領域ではない他方のデータ格納領域のアドレスとなる）に変換されてピクセル変換演算装置７に供給される。一方、ＣＰＵ２から転送された画像データは、ピクセル変換演算装置７によって、前述のようにピクセルサイズの変換がなされ、さらにはピクセル毎に所定の演算処理がなされて、上記物理アドレスにより指定されるブロックピクセルバッファ５のデータ格納領域に格納される。
【００２８】
ここで、先に表示される画像表示用データの表示が完了したとする。すると、後続する画像データを引き続き表示するためのタイミングを知らせるタイミング信号が、表示スキャンタイミング制御装置８からブロックピクセルバッファ５に供給され、このタイミング信号に従って上記他方のデータ格納領域から画像表示用データが出力される。
【００２９】
次いで、ＣＰＵ２は、表示スキャンタイミング制御装置８から通知される、先に表示出力しているブロックあるいは後続するブロックを識別可能とする情報を基に、後続するブロックに対応する画像データをシステムメモリ４から転送するが、この画像データは、アドレス変換装置６とピクセル変換演算装置７によって、ブロックピクセルバッファ５の２つのデータ格納領域の内、次に出力される方のデータ格納領域に格納される。
【００３０】
以上のように、２つのデータ格納領域は、所定のタイミングで（この例では、８スキャンライン分の期間の経過毎のタイミングで）表示用と描画用に役割が交互に切り替わり、以降、上記ブロックピクセルバッファ５への描画（画像データの転送とアドレスおよびピクセルサイズの変換とブロックピクセルバッファ５への格納）と画像表示用データの出力が順次繰り返され、画像の表示が繰り返し行われる。
以上、この発明の実施形態を、図面を参照して詳述してきたが、本発明の具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の構成等も含まれる。
【００３１】
【発明の効果】
以上、詳細に説明したように、本発明によれば、前記バッファメモリと、アドレス変換手段と、ピクセル変換手段とを設け、バッファメモリが有する２つのデータ格納領域で、次に出力するデータ格納領域には、先に出力される画像表示用データに後続する画像表示用データを格納して、所定のタイミングで交互に格納された画像表示用データを出力するので、少ないメモリ容量で（すなわち、１フレーム分のフレームメモリを必要としない）、１フレーム分の画像を表示させることが可能となる。
【００３２】
また、前記アドレス変換手段とピクセル変換手段により、仮想アドレスの物理アドレスの変換および画像データのピクセルサイズの変換を行うので、バッファメモリに対し描画を行う装置（演算処理手段等）は、バッファメモリの容量にかかわらず、仮想的に形成される画像フレームが実在するかのように、１画面を構成する画像の描画あるいは演算処理を行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である画像表示装置の構成を示すブロック図である。
【図２】ＣＰＵ／ＤＭＡＣから見たメモリマップとブロックピクセルバッファ上のメモリマップの関係を示す一例である。
【符号の説明】
１…画像表示装置、２…ＣＰＵ（演算処理手段）、３…ＤＭＡＣ、４…システムメモリ、５…ブロックピクセルバッファ（バッファメモリ）、６…アドレス変換装置（アドレス変換手段）、７…ピクセル変換演算装置（ピクセル変換手段、演算処理手段）、８…表示スキャンタイミング制御装置[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an image display device.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a general image display device having a drawing function, a frame memory for one display screen is often used, as in the technique described in Japanese Patent Application Laid-Open No. H11-163,036. On the other hand, there is a method of realizing the same function by using a plurality of line memories. However, for example, due to hardware restrictions such that access is possible only through a FIFO (First-In First-Out) memory, a CPU (Central Processing Unit) ) Or DMAC (Direct Memory Access Controller) could not directly access these memories.
[0003]
[Patent Document 1]
JP-A-2002-341859
[Problems to be solved by the invention]
As described above, using a frame memory for one display screen has a problem in cost.
In the technique described in Patent Document 1, data for displaying a sprite (a character having an attribute such as a display position) is stored in a pattern ROM, and attribute data indicating a display position of the sprite is stored in a sprite. Although it is stored in the attribute table, if it is in a local memory space that cannot be directly accessed from the CPU or DMAC, such as the line memory, it is used for display such as data for displaying the sprite and its attribute data. It is necessary to provide a dedicated local memory (character memory, attribute data memory) for storing data in advance, and further requires a dedicated drawing circuit.
[0005]
The present invention has been made in view of the above points, and provides an image display device capable of drawing and displaying using a small capacity memory without requiring a frame memory for one screen or a dedicated local memory. Is what you do.
[0006]
[Means for Solving the Problems]
The image display device of the present invention has two data storage areas and alternately outputs image display data at a predetermined timing from the two data storage areas. A buffer memory in which image display data subsequent to the output image display data is stored, and an image frame virtually formed based on the pixel size of the image data having an arbitrarily determined pixel size. A virtual address to be converted into a physical address of the buffer memory, and a pixel conversion unit that converts a pixel size of the image data into a pixel size of the image display data, and uses the pixel data as the image display data. It is characterized by having.
[0007]
In the present invention, a virtual address defined for an image frame virtually formed based on a pixel size of image data (a pixel size of the image data is arbitrarily determined) is converted by the address conversion means into the buffer memory. And the pixel size of the image data is converted to the pixel size of the image display data by the pixel conversion means. The converted data becomes image display data. The image display data is stored in the data storage area of the buffer memory, and the image display data subsequent to the previously output image display data is stored in the next output data storage area.
[0008]
The image display data stored in the two data storage areas of the buffer memory as described above is output alternately at a predetermined timing. Then, the output image display data is displayed on a display device that receives the image display data. Further, as described above, in the data storage area to be output next, the image display data subsequent to the previously output image display data is stored, so that the image display data stored in one data storage area is stored. Subsequent to the data output, the subsequent image display data is output. This output is alternately performed at a predetermined timing from the two data storage areas. As a result, an image of one screen (one frame) can be displayed on the display device.
[0009]
According to a second aspect of the present invention, in the image display device according to the first aspect, the image display apparatus further includes an arithmetic processing unit that performs a predetermined arithmetic processing on the image data or the image display data. I have.
[0010]
In the present invention, the arithmetic processing means performs a predetermined arithmetic processing on the image data or the image display data. Examples of the arithmetic processing include processing for expanding (decompressing) the compressed image data when the image data is compressed, and image processing such as rotation. The processing result for the image data is obtained by supplying a virtual address for each pixel to an address converting means to display the image of the processing result to a physical address on a buffer memory, and a corresponding image data (of the same virtual address). Is supplied to the pixel conversion means, converted to the pixel size of the image display data, and stored in the buffer memory. For image display data, arithmetic processing is performed on the data stored in the buffer memory.
As described above, it is possible to further process the image data to be displayed or the image display data by the arithmetic processing means.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram illustrating a configuration of an image display device according to an embodiment of the present invention.
The image display device 1 according to the present embodiment includes a CPU 2, a DMAC 3, a system memory (System Memory) 4, a block pixel buffer 5, an address conversion device 6, a pixel conversion operation device 7, and a display scan timing control device 8. I have. Each unit is connected by a bus line and a signal line (partially omitted) as shown.
[0012]
The CPU 2 is a so-called central processing unit, and controls each part of the image display device 1 and performs drawing for display. Further, the CPU 2 notifies the following address conversion device 6 and pixel conversion operation device 7 of the pixel size of the image data.
The DMAC 3 is a direct memory access controller, and performs data transfer processing instead of the CPU 2.
The system memory 4 includes a ROM (Read-Only Memory) and a RAM (Random-Access Memory). The ROM stores a program executed by the CPU 2 and character data described later, and the RAM stores sprite attribute data described later. Are stored, and a work area or the like for processing executed by the CPU 2 is set.
[0013]
The block pixel buffer 5 has two data storage areas. Each data storage area has the number of bits B (pixel size) per pixel displayed on the display device and the number of horizontal scanning lines (scan lines) Y. And a capacity corresponding to one block when a screen (Display Screen) having the number X of pixels on one scan line is divided into a plurality (for example, if an area for eight scan lines is one block, B × X × 8 Bit). At the time of display output, the image display data stored in one of the data storage areas of the block pixel buffer 5 is output, while the subsequent image display data is supplied and stored in the other data storage area. You.
[0014]
Note that the block pixel buffer 5 is configured using, for example, a VRAM, and is capable of writing data to the other data storage area simultaneously with display output from one data storage area, so that one is for display and the other is for drawing. It is switched and used at a predetermined timing (in one frame, the display output timing of the next block). In addition, one block has at least about eight scan lines. This is because compressed data such as still images and moving images are often compressed in units of 8 × 8 pixels as one block, and it is easy to deal with the expansion of these images by the CPU 2.
[0015]
The address translator 6 is an image frame virtually formed based on the pixel size (which is notified from the CPU 2) of image data (such as sprite data described later) handled by the CPU 2 or the DMAC 3 (this is a display frame). A virtual address defined for the corresponding memory space (see FIG. 2: a memory map viewed from the CPU / DMAC) is converted into a physical address of the block pixel buffer 5 (see FIG. 2: a memory map on the block pixel buffer). I do. The block pixel buffer 5 has two data storage areas as described above, and its output is switched at a predetermined timing. However, at the time of drawing, the address conversion device 6 changes the given virtual address to that for drawing at that time. Is converted to a physical address corresponding to the data storage area. Which of the data storage areas is used for drawing is notified from the display scan timing control device 8 described below.
[0016]
FIG. 2 shows a memory map on a virtually formed image frame (when the pixel size of the image data is 32 bit / Pixel, 16 bit / Pixel, or 8 bit / Pixel (of course, not limited thereto, 1 bit / Pixel or 4 bit) / Pixel or the like) and a memory map on the block pixel buffer 5 (here, the pixel size of the image display data is fixed to 16 bits / Pixel). Although the virtual addresses shown in this figure are for eight lines, the above-mentioned image frame corresponds to one screen of the display screen, and therefore, the virtual address also includes addresses for the number of pixels constituting one screen. On the other hand, the physical address illustrated in this figure indicates one data storage area of the block pixel buffer 5, and the physical address of the other data storage area is similarly set linearly (for example, 4000h to 7FFFh). ).
[0017]
In the present embodiment, when the display is performed, a block subsequent to the previously displayed block (including the case of being displayed) (for example, the block (1) in FIG. 1) is displayed first. In this case, the image display data corresponding to (1) block ((2) block) needs to be supplied to a data storage area to be output next. For example, when image data corresponding to the block (2) shown in FIG. 1 is supplied to the block pixel buffer 5, a virtual address corresponding to the block (2) (for example, when the image data is 32 bits / pixel in FIG. 2) , 8000h to FFFFh), and the address translation device 6 translates this virtual address into a physical address (for example, 4000h to 7FFFh) of the data storage area to be output next.
[0018]
The pixel conversion operation device 7 converts the pixel size of the supplied image data (this value is notified from the CPU 2) to the pixel size of the image display data (that is, the pixel size on the block pixel buffer 5), Output as image display data. The pixel conversion operation device 7 receives the supply of the above-mentioned physical address from the address conversion device 6, and supplies the physical address and the image display data to the block pixel buffer 5 for storage. The pixel conversion operation device 7 can also perform a predetermined operation for each pixel of the image display data.
[0019]
As described above, the address conversion device 6 performs the address conversion, and the pixel conversion operation device 7 performs the conversion of the pixel size (pixel data size). These conversions are performed, for example, when pixels included in image data drawn by the CPU 2 are defined by 32 bits / Pixel, the CPU 2 performs drawing by assuming a memory space of 32 bits / Pixel. This is because the actual memory space of the block pixel buffer 5 is fixed at, for example, 16 bits / Pixel, so that the address conversion device 6 and the pixel conversion operation device 7 need to convert the address and the pixel size (see FIG. 2).
[0020]
The display scan timing control device 8 supplies a timing signal for outputting image display data to the block pixel buffer 5. In accordance with this timing signal, the display output of each scan line is controlled, and further, switching control of the output of the data storage area of the block pixel buffer 5 is performed for each block. In addition, the display scan timing control device 8 informs the CPU 2 or the DMAC 3 of information (for example, a number uniquely assigned to each block) for identifying the previously output block or the subsequent block. (For example, notification by interruption). This notification is performed because the image data that can be transferred or drawn for display by the CPU 2 or the DMAC 3 is limited to image data corresponding to a block subsequent to the previously displayed block.
Further, the display scan timing control device 8 notifies the address conversion device 6 of one of the two data storage regions of the block pixel buffer 5 that can be drawn (currently for drawing).
[0021]
Here, the sprite as the image data will be described.
A sprite is a character having attributes such as a display position, and is composed of a set of character data and sprite attribute data. The sprite attribute data includes information on the start address of the character data storage destination, the character data format (bit number and size of one pixel), and the display position of the character. The CPU 2 specifies a sprite displayed on the next 8 scan lines based on the sprite attribute data, and expands the sprite in the block pixel buffer 5 via the pixel conversion operation device 7. At this time, the CPU 2 determines that there is a memory space (for example, FIG. 2: a memory map viewed from the CPU / DMAC) based on the bit number (pixel size) of one pixel defined by the character data format and the same size. Assuming that drawing is performed, the data to be drawn is converted by the address conversion device 6 and the pixel conversion operation device 7 as described above, and is developed in the block pixel buffer 5.
[0022]
Next, the operation of the image display device 1 according to the present embodiment thus configured will be described. Hereinafter, it is assumed that the CPU 2 performs drawing on the block pixel buffer 5 via the address conversion device 6 and the pixel conversion operation device 7.
[0023]
First, the CPU 2 instructs the address conversion device 6 and the pixel conversion operation device 7 on the pixel size of image data (for example, 32 bits per pixel).
Next, the display scan timing control device 8 notifies the CPU 2 of information that enables identification of a drawable block (initially, the uppermost block of the display screen ((1) in FIG. 1)).
Starting from this notification, the CPU 2 reads out from the system memory 4 image data (character data defined by sprite attribute data and to be displayed in this block) corresponding to the drawable block, and corresponds to the block. The image data is transferred by designating a virtual address.
[0024]
The virtual address specified by the CPU 2 is converted into a physical address by the address conversion device 6 as described above and supplied to the pixel conversion operation device 7. On the other hand, image data corresponding to the virtual address is supplied from the CPU 2 to the pixel conversion operation device 7, and the pixel size for storage in the block pixel buffer 5 (that is, the image display data (Pixel size). Here, the pixel conversion arithmetic unit 7 determines each pixel based on the pixel size of the image data previously given from the CPU 2 and the pixel size of the image display data (that is, the pixel size on the block pixel buffer 5: fixed). Convert the pixel data size. Further, predetermined arithmetic processing is performed for each pixel, and the result is stored in the data storage area of the block pixel buffer 5 specified by the physical address.
[0025]
As described above, since the CPU 2 reads the image data from the system memory 4 and finally supplies the image display data to the block pixel buffer 5, the CPU 2 supplies the image data to the local buffer memory as in the related art. A local memory for storing the image data (character data of the sprite and its attribute data) is unnecessary.
[0026]
The image display data stored in the block pixel buffer 5 is output according to a timing signal supplied from the display scan timing control device 8 to the block pixel buffer 5, and the display of an image is started on a separately provided display device.
Thereafter, the display scan timing control device 8 can identify to the CPU 2 the block which has been previously displayed and output (first, FIG. 1: (1)) or the subsequent block (first, FIG. 1: (2)). Is notified.
The CPU 2 having received the notification reads the image data subsequent to the previously drawn image data (image data of the next block) from the system memory 4 with the notification as a starting point, and assigns a virtual address corresponding to the image data to the address. The image data is provided to the conversion device 6 and transferred to the pixel conversion operation device 7.
[0027]
The virtual address specified by the CPU 2 is converted by the address conversion device 6 into a physical address (in this case, an address of the other data storage area other than the previously output data storage area) as described above. It is supplied to the pixel conversion operation device 7. On the other hand, the image data transferred from the CPU 2 is subjected to the pixel size conversion by the pixel conversion operation device 7 as described above, and further, a predetermined operation process is performed for each pixel, and the block designated by the physical address is processed. The data is stored in the data storage area of the pixel buffer 5.
[0028]
Here, it is assumed that the display of the previously displayed image display data has been completed. Then, a timing signal notifying the timing for continuously displaying the subsequent image data is supplied from the display scan timing control device 8 to the block pixel buffer 5, and the image display data is stored in the other data storage area according to the timing signal. Is output.
[0029]
Next, the CPU 2 stores the image data corresponding to the subsequent block on the basis of the information notified from the display scan timing control device 8 that enables the block being displayed and output or the subsequent block to be identified. This image data is stored in the next data storage area of the two data storage areas of the block pixel buffer 5 by the address conversion device 6 and the pixel conversion operation device 7.
[0030]
As described above, the roles of the two data storage areas are alternately switched between display and drawing at a predetermined timing (in this example, at the timing of each elapse of a period corresponding to eight scan lines), and thereafter, the above-described block Drawing in the pixel buffer 5 (transfer of image data, conversion of address and pixel size, and storage in the block pixel buffer 5) and output of image display data are sequentially repeated, and image display is repeated.
The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration of the present invention is not limited to this embodiment, and a configuration or the like may be used without departing from the gist of the present invention. included.
[0031]
【The invention's effect】
As described above in detail, according to the present invention, the buffer memory, the address conversion means, and the pixel conversion means are provided, and the two data storage areas of the buffer memory have the following data storage area. Stores the image display data subsequent to the previously output image display data, and outputs the image display data stored alternately at a predetermined timing. (It does not require a frame memory for frames.) It is possible to display an image for one frame.
[0032]
In addition, since the physical address conversion of the virtual address and the pixel size conversion of the image data are performed by the address conversion unit and the pixel conversion unit, an apparatus (an arithmetic processing unit or the like) that performs drawing on the buffer memory is provided. Regardless of the capacity, it is possible to perform drawing or calculation processing of an image constituting one screen, as if a virtually formed image frame actually exists.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of an image display device according to an embodiment of the present invention.
FIG. 2 is an example showing a relationship between a memory map viewed from a CPU / DMAC and a memory map on a block pixel buffer.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Image display device, 2 ... CPU (arithmetic processing means), 3 ... DMAC, 4 ... System memory, 5 ... Block pixel buffer (buffer memory), 6 ... Address conversion device (address conversion means), 7 ... Pixel conversion calculation Device (pixel conversion means, arithmetic processing means), 8 ... Display scan timing control device
