JP2004350372A - 電源切替回路 - Google Patents

Abstract

【課題】回路の占有面積を最小限に抑制しつつ、更に、差動スイッチング回路を使用せずに低電力動作が可能な電源切替回路を提供する。
【解決手段】ゲートが第１の直流電源Ｖ１にソースが第２の直流電源Ｖ２にドレインが内部ノードＮ１に接続された第１のＰ型ＭＯＳＦＥＴ１０１と、ゲートが第１の直流電源Ｖ１にソースが接地電位にドレインが内部ノードＮ１に接続されたＮ型ＭＯＳＦＥＴ１０２と、ゲートが内部ノードＮ１にソースが第１の直流電源Ｖ１にドレインが出力ノードＮ２に接続された第２のＰ型ＭＯＳＦＥＴ１０３と、ゲートが第１の直流電源Ｖ１にソースが内部ノードＮ１にドレインが出力ノードＮ２に接続された第３のＰ型ＭＯＳＦＥＴ１０４とを備え、第１の直流電源Ｖ１の電圧値が設定電圧より高いと第１の直流電源から電流供給を行い、低いと第２の直流電源Ｖ２から電流供給を行うように構成する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、主電源が電圧降下を起こした場合に、バッテリ等の他電源への切り替えを自動的に行う電源切替回路に関する。
【０００２】
【従来の技術】
近年、不揮発性半導体メモリが搭載されたＩＣカードが注目されている。ＩＣカードは接触端子を持つ接触型ＩＣカードや、電磁誘導により電力、クロック、データ送受信を行う非接触カード、また、接触・非接触を兼用するコンビネーション型ＩＣカードがあり、コンビネーション型ＩＣカードには、接触モードと非接触モードとが存在する。
【０００３】
コンビネーション型ＩＣカードでは、非接触モードにおいて、ＩＣカードに供給される電力は、アンテナを通じて電磁誘導で誘起されるが、その電力容量は小さく、また送信装置とＩＣカード間のデータ通信距離が大きくなると、供給する電力が低下する等、幾分不安定な電力となる。非接触モード動作時、外部電源の一時的な電圧降下により搭載された不揮発性半導体メモリへのアクセス動作が不安定になることがある。この外部電源の電圧降下、または、外部電源の電圧変動等による回路の誤動作を防ぐためには、電圧降下を検出し、更に、安定した他の電源へ切り替える回路が必要とされている。
【０００４】
かかる電源切替回路として、下記の特許文献１に開示されているような２つの電源を自動的に切り替える電源切替回路がある。当該電源切替回路の概略を図３に示す。図３において、電源切替回路２０４は、ＭＯＳＦＥＴ２０５、ＭＯＳＦＥＴ２０６、抵抗２０７、抵抗２０８、ＭＯＳＦＥＴ２０９、ＭＯＳＦＥＴ２１０、差動スイッチング回路２１１から構成され、外部電源２０１とバッテリ２０３の何れか電圧の高い方から負荷回路２０２に対して電力供給するように動作する。
【０００５】
外部電源２０１とバッテリ２０３の切り替えは、差動スイッチング回路２１１によって外部電源２０１の電圧Ｖａとバッテリ２０３の電圧Ｖｂの電圧差を検出し、この検出結果により電圧の高い側に接続するＭＯＳＦＥＴ２０５または２０６をオン状態とする。例えば、外部電源２０１の電圧Ｖａ＞バッテリ２０３の電圧Ｖｂの場合は、ＭＯＳＦＥＴ２０５がオンして、負荷回路２０２には外部電源２０１から電力供給される。逆に、バッテリ２０３の電圧Ｖｂ＞外部電源２０１の電圧Ｖａの場合は、ＭＯＳＦＥＴ２０６がオンして、負荷回路２０２にはバッテリ２０３から電力供給される。
【０００６】
【特許文献１】
特開平６−７０４８７号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上述の従来の電源切替回路では、２つの直流電源（外部電源２０１とバッテリ２０３）の電圧差を検出する差動スイッチング回路２１１が必要であり、その部分での回路面積が大きくなるという問題があった。また、差動スイッチング回路２１１を設けることで、電源切替回路全体での動作電流が増大するため、低消費電力を必要とするＩＣカードには、消費電力面で必ずしも好適とは言えない。
【０００８】
本発明は、上記問題点に鑑みてなされたもので、その目的は、回路の占有面積を最小限に抑制しつつ、更に、差動スイッチング回路を使用せずに低電力動作が可能な電源切替回路を提供することにある。
【０００９】
【課題を解決するための手段】
この目的を達成するための本発明に係る電源切替回路は、第１の直流電源の電圧値が所定の設定電圧より高いと前記第１の直流電源から電流供給を行い、前記第１の直流電源の電圧値が前記設定電圧以下となると第２の直流電源から電流供給を行うように前記２つの直流電源を切り替える電源切替回路であって、ゲートが前記第１の直流電源に、ソースが前記第２の直流電源に、ドレインが内部ノードに接続された第１のＰ型ＭＯＳＦＥＴと、ゲートが前記第１の直流電源に、ソースが接地電位に、ドレインが前記内部ノードに接続されたＮ型ＭＯＳＦＥＴと、ゲートが前記内部ノードに、ソースが前記第１の直流電源に、ドレインが出力ノードに接続された第２のＰ型ＭＯＳＦＥＴと、ゲートが前記第１の直流電源に、ソースが前記内部ノードに、ドレインが前記出力ノードに接続された第３のＰ型ＭＯＳＦＥＴと、を備えてなることを特徴とする。
【００１０】
本発明に係る電源切替回路によれば、差動スイッチング回路を使用せずに、少ない回路点数で、しかも、低消費電力で、第１の直流電源の電圧値が所定の設定電圧より高いと前記第１の直流電源から電流供給を行い、前記第１の直流電源の電圧値が前記設定電圧以下となると第２の直流電源から電流供給を行うように前記２つの直流電源を切り替えることができる。
【００１１】
更に、本発明に係る電源切替回路において、前記第１のＰ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴで形成されるＣＭＯＳインバータ回路の反転電圧レベルを、前記第１のＰ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴの設計寸法により変化させることによって、前記設定電圧が調整されるように構成するのも好ましい。かかる構成により、電源切替の設定電圧を自由に設計可能となる。
【００１２】
更に、本発明に係る電源切替回路を使用した不揮発性半導体メモリを提供する。本発明に係る電源切替回路を用いることで、不意な電圧降下が発生しても、当該電圧降下した電源電圧下で不揮発性半導体メモリにアクセスするという事態を回避できる。
【００１３】
更に、本発明に係る不揮発性半導体メモリを使用したＩＣカードを提供する。本発明に係る不揮発性半導体メモリを使用することで、主電源が不意に電圧降下しても別電源を用いて安定して不揮発性半導体メモリへのアクセスが可能となり、且つ、不意にシステムにリセットがかかることを回避できる。
【００１４】
【発明の実施の形態】
本発明に係る電源切替回路（以下、適宜「本発明回路」という。）の実施の形態につき、図面に基づいて説明する。
【００１５】
図１は、本発明回路の回路図である。図１に示すように、本発明回路は３つのＰ型ＭＯＳＦＥＴ１０１、１０３、１０４と１つのＮ型ＭＯＳＦＥＴ１０２で構成され、第１のＰ型ＭＯＳＦＥＴ１０１は、ゲートが第１の直流電源Ｖ１に、ソースが第２の直流電源Ｖ２に、ドレインが内部ノードＮ１に接続され、Ｎ型ＭＯＳＦＥＴ１０２は、ゲートが第１の直流電源Ｖ１に、ソースが接地電位に、ドレインが内部ノードＮ１に接続され、第２のＰ型ＭＯＳＦＥＴ１０３は、ゲートが内部ノードＮ１に、ソースが第１の直流電源Ｖ１に、ドレインが出力ノードＮ２に接続され、第３のＰ型ＭＯＳＦＥＴ１０４は、ゲートが第１の直流電源Ｖ１に、ソースが内部ノードＮ１に、ドレインが出力ノードＮ２に接続されている。また、負荷回路１０５が出力ノードＮ２に接続されている。
【００１６】
図２に、本発明回路の動作タイミングを模式的に示す。以下、図１と図２を参照して本発明回路の動作を説明する。
【００１７】
負荷回路１０５が多大な電流を流した時に、第１の直流電源Ｖ１が一時的に電圧降下を起こす場合を想定する。第１の直流電源Ｖ１の電圧が、第２の直流電源Ｖ２の電圧に対して、第１のＰ型ＭＯＳＦＥＴ１０１の閾値電圧Ｖｔｐ１を超えて低下すると、第１のＰ型ＭＯＳＦＥＴ１０１が導通し始め、内部ノードＮ１のレベルが上昇する。内部ノードＮ１のレベルが、第１の直流電源Ｖ１の電圧より第２のＰ型ＭＯＳＦＥＴ１０３の閾値電圧Ｖｔｐ２より下がった電圧値を超えると、第２のＰ型ＭＯＳＦＥＴ１０３がオフ状態になる。この時、第１の直流電源Ｖ１の電圧が内部ノードＮ１のレベルより第３のＰ型ＭＯＳＦＥＴ１０４の閾値電圧Ｖｔｐ３を超えて電圧降下していると、第３のＰ型ＭＯＳＦＥＴ１０４が第２のＰ型ＭＯＳＦＥＴ１０３に代って導通する。その結果、第２の直流電源Ｖ２が、第１のＰ型ＭＯＳＦＥＴ１０１と第３のＰ型ＭＯＳＦＥＴ１０４を通り、負荷回路１０５に通電される。
【００１８】
また、第１の直流電源Ｖ１が電圧降下から復帰してくると、Ｎ型ＭＯＳＦＥＴ１０２が導通し始め、内部ノードＮ１のレベルが降下する。内部ノードＮ１のレベルが、第１の直流電源Ｖ１の電圧より第２のＰ型ＭＯＳＦＥＴ１０３の閾値電圧Ｖｔｐ２を超えて低くなると、第２のＰ型ＭＯＳＦＥＴ１０３がオン状態になる。この時、第１の直流電源Ｖ１の電圧は内部ノードＮ１のレベルより高いため、第３のＰ型ＭＯＳＦＥＴ１０４がオフ状態になる。その結果、第１の直流電源Ｖ１が第２のＰ型ＭＯＳＦＥＴ１０３を通り、負荷回路１０５に通電される。
【００１９】
尚、図２に図示するタイミングでは、第２のＰ型ＭＯＳＦＥＴ１０３と第３のＰ型ＭＯＳＦＥＴ１０４のオン・オフは、一方がオンすれば、他方がオフするように模式的に示されている。しかし、実際は第１の直流電源Ｖ１の電圧の遷移速度や第２のＰ型ＭＯＳＦＥＴ１０３と第３のＰ型ＭＯＳＦＥＴ１０４の各閾値電圧の設定により、一時的に両方のＰ型ＭＯＳＦＥＴ１０２と１０３がオフする場合もあり得るが、内部ノードＮ１のレベルの遷移が急峻であれば無視し得るので、図２では模式的に表示している。
【００２０】
２種類の直流電源Ｖ１とＶ２を切り替える設定電圧は、例えば、第１の直流電源Ｖ１の電圧を３Ｖ、第２の直流電源Ｖ２の電圧を３Ｖ、第１のＰ型ＭＯＳＦＥＴ１０１のチャンネル幅と長さＷ／Ｌ＝１０／０．９（μｍ）、Ｎ型ＭＯＳＦＥＴ１０２のチャンネル幅と長さＷ／Ｌ＝０．８／１０（μｍ）、第２のＰ型ＭＯＳＦＥＴ１０３のチャンネル幅と長さＷ／Ｌ＝１０／０．９（μｍ）、第３のＰ型ＭＯＳＦＥＴ１０４のチャンネル幅と長さＷ／Ｌ＝１０／０．９（μｍ）とした場合、２．３Ｖ付近となり、第１の直流電源Ｖ１の電圧が２．３Ｖ付近まで降下すると第２電源Ｖ２に切り替わる。
【００２１】
切り替え電圧を２．３Ｖから変更する時は、第１のＰ型ＭＯＳＦＥＴ１０１、第２のＮ型ＭＯＳＦＥＴ１０２、第３のＰ型ＭＯＳＦＥＴ１０３、第４のＰ型ＭＯＳＦＥＴ１０４のチャンネル幅と長さＷ／Ｌを変更すれば、電源を切り替える設定電圧が変更できる。
【００２２】
従って、この設定電圧を、本発明回路を使用する回路システムのリセット電圧よりも高く設定しておくことで、不意の第１の直流電源Ｖ１の電圧降下によっても当該回路システムはリセットがかかることがない。
【００２３】
例えば、本発明回路を不揮発性半導体メモリに適用した場合、電圧降下した電源電圧下で当該メモリにアクセスする事態を回避でき、安定した動作を提供できる。
【００２４】
また、上記不揮発性半導体メモリをＩＣカードへ適用した場合、電圧降下した電源電圧で不揮発性半導体メモリにアクセスすることがなくなり、且つ、回路システムにリセットがかかることのない動作を提供できる。
【００２５】
【発明の効果】
以上詳細に説明したように、本発明回路によれば、少ない素子数で、且つ、切り替え電圧レベルを自在に設定できる電源切替回路を提供することができる。更に、本発明回路を使用すれば、従来の電源切替回路のような差動スイッチング回路を使用することなく、低消費電力化と省スペースを併せて実現できる。
【図面の簡単な説明】
【図１】本発明に係る電源切替回路の一実施の形態を示す回路図
【図２】本発明に係る電源切替回路の動作波形を示す波形図
【図３】従来の電源切替回路の一例を示す回路図
【符号の説明】
Ｖ１ 第１の直流電源
Ｖ２ 第２の直流電源
Ｎ１ 内部ノード
Ｎ２ 出力ノード
１０１ 第１のＰ型ＭＯＳＦＥＴ
１０２ Ｎ型ＭＯＳＦＥＴ
１０３ 第２のＰ型ＭＯＳＦＥＴ
１０４ 第３のＰ型ＭＯＳＦＥＴ
１０５ 負荷回路
２０１ 外部電源
２０２ 負荷回路
２０３ バッテリ
２０４ 従来の電源切替回路
２０５ ＭＯＳＦＥＴ
２０６ ＭＯＳＦＥＴ
２０７ 抵抗
２０８ 抵抗
２０９ ＭＯＳＦＥＴ
２１０ ＭＯＳＦＥＴ
２１１ 差動スイッチング回路

Claims (4)

1. 第１の直流電源の電圧値が所定の設定電圧より高いと前記第１の直流電源から電流供給を行い、前記第１の直流電源の電圧値が前記設定電圧以下となると第２の直流電源から電流供給を行うように前記２つの直流電源を切り替える電源切替回路であって、
   ゲートが前記第１の直流電源に、ソースが前記第２の直流電源に、ドレインが内部ノードに接続された第１のＰ型ＭＯＳＦＥＴと、
   ゲートが前記第１の直流電源に、ソースが接地電位に、ドレインが前記内部ノードに接続されたＮ型ＭＯＳＦＥＴと、
   ゲートが前記内部ノードに、ソースが前記第１の直流電源に、ドレインが出力ノードに接続された第２のＰ型ＭＯＳＦＥＴと、
   ゲートが前記第１の直流電源に、ソースが前記内部ノードに、ドレインが前記出力ノードに接続された第３のＰ型ＭＯＳＦＥＴと、を備えてなることを特徴とする電源切替回路。
2. 前記第１のＰ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴで形成されるＣＭＯＳインバータ回路の反転電圧レベルを、前記第１のＰ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴの設計寸法により変化させることによって、前記設定電圧が調整されることを特徴とする請求項１に記載の電源切替回路。
3. 請求項１または２に記載の電源切替回路を具備する不揮発性半導体メモリ。
4. 請求項３に記載の不揮発性半導体メモリを用いたＩＣカード。

Images