【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に複数の縦型ＭＯＳＦＥＴを設けてなる半導体装置に関する。
【０００２】
【従来の技術】
周知の通り、半導体基板上に複数の縦型ＭＯＳＦＥＴを配置し、各ソース電極、ゲート電極をそれぞれ並列接続し、ソース配線、ゲート電極パッドに接続すると共に、半導体基板の下面部分にドレイン電極を設けて１つの半導体装置として形成したものがある。そして、このような半導体装置は、例えばゲート電極パッド近傍の構成が図５及び図６にそれぞれ要部の平面図、要部の縦断面図を示すようなものとなっている。
【０００３】
以下、図５及び図６において、１は方形状をなす半導体基板で、この半導体基板１上には、例えばＬＳ／ＬＧ＝６μｍ、すなわち６μｍのデザインルールで形成された縦型ＭＯＳＦＥＴ２が複数設けられている。半導体基板１は、Ｎ＋型基板３上にＮ型エピタキシャル層４を形成してなるもので、縦型ＭＯＳＦＥＴ２が形成されているＭＯＳＦＥＴ形成領域５の内方部分に、ゲート電極パッド形成領域６が設けられた構成となっている。そして、半導体基板１のＮ型エピタキシャル層４上部の基板周縁部分には、基板周縁に沿ってＮ＋型領域７が設けられている。
【０００４】
また、Ｎ型エピタキシャル層４の上部には、ＭＯＳＦＥＴ形成領域５内のソース領域を形成する部分と、ゲート電極パッド形成領域６を囲む部分、さらにＮ＋型領域７より内方側の基板周縁に沿った部分にＰ型領域８が設けられており、ＭＯＳＦＥＴ形成領域５内のＰ型領域８内上部にはＮ＋型ソース領域９が設けられている。またＭＯＳＦＥＴ形成領域５のＮ型エピタキシャル層４とＰ型領域８、Ｎ＋型ソース領域９の上には、ゲート絶縁膜１０が設けられ、さらに、ゲート絶縁膜１０の上には、例えば幅ＬＧが６μｍのポリシリコンゲート電極１１が設けられている。なお、半導体基板１上面における隣接するＮ＋型ソース領域９間の開口幅ＬＳは６μｍとなっている。
【０００５】
一方、ゲート電極パッド形成領域６部分には、これを囲むＰ型領域８及び基板周縁部分のＰ型領域８の内上部に、Ｐ＋型領域１２がＭＯＳＦＥＴ２のソースと接続して耐圧安定化を図るよう設けられており、またゲート電極パッド形成領域６のＮ型エピタキシャル層４及びこれを囲むＰ型領域８、Ｐ＋型領域１２の上面上、さらに基板周縁に沿って設けられたＰ型領域８とＰ＋型領域１２の上面上には、シリコン酸化膜１３が設けられている。また、このゲート電極パッド形成領域６のシリコン酸化膜１３の上には、ポリシリコンで形成され、各ＭＯＳＦＥＴ２のポリシリコンゲート電極１１が図示しない配線によって接続されたゲート電極部１４が設けられている。
【０００６】
さらに、各ＭＯＳＦＥＴ２のポリシリコンゲート電極１１の上面部及び側部と、ゲート電極部１４の上面部及び側部、基板周縁に設けられたシリコン酸化膜１３の上面部及び側部には、これらを覆うように絶縁膜１５が設けられている。またゲート電極部１４の上面部の絶縁膜１５には、ゲート電極部１４の上面が露出する導通開口１６が形成されている。
【０００７】
また、各縦型ＭＯＳＦＥＴ２の上方、及びＭＯＳＦＥＴ形成領域５のゲート電極パッド形成領域６を囲む部分とＮ＋型領域７より内方側の基板周縁に沿った部分のＰ型領域８の上方を覆うと共に、ゲート電極部１４の上面部及び側部に設けられた絶縁膜１５の一部分を覆うようにして、Ａｌ製のソース配線１７が設けられている。さらに、導通開口１６を埋め込むようにしてゲート電極部１４の上面部に成層された絶縁膜１５上に、例えば一辺が３００μｍの方形状のＡｌ製ゲート電極パッド１８が設けられている。またさらに、基板周縁部分のＮ＋型領域７上には、例えば幅が３０μｍの表面電位安定化のためのＡｌ製基準電位配線１９が設けられている。
【０００８】
しかしながら上記の従来技術においては、ゲート電極パッド１８の回りに要する面積が大きくなってしまい、ＭＯＳＦＥＴ形成領域５の面積が少なくなってしまう。このため、ＭＯＳＦＥＴ形成領域５に形成する縦型ＭＯＳＦＥＴ２の形成数が減り、複数のＭＯＳＦＥＴ２を並列接続して構成される半導体装置としてのオン抵抗が高いものとなって、装置のオン特性を向上させることが難しいものとなっていた。
【０００９】
【発明が解決しようとする課題】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところはゲート電極パッドの回りに要する面積を少なくしてＭＯＳＦＥＴ形成領域の面積を広げるようにし、縦型ＭＯＳＦＥＴの形成数を増加させ、半導体装置の低オン抵抗化を図り、オン抵抗特性を向上させた半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体装置は、複数のＭＯＳＦＥＴが形成されてなる第１導電型半導体基板と、前記ＭＯＳＦＥＴの各ゲート電極が接続されたゲート電極パッドと、前記ＭＯＳＦＥＴの形成領域上を覆うように設けられたソース配線と、前記半導体基板の周縁部に沿って設けられた基準電位配線と、前記ソース配線の周縁部に沿うように設けられると共に、前記ソース配線に接続するよう前記半導体基板上部に形成された第２導電型領域を備える半導体装置において、前記ゲート電極パッドが、前記ＭＯＳＦＥＴの形成領域外であって、かつ前記基準電位配線よりも内方側となる前記半導体基板の端部分に設けられていることを特徴とするものであり、
さらに、前記基準電位配線は、前記ゲート電極パッドに沿った部分の配線幅が、それ以外の部分の配線幅よりも狭幅に形成されていることを特徴とするものであり、
さらに、前記半導体基板と前記ゲート電極パッドとは方形状をなすもので、前記ゲート電極パッドは、前記半導体基板の隅角部分に設けられていることを特徴とするものであり、
さらに、前記ゲート電極パッドは、隣接する２辺が前記ソース配線の周縁部に対向し、残りの２辺が前記基準電位配線に対向するよう設けられていることを特徴とするものである。
【００１１】
【発明の実施の形態】
以下本発明の実施の形態を、図面を参照して説明する。
【００１２】
先ず第１の実施形態を図１乃至図３により説明する。図１は要部の平面図であり、図２は要部の縦断面図であり、図３はオン抵抗を示す特性図である。
【００１３】
図１乃至図３において、２１は方形状をなす半導体基板で、この半導体基板２１は、例えばＡｓ（ひ素）が添加された所定の固有抵抗値を有するＮ＋型シリコン基板２２上に、例えばＰ（りん）が添加された所定の固有抵抗値を有するＮ型エピタキシャル層２３を成層して形成されている。そして、半導体基板２１上には、その内方側部分に、例えば１つの隅角部分を方形状に切り欠くようにしてＭＯＳＦＥＴ形成領域２４が設けられており、このＭＯＳＦＥＴ形成領域２４には、複数の縦型ＭＯＳＦＥＴ２５が、例えばＬＳ／ＬＧ＝６μｍ、すなわちソース開口長及びゲート長がそれぞれ６μｍのデザインルールで形成されている。また半導体基板２１には、そのＮ型エピタキシャル層２３上部の基板周縁部分に、Ｎ＋型領域２６が基板周縁に沿って縁取るように設けられている。
【００１４】
またさらに、半導体基板２１には、隅角部分が方形状に切り欠かれているＭＯＳＦＥＴ形成領域２４の他に、ＭＯＳＦＥＴ形成領域２４が方形状に切り欠かれている隅角部分に、ＭＯＳＦＥＴ形成領域２４よりも外方側で、Ｎ＋型領域２６よりも内方側となる部分に、略方形状をなすゲート電極パッド形成領域２７が設けられている。なお、ゲート電極パッド形成領域２７は、その隣接する２辺が略等間隔を置いてＭＯＳＦＥＴ形成領域２４の切り欠いた部分の縁部分に対向し、残りの２辺が同様に略等間隔を置いて半導体基板２１の対応する隅角部分の２つの辺に平行となるように設けられている。
【００１５】
また、Ｎ型エピタキシャル層２３の上部には、ＭＯＳＦＥＴ形成領域２４内のＭＯＳＦＥＴ２５のソース領域を形成する部分と、ゲート電極パッド形成領域２７の２辺に対向するＭＯＳＦＥＴ形成領域２４の切り欠いた部分の縁部分、さらにゲート電極パッド形成領域２７の残りの２辺に対応していないＮ＋型領域２６より内方側の基板周縁に沿った部分に、Ｐ型領域２８が設けられている。さらに、ＭＯＳＦＥＴ形成領域２４内のソース領域を形成する部分に形成されたＰ型領域２８内上部には、縦型ＭＯＳＦＥＴ２５のＮ＋型ソース領域２９が設けられている。
【００１６】
また、ＭＯＳＦＥＴ形成領域２４のＮ型エピタキシャル層２３とＰ型領域２８、Ｎ＋型ソース領域２９の上に、例えば厚さ２５ｎｍの熱酸化膜でなるゲート絶縁膜３０が設けられ、さらに、ゲート絶縁膜３０の上には、例えば幅ＬＧが６μｍのポリシリコンゲート電極３１が、ＣＶＤ法等を用いてポリシリコンを５００ｎｍの厚さに堆積させることによって設けられている。なお、半導体基板２１上面における隣接するＮ＋型ソース領域２９間の開口幅ＬＳは６μｍとなっている。
【００１７】
またさらに、ゲート電極パッド形成領域２７の２辺に対向するＭＯＳＦＥＴ形成領域２４の縁部分に設けられたＰ型領域２８と、ゲート電極パッド形成領域２７の残りの２辺に対応していない基板周縁に沿った部分に設けられたＰ型領域２８の内上部に、例えばイオン注入法によりボロン（Ｂ）を４０ｋｅＶで打込み、不純物濃度が２×１０１５／ｃｍ２であるＰ＋型領域３２が設けられている。なお、このＰ＋型領域３２にＭＯＳＦＥＴ２５のソースが接続するよう設けられて、耐圧安定化が図られる。またゲート電極パッド形成領域２７部分には、Ｎ型エピタキシャル層２３及びこれを囲むＰ型領域２８の上面の一部、Ｐ＋型領域３２の上面の一部、さらに、基板周縁に沿って設けられたＮ＋型領域２６の上面の一部上に、シリコン酸化膜３３が設けられている。
【００１８】
そして、ゲート電極パッド形成領域２７のシリコン酸化膜３３の上には、ポリシリコンで形成され、各ＭＯＳＦＥＴ２５のポリシリコンゲート電極３１が接続されたゲート電極部３４が設けられている。またゲート電極部３４の上面部及び側部と、各ＭＯＳＦＥＴ２５のポリシリコンゲート電極３１の上面部及び側部、シリコン酸化膜３３の側部には、これらを覆うように絶縁膜３５が設けられている。さらにゲート電極部３４の上面部に設けられた絶縁膜３５には、ゲート電極部３４の上面が露出する導通開口３６が形成されている。
【００１９】
また、上記の通り各形成されたＭＯＳＦＥＴ形成領域２４の上、すなわち、各縦型ＭＯＳＦＥＴ２５の上方と、ＭＯＳＦＥＴ形成領域２４のゲート電極パッド形成領域２７の２辺に対向するＭＯＳＦＥＴ形成領域２４の縁部分に設けられたＰ型領域２８の上方と、ゲート電極部３４の上面部及び側部に設けられた絶縁膜３５の一部分とを覆うように、Ａｌ製のソース配線３７が設けられている。さらに、導通開口３６を埋め込むようにしてゲート電極部３４の上面部に成層された絶縁膜３５上には、例えば一辺が３００μｍの方形状のＡｌ製ゲート電極パッド３８がゲート電極部３４に導通するように設けられている。またさらに、基板周縁部分のＮ＋型領域２６上と、ゲート電極部３４の周縁上面部及び側部に設けられた絶縁膜３５の上には、これらを覆うように、例えば幅が３０μｍの表面電位安定化のためのＡｌ製基準電位配線３９が設けられている。
【００２０】
このように構成することで、ゲート電極パッド３８の近傍でＭＯＳＦＥＴ形成領域２４を拡大することができ、これにより、ＭＯＳＦＥＴ形成領域２４に形成できるＭＯＳＦＥＴ２５の形成数を増やすことができ、複数のＭＯＳＦＥＴ２５でなる半導体装置のオン抵抗を低下させることができる。例えばＬＳ／ＬＧ＝６μｍの６μｍのデザインルールでＭＯＳＦＥＴ２５を形成し、ゲート電極パッド３８を１辺が３００μｍとしたものでは、従来のものよりも、約２４０００μｍ２だけＭＯＳＦＥＴ形成領域２４の面積を増加させることができ、ＭＯＳＦＥＴ２５を約２００セル増やすことができる。この結果、図３に発明１で示すように、従来は８０ｍΩであったオン抵抗を、７６ｍΩと低いものとすることができ、オン抵抗特性を５％向上させることができる。
【００２１】
次に、第２の実施形態を図４により説明する。図４は要部の平面図である。なお、本実施形態は、基板周縁部分に設ける表面電位安定化のための基準電位配線のパターンにおいて、上記第１の実施形態と構成を異にするのみで、他の構成を略同じとするものであるため、第１の実施形態と同一部分には、図４に示していない部分についても同一符号を付して説明を省略し、第１の実施形態と異なる本実施形態の構成について説明する。
【００２２】
図４において、４１は方形状をなす半導体基板で、この半導体基板４１は、Ｎ＋型シリコン基板２２上にＮ型エピタキシャル層２３を成層して形成されている。そして、半導体基板４１上には、その内方側部分に、例えば１つの隅角部分を方形状に切り欠くようにしてＭＯＳＦＥＴ形成領域４２が設けられており、このＭＯＳＦＥＴ形成領域４２には、複数の縦型ＭＯＳＦＥＴ２５が、例えばＬＳ／ＬＧ＝６μｍデザインルールで形成されている。また半導体基板４１には、そのＮ型エピタキシャル層２３上部の基板周縁部分に、Ｎ＋型領域４３が基板周縁に沿って縁取るように設けられている。
【００２３】
またさらに、半導体基板４１には、隅角部分が方形状に切り欠かれているＭＯＳＦＥＴ形成領域４２の他に、ＭＯＳＦＥＴ形成領域４２が方形状に切り欠かれている隅角部分に、ＭＯＳＦＥＴ形成領域４２よりも外方側で、Ｎ＋型領域４３よりも内方側となる部分に、略方形状をなすゲート電極パッド形成領域２７が設けられている。なお、ゲート電極パッド形成領域２７は、その隣接する２辺が略等間隔を置いてＭＯＳＦＥＴ形成領域４２の切り欠いた部分の縁部分に対向し、残りの２辺が同様に略等間隔を置いて半導体基板４１の対応する隅角部分の２つの辺に平行となるように設けられている。なおまた、基板周縁部分に設けられたＮ＋型領域４３は、図示しないがゲート電極パッド形成領域２７の２辺に対応する部分の幅が、他の基板周縁を縁取っている部分よりも狭幅に形成されている。
【００２４】
また、Ｎ型エピタキシャル層２３の上部には、ＭＯＳＦＥＴ形成領域４２内のＭＯＳＦＥＴ２５のソース領域を形成する部分と、ゲート電極パッド形成領域２７の２辺に対向するＭＯＳＦＥＴ形成領域４２の切り欠いた部分の縁部分、さらにゲート電極パッド形成領域２７の残りの２辺に対応していないＮ＋型領域４３より内方側の基板周縁に沿った部分に、Ｐ型領域２８が設けられている。さらに、ＭＯＳＦＥＴ形成領域４２内のソース領域形成部分のＰ型領域２８内上部には、縦型ＭＯＳＦＥＴ２５のＮ＋型ソース領域２９が設けられている。
【００２５】
また、ＭＯＳＦＥＴ形成領域４２のＮ型エピタキシャル層２３とＰ型領域２８、Ｎ＋型ソース領域２９の上にゲート絶縁膜３０が設けられ、ゲート絶縁膜３０の上には、例えば幅ＬＧが６μｍのポリシリコンゲート電極３１が設けられている。なお、半導体基板２１上面における隣接するＮ＋型ソース領域２９間の開口幅ＬＳは６μｍとなっている。
【００２６】
またさらに、ゲート電極パッド形成領域２７の２辺に対向するＭＯＳＦＥＴ形成領域４２の縁部分に設けられたＰ型領域２８と、ゲート電極パッド形成領域２７の残りの２辺に対応していない基板周縁に沿った部分に設けられたＰ型領域２８の内上部に、例えばイオン注入法によりボロン（Ｂ）を４０ｋｅＶで打込み、不純物濃度が２×１０１５／ｃｍ２であるＰ＋型領域４４が設けられている。なお、このＰ＋型領域４４にＭＯＳＦＥＴ２５のソースが接続するよう設けられて、耐圧安定化が図られる。またゲート電極パッド形成領域２７部分には、Ｎ型エピタキシャル層２３及びこれを囲むＰ型領域２８の上面の一部、Ｐ＋型領域４４の上面の一部、さらに、基板周縁に沿って設けられたＮ＋型領域４３の上面の一部上に、シリコン酸化膜３３が設けられている。
【００２７】
そして、ゲート電極パッド形成領域２７のシリコン酸化膜３３の上には、ポリシリコンで形成され、各ＭＯＳＦＥＴ２５のポリシリコンゲート電極３１が接続されたゲート電極部３４が設けられている。またゲート電極部３４の上面部及び側部と、各ＭＯＳＦＥＴ２５のポリシリコンゲート電極３１の上面部及び側部、シリコン酸化膜３３の側部には、これらを覆うように絶縁膜３５が設けられている。さらにゲート電極部３４の上面部に設けられた絶縁膜３５には、ゲート電極部３４の上面が露出する導通開口３６が形成されている。
【００２８】
また、上記の通り各形成されたＭＯＳＦＥＴ形成領域４２の上、すなわち、各縦型ＭＯＳＦＥＴ２５の上方と、ＭＯＳＦＥＴ形成領域４２のゲート電極パッド形成領域２７の２辺に対向するＭＯＳＦＥＴ形成領域４２の縁部分に設けられたＰ型領域２８の上方と、ゲート電極部３４の上面部及び側部に設けられた絶縁膜３５の一部分とを覆うように、Ａｌ製のソース配線４５が設けられている。さらに、導通開口３６を埋め込むようにしてゲート電極部３４の上面部の絶縁膜３５上には、例えば一辺が３００μｍの方形状のＡｌ製ゲート電極パッド３８がゲート電極部３４に導通するように設けられている。
【００２９】
またさらに、基板周縁部分のＮ＋型領域４３上と、ゲート電極部３４の周縁上面部及び側部に設けられた絶縁膜３５の上には、これらを覆うように、例えばゲート電極パッド形成領域２７の２辺に対応していない基板周縁に沿った部分の幅を３０μｍ、ゲート電極パッド形成領域２７の２辺に対応する部分の幅を１５μｍと半減させて、表面電位安定化のためのＡｌ製基準電位配線４６が設けられている。なお、Ｎ＋型領域４３については、基準電位配線４６の幅寸法に対応して、その形成寸法が決められ、Ｎ型エピタキシャル層２３の上部に基板周縁を縁取るよう形成される。
【００３０】
このように構成することで、ゲート電極パッド３８の近傍でＭＯＳＦＥＴ形成領域４２を、さらに拡大することができ、これにより、ＭＯＳＦＥＴ形成領域４２に形成できるＭＯＳＦＥＴ２５の形成数を増やすことができ、複数のＭＯＳＦＥＴ２５でなる半導体装置のオン抵抗を低下させることができる。例えばＬＳ／ＬＧ＝６μｍの６μｍのデザインルールでＭＯＳＦＥＴ２５を形成し、ゲート電極パッド３８を１辺が３００μｍとしたものでは、従来のものよりも、約３００００μｍ２だけＭＯＳＦＥＴ形成領域４２の面積を増加させることができ、ＭＯＳＦＥＴ２５を約２５０セル増やすことができる。この結果、図３に発明２で示すように、従来は８０ｍΩであったオン抵抗を、７５ｍΩと低いものとすることができ、オン抵抗特性を６％向上させることができる。
【００３１】
なお、上記の各実施形態では、ゲート電極パッド３８を半導体基板２１，４１の隅角部分に設けるようにしたが、半導体基板２１，４１の周縁部分に、１辺が沿うよう設けるようにしても、上記の各実施形態で得られるほどではないが、オン抵抗特性を向上させることができる。
【００３２】
【発明の効果】
以上の説明から明らかなように、本発明によれば、ゲート電極パッドの回りに要する面積を少なくなり、ＭＯＳＦＥＴ形成領域の面積が増大して縦型ＭＯＳＦＥＴの形成数が増加し、半導体装置のオン抵抗を低下させることができ、オン抵抗特性を向上させることができる等の効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す要部の平面図である。
【図２】本発明の第１の実施形態における要部の縦断面図である。
【図３】本発明の実施形態におけるオン抵抗を示す特性図である。
【図４】本発明の第２の実施形態を示す要部の平面図である。
【図５】従来技術を示す要部の平面図である。
【図６】従来技術における要部の縦断面図である。
【符号の説明】
２１，４１…半導体基板
２４，４２…ＭＯＳＦＥＴ形成領域
２５…ＭＯＳＦＥＴ
３１…ポリシリコンゲート電極
３２，４４…Ｐ＋型領域
３７，４５…ソース配線
３８…ゲート電極パッド
３９，４６…基準電位配線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device having a plurality of vertical MOSFETs provided on a semiconductor substrate.
[0002]
[Prior art]
As is well known, a plurality of vertical MOSFETs are arranged on a semiconductor substrate, each source electrode and a gate electrode are connected in parallel, connected to a source wiring and a gate electrode pad, and a drain electrode is provided on a lower surface portion of the semiconductor substrate. Some devices are formed as one semiconductor device. In such a semiconductor device, for example, the configuration near the gate electrode pad is such that a plan view of a main part and a longitudinal sectional view of the main part are shown in FIGS.
[0003]
Hereinafter, in FIGS. 5 and 6, reference numeral 1 denotes a semiconductor substrate having a square shape. On the semiconductor substrate 1, for example, a plurality of vertical MOSFETs 2 formed according to a design rule of LS / LG = 6 μm, that is, 6 μm are provided. ing. The semiconductor substrate 1 is formed by forming an N-type epitaxial layer 4 on an N + -type substrate 3. A gate electrode pad formation region 6 is formed inside a MOSFET formation region 5 where a vertical MOSFET 2 is formed. The configuration is provided. An N + -type region 7 is provided along the periphery of the substrate at the periphery of the substrate above the N-type epitaxial layer 4 of the semiconductor substrate 1.
[0004]
Above the N-type epitaxial layer 4, a portion forming the source region in the MOSFET formation region 5, a portion surrounding the gate electrode pad formation region 6, and a peripheral edge of the substrate more inward than the N + type region 7. A P-type region 8 is provided along the portion along the upper surface, and an N + -type source region 9 is provided above the P-type region 8 in the MOSFET formation region 5. Further, a gate insulating film 10 is provided on the N-type epitaxial layer 4, the P-type region 8, and the N + -type source region 9 in the MOSFET formation region 5, and further, on the gate insulating film 10, for example, a width LG Is provided with a polysilicon gate electrode 11 of 6 μm. The opening width LS between the adjacent N + -type source regions 9 on the upper surface of the semiconductor substrate 1 is 6 μm.
[0005]
On the other hand, in the gate electrode pad formation region 6, a P + -type region 12 is connected to the source of the MOSFET 2 above the P-type region 8 surrounding the P-type region 8 and the P-type region 8 at the periphery of the substrate, thereby stabilizing the breakdown voltage. A P-type region provided on the upper surface of the N-type epitaxial layer 4 of the gate electrode pad formation region 6, the P-type region 8 surrounding the N-type epitaxial layer 4, and the P + -type region 12 and further along the periphery of the substrate. A silicon oxide film 13 is provided on the upper surfaces of the P + -type region 8 and the P + -type region 12. On the silicon oxide film 13 in the gate electrode pad formation region 6, there is provided a gate electrode portion 14 formed of polysilicon and connected to the polysilicon gate electrode 11 of each MOSFET 2 by a wiring (not shown). .
[0006]
Further, the upper and side portions of the polysilicon gate electrode 11 of each MOSFET 2, the upper and side portions of the gate electrode portion 14, and the upper and side portions of the silicon oxide film 13 provided on the periphery of the substrate are provided with these components. An insulating film 15 is provided to cover. In the insulating film 15 on the upper surface of the gate electrode portion 14, a conductive opening 16 exposing the upper surface of the gate electrode portion 14 is formed.
[0007]
Further, it covers the upper part of each vertical MOSFET 2, the part surrounding the gate electrode pad formation area 6 of the MOSFET formation area 5, and the upper part of the P-type area 8 along the periphery of the substrate inside the N + -type area 7. At the same time, an Al source wiring 17 is provided so as to cover a part of the insulating film 15 provided on the upper surface part and the side part of the gate electrode part 14. Further, on the insulating film 15 formed on the upper surface of the gate electrode portion 14 so as to fill the conduction opening 16, for example, a square Al gate electrode pad 18 having a side of 300 μm is provided. Further, on the N + -type region 7 at the periphery of the substrate, for example, an Al reference potential wiring 19 having a width of 30 μm for stabilizing the surface potential is provided.
[0008]
However, in the above-described conventional technique, the area required around the gate electrode pad 18 increases, and the area of the MOSFET formation region 5 decreases. For this reason, the number of vertical MOSFETs 2 formed in the MOSFET formation region 5 is reduced, and the ON resistance of the semiconductor device configured by connecting a plurality of MOSFETs 2 in parallel is high, thereby improving the ON characteristics of the device. It was difficult.
[0009]
[Problems to be solved by the invention]
SUMMARY OF THE INVENTION The present invention has been made in view of the above situation, and an object of the present invention is to reduce the area required around a gate electrode pad so as to increase the area of a MOSFET formation region, and to increase the number of formed vertical MOSFETs. It is an object of the present invention to provide a semiconductor device in which the on-resistance is improved by reducing the on-resistance of the semiconductor device.
[0010]
[Means for Solving the Problems]
The semiconductor device of the present invention is provided so as to cover a first conductivity type semiconductor substrate on which a plurality of MOSFETs are formed, a gate electrode pad to which each gate electrode of the MOSFET is connected, and a formation region of the MOSFET. A source line, a reference potential line provided along a peripheral portion of the semiconductor substrate, and a source potential line provided along the peripheral portion of the source line, and formed above the semiconductor substrate so as to be connected to the source line. The gate electrode pad is provided at an end portion of the semiconductor substrate outside the MOSFET formation region and inside the reference potential wiring. Is characterized by that
Further, the reference potential wiring is characterized in that a wiring width at a portion along the gate electrode pad is formed to be narrower than a wiring width at other portions,
Furthermore, the semiconductor substrate and the gate electrode pad have a square shape, and the gate electrode pad is provided at a corner portion of the semiconductor substrate,
Further, the gate electrode pad is provided so that two adjacent sides face the peripheral portion of the source wiring and the other two sides face the reference potential wiring.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0012]
First, a first embodiment will be described with reference to FIGS. 1 is a plan view of a main part, FIG. 2 is a longitudinal sectional view of the main part, and FIG. 3 is a characteristic diagram showing on-resistance.
[0013]
1 to 3, reference numeral 21 denotes a semiconductor substrate having a rectangular shape. The semiconductor substrate 21 is formed, for example, on a N + type silicon substrate 22 having a predetermined specific resistance value to which As (arsenic) is added. It is formed by forming an N-type epitaxial layer 23 having a predetermined specific resistance value to which (phosphorus) is added. On the semiconductor substrate 21, a MOSFET forming region 24 is provided at an inner side portion thereof, for example, by cutting one corner portion in a square shape. The vertical MOSFET 25 is formed, for example, according to the design rule of LS / LG = 6 μm, that is, the source opening length and the gate length are each 6 μm. In the semiconductor substrate 21, an N + -type region 26 is provided in a peripheral portion of the substrate above the N-type epitaxial layer 23 so as to border along the peripheral edge of the substrate.
[0014]
Further, in the semiconductor substrate 21, in addition to the MOSFET forming region 24 in which the corner portion is cut out in a square shape, the MOSFET forming region 24 is formed in the corner portion in which the MOSFET forming region 24 is cut out in a rectangular shape. A gate electrode pad formation region 27 having a substantially square shape is provided on a portion outside the N + 24 and inside the N + type region 26. In the gate electrode pad formation region 27, two adjacent sides thereof face the edge of the cutout portion of the MOSFET formation region 24 with substantially equal intervals, and the other two sides similarly have substantially equal intervals. The semiconductor substrate 21 is provided so as to be parallel to two sides of corresponding corner portions of the semiconductor substrate 21.
[0015]
Above the N-type epitaxial layer 23, a portion for forming the source region of the MOSFET 25 in the MOSFET forming region 24 and a notched portion of the MOSFET forming region 24 opposed to two sides of the gate electrode pad forming region 27 are provided. A P-type region 28 is provided at an edge portion, and further along a peripheral portion of the substrate inward of the N + -type region 26 that does not correspond to the remaining two sides of the gate electrode pad formation region 27. Further, an N + -type source region 29 of the vertical MOSFET 25 is provided above a P-type region 28 formed in a portion where a source region is formed in the MOSFET formation region 24.
[0016]
On the N-type epitaxial layer 23, the P-type region 28, and the N + -type source region 29 in the MOSFET formation region 24, a gate insulating film 30 made of, for example, a 25-nm-thick thermal oxide film is provided. A polysilicon gate electrode 31 having a width LG of, for example, 6 μm is provided on the film 30 by depositing polysilicon to a thickness of 500 nm using a CVD method or the like. The opening width LS between the adjacent N + -type source regions 29 on the upper surface of the semiconductor substrate 21 is 6 μm.
[0017]
Further, a P-type region 28 provided at an edge portion of the MOSFET formation region 24 facing two sides of the gate electrode pad formation region 27, and a substrate periphery not corresponding to the remaining two sides of the gate electrode pad formation region 27 In the upper part of the P-type region 28 provided in the portion along the line, boron (B) is implanted at 40 keV by, for example, an ion implantation method, and a P + -type region 32 having an impurity concentration of 2 × 10 15 / cm 2 is provided. Have been. The source of the MOSFET 25 is provided so as to be connected to the P + type region 32 to stabilize the breakdown voltage. The gate electrode pad formation region 27 is provided along the N-type epitaxial layer 23 and part of the upper surface of the P-type region 28 surrounding the N-type epitaxial layer 23, part of the upper surface of the P + -type region 32, and further along the periphery of the substrate. A silicon oxide film 33 is provided on a part of the upper surface of the N + type region 26.
[0018]
Further, on the silicon oxide film 33 in the gate electrode pad formation region 27, a gate electrode portion 34 formed of polysilicon and connected to the polysilicon gate electrode 31 of each MOSFET 25 is provided. An insulating film 35 is provided on the upper surface and side portions of the gate electrode portion 34, the upper surface portion and side portions of the polysilicon gate electrode 31 of each MOSFET 25, and the side portion of the silicon oxide film 33 so as to cover them. I have. Further, in the insulating film 35 provided on the upper surface portion of the gate electrode portion 34, a conduction opening 36 exposing the upper surface of the gate electrode portion 34 is formed.
[0019]
Further, as described above, the upper part of the MOSFET formation region 24, that is, the upper part of each vertical MOSFET 25, and the edge portion of the MOSFET formation region 24 facing two sides of the gate electrode pad formation region 27 of the MOSFET formation region 24. A source wiring 37 made of Al is provided so as to cover the upper part of the P-type region 28 provided on the substrate and a part of the insulating film 35 provided on the upper surface part and the side part of the gate electrode part 34. Further, on the insulating film 35 formed on the upper surface of the gate electrode portion 34 so as to fill the conduction opening 36, for example, a rectangular Al gate electrode pad 38 having a side length of 300 μm is electrically connected to the gate electrode portion 34. It is provided as follows. Furthermore, a surface having a width of, for example, 30 μm is formed on the N + -type region 26 on the substrate peripheral portion and on the insulating film 35 provided on the peripheral upper surface portion and the side portion of the gate electrode portion 34 so as to cover them. An Al reference potential wiring 39 for stabilizing the potential is provided.
[0020]
With this configuration, the MOSFET formation region 24 can be enlarged in the vicinity of the gate electrode pad 38, whereby the number of MOSFETs 25 that can be formed in the MOSFET formation region 24 can be increased. ON resistance of the semiconductor device can be reduced. For example, when the MOSFET 25 is formed according to the 6 μm design rule of LS / LG = 6 μm and the side of the gate electrode pad 38 is 300 μm, the area of the MOSFET formation region 24 is increased by about 24000 μm 2 as compared with the conventional one. The MOSFET 25 can be increased by about 200 cells. As a result, as shown in Invention 1 in FIG. 3, the on-resistance, which was conventionally 80 mΩ, can be reduced to 76 mΩ, and the on-resistance characteristics can be improved by 5%.
[0021]
Next, a second embodiment will be described with reference to FIG. FIG. 4 is a plan view of a main part. Note that the present embodiment differs from the first embodiment only in the configuration of the reference potential wiring pattern for stabilizing the surface potential provided on the peripheral portion of the substrate, and the other configurations are substantially the same. Therefore, the same portions as those in the first embodiment are denoted by the same reference numerals as those in FIG. 4 and the description thereof will be omitted, and the configuration of the present embodiment different from the first embodiment will be described. .
[0022]
In FIG. 4, reference numeral 41 denotes a semiconductor substrate having a square shape. The semiconductor substrate 41 is formed by forming an N-type epitaxial layer 23 on an N + -type silicon substrate 22. On the semiconductor substrate 41, a MOSFET forming region 42 is provided on an inner side portion of the semiconductor substrate 41, for example, by cutting one corner portion in a square shape. Are formed, for example, according to a design rule of LS / LG = 6 μm. In the semiconductor substrate 41, an N + -type region 43 is provided on the periphery of the substrate above the N-type epitaxial layer 23 so as to border the periphery of the substrate.
[0023]
Further, in the semiconductor substrate 41, in addition to the MOSFET forming region 42 in which the corner portion is cut out in a square shape, the MOSFET forming region 42 is formed in the corner portion in which the MOSFET forming region 42 is cut out in a rectangular shape. A gate electrode pad formation region 27 having a substantially square shape is provided on a portion outside of the N + -type region 43 and on the inside of the N + type region 43. In the gate electrode pad formation region 27, two adjacent sides thereof are opposed to an edge portion of a cutout portion of the MOSFET formation region 42 at substantially equal intervals, and the remaining two sides are similarly spaced at substantially equal intervals. The semiconductor substrate 41 is provided so as to be parallel to two sides of corresponding corner portions of the semiconductor substrate 41. Although not shown, the N + -type region 43 provided in the peripheral portion of the substrate has a width corresponding to two sides of the gate electrode pad formation region 27 smaller than that of a portion bordering the other peripheral portion of the substrate. The width is formed.
[0024]
Above the N-type epitaxial layer 23, a portion for forming the source region of the MOSFET 25 in the MOSFET forming region 42 and a notched portion for the MOSFET forming region 42 opposed to two sides of the gate electrode pad forming region 27 are provided. A P-type region 28 is provided at an edge portion and a portion along the substrate periphery inward of the N + -type region 43 that does not correspond to the remaining two sides of the gate electrode pad formation region 27. Further, an N + -type source region 29 of the vertical MOSFET 25 is provided above the P-type region 28 at the source region formation portion in the MOSFET formation region 42.
[0025]
Further, a gate insulating film 30 is provided on the N-type epitaxial layer 23, the P-type region 28, and the N + -type source region 29 in the MOSFET formation region 42. On the gate insulating film 30, for example, a width LG of 6 μm is provided. A polysilicon gate electrode 31 is provided. The opening width LS between the adjacent N + -type source regions 29 on the upper surface of the semiconductor substrate 21 is 6 μm.
[0026]
Further, a P-type region 28 provided at an edge portion of the MOSFET formation region 42 facing two sides of the gate electrode pad formation region 27, and a substrate periphery not corresponding to the remaining two sides of the gate electrode pad formation region 27 In the upper portion of the P-type region 28 provided in the portion along the line, boron (B) is implanted at 40 keV by, for example, an ion implantation method, and a P + -type region 44 having an impurity concentration of 2 × 10 15 / cm 2 is provided. Have been. The source of the MOSFET 25 is provided so as to be connected to the P + type region 44 to stabilize the breakdown voltage. The gate electrode pad formation region 27 is provided along the N-type epitaxial layer 23 and part of the upper surface of the P-type region 28 surrounding the N-type epitaxial layer 23, part of the upper surface of the P + -type region 44, and further along the periphery of the substrate. The silicon oxide film 33 is provided on a part of the upper surface of the N + type region 43.
[0027]
Further, on the silicon oxide film 33 in the gate electrode pad formation region 27, a gate electrode portion 34 formed of polysilicon and connected to the polysilicon gate electrode 31 of each MOSFET 25 is provided. An insulating film 35 is provided on the upper surface and side portions of the gate electrode portion 34, the upper surface portion and side portions of the polysilicon gate electrode 31 of each MOSFET 25, and the side portion of the silicon oxide film 33 so as to cover them. I have. Further, in the insulating film 35 provided on the upper surface portion of the gate electrode portion 34, a conduction opening 36 exposing the upper surface of the gate electrode portion 34 is formed.
[0028]
In addition, as described above, the upper portion of the MOSFET forming region 42, that is, the upper portion of each vertical MOSFET 25, and the edge portion of the MOSFET forming region 42 facing two sides of the gate electrode pad forming region 27 of the MOSFET forming region 42. A source wiring 45 made of Al is provided so as to cover the upper part of the P-type region 28 provided on the substrate and a part of the insulating film 35 provided on the upper surface part and the side part of the gate electrode part 34. Further, a rectangular gate electrode pad 38 of, for example, 300 μm on a side is provided on the insulating film 35 on the upper surface of the gate electrode portion 34 so as to fill the conduction opening 36 so as to be electrically connected to the gate electrode portion 34. Have been.
[0029]
Further, a gate electrode pad forming region is formed on the N + -type region 43 in the peripheral portion of the substrate and on the insulating film 35 provided on the peripheral upper surface and the side portion of the gate electrode portion 34 so as to cover them. The width of a portion along the periphery of the substrate that does not correspond to the two sides of the substrate 27 is reduced to 30 μm, and the width of the portion corresponding to the two sides of the gate electrode pad formation region 27 is reduced to 15 μm. A reference potential wiring 46 is provided. Note that the N + -type region 43 has a size determined in accordance with the width of the reference potential wiring 46, and is formed above the N-type epitaxial layer 23 so as to border the periphery of the substrate.
[0030]
With such a configuration, the MOSFET formation region 42 can be further enlarged in the vicinity of the gate electrode pad 38, whereby the number of MOSFETs 25 that can be formed in the MOSFET formation region 42 can be increased. The on-resistance of the semiconductor device including the MOSFET 25 can be reduced. For example, when the MOSFET 25 is formed according to the 6 μm design rule of LS / LG = 6 μm and the side of the gate electrode pad 38 is 300 μm, the area of the MOSFET formation region 42 is increased by about 30,000 μm 2 as compared with the conventional one. The MOSFET 25 can be increased by about 250 cells. As a result, as shown in Invention 2 in FIG. 3, the ON resistance, which was conventionally 80 mΩ, can be reduced to 75 mΩ, and the ON resistance characteristics can be improved by 6%.
[0031]
In each of the above embodiments, the gate electrode pad 38 is provided at a corner portion of the semiconductor substrates 21 and 41. However, the gate electrode pad 38 may be provided at a peripheral portion of the semiconductor substrates 21 and 41 so that one side is along. The on-resistance characteristics can be improved, though not so much as obtained in the above embodiments.
[0032]
【The invention's effect】
As is clear from the above description, according to the present invention, the area required around the gate electrode pad is reduced, the area of the MOSFET formation region is increased, the number of formed vertical MOSFETs is increased, and the ON-state of the semiconductor device is reduced. This has the effect that the resistance can be reduced and the on-resistance characteristic can be improved.
[Brief description of the drawings]
FIG. 1 is a plan view of a main part showing a first embodiment of the present invention.
FIG. 2 is a longitudinal sectional view of a main part according to the first embodiment of the present invention.
FIG. 3 is a characteristic diagram showing on-resistance according to the embodiment of the present invention.
FIG. 4 is a plan view of a main part showing a second embodiment of the present invention.
FIG. 5 is a plan view of a main part showing a conventional technique.
FIG. 6 is a longitudinal sectional view of a main part according to the prior art.
[Explanation of symbols]
21, 41 ... semiconductor substrates 24, 42 ... MOSFET formation region 25 ... MOSFET
31 polysilicon gate electrodes 32, 44 P + type regions 37, 45 source wiring 38 gate electrode pads 39, 46 reference potential wiring
