JP2004336236A

JP2004336236A - Differential driver circuit

Info

Publication number: JP2004336236A
Application number: JP2003127170A
Authority: JP
Inventors: Yuji Watabe; 由司渡部
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2003-05-02
Filing date: 2003-05-02
Publication date: 2004-11-25

Abstract

<P>PROBLEM TO BE SOLVED: To obtain a differential driver circuit which outputs a high-quality differential signal with a short rise time and a short fall time by generating positive- and negative-phase signals with substantially little delay difference, and inputting them to a differential driver without causing the difference between amplitudes of differential output signals and without depending on the frequency of a signal to be transmitted. <P>SOLUTION: The differential driver circuit is composed of a PLL circuit 2 for generating and outputting a pair of signals Si1, Si2 forming clock signals of opposite signal levels, using differential amplifiers A1-A4 having output amplitude levels equal to a power voltage width for a delay circuit of a ring oscillator 21 forming a VCO 15 of the PLL circuit 2; and a differential driver 3 for generating and outputting differential output signals So1, So2 from the inputted signals Si1, Si2 from the PLL circuit 2. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、低電圧の差動信号を高速に伝送する差動ドライバ回路に関し、特にＬＶＤＳ（ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｓ）インタフェース回路といったインタフェース回路等に使用される差動ドライバ回路に関する。
【０００２】
【従来の技術】
図８は、従来の差動ドライバ回路の例を示した回路図である。
図８において、ＰＭＯＳトランジスタＰａ及びＰｂには所定の電圧Ｖｐが印加されており、ＰＭＯＳトランジスタＰａ及びＰｂはそれぞれ定電流源をなしている。同様に、ＮＭＯＳトランジスタＮａ及びＮｂには所定の電圧Ｖｎが印加されており、ＮＭＯＳトランジスタＮａ及びＮｂはそれぞれ定電流源をなしている。
【０００３】
１対の出力端ｏ１とｏ２との間には、終端抵抗Ｒａを接続することで、入力端ＩＮａがロー（Ｌｏｗ）レベルのとき、入力端ＩＮｂはハイ（Ｈｉｇｈ）レベルとなり、ＰＭＯＳトランジスタＰｃ及びＮＭＯＳトランジスタＮｄがそれぞれオンすると共に、ＰＭＯＳトランジスタＰｄ及びＮＭＯＳトランジスタＮｃがそれぞれオフすることで、ＰＭＯＳトランジスタＰｃ→ＰＭＯＳトランジスタＰａ→出力端ｏ１→終端抵抗Ｒａ→出力端ｏ２→ＮＭＯＳトランジスタＮｂ→ＮＭＯＳトランジスタＮｄの順に電流が流れ、出力端ｏ１がハイレベルに、出力端ｏ２がローレベルになる。
【０００４】
また、入力端ＩＮａがハイレベルのとき入力端ＩＮｂはローレベルとなり、ＰＭＯＳトランジスタＰｄ及びＮＭＯＳトランジスタＮｃがそれぞれオンし、ＰＭＯＳトランジスタＰｃ及びＮＭＯＳトランジスタＮｄがそれぞれオフする。この場合、ＰＭＯＳトランジスタＰｄ→ＰＭＯＳトランジスタＰｂ→出力端ｏ２→終端抵抗Ｒａ→出力端ｏ１→ＮＭＯＳトランジスタＮａ→ＮＭＯＳトランジスタＮｃの順に電流が流れ、出力端ｏ１がローレベルに、出力端ｏ２がハイレベルになる。
【０００５】
一方、入力端ＩＮａに入力される信号Ｓａと入力端ＩＮｂに入力される信号Ｓｂには、インバータＩＶｂによる遅延差が存在する。例えば、信号Ｓａがローレベルからハイレベルに変化すると、信号ＳｂはインバータＩＶｂによる遅延の後、ハイレベルからローレベルに変化する。この遅延差の間に、ＰＭＯＳトランジスタＰｃはターンオフし、ＮＭＯＳトランジスタＮｃはターンオンするが、ＰＭＯＳトランジスタＰｄはオフしたままであると共に、ＮＭＯＳトランジスタＮｄはオンしたままという状態になる。
【０００６】
このため、信号Ｓａと信号Ｓｂとの遅延差によって、電流供給用の定電流源をなすＰＭＯＳトランジスタＰｂが電源電圧に接続されず、ＰＭＯＳトランジスタＰｂから供給される定電流が出力端ｏ２に出力されず、出力端ｏ１及びｏ２が、電流を引き抜く定電流源にそれぞれ接続される過渡状態が発生する。このような状態では、ＰＭＯＳトランジスタＰｄがターンオンするまでの間、ＮＭＯＳトランジスタＮａ及びＮｃの直列回路によって、出力端ｏ１に接続された負荷容量Ｃａから電荷を引き抜かれ、出力端ｏ１の電圧を大きく低下させる。また、ＮＭＯＳトランジスタＮｂ及びＮｄの直列回路によって、出力端ｏ２に接続された負荷容量Ｃｂからも電荷が引き抜かれる。
【０００７】
ＰＭＯＳトランジスタＰｄがターンオンすると、負荷容量Ｃｂへの充電を行った後、終端抵抗Ｒａを介してＮＭＯＳトランジスタＮａ及びＮｃの直列回路に電流が流れるため、出力端ｏ２の電圧の立ち上がるタイミングが遅れる。このようなことから、図９で示すように、出力端ｏ１及びｏ２から出力される差動信号が、高周波動作では所定の電圧レベルまで振幅されず、差動信号の振幅に差異が生じたり、余分な負荷容量への充電のために信号の立ち上がり時間、立ち下がり時間が大きくなるというような問題が生じ、差動出力信号の信号品質の劣化を引き起こしていた。
【０００８】
そこで、差動ドライバ回路の２組の電流切替回路以外に、このどちらか一方の電流切替回路と入力ゲートを共通にした別の１つの電流切替回路を設け、この切替回路の出力と接地電圧のような定電圧との間に容量素子を接続した回路から構成される差動ドライバ回路があった（例えば、特許文献１参照。）。該差動ドライバ回路では、両入力端に入力される各信号の遅延差によって前記過渡状態が生じた場合、この過渡状態の間、別に追加した電流切替回路の出力に接続されている容量素子から電荷を供給させることで出力電圧の変化を低減させていた。
【０００９】
【特許文献１】
特開２００１−８５９７７号公報
【００１０】
【発明が解決しようとする課題】
しかし、このような回路構成では、差動ドライバ回路の各入力端にそれぞれ入力される信号の遅延差を低減させることができないため、負荷容量に対する余分な充電が減ることはなく、出力信号の立ち上がり時間及び立ち下がり時間が大きくなり、差動出力の信号品質は良好なものではなかった。特に高速動作になると、差動出力信号が、立ち上がり時間及び立ち下がり時間の増加が原因で所定の電圧レベルまで達しないという問題や、ジッタの影響を受けやすくなるという問題があった。
【００１１】
本発明は、上記のような問題を解決するためになされたものであり、同一構成の複数の差動増幅器でリングオシレータを構成した電圧制御発振器を有するＰＬＬ回路を使用して、該リングオシレータのいずれか１つの差動増幅器の差動出力を取り出し、遅延差のほとんどない正相及び負相の信号をそれぞれ生成し、該各信号を差動ドライバに入力させることで、伝送させる信号の周波数に依存せず、差動出力信号の振幅に差異を生じさせることなく、また、立ち上がり時間、立ち下がり時間の小さい、品質のよい差動信号を出力する差動ドライバ回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る差動ドライバ回路は、入力された信号に応じた、所定の振幅をなす１対の差動信号を生成して、対応する第１出力端及び第２出力端から伝送路に出力する差動ドライバ回路において、
複数の差動増幅器で形成されたリングオシレータを有する電圧制御発振器を備えたＰＬＬ回路で構成され、前記入力信号に応じた相対する信号レベルの１対の第１信号及び第２信号をそれぞれ生成して出力するＰＬＬ回路部と、
該ＰＬＬ回路部から出力された第１信号及び第２信号を所定の振幅の信号にそれぞれ変換して前記差動信号を生成し前記伝送路に出力する差動ドライバ部と、を備えるものである。
【００１３】
具体的には、前記差動ドライバ部は、
前記第１出力端及び第２出力端との間に接続された終端抵抗と、
所定の第１定電流を該終端抵抗に供給する第１定電流源と、
該第１定電流の前記終端抵抗への出力制御を行う第１切替回路と、
所定の第２定電流を前記終端抵抗から引き抜く第２定電流源と、
該第２定電流の前記終端抵抗からの引き抜き制御を行う第２切替回路と、
所定の第３定電流を前記終端抵抗に供給する第３定電流源と、
該第３定電流の前記終端抵抗への出力制御を行う第３切替回路と、
所定の第４定電流を前記終端抵抗から引き抜く第４定電流源と、
該第４定電流の前記終端抵抗からの引き抜き制御を行う第４切替回路と、
を備え、
前記第１切替回路及び第２切替回路は、ＰＬＬ回路部から入力された第１信号に応じて対応する定電流の制御を行い、前記第３切替回路及び第４切替回路は、ＰＬＬ回路部から入力された第２信号に応じて対応する定電流の制御を行い、前記第１切替回路、第２切替回路、第３切替回路及び第４切替回路は、前記終端抵抗に流れる電流の方向を切り替えるようにした。
【００１４】
また、前記差動ドライバ部は、
前記第１出力端及び第２出力端との間に接続された終端抵抗と、
所定の定電流を前記終端抵抗から引き抜く定電流源と、
前記終端抵抗における第１出力端に接続された端部に電流を供給する第１抵抗回路と、
前記終端抵抗及び該第１抵抗回路の接続部と、前記定電流源との接続制御を行う第１スイッチ回路と、
前記終端抵抗における第２出力端に接続された端部に電流を供給する第２抵抗回路と、
前記終端抵抗及び該第２抵抗回路の接続部と、前記定電流源との接続制御を行う第２スイッチ回路と、
を備え、
前記第１スイッチ回路は、ＰＬＬ回路部から入力された第１信号に応じて前記接続制御を行い、前記第２スイッチ回路は、ＰＬＬ回路部から入力された第２信号に応じて前記接続制御を行い、前記第１スイッチ回路及び第２スイッチ回路は、前記終端抵抗に流れる電流の方向を切り替えるようにしてもよい。
【００１５】
また、この発明に係る差動ドライバ回路は、入力された信号に応じた、所定の振幅をなす１対の差動信号を生成して、対応する第１出力端及び第２出力端から伝送路に出力する差動ドライバ回路において、
複数の差動増幅器で形成されたリングオシレータを有する電圧制御発振器を備えたＰＬＬ回路で構成され、前記入力信号に応じた相対する信号レベルの１対の第１信号及び第２信号をそれぞれ生成して出力するＰＬＬ回路部と、
該ＰＬＬ回路部から出力された第１信号及び第２信号を対応して増幅し第１増幅信号及び第２増幅信号としてそれぞれ出力する同じ回路構成の第１増幅回路及び第２増幅回路からなる増幅部と、
該第１増幅信号及び第２増幅信号を所定の振幅の信号にそれぞれ変換して前記差動信号を生成し前記伝送路に出力する差動ドライバ部と、
を備えるものである。
【００１６】
具体的には、前記差動ドライバ部は、
前記第１出力端及び第２出力端との間に接続された終端抵抗と、
所定の第１定電流を該終端抵抗に供給する第１定電流源と、
該第１定電流の前記終端抵抗への出力制御を行う第１切替回路と、
所定の第２定電流を前記終端抵抗から引き抜く第２定電流源と、
該第２定電流の前記終端抵抗からの引き抜き制御を行う第２切替回路と、
所定の第３定電流を前記終端抵抗に供給する第３定電流源と、
該第３定電流の前記終端抵抗への出力制御を行う第３切替回路と、
所定の第４定電流を前記終端抵抗から引き抜く第４定電流源と、
該第４定電流の前記終端抵抗からの引き抜き制御を行う第４切替回路と、
を備え、
前記第１切替回路及び第２切替回路は、第１増幅回路から入力された第１増幅信号に応じて対応する定電流の制御を行い、前記第３切替回路及び第４切替回路は、第２増幅回路から入力された第２増幅信号に応じて対応する定電流の制御を行い、前記第１切替回路、第２切替回路、第３切替回路及び第４切替回路は、前記終端抵抗に流れる電流の方向を切り替えるようにした。
【００１７】
また、前記差動ドライバ部は、
前記第１出力端及び第２出力端との間に接続された終端抵抗と、
所定の定電流を前記終端抵抗から引き抜く定電流源と、
前記終端抵抗における第１出力端に接続された端部に電流を供給する第１抵抗回路と、
前記終端抵抗及び該第１抵抗回路の接続部と、前記定電流源との接続制御を行う第１スイッチ回路と、
前記終端抵抗における第２出力端に接続された端部に電流を供給する第２抵抗回路と、
前記終端抵抗及び該第２抵抗回路の接続部と、前記定電流源との接続制御を行う第２スイッチ回路と、
を備え、
前記第１スイッチ回路は、第１増幅回路から入力された第１増幅信号に応じて前記接続制御を行い、前記第２スイッチ回路は、第２増幅回路から入力された第２増幅信号に応じて前記接続制御を行い、前記第１スイッチ回路及び第２スイッチ回路は、前記終端抵抗に流れる電流の方向を切り替えるようにしてもよい。
【００１８】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における差動ドライバ回路の例を示した回路図である。
図１において、差動ドライバ回路１は、電圧制御発振器（以下、ＶＣＯと呼ぶ）を形成するリングオシレータの遅延回路に出力振幅レベルが電源電圧幅を持った差動増幅器を使用した、入力信号Ｓｉから相対する信号レベルのクロック信号をなす一対の信号Ｓｉ１及びＳｉ２を生成して出力するＰＬＬ回路部２と、該ＰＬＬ回路部２から入力された信号Ｓｉ１及びＳｉ２から差動信号Ｓｏ１及びＳｏ２を生成して出力する差動ドライバ部３で構成されている。
【００１９】
差動ドライバ部３は、ＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ４及び終端抵抗Ｒ１で構成されている。なお、ＰＭＯＳトランジスタＰ１は第１定電流源を、ＰＭＯＳトランジスタＰ２は第３定電流源を、ＰＭＯＳトランジスタＰ３は第１切替回路を、ＰＭＯＳトランジスタＰ４は第３切替回路をそれぞれなす。また、ＮＭＯＳトランジスタＮ１は第２定電流源を、ＮＭＯＳトランジスタＮ２は第４定電流源を、ＮＭＯＳトランジスタＮ３は第２切替回路を、ＮＭＯＳトランジスタＮ４は第４切替回路をそれぞれなす。
【００２０】
電源電圧Ｖｄｄと接地電圧との間には、ＰＭＯＳトランジスタＰ３及びＰ１並びにＮＭＯＳトランジスタＮ１及びＮ３が直列に接続されると共に、ＰＭＯＳトランジスタＰ４及びＰ２並びにＮＭＯＳトランジスタＮ２及びＮ４が直列に接続されている。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との接続部が出力端ＯＵＴ１をなし、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との接続部が出力端ＯＵＴ２をなしている。出力端ＯＵＴ１及びＯＵＴ２との間には終端抵抗Ｒ１が接続されている。
【００２１】
ＰＭＯＳトランジスタＰ１及びＰ２の各ゲートには、それぞれ所定の電圧Ｖｐが入力されており、ＰＭＯＳトランジスタＰ１及びＰ２は、電流供給用の定電流源をそれぞれなしている。また、ＮＭＯＳトランジスタＮ１及びＮ２の各ゲートには、それぞれ所定の電圧Ｖｎが入力されており、ＮＭＯＳトランジスタＮ１及びＮ２は、電流引き抜き用の定電流源をそれぞれなしている。ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３の各ゲートは接続され、該接続部が入力端ＩＮ１をなしている。また、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ４の各ゲートは接続され、該接続部が入力端ＩＮ２をなしている。入力端ＩＮ１には、ＰＬＬ回路部２からの信号Ｓｉ１が入力され、入力端ＩＮ２には、ＰＬＬ回路部２からの信号Ｓｉ２が入力されている。
【００２２】
入力端ＩＮ１がローレベルのとき、入力端ＩＮ２はハイレベルとなり、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ４がそれぞれオンすると共に、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ３がそれぞれオフすることで、電源電圧Ｖｄｄ→ＰＭＯＳトランジスタＰ３→ＰＭＯＳトランジスタＰ１→終端抵抗Ｒ１→ＮＭＯＳトランジスタＮ２→ＮＭＯＳトランジスタＮ４→接地電圧の順に電流が流れ、出力端ＯＵＴ１がハイレベルに、出力端ＯＵＴ２がローレベルになる。
【００２３】
また、入力端ＩＮ１がハイレベルのとき入力端ＩＮ２はローレベルとなり、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ３がそれぞれオンし、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ４がそれぞれオフする。この場合、電源電圧Ｖｄｄ→ＰＭＯＳトランジスタＰ４→ＰＭＯＳトランジスタＰ２→終端抵抗Ｒ１→ＮＭＯＳトランジスタＮ１→ＮＭＯＳトランジスタＮ３→接地電圧の順に電流が流れ、出力端ＯＵＴ１がローレベルに、出力端ＯＵＴ２がハイレベルになる。
【００２４】
図２は、ＰＬＬ回路部２の回路例を示したブロック図である。
図２において、ＰＬＬ回路部２は、分周回路１１，１２、位相比較器１３、ローパスフィルタ１４及びＶＣＯ１５で構成されている。分周回路１１及び１２はＰＬＬの逓倍設定を行うものであり、入力信号Ｓｉが分周回路１１で分周された基準信号Ｓｒと、ＶＣＯ１５から出力された信号が分周回路１２で分周された帰還信号Ｓｆとの各位相を位相比較器１３で比較する。該比較結果は、ローパスフィルタ１４でリプルが除去された後、ＶＣＯ１５に制御電圧Ｖｃｎｔとして出力される。ＶＣＯ１５は、入力された制御電圧Ｖｃｎｔに応じた周波数の出力信号を出力する。
【００２５】
図３は、図２におけるＶＣＯ１５の回路例を示した図である。
図３では、ＶＣＯ１５は、４個の差動増幅器Ａ１〜Ａ４からなるリングオシレータ２１、ＰＭＯＳトランジスタＰ１１，Ｐ１２、ＮＭＯＳトランジスタＮ１１及び入力された制御電圧Ｖｃｎｔに応じた電流を流すＶ−Ｉ変換器２２で構成されている。
差動増幅器Ａ１〜Ａ４は、それぞれ図４で示すような回路構成をなしている。なお、差動増幅器Ａ１〜Ａ４は同じ回路構成であることから、図４では、１つの差動増幅器Ａｋ（ｋ＝１〜４）を例にして示している。
【００２６】
図３及び図４を用いてＶＣＯ１５の説明を行う。
差動増幅器Ａｋは、ＰＭＯＳトランジスタＰ２１，Ｐ２２及びＮＭＯＳトランジスタＮ２１〜Ｎ２３で構成されている。電源電圧ＶｄｄとＮＭＯＳトランジスタＮ２３のドレインとの間には、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１の直列回路と、ＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２の直列回路が並列に接続されており、ＮＭＯＳトランジスタＮ２３のソースは接地電圧に接続されている。ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１との接続部が出力端Ｏ−をなし、ＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２との接続部が出力端Ｏ＋をなしている。また、ＮＭＯＳトランジスタＮ２１のゲートが入力端Ｉ＋をなし、ＮＭＯＳトランジスタＮ２２のゲートが入力端Ｉ−をなしている。
【００２７】
差動増幅器Ａ１の出力端Ｏ＋は差動増幅器Ａ２の入力端Ｉ−に、差動増幅器Ａ２の出力端Ｏ＋は差動増幅器Ａ３の入力端Ｉ−に、差動増幅器Ａ３の出力端Ｏ＋は差動増幅器Ａ４の入力端Ｉ−に、差動増幅器Ａ４の出力端Ｏ＋は差動増幅器Ａ１の入力端Ｉ＋にそれぞれ接続されている。同様に、差動増幅器Ａ１の出力端Ｏ−は差動増幅器Ａ２の入力端Ｉ＋に、差動増幅器Ａ２の出力端Ｏ−は差動増幅器Ａ３の入力端Ｉ＋に、差動増幅器Ａ３の出力端Ｏ−は差動増幅器Ａ４の入力端Ｉ＋に、差動増幅器Ａ４の出力端Ｏ−は差動増幅器Ａ１の入力端Ｉ−にそれぞれ接続されている。差動増幅器Ａ２の出力端Ｏ−から信号Ｓｉ１が出力され、差動増幅器Ａ２の出力端Ｏ＋から信号Ｓｉ２が出力される。
【００２８】
一方、電源電圧Ｖｄｄと接地電圧との間には、ＰＭＯＳトランジスタＰ１１とＶ−Ｉ変換器２２との直列回路、及びＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１１との直列回路が並列に接続されている。ＰＭＯＳトランジスタＰ１１及びＰ１２の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＰ１１のドレインに接続されると共に差動増幅器Ａ１〜Ａ４の各ＰＭＯＳトランジスタＰ２１のゲート及び各ＰＭＯＳトランジスタＰ２２のゲートにそれぞれ接続されている。すなわち、ＰＭＯＳトランジスタＰ１１，Ｐ１２と各ＰＭＯＳトランジスタＰ２１と各ＰＭＯＳトランジスタＰ２２はカレントミラー回路を形成している。ＮＭＯＳトランジスタＮ１１のゲートは、差動増幅器Ａ１〜Ａ４の各ＮＭＯＳトランジスタＮ２３のゲートにそれぞれ接続され、ＮＭＯＳトランジスタＮ１１と各ＮＭＯＳトランジスタＮ２３はカレントミラー回路を形成している。
【００２９】
このような構成において、ＮＭＯＳトランジスタＮ２１及びＮ２２を同一サイズのトランジスタで構成することにより、リングオシレータ２１を構成する各差動増幅器Ａ１〜Ａ４の各出力端Ｏ＋，Ｏ−に同一の負荷容量が付加されることになる。リングオシレータ２１のいずれか１つの差動増幅器、例えば図３の場合は差動増幅器Ａ２の差動出力を取り出すことで、遅延差がほとんど生じない正相、負相のクロック信号をなす信号Ｓｉ１及びＳｉ２をそれぞれ生成することができる。
【００３０】
図５は、本第１の実施の形態における差動ドライバ回路の他の例を示した図である。なお、図５では、図１と同じもの又は同様のものは図１と同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図５における図１との相違点は、差動増幅器Ａ２の出力端Ｏ−と差動ドライバ部３の入力端ＩＮ１との間にインバータＩＶ１を、差動増幅器Ａ２の出力端Ｏ＋と差動ドライバ部３の入力端ＩＮ２との間にインバータＩＶ２をそれぞれ挿入したことにある。
【００３１】
ここで、広い周波数レンジのクロック信号を同一のリングオシレータで生成させる場合、高周波クロック信号に比べ低周波クロック信号を生成させるときは、高周波クロック信号を生成するときよりも差動アンプに供給する電流を小さくし、差動増幅器１段あたりの遅延時間を大きくさせるため、差動増幅器のスルーレートを十分大きくすることができない場合がある。そこで、図５のような構成にすることで、差動増幅器の各出力端から取り出した一対の差動信号を同じ段数のインバータで増幅させることによって、各差動信号の遅延差を発生させず、差動ドライバ部３の入力端に波形整形された信号を入力させることができる。このため、入力信号のなまりによる差動ドライバ部３からの各出力信号Ｓｏ１，Ｓｏ２の波形の歪みを防止することができる。
【００３２】
なお、図５では、差動増幅器Ａ２の出力端Ｏ−と差動ドライバ部３の入力端ＩＮ１との間、及び差動増幅器Ａ２の出力端Ｏ＋と差動ドライバ部３の入力端ＩＮ２との間にそれぞれ１段のインバータを設けた場合を例にして示したが、これは一例であり、インバータＩＶ１及びＩＶ２の挿入位置に同じ段数のインバータをそれぞれ挿入するようにすればよい。
【００３３】
このように、本第１の実施の形態における差動ドライバ回路は、ＶＣＯ１５を形成するリングオシレータ２１の遅延回路に出力振幅レベルが電源電圧幅を持った差動増幅器Ａ１〜Ａ４を使用した、相対する信号レベルのクロック信号をなす一対の信号Ｓｉ１及びＳｉ２を生成して出力するＰＬＬ回路部２と、該ＰＬＬ回路部２から入力された信号Ｓｉ１及びＳｉ２から差動出力信号Ｓｏ１及びＳｏ２を生成して出力する差動ドライバ部３とで構成されるようにした。このことから、従来生じていた正相と負相の各クロック信号の遅延差をなくすことができ、差動ドライバ回路の各出力端に接続された負荷容量への不要な充電を減らすことができ、図６で示すように振幅に差異を生じさせることなく、立ち上がり時間及び立ち下がり時間の小さい品質のよい差動信号を得ることができる。
【００３４】
また、差動増幅器Ａ１〜Ａ４によるリングオシレータ２１からなるＶＣＯ１５を有するＰＬＬ回路部２で一対のクロック信号Ｓｉ１及びＳｉ２を生成するようにしたことから、生成する差動信号の周波数の調整は、リングオシレータ２１を構成する差動アンプＡ１〜Ａ４に供給する電流量を調整することで行うことができ、差動増幅器の出力端に付く負荷容量は周波数によって変わることがないことから、周波数に依らず遅延差がほとんど生じない正相、負相の各クロック信号を生成させることができる。このように、品質のよい差動信号が、伝送させる信号の周波数に依存することなく得ることができる。
【００３５】
第２の実施の形態．
図７は、本発明の第２の実施の形態における差動ドライバ回路の他の例を示した回路図である。なお、図７では、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図７における図１との相違点は、図１の差動ドライバ部３の回路構成を変えたことにあり、これに伴って、図１の差動ドライバ部３を差動ドライバ部３ａに、図１の差動ドライバ回路１を差動ドライバ回路１ａにした。
【００３６】
図７において、差動ドライバ回路１ａは、ＰＬＬ回路部２と、該ＰＬＬ回路部２から入力された信号Ｓｉ１及びＳｉ２から差動信号Ｓｏ１及びＳｏ２を生成して出力する差動ドライバ部３ａで構成されている。
差動ドライバ部３ａは、ＮＭＯＳトランジスタＮ３１，Ｎ３２、終端抵抗Ｒ１、抵抗Ｒ３１，Ｒ３２及び定電流源３１で構成されている。なお、ＮＭＯＳトランジスタＮ３１が第１スイッチ回路を、ＮＭＯＳトランジスタＮ３２が第２スイッチ回路を、抵抗Ｒ３１が第１抵抗回路を、抵抗Ｒ３２が第２抵抗回路をそれぞれなす。電源電圧Ｖｄｄと接地電圧との間には、抵抗Ｒ３１、ＮＭＯＳトランジスタＮ３１及び定電流源３１が直列に接続されており、抵抗Ｒ３１とＮＭＯＳトランジスタＮ３１の直列回路に抵抗Ｒ３２とＮＭＯＳトランジスタＮ３２の直列回路が並列に接続されている。
【００３７】
抵抗Ｒ３１とＮＭＯＳトランジスタＮ３１との接続部が出力端ＯＵＴ１をなし、抵抗Ｒ３２とＮＭＯＳトランジスタＮ３２との接続部が出力端ＯＵＴ２をなしている。ＮＭＯＳトランジスタＮ３１のゲートにはＰＬＬ回路部２からの信号Ｓｉ１が、ＮＭＯＳトランジスタＮ３２のゲートにはＰＬＬ回路部２からの信号Ｓｉ２がそれぞれ入力されている。
【００３８】
このような構成において、出力端ＯＵＴ１とＯＵＴ２と間に終端抵抗Ｒ１が接続されており、差動入力信号Ｓｉ１及びＳｉ２によってＮＭＯＳトランジスタＮ３１及びＮ３２がオン／オフすることにより、抵抗Ｒ３１又は抵抗Ｒ３２と定電流源３１との間に挿入された終端抵抗Ｒ１の接続を切り替えることで、抵抗Ｒ３１と抵抗Ｒ３２に流す電流量を変え、出力端ＯＵＴ１とＯＵＴ２との間に所定の電位差を発生させ、入力信号Ｓｉ１及びＳｉ２によって両出力端ＯＵＴ１及びＯＵＴ２をハイレベル又はローレベルに切り替える。
【００３９】
入力端ＩＮ１がローレベルで入力端ＩＮ２がハイレベルのとき、ＮＭＯＳトランジスタＮ３１がオフすると共にＮＭＯＳトランジスタＮ３２がオンし、抵抗Ｒ３１と定電流源３１との間に終端抵抗Ｒ１が直列に接続され、電源電圧Ｖｄｄと定電流源３１との間には、抵抗Ｒ３１と終端抵抗Ｒ１の直列回路と、抵抗Ｒ３２とが並列に接続される。抵抗Ｒ３２よりも抵抗Ｒ３１の方が流れる電流が小さいことから、電源電圧Ｖｄｄからの電圧降下が小さい出力端ＯＵＴ１がハイレベルになり、出力端ＯＵＴ２がローレベルになる。
【００４０】
同様に、入力端ＩＮ１がハイレベルで入力端ＩＮ２がローレベルのときは、電源電圧Ｖｄｄと定電流源３１との間には、抵抗Ｒ３１と、抵抗Ｒ３２及び終端抵抗Ｒ１の直列回路とが並列に接続され、出力端ＯＵＴ１がローレベルに、出力端ＯＵＴ２がハイレベルになる。入力信号Ｓｉ１及びＳｉ２の信号レベルによって、抵抗Ｒ３１及びＲ３２に流れる電流を切り替え、出力端子ＯＵＴ１及びＯＵＴ２から所定の電圧差の信号が出力される。
【００４１】
なお、図７においても、前記第１の実施の形態における図５と同様に差動増幅器Ａ２の出力端Ｏ−と差動ドライバ部３ａの入力端ＩＮ１との間にインバータＩＶ１を、差動増幅器Ａ２の出力端Ｏ＋と差動ドライバ部３ａの入力端ＩＮ２との間にインバータＩＶ２をそれぞれ挿入するようにしてもよい。このようにすることにより、図５の場合と同様の効果を得ることができる。
【００４２】
このように、本第２の実施の形態における差動ドライバ回路は、差動ドライバ部３ａの電流切替スイッチ用トランジスタがＮＭＯＳトランジスタのみで構成されており、前記第１の実施の形態と同様の効果を得ることができると共に、より高速な動作を行うことができる。
【００４３】
なお、前記第１及び第２の各実施の形態では、リングオシレータ２１を、４つの差動増幅器Ａ１〜Ａ４で構成した場合を例にして説明したが、本発明はこれに限定するものではなく、リングオシレータは、差動増幅器の段数、奇数段又は偶数段にかかわらず構成することが可能である。また、前記第１及び第２の各実施の形態で示した差動増幅器Ａ１〜Ａ４の内部回路は一例であり、本発明はこれに限定するものではなく、リングオシレータに使用される差動増幅器は、差動信号を出力する構成をなしていればよい。
【００４４】
【発明の効果】
上記の説明から明らかなように、本発明の差動ドライバ回路によれば、複数段の差動増幅器でリングオシレータを構成した電圧制御発振器を含むＰＬＬ回路を使用し、該リングオシレータを構成している差動増幅器の内のいずれか１つの差動増幅器の差動出力信号を取り出して、正相、負相のクロック信号をなす第１信号及び第２信号を生成して差動ドライバ部にそれぞれ入力するようにした。このことから、伝送させる信号の周波数に依存せず、差動ドライバ部に入力される１対の信号の遅延差を確実に低減させることができ、伝送路に出力される差動信号の振幅の差異をなくすことができる。また、伝送路に出力する信号の立ち上がり及び立ち下がりの各時間を低減させることができ、品質のよい出力信号を得ることができる。
【００４５】
また、差動ドライバ部において、第１切替回路及び第２切替回路が、ＰＬＬ回路部から入力された第１信号に応じて対応する定電流の制御を行い、前記第３切替回路及び第４切替回路が、ＰＬＬ回路部から入力された第２信号に応じて対応する定電流の制御を行い、前記第１切替回路、第２切替回路、第３切替回路及び第４切替回路が、前記終端抵抗に流れる電流の方向を切り替えるような構成にした。このことから、伝送路に出力する差動信号の振幅の差異をなくすことができ、該差動信号の立ち上がり及び立ち下がりの各時間を低減させることができ、小振幅で高速の差動信号を得ることができる。
【００４６】
また、差動ドライバ部において、前記第１スイッチ回路が、ＰＬＬ回路部から入力された第１信号に応じて前記接続制御を行い、前記第２スイッチ回路が、ＰＬＬ回路部から入力された第２信号に応じて前記接続制御を行い、前記第１スイッチ回路及び第２スイッチ回路が、前記終端抵抗に流れる電流の方向を切り替えるような構成にした。このことから、第１スイッチ回路及び第２スイッチ回路をそれぞれ電流切替スイッチ用のトランジスタで構成することで高速動作が可能な差動ドライバ回路を得ることができる。
【００４７】
一方、リングオシレータを構成している差動増幅器の差動出力信号を同じ回路構成の増幅回路でそれぞれ増幅し、正相、負相のクロック信号をなす第１増幅信号及び第２増幅信号を生成して差動ドライバ部に入力するようにした。このことから、伝送させる信号の周波数に依存せず、差動ドライバ部に入力される１対の信号の遅延差を確実に低減させることができる。また、伝送路に出力する信号の立ち上がり時間及び立ち下がり時間の小さい波形整形された信号を差動ドライバ部に入力することができ、波形の歪みを低減した品質のよい出力信号を得ることができる。
【００４８】
また、差動ドライバ部において、前記第１切替回路及び第２切替回路が、第１増幅回路から入力された第１増幅信号に応じて対応する定電流の制御を行い、前記第３切替回路及び第４切替回路が、第２増幅回路から入力された第２増幅信号に応じて対応する定電流の制御を行い、前記第１切替回路、第２切替回路、第３切替回路及び第４切替回路が、前記終端抵抗に流れる電流の方向を切り替えるような構成にした。このことから、伝送路に出力する差動信号の振幅の差異をなくすことができ、該差動信号の立ち上がり及び立ち下がりの各時間を低減させることができ、小振幅で高速の出力信号を得ることができる。
【００４９】
また、前記第１スイッチ回路が、第１増幅回路から入力された第１増幅信号に応じて前記接続制御を行い、前記第２スイッチ回路が、第２増幅回路から入力された第２増幅信号に応じて前記接続制御を行い、前記第１スイッチ回路及び第２スイッチ回路が、前記終端抵抗に流れる電流の方向を切り替えるような構成にした。このことから、第１スイッチ回路及び第２スイッチ回路をそれぞれ電流切替スイッチ用のトランジスタで構成することで高速動作が可能な差動ドライバ回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における差動ドライバ回路の例を示した回路図である。
【図２】図１におけるＰＬＬ回路部２の構成例を示したブロック図である。
【図３】図２におけるＶＣＯ１５の回路例を示した図である。
【図４】図３における差動増幅器の回路例を示した図である。
【図５】本第１の実施の形態における差動ドライバ回路の他の例を示した図である。
【図６】図１の各信号例を示した図である。
【図７】本発明の第２の実施の形態における差動ドライバ回路の例を示した回路図である。
【図８】従来の差動ドライバ回路の例を示した回路図である。
【図９】図８の各信号例を示した図である。
【符号の説明】
１，１ａ差動ドライバ回路
２ＰＬＬ回路部
３，３ａ差動ドライバ部
１１，１２分周回路
１３位相比較器
１４ローパスフィルタ
１５ＶＣＯ
２１リングオシレータ
Ｒ１終端抵抗
Ａ１〜Ａ４差動増幅器[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a differential driver circuit for transmitting a low-voltage differential signal at a high speed, and more particularly to a differential driver circuit used for an interface circuit such as an LVDS (Low Voltage Differential Signals) interface circuit.
[0002]
[Prior art]
FIG. 8 is a circuit diagram showing an example of a conventional differential driver circuit.
In FIG. 8, a predetermined voltage Vp is applied to the PMOS transistors Pa and Pb, and the PMOS transistors Pa and Pb each constitute a constant current source. Similarly, a predetermined voltage Vn is applied to the NMOS transistors Na and Nb, and the NMOS transistors Na and Nb each constitute a constant current source.
[0003]
By connecting a terminating resistor Ra between the pair of output terminals o1 and o2, when the input terminal INa is at a low level, the input terminal INb is at a high level, and the PMOS transistor Pc When the NMOS transistor Nd is turned on and the PMOS transistor Pd and the NMOS transistor Nc are turned off, respectively, the PMOS transistor Pc → the PMOS transistor Pa → the output terminal o1 → the terminating resistor Ra → the output terminal o2 → the NMOS transistor Nb → the NMOS transistor Nd In this order, the output terminal o1 goes high and the output terminal o2 goes low.
[0004]
When the input terminal INa is at a high level, the input terminal INb is at a low level, the PMOS transistor Pd and the NMOS transistor Nc are turned on, and the PMOS transistor Pc and the NMOS transistor Nd are turned off. In this case, the current flows in the order of the PMOS transistor Pd → PMOS transistor Pb → output terminal o2 → terminating resistor Ra → output terminal o1 → NMOS transistor Na → NMOS transistor Nc, and the output terminal o1 is at low level and the output terminal o2 is at high level. become.
[0005]
On the other hand, the signal Sa input to the input terminal INa and the signal Sb input to the input terminal INb have a delay difference due to the inverter IVb. For example, when the signal Sa changes from a low level to a high level, the signal Sb changes from a high level to a low level after a delay by the inverter IVb. During this delay difference, the PMOS transistor Pc is turned off and the NMOS transistor Nc is turned on, but the PMOS transistor Pd remains off and the NMOS transistor Nd remains on.
[0006]
Therefore, due to the delay difference between the signal Sa and the signal Sb, the PMOS transistor Pb serving as a constant current source for supplying current is not connected to the power supply voltage, and the constant current supplied from the PMOS transistor Pb is output to the output terminal o2. Instead, a transient state occurs in which the output terminals o1 and o2 are respectively connected to the constant current sources that draw current. In such a state, until the PMOS transistor Pd is turned on, the electric charge is extracted from the load capacitance Ca connected to the output terminal o1 by the series circuit of the NMOS transistors Na and Nc, and the voltage at the output terminal o1 is greatly reduced. Let it. Further, the electric charge is also extracted from the load capacitance Cb connected to the output terminal o2 by the series circuit of the NMOS transistors Nb and Nd.
[0007]
When the PMOS transistor Pd is turned on, after charging the load capacitance Cb, a current flows through the series circuit of the NMOS transistors Na and Nc via the terminating resistor Ra, so that the timing at which the voltage at the output terminal o2 rises is delayed. For this reason, as shown in FIG. 9, the differential signals output from the output terminals o1 and o2 do not swing to a predetermined voltage level in the high-frequency operation, causing a difference in the amplitude of the differential signals, The problem that the rise time and the fall time of the signal become large due to the charging to the extra load capacity occurs, and the signal quality of the differential output signal is deteriorated.
[0008]
Therefore, in addition to the two sets of current switching circuits of the differential driver circuit, another current switching circuit having one of the current switching circuits and the input gate in common is provided, and the output of this switching circuit and the ground voltage There has been a differential driver circuit composed of a circuit in which a capacitance element is connected between such a constant voltage (for example, see Patent Document 1). In the differential driver circuit, when the transient state occurs due to the delay difference between the signals input to both input terminals, during this transient state, the capacitance element connected to the output of the separately added current switching circuit The change in output voltage was reduced by supplying charges.
[0009]
[Patent Document 1]
JP 2001-85977 A
[0010]
[Problems to be solved by the invention]
However, in such a circuit configuration, it is not possible to reduce the delay difference between the signals input to the respective input terminals of the differential driver circuit. The time and the fall time became longer, and the signal quality of the differential output was not good. Particularly at high speed operation, there has been a problem that the differential output signal does not reach a predetermined voltage level due to an increase in rise time and fall time, and that the differential output signal is susceptible to jitter.
[0011]
The present invention has been made in order to solve the above-described problem, and uses a PLL circuit having a voltage-controlled oscillator in which a ring oscillator is configured by a plurality of differential amplifiers having the same configuration, and uses the PLL circuit of the ring oscillator. The differential output of any one of the differential amplifiers is taken out, the positive-phase signal and the negative-phase signal having almost no delay difference are respectively generated, and each of the signals is input to the differential driver, so that the frequency of the signal to be transmitted is reduced. It is an object of the present invention to obtain a differential driver circuit that outputs a high-quality differential signal without depending on the amplitude of a differential output signal without causing a difference, and with a small rise time and a fall time.
[0012]
[Means for Solving the Problems]
A differential driver circuit according to the present invention generates a pair of differential signals having a predetermined amplitude according to an input signal, and outputs the pair of differential signals from a corresponding first output terminal and a second output terminal to a transmission line. In the differential driver circuit that
It comprises a PLL circuit having a voltage controlled oscillator having a ring oscillator formed by a plurality of differential amplifiers, and generates a pair of first signal and second signal having opposite signal levels according to the input signal, respectively. A PLL circuit unit for outputting
A differential driver section that converts the first signal and the second signal output from the PLL circuit section into a signal of a predetermined amplitude to generate the differential signal and outputs the signal to the transmission line. .
[0013]
Specifically, the differential driver section includes:
A terminating resistor connected between the first output terminal and the second output terminal;
A first constant current source for supplying a predetermined first constant current to the terminating resistor;
A first switching circuit that controls output of the first constant current to the terminating resistor;
A second constant current source for extracting a predetermined second constant current from the terminating resistor;
A second switching circuit that controls extraction of the second constant current from the terminating resistor;
A third constant current source for supplying a predetermined third constant current to the terminating resistor;
A third switching circuit for controlling the output of the third constant current to the terminating resistor;
A fourth constant current source for extracting a predetermined fourth constant current from the terminating resistor;
A fourth switching circuit that controls extraction of the fourth constant current from the terminating resistor;
With
The first switching circuit and the second switching circuit control a corresponding constant current according to the first signal input from the PLL circuit unit, and the third switching circuit and the fourth switching circuit operate from the PLL circuit unit. The corresponding constant current is controlled according to the input second signal, and the first switching circuit, the second switching circuit, the third switching circuit, and the fourth switching circuit switch the direction of the current flowing through the terminating resistor. I did it.
[0014]
Further, the differential driver section includes:
A terminating resistor connected between the first output terminal and the second output terminal;
A constant current source for extracting a predetermined constant current from the terminating resistor;
A first resistor circuit for supplying a current to an end of the terminating resistor connected to a first output terminal;
A connection portion between the termination resistor and the first resistance circuit, a first switch circuit that controls connection with the constant current source,
A second resistor circuit for supplying a current to an end of the terminating resistor connected to a second output terminal;
A connection portion between the terminating resistor and the second resistance circuit, a second switch circuit that controls connection with the constant current source,
With
The first switch circuit performs the connection control according to a first signal input from a PLL circuit unit, and the second switch circuit performs the connection control according to a second signal input from a PLL circuit unit. The first switch circuit and the second switch circuit may switch a direction of a current flowing through the terminating resistor.
[0015]
Further, the differential driver circuit according to the present invention generates a pair of differential signals having a predetermined amplitude according to the input signal, and transmits the pair of differential signals from the corresponding first output terminal and second output terminal to the transmission line. In the differential driver circuit that outputs
It comprises a PLL circuit having a voltage controlled oscillator having a ring oscillator formed by a plurality of differential amplifiers, and generates a pair of first signal and second signal having opposite signal levels according to the input signal, respectively. A PLL circuit unit for outputting
Amplification comprising a first amplification circuit and a second amplification circuit having the same circuit configuration for correspondingly amplifying the first signal and the second signal output from the PLL circuit and outputting the first and second amplification signals, respectively. Department and
A differential driver unit that converts the first amplified signal and the second amplified signal into signals of a predetermined amplitude to generate the differential signal and outputs the differential signal to the transmission path;
It is provided with.
[0016]
Specifically, the differential driver section includes:
A terminating resistor connected between the first output terminal and the second output terminal;
A first constant current source for supplying a predetermined first constant current to the terminating resistor;
A first switching circuit that controls output of the first constant current to the terminating resistor;
A second constant current source for extracting a predetermined second constant current from the terminating resistor;
A second switching circuit that controls extraction of the second constant current from the terminating resistor;
A third constant current source for supplying a predetermined third constant current to the terminating resistor;
A third switching circuit for controlling the output of the third constant current to the terminating resistor;
A fourth constant current source for extracting a predetermined fourth constant current from the terminating resistor;
A fourth switching circuit that controls extraction of the fourth constant current from the terminating resistor;
With
The first switching circuit and the second switching circuit perform control of a corresponding constant current according to the first amplified signal input from the first amplifier circuit, and the third switching circuit and the fourth switching circuit perform control of the second switching circuit. A constant current corresponding to the second amplification signal input from the amplification circuit is controlled, and the first switching circuit, the second switching circuit, the third switching circuit, and the fourth switching circuit perform a current flowing through the terminating resistor. Switch direction.
[0017]
Further, the differential driver section includes:
A terminating resistor connected between the first output terminal and the second output terminal;
A constant current source for extracting a predetermined constant current from the terminating resistor;
A first resistor circuit for supplying a current to an end of the terminating resistor connected to a first output terminal;
A connection portion between the termination resistor and the first resistance circuit, a first switch circuit that controls connection with the constant current source,
A second resistor circuit for supplying a current to an end of the terminating resistor connected to a second output terminal;
A connection portion between the terminating resistor and the second resistance circuit, a second switch circuit that controls connection with the constant current source,
With
The first switch circuit performs the connection control according to a first amplified signal input from a first amplifier circuit, and the second switch circuit performs a connection control according to a second amplified signal input from a second amplifier circuit. The connection control may be performed, and the first switch circuit and the second switch circuit may switch a direction of a current flowing through the terminating resistor.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, the present invention will be described in detail based on an embodiment shown in the drawings.
First embodiment.
FIG. 1 is a circuit diagram showing an example of the differential driver circuit according to the first embodiment of the present invention.
In FIG. 1, a differential driver circuit 1 includes an input signal Si using a differential amplifier having an output amplitude level having a power supply voltage width for a delay circuit of a ring oscillator forming a voltage controlled oscillator (hereinafter, referred to as a VCO). , A PLL circuit unit 2 for generating and outputting a pair of signals Si1 and Si2 forming clock signals having signal levels opposite to each other, and generating differential signals So1 and So2 from the signals Si1 and Si2 input from the PLL circuit unit 2. And a differential driver section 3 for outputting.
[0019]
The differential driver unit 3 includes PMOS transistors P1 to P4, NMOS transistors N1 to N4, and a terminating resistor R1. Note that the PMOS transistor P1 forms a first constant current source, the PMOS transistor P2 forms a third constant current source, the PMOS transistor P3 forms a first switching circuit, and the PMOS transistor P4 forms a third switching circuit. The NMOS transistor N1 forms a second constant current source, the NMOS transistor N2 forms a fourth constant current source, the NMOS transistor N3 forms a second switching circuit, and the NMOS transistor N4 forms a fourth switching circuit.
[0020]
Between the power supply voltage Vdd and the ground voltage, PMOS transistors P3 and P1 and NMOS transistors N1 and N3 are connected in series, and PMOS transistors P4 and P2 and NMOS transistors N2 and N4 are connected in series. A connection between the PMOS transistor P1 and the NMOS transistor N1 forms an output terminal OUT1, and a connection between the PMOS transistor P2 and the NMOS transistor N2 forms an output terminal OUT2. A terminating resistor R1 is connected between the output terminals OUT1 and OUT2.
[0021]
A predetermined voltage Vp is input to each gate of the PMOS transistors P1 and P2, and the PMOS transistors P1 and P2 form constant current sources for supplying current. A predetermined voltage Vn is input to each gate of the NMOS transistors N1 and N2, and the NMOS transistors N1 and N2 form constant current sources for extracting current. The gates of the PMOS transistor P3 and the NMOS transistor N3 are connected, and the connection forms the input terminal IN1. The gates of the PMOS transistor P4 and the NMOS transistor N4 are connected, and the connection forms the input terminal IN2. The signal Si1 from the PLL circuit unit 2 is input to the input terminal IN1, and the signal Si2 from the PLL circuit unit 2 is input to the input terminal IN2.
[0022]
When the input terminal IN1 is at the low level, the input terminal IN2 is at the high level, the PMOS transistor P3 and the NMOS transistor N4 are turned on, and the PMOS transistor P4 and the NMOS transistor N3 are turned off, so that the power supply voltage Vdd → the PMOS transistor. A current flows in the order of P3 → PMOS transistor P1 → terminating resistor R1 → NMOS transistor N2 → NMOS transistor N4 → ground voltage, and the output terminal OUT1 goes high and the output terminal OUT2 goes low.
[0023]
When the input terminal IN1 is at a high level, the input terminal IN2 is at a low level, the PMOS transistor P4 and the NMOS transistor N3 are turned on, and the PMOS transistor P3 and the NMOS transistor N4 are turned off. In this case, the current flows in the order of the power supply voltage Vdd → the PMOS transistor P4 → the PMOS transistor P2 → the terminating resistor R1 → the NMOS transistor N1 → the NMOS transistor N3 → the ground voltage, so that the output terminal OUT1 goes low and the output terminal OUT2 goes high. Become.
[0024]
FIG. 2 is a block diagram illustrating a circuit example of the PLL circuit unit 2.
In FIG. 2, the PLL circuit unit 2 includes frequency dividing circuits 11 and 12, a phase comparator 13, a low-pass filter 14, and a VCO 15. The frequency dividing circuits 11 and 12 perform PLL multiplication setting. The reference signal Sr obtained by dividing the input signal Si by the frequency dividing circuit 11 and the signal output from the VCO 15 are divided by the frequency dividing circuit 12. Each phase with the feedback signal Sf is compared by the phase comparator 13. The comparison result is output to the VCO 15 as the control voltage Vcnt after the ripple is removed by the low-pass filter 14. The VCO 15 outputs an output signal having a frequency according to the input control voltage Vcnt.
[0025]
FIG. 3 is a diagram showing a circuit example of the VCO 15 in FIG.
In FIG. 3, the VCO 15 includes a ring oscillator 21 including four differential amplifiers A1 to A4, PMOS transistors P11 and P12, an NMOS transistor N11, and a VI converter 22 that flows a current according to the input control voltage Vcnt. It is composed of
Each of the differential amplifiers A1 to A4 has a circuit configuration as shown in FIG. Since the differential amplifiers A1 to A4 have the same circuit configuration, FIG. 4 shows one differential amplifier Ak (k = 1 to 4) as an example.
[0026]
The VCO 15 will be described with reference to FIGS.
The differential amplifier Ak includes PMOS transistors P21 and P22 and NMOS transistors N21 to N23. A series circuit of a PMOS transistor P21 and an NMOS transistor N21 and a series circuit of a PMOS transistor P22 and an NMOS transistor N22 are connected in parallel between the power supply voltage Vdd and the drain of the NMOS transistor N23. Is connected to the ground voltage. A connection between the PMOS transistor P21 and the NMOS transistor N21 forms an output terminal O−, and a connection between the PMOS transistor P22 and the NMOS transistor N22 forms an output terminal O +. The gate of the NMOS transistor N21 forms an input terminal I +, and the gate of the NMOS transistor N22 forms an input terminal I-.
[0027]
The output terminal O + of the differential amplifier A1 is connected to the input terminal I− of the differential amplifier A2, the output terminal O + of the differential amplifier A2 is connected to the input terminal I− of the differential amplifier A3, and the output terminal O + of the differential amplifier A3 is connected to the differential terminal. The output terminal O + of the differential amplifier A4 is connected to the input terminal I− of the differential amplifier A1 and the input terminal I− of the differential amplifier A4. Similarly, the output terminal O− of the differential amplifier A1 is connected to the input terminal I + of the differential amplifier A2, the output terminal O− of the differential amplifier A2 is connected to the input terminal I + of the differential amplifier A3, and the output terminal of the differential amplifier A3. O- is connected to the input terminal I + of the differential amplifier A4, and the output terminal O- of the differential amplifier A4 is connected to the input terminal I- of the differential amplifier A1. The signal Si1 is output from the output terminal O− of the differential amplifier A2, and the signal Si2 is output from the output terminal O + of the differential amplifier A2.
[0028]
On the other hand, a series circuit of the PMOS transistor P11 and the VI converter 22 and a series circuit of the PMOS transistor P12 and the NMOS transistor N11 are connected in parallel between the power supply voltage Vdd and the ground voltage. The gates of the PMOS transistors P11 and P12 are connected, and the connection is connected to the drain of the PMOS transistor P11 and to the gates of the PMOS transistors P21 and P22 of the differential amplifiers A1 to A4, respectively. ing. That is, the PMOS transistors P11 and P12, each PMOS transistor P21, and each PMOS transistor P22 form a current mirror circuit. The gate of the NMOS transistor N11 is connected to the gate of each of the NMOS transistors N23 of the differential amplifiers A1 to A4, respectively. The NMOS transistor N11 and each of the NMOS transistors N23 form a current mirror circuit.
[0029]
In such a configuration, the same load capacitance is added to each output terminal O +, O− of each of the differential amplifiers A1 to A4 constituting the ring oscillator 21 by configuring the NMOS transistors N21 and N22 with transistors of the same size. Will be done. By taking out the differential output of any one of the differential amplifiers of the ring oscillator 21, for example, the differential amplifier A2 in the case of FIG. 3, the signal Si1 and the positive-phase and negative-phase clock signals that hardly cause a delay difference are generated. Si2 can be generated respectively.
[0030]
FIG. 5 is a diagram illustrating another example of the differential driver circuit according to the first embodiment. In FIG. 5, the same or similar components as those in FIG. 1 are denoted by the same reference numerals as those in FIG. 1, and the description thereof will be omitted and only the differences from FIG. 1 will be described.
5 is different from FIG. 1 in that an inverter IV1 is connected between an output terminal O− of the differential amplifier A2 and an input terminal IN1 of the differential driver unit 3, and an output terminal O + of the differential amplifier A2 is connected to the differential driver A2. The inverter IV2 is inserted between the input terminal IN2 of the unit 3 and the input terminal IN2.
[0031]
Here, when a clock signal of a wide frequency range is generated by the same ring oscillator, when a low-frequency clock signal is generated compared to a high-frequency clock signal, a current supplied to the differential amplifier is higher than when a high-frequency clock signal is generated. , And the delay time per one stage of the differential amplifier is increased, so that the slew rate of the differential amplifier may not be sufficiently increased. Therefore, by adopting a configuration as shown in FIG. 5, a pair of differential signals extracted from each output terminal of the differential amplifier is amplified by the same number of stages of inverters, thereby preventing a delay difference between the differential signals. In addition, a signal whose waveform has been shaped can be input to the input terminal of the differential driver unit 3. Therefore, distortion of the waveforms of the output signals So1 and So2 from the differential driver unit 3 due to the rounding of the input signal can be prevented.
[0032]
In FIG. 5, between the output terminal O− of the differential amplifier A2 and the input terminal IN1 of the differential driver unit 3, and between the output terminal O + of the differential amplifier A2 and the input terminal IN2 of the differential driver unit 3. Although the case where one stage of inverters are provided between them has been described as an example, this is an example, and the same number of stages of inverters may be inserted at the insertion positions of the inverters IV1 and IV2.
[0033]
As described above, the differential driver circuit according to the first embodiment uses the differential amplifiers A1 to A4 whose output amplitude levels have the power supply voltage width in the delay circuit of the ring oscillator 21 forming the VCO 15. A PLL circuit unit 2 for generating and outputting a pair of signals Si1 and Si2 forming a clock signal having a signal level to be generated, and generating differential output signals So1 and So2 from the signals Si1 and Si2 input from the PLL circuit unit 2. And a differential driver unit 3 for outputting the output. As a result, it is possible to eliminate the delay difference between the clock signals of the positive phase and the negative phase, which has conventionally occurred, and to reduce unnecessary charging of the load capacitance connected to each output terminal of the differential driver circuit. As shown in FIG. 6, it is possible to obtain a high-quality differential signal having a small rise time and a fall time without causing a difference in amplitude.
[0034]
Further, since the pair of clock signals Si1 and Si2 are generated by the PLL circuit unit 2 having the VCO 15 including the ring oscillator 21 by the differential amplifiers A1 to A4, the frequency of the generated differential signal is adjusted by the ring. This can be performed by adjusting the amount of current supplied to the differential amplifiers A1 to A4 constituting the oscillator 21. Since the load capacitance attached to the output terminal of the differential amplifier does not change depending on the frequency, it does not depend on the frequency. Positive-phase and negative-phase clock signals with almost no delay difference can be generated. In this way, a high-quality differential signal can be obtained without depending on the frequency of the signal to be transmitted.
[0035]
Second embodiment.
FIG. 7 is a circuit diagram showing another example of the differential driver circuit according to the second embodiment of the present invention. In FIG. 7, the same or similar components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof will be omitted, and only the differences from FIG. 1 will be described.
FIG. 7 differs from FIG. 1 in that the circuit configuration of the differential driver unit 3 in FIG. 1 is changed. Accordingly, the differential driver unit 3 in FIG. The differential driver circuit 1 in FIG. 1 is replaced with a differential driver circuit 1a.
[0036]
7, a differential driver circuit 1a includes a PLL circuit unit 2 and a differential driver unit 3a that generates and outputs differential signals So1 and So2 from signals Si1 and Si2 input from the PLL circuit unit 2. Have been.
The differential driver 3a includes NMOS transistors N31 and N32, a terminating resistor R1, resistors R31 and R32, and a constant current source 31. The NMOS transistor N31 forms a first switch circuit, the NMOS transistor N32 forms a second switch circuit, the resistor R31 forms a first resistance circuit, and the resistor R32 forms a second resistance circuit. A resistor R31, an NMOS transistor N31 and a constant current source 31 are connected in series between the power supply voltage Vdd and the ground voltage, and a series circuit of the resistor R32 and the NMOS transistor N32 is connected to a series circuit of the resistor R31 and the NMOS transistor N31. Are connected in parallel.
[0037]
A connection between the resistor R31 and the NMOS transistor N31 forms an output terminal OUT1, and a connection between the resistor R32 and the NMOS transistor N32 forms an output terminal OUT2. The signal Si1 from the PLL circuit unit 2 is input to the gate of the NMOS transistor N31, and the signal Si2 from the PLL circuit unit 2 is input to the gate of the NMOS transistor N32.
[0038]
In such a configuration, the terminating resistor R1 is connected between the output terminals OUT1 and OUT2, and the NMOS transistors N31 and N32 are turned on / off by the differential input signals Si1 and Si2, so that the resistor R31 or the resistor R32 is connected. By switching the connection of the terminating resistor R1 inserted to the constant current source 31, the amount of current flowing through the resistors R31 and R32 is changed, and a predetermined potential difference is generated between the output terminals OUT1 and OUT2. The two output terminals OUT1 and OUT2 are switched to high level or low level by the signals Si1 and Si2.
[0039]
When the input terminal IN1 is at a low level and the input terminal IN2 is at a high level, the NMOS transistor N31 turns off and the NMOS transistor N32 turns on, and a terminating resistor R1 is connected in series between the resistor R31 and the constant current source 31, Between the power supply voltage Vdd and the constant current source 31, a series circuit of a resistor R31 and a terminating resistor R1, and a resistor R32 are connected in parallel. Since the current flowing through the resistor R31 is smaller than the current flowing through the resistor R32, the output terminal OUT1 having a small voltage drop from the power supply voltage Vdd goes high, and the output terminal OUT2 goes low.
[0040]
Similarly, when the input terminal IN1 is at a high level and the input terminal IN2 is at a low level, a resistor R31 and a series circuit of a resistor R32 and a terminating resistor R1 are connected in parallel between the power supply voltage Vdd and the constant current source 31. , The output terminal OUT1 goes low and the output terminal OUT2 goes high. The current flowing through the resistors R31 and R32 is switched according to the signal levels of the input signals Si1 and Si2, and a signal having a predetermined voltage difference is output from the output terminals OUT1 and OUT2.
[0041]
In FIG. 7, an inverter IV1 is connected between the output terminal O− of the differential amplifier A2 and the input terminal IN1 of the differential driver unit 3a, similarly to FIG. 5 in the first embodiment. The inverter IV2 may be inserted between the output terminal O + of A2 and the input terminal IN2 of the differential driver 3a. By doing so, the same effect as in the case of FIG. 5 can be obtained.
[0042]
As described above, in the differential driver circuit according to the second embodiment, the transistor for the current switching switch of the differential driver unit 3a is formed only of the NMOS transistor, and the same effect as in the first embodiment is obtained. Can be obtained, and a higher-speed operation can be performed.
[0043]
In each of the first and second embodiments, the case where the ring oscillator 21 is constituted by the four differential amplifiers A1 to A4 has been described as an example. However, the present invention is not limited to this. The ring oscillator can be configured irrespective of the number of stages of the differential amplifier, the odd-numbered stages, or the even-numbered stages. The internal circuits of the differential amplifiers A1 to A4 shown in the first and second embodiments are merely examples, and the present invention is not limited to this. The differential amplifier used in the ring oscillator May be configured to output a differential signal.
[0044]
【The invention's effect】
As is apparent from the above description, according to the differential driver circuit of the present invention, a PLL circuit including a voltage controlled oscillator in which a ring oscillator is formed by a plurality of differential amplifiers is used to configure the ring oscillator. The differential output signal of any one of the differential amplifiers is taken out, the first signal and the second signal forming the positive-phase and negative-phase clock signals are generated, and the differential signal is output to the differential driver unit, respectively. I entered it. Therefore, the delay difference between a pair of signals input to the differential driver can be reliably reduced without depending on the frequency of the signal to be transmitted, and the amplitude of the differential signal output to the transmission path can be reduced. Differences can be eliminated. Further, the rise and fall times of the signal output to the transmission path can be reduced, and a high quality output signal can be obtained.
[0045]
In the differential driver section, a first switching circuit and a second switching circuit control a corresponding constant current in accordance with the first signal input from the PLL circuit section, and the third switching circuit and the fourth switching circuit. A circuit controls a corresponding constant current according to the second signal input from the PLL circuit unit, and the first switching circuit, the second switching circuit, the third switching circuit, and the fourth switching circuit are configured to control the termination resistance. The configuration is such that the direction of the current flowing through is switched. From this, it is possible to eliminate the difference in the amplitude of the differential signal output to the transmission line, to reduce the rise and fall times of the differential signal, and to realize a small-amplitude, high-speed differential signal. Obtainable.
[0046]
Further, in the differential driver section, the first switch circuit performs the connection control according to a first signal input from the PLL circuit section, and the second switch circuit controls the second switch input from the PLL circuit section. The connection control is performed according to a signal, and the first switch circuit and the second switch circuit switch the direction of the current flowing through the terminating resistor. Thus, a differential driver circuit capable of high-speed operation can be obtained by configuring the first switch circuit and the second switch circuit with current switching switch transistors.
[0047]
On the other hand, the differential output signals of the differential amplifier constituting the ring oscillator are respectively amplified by the amplifier circuits having the same circuit configuration to generate a first amplified signal and a second amplified signal forming positive-phase and negative-phase clock signals. Input to the differential driver section. Thus, the delay difference between a pair of signals input to the differential driver can be reliably reduced without depending on the frequency of the signal to be transmitted. In addition, a waveform-shaped signal having a small rise time and a small fall time of a signal to be output to the transmission line can be input to the differential driver unit, and a high-quality output signal with reduced waveform distortion can be obtained. .
[0048]
Further, in the differential driver section, the first switching circuit and the second switching circuit control a corresponding constant current according to the first amplified signal input from the first amplifier circuit, and A fourth switching circuit controls a corresponding constant current according to the second amplification signal input from the second amplification circuit, and the first switching circuit, the second switching circuit, the third switching circuit, and the fourth switching circuit However, the direction of the current flowing through the terminating resistor is switched. From this, it is possible to eliminate the difference in the amplitude of the differential signal output to the transmission path, to reduce the rise and fall times of the differential signal, and to obtain a small-amplitude, high-speed output signal. be able to.
[0049]
Further, the first switch circuit performs the connection control in accordance with the first amplified signal input from the first amplifier circuit, and the second switch circuit controls the second amplified signal input from the second amplifier circuit. The connection control is performed accordingly, and the first switch circuit and the second switch circuit switch the direction of the current flowing through the terminating resistor. Thus, a differential driver circuit capable of high-speed operation can be obtained by configuring the first switch circuit and the second switch circuit with current switching switch transistors.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an example of a differential driver circuit according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration example of a PLL circuit unit 2 in FIG.
FIG. 3 is a diagram illustrating a circuit example of a VCO 15 in FIG. 2;
FIG. 4 is a diagram illustrating a circuit example of the differential amplifier in FIG. 3;
FIG. 5 is a diagram showing another example of the differential driver circuit according to the first embodiment.
FIG. 6 is a diagram showing each signal example of FIG. 1;
FIG. 7 is a circuit diagram illustrating an example of a differential driver circuit according to a second embodiment of the present invention.
FIG. 8 is a circuit diagram showing an example of a conventional differential driver circuit.
FIG. 9 is a diagram illustrating an example of each signal in FIG. 8;
[Explanation of symbols]
1,1a differential driver circuit
2 PLL circuit section
3,3a differential driver
11, 12 divider circuit
13 Phase comparator
14 Low-pass filter
15 VCO
21 Ring oscillator
R1 terminator
A1 to A4 differential amplifier

Claims

In a differential driver circuit that generates a pair of differential signals having a predetermined amplitude according to an input signal and outputs the pair of differential signals to a transmission path from corresponding first and second output terminals,
It comprises a PLL circuit having a voltage controlled oscillator having a ring oscillator formed by a plurality of differential amplifiers, and generates a pair of first signal and second signal having opposite signal levels according to the input signal, respectively. A PLL circuit unit for outputting
A differential driver unit that converts the first signal and the second signal output from the PLL circuit unit into a signal of a predetermined amplitude to generate the differential signal and outputs the differential signal to the transmission line. And a differential driver circuit.

The differential driver unit,
A terminating resistor connected between the first output terminal and the second output terminal;
A first constant current source for supplying a predetermined first constant current to the terminating resistor;
A first switching circuit that controls output of the first constant current to the terminating resistor;
A second constant current source for extracting a predetermined second constant current from the terminating resistor;
A second switching circuit that controls extraction of the second constant current from the terminating resistor;
A third constant current source for supplying a predetermined third constant current to the terminating resistor;
A third switching circuit for controlling the output of the third constant current to the terminating resistor;
A fourth constant current source for extracting a predetermined fourth constant current from the terminating resistor;
A fourth switching circuit that controls extraction of the fourth constant current from the terminating resistor;
With
The first switching circuit and the second switching circuit control a corresponding constant current according to the first signal input from the PLL circuit unit, and the third switching circuit and the fourth switching circuit operate from the PLL circuit unit. The corresponding constant current is controlled according to the input second signal, and the first switching circuit, the second switching circuit, the third switching circuit, and the fourth switching circuit switch the direction of the current flowing through the terminating resistor. The differential driver circuit according to claim 1, wherein:

The differential driver unit,
A terminating resistor connected between the first output terminal and the second output terminal;
A constant current source for extracting a predetermined constant current from the terminating resistor;
A first resistor circuit for supplying a current to an end of the terminating resistor connected to a first output terminal;
A connection portion between the termination resistor and the first resistance circuit, a first switch circuit that controls connection with the constant current source,
A second resistor circuit for supplying a current to an end of the terminating resistor connected to a second output terminal;
A connection portion between the terminating resistor and the second resistance circuit, a second switch circuit that controls connection with the constant current source,
With
The first switch circuit performs the connection control according to a first signal input from a PLL circuit unit, and the second switch circuit performs the connection control according to a second signal input from a PLL circuit unit. The differential driver circuit according to claim 1, wherein the first switch circuit and the second switch circuit switch a direction of a current flowing through the terminating resistor.

In a differential driver circuit that generates a pair of differential signals having a predetermined amplitude according to an input signal and outputs the pair of differential signals to a transmission path from corresponding first and second output terminals,
It comprises a PLL circuit having a voltage controlled oscillator having a ring oscillator formed by a plurality of differential amplifiers, and generates a pair of first signal and second signal having opposite signal levels according to the input signal, respectively. A PLL circuit unit for outputting
Amplification comprising a first amplification circuit and a second amplification circuit having the same circuit configuration for correspondingly amplifying the first signal and the second signal output from the PLL circuit and outputting the first and second amplification signals, respectively. Department and
A differential driver unit that converts the first amplified signal and the second amplified signal into signals of a predetermined amplitude to generate the differential signal and outputs the differential signal to the transmission path;
A differential driver circuit comprising:

The differential driver unit,
A terminating resistor connected between the first output terminal and the second output terminal;
A first constant current source for supplying a predetermined first constant current to the terminating resistor;
A first switching circuit that controls output of the first constant current to the terminating resistor;
A second constant current source for extracting a predetermined second constant current from the terminating resistor;
A second switching circuit that controls extraction of the second constant current from the terminating resistor;
A third constant current source for supplying a predetermined third constant current to the terminating resistor;
A third switching circuit for controlling the output of the third constant current to the terminating resistor;
A fourth constant current source for extracting a predetermined fourth constant current from the terminating resistor;
A fourth switching circuit that controls extraction of the fourth constant current from the terminating resistor;
With
The first switching circuit and the second switching circuit perform control of a corresponding constant current according to the first amplified signal input from the first amplifier circuit, and the third switching circuit and the fourth switching circuit perform control of the second switching circuit. A constant current corresponding to the second amplification signal input from the amplification circuit is controlled, and the first switching circuit, the second switching circuit, the third switching circuit, and the fourth switching circuit perform a current flowing through the terminating resistor. 5. The differential driver circuit according to claim 4, wherein the direction is switched.

The differential driver unit,
A terminating resistor connected between the first output terminal and the second output terminal;
A constant current source for extracting a predetermined constant current from the terminating resistor;
A first resistor circuit for supplying a current to an end of the terminating resistor connected to a first output terminal;
A connection portion between the termination resistor and the first resistance circuit, a first switch circuit that controls connection with the constant current source,
A second resistor circuit for supplying a current to an end of the terminating resistor connected to a second output terminal;
A connection portion between the terminating resistor and the second resistance circuit, a second switch circuit that controls connection with the constant current source,
With
The first switch circuit performs the connection control according to a first amplified signal input from a first amplifier circuit, and the second switch circuit performs a connection control according to a second amplified signal input from a second amplifier circuit. The differential driver circuit according to claim 4, wherein the connection control is performed, and the first switch circuit and the second switch circuit switch a direction of a current flowing through the terminating resistor.