JP2004335760A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】高度な微細加工を必要とせずに、１０ｎｍに至るチャネル長の半導体装置の構造と、その製造方法を提供する。
【解決手段】第１導電型である半導体領域内に、第１導電型と反対の導電型であるＳｉＣの微結晶１０４ａら成る網目構造を包含する第１導電型のＳｉＧｅ層１０４ｂを有する構造の半導体装置であって、基板上に第１導電型半導体層１０３、第２導電型のＳｉＧｅＣ１０４、さらに第１導電型半導体層１０５を順次エピタキシャル成長する工程と、前記工程により形成されたエピタキシャル成長層の積層体に熱処理（アニール）を施す工程によって、前記構造の半導体装置を製造する。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置，及び、その製造方法に関するもので、特にＩＶ族元素混晶半導体を主成分とした半導体装置，及び、その製造方法に関するものである。
【０００２】
【従来の技術】
バイポーラトランジスタやＭＩＳ構造電界効果トランジスタ（ＦＥＴ）の電流―電圧特性は、電流の増加に対して電流が飽和するが、電圧とともに電流の増加する不飽和形の特性を呈するトランジスタがある（例えば特許文献１、非特許文献２参照）。
【０００３】
この不飽和形電流電圧特性を示すトランジスタは、静電誘導トランジスタと呼ばれるもので、ソースからドレインに向かって流れる多数キャリアの量をゲート電圧によって制御するトランジスタである。
【０００４】
図４に静電誘導トランジスタの構造例を断面図で示す。図４に示すようにソース２０１とドレイン２０２の間のｎ型領域２０３ａ、２０３ｂにｐ^＋型ゲート領域２０４が埋め込まれている。図４の断面図には示されないが、ｐ^＋型ゲート領域２０４を平面図でみると櫛状または格子状の形状をしており、ゲート電極２０５につながっている。
【０００５】
静電誘導トランジスタは、ＭＩＳ構造ＦＥＴと同様にソース−ドレイン間の電流をゲートで制御するもので、ｐ^＋型ゲート領域周辺の空乏層の厚さをゲート電圧を変化させてソース−ドレイン間の電流を制御する。静電誘導トランジスタの特長は、前述のように不飽和形電流電圧特性を示すので電流駆動力が大きいことであり、また、少数キャリア蓄積効果がなく、高速動作が可能ということである。
【０００６】
図５に静電誘導トランジスタ作製工程の概略を示し、図面を用いて説明する。
【０００７】
ｎ^＋シリコン基板２０３上に不純物濃度１０^１３〜１０^１６ｃｍ^−３程度のシリコン２０３ｅをエピタキシャル成長して（図５（ａ））、ドレイン層を形成する。次に、酸化膜をマスクとして高濃度のホウ素（Ｂ）を選択的に表面に拡散しゲート領域２０４を形成する（図５（ｂ））。さらに、この上にソース層として不純物濃度１０^１３〜１０^１６ｃｍ^−３程度のシリコン２０３ｂをエピタキシャル成長する（図５（ｃ））。そして、周辺部をメサ形状にエッチングした後、ゲート電極２０５、ソース電極２０１、ドレイン電極２０２を形成する（図５（ｄ））。
【０００８】
最近では、ＭＩＳ構造ＦＥＴ、静電誘導トランジスタ、共にさらなる高速化が求められており、双方のトランジスタの高速化には、チャネル長を短くすることが効果的である。
【０００９】
現在、ＭＩＳ構造ＦＥＴのチャネル長を短くするための微細加工技術として、１００ｎｍ以下の寸法を形成可能なリソグラフィー技術の開発が進んでいる。
【００１０】
また、静電誘導トランジスタのチャネル長を短くするには、図５に示した各エピタキシャル層を薄膜化すればよいが、各エピタキシャル層の薄膜化と伴にゲート領域形成のためのより高度な浅い接合形成技術、微細加工技術が必要となる。
【００１１】
【特許文献１】
特公昭５２−６０７６号公報
【非特許文献１】
西澤編集、半導体研究４５巻、１５１頁、１９９９年７月、工業調査会
【００１２】
【発明が解決しようとする課題】
チャネル長を短くするための微細加工技術では、１００ｎｍ以下の寸法を形成可能なリソグラフィー技術として、ＡｒＦエキシマレーザ露光装置、Ｆ２露光装置、さらにはＸ線露光装置を用いたリソグラフィー技術の開発が進んでいる。しかしながら、これらの装置は高コストであり、また、メンテナンスにも労力を要するといった課題がある。また、浅い接合形成にも高度なイオン注入技術、拡散技術が必要となり、ゲート領域の加工が困難となる課題を有している。
【００１３】
上述の課題に鑑み、本発明の目的は、微細加工やイオン注入を必要としない１０ｎｍに至るチャネル長の半導体装置と、その製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上述の課題を解決するために、本発明の半導体装置は、第１導電型である第１の半導体領域と、第１導電型である第２の半導体領域と、第１導電型と反対の導電型であるＳｉとＣとを主成分とするＳｉ_１−ｚ Ｃ_ｚ （０＜ｚ＜１）から成る網目構造を包含しており、且つ、ＳｉとＧｅとＣとを主成分とする第１導電型のＳｉ_{１−ｘ−ｙ} Ｇｅ_ｘ Ｃ_ｙ （０＜ｘ＋ｙ＜１、０＜ｘ、０≦ｙ）からなる第３の半導体領域とを有し、前記第１の半導体領域と前記第２の半導体領域とに前記第３の半導体領域が接合した構造をもつ半導体装置であって、Ｓｉ_１−ｚ Ｃ_ｚ から成る網目構造が、ゲート領域として作用する静電誘導トランジスタの構成をとる。
【００１５】
また、本発明の半導体装置の製造方法は、Ｓｉ基板上に第１導電型のＳｉＧｅ層をエピタキシャル成長する工程と、第２導電型のＳｉＧｅＣをエピタキシャル成長する工程と、前記ＳｉＧｅＣをエピタキシャル成長する工程に続いて第１導電型ＳｉＧｅ 層をエピタキシャル成長する工程と、前記工程により形成されたエピタキシャル成長層の積層体に熱処理（アニール）を施す工程によって成る。
【００１６】
本発明者達は、前記のＳｉＧｅＣをエピタキシャル成長後に、熱処理を施こすことによってＳｉＧｅＣエピタキシャル成長層内に微視的な組成分布が発生することを見出した。詳細な分析の結果、均一なＳｉＧｅＣ結晶からＳｉＣの微結晶粒か析出し、ＳｉＣ微結晶以外の領域はＳｉＧｅまたはＣ濃度がかなり低下したＳｉＧｅＣとなっていた。さらに検討を進めると、熱処理によってＳｉＣ微結晶粒同士が接触して３次元的な網目構造をとる領域があることがわかった。この現象は、ＳｉＧｅＣ結晶中のＳｉ−Ｃ結合に比較してＧｅ−Ｃ結合が著しく不安定であることに起因する。
【００１７】
本発明の製造方法は、上述の現象を利用するものであり、ＳｉＧｅＣに熱処理を施すことによってＳｉＣ微結晶の網目構造を包含するＳｉＧｅ（または、Ｃ濃度がかなり低下したＳｉＧｅＣ）を形成して、前述の静電誘導トランジスタと成すものである。
【００１８】
【発明の実施の形態】
以下、本発明による半導体装置およびその製造方法に関する実施形態を図面を参照しながら説明する。
【００１９】
図１（ａ）（ｂ）は、本発明の実施形態に係る半導体装置の断面構造を模式的に示す図である。
【００２０】
図１（ａ）に示すように、ｎ型Ｓｉ基板１０１上にｎ型Ｓｉバッファ層１０２を介してｎ型ＳｉＧｅ層第１領域１０２と、ｐ型ＳｉＣの微結晶から成る網目構造１０４ａを包含するｎ型ＳｉＧｅ第３領域１０４ｂと、ｎ型ＳｉＧｅ第２領域１０５と、ｎ型Ｓｉ層１０６を有している。また、ソース電極１０７、ゲート電極１０８、ドレイン電極１０９が設けられている。ＳｉＣの微結晶から成る網目構造１０４ａが、ゲート領域として作用する静電誘導トランジスタの構成をとる。
【００２１】
図１には示されないが、ＳｉＣの微結晶は３次元的な網目構造となっている。
【００２２】
上記構成による本発明の半導体装置において、各半導体層は、エピタキシャル成長によって決まる厚みを持ち、各領域とも１０ｎｍ以下の厚みにすることが容易にでき、ソース−ドレイン間のキャリア走行時間を極めて短くできる。
【００２３】
ｐ型ＳｉＣの微結晶から成る網目構造１０４ｂを包含する領域は、ＳｉＧｅとしたが、Ｃ濃度の低いＳｉＧｅＣでもよい。
【００２４】
また、第１領域、第２領域をＳｉＧｅとしたが、この材料はＳｉＧｅに限られることはなく、例えば、Ｓｉでもよい。
【００２５】
次に、本発明の半導体装置製造方法を図２を用いて説明する。
【００２６】
図２は本発明の半導体装置の製造方法を示す図である。
【００２７】
図２（ａ）に示すように、まず、ｎ型Ｓｉ基板１０１上にｎ型Ｓｉバッファ層１０２、ｎ型ＳｉＧｅ層１０３をエピタキシャル成長する。ｐ型ＳｉＧｅＣ層１０４、ｎ型ＳｉＧｅ層１０５、ｎ型Ｓｉ層１０６を順次、エピタキシャル成長する。エピタキシャル成長後、９５０℃以上で熱処理を施す。この熱処理によって、ｐ型ＳｉＧｅＣ層１０４は、ｐ型ＳｉＣの微結晶から成る網目構造１０４ａを包含するｎ型ＳｉＧｅ第３領域１０４ｂとなる。ＳｉＧｅＣを熱処理すると、ＳｉＣの微結晶粒か析出し、ＳｉＣ微結晶粒同士が接触して３次元的な網目構造ができ、ＳｉＣ微結晶以外の領域はＳｉＧｅとなることは上述のとおりである。
【００２８】
なお、上記熱処理の上限は１４００℃である。すなわち、熱処理は９５０℃以上１４００℃以下で行われる。Ｓｉの融点は１４１０℃であるので、１４００℃を超えると、基板が融解して原型を留めなくなるからである。
【００２９】
また、ｐ型ＳｉＧｅＣ層１０４のドーパントには、ホウ素（Ｂ）を使用しているが、ＳｉＣ中での不純物の拡散係数は１２００℃の温度においても極めて小さいため、ＳｉＣ中のホウ素の拡散は抑制され、ＳｉＣ微結晶はｐ型となる。これに対して、ＳｉＣ微結晶以外のＳｉＧｅ領域では、ホウ素はが拡散し、また、隣接するｎ型ＳｉＧｅ領域１０３、１０５からｎ型ドーパントが拡散する。この拡散によって、ＳｉＣ微結晶以外のＳｉＧｅ領域がｎ型となるように、ｎ型ＳｉＧｅ領域１０３、１０５、ｐ型ＳｉＧｅＣ層１０４はドーピングされている。
【００３０】
そして、図３（ａ）に示すように、周辺部をメサ形状にエッチングした後、保護絶縁膜を形成して、ゲート電極１０８を形成するための窓開けを行い、次に、フッ化水素酸−硝酸系の混合薬液を用いてウェットエッチングを施し、ゲート電極９を形成する。ウェットエッチングの際、窓開けで表面が露出したｎ型ＳｉＧｅ第３領域１０４ｂのＳｉＧｅ表面のみがエッチングされ、ＳｉＣが露出する。ゲート電極９には、ＳｉＣのオーミック電極として、タングステン（Ｗ）のキャップを設けたＡｌ／Ｎｉ／Ｗの積層膜を用いる。
【００３１】
最後に、図３（ｂ）に示すように、さらにメサエッチングを行った後、保護絶縁膜を形成して、ソース電極１０、ドレイン電極１１のための窓開けを保護絶縁膜に施し、露出したＳｉ表面をシリサイド化を行い、ソース電極１０、ドレイン電極１１を形成する。
【００３２】
なお、ｐ型ＳｉＧｅＣ層１０４のＣ組成比は特に限定されるものではないが、Ｃ組成比として０．０４以下が好ましい。また、ＳｉＣのオーミック電極は、Ａｌ／Ｎｉ／Ｗ積層膜に限られるものではない。
【００３３】
（実施例）
Ｓｉ，ＳｉＧｅ，ＳｉＧｅＣのエピタキシャル成長は、Ｓｉ（００１）基板１０１の上に、超高真空化学的気相成長法（ＵＨＶ−ＣＶＤ法）（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により行い、Ｓｉ，Ｇｅ，Ｃの原料ガスには、それぞれＳｉ_２ Ｈ_６、ＧｅＨ_４、ＳｉＨ_３ＣＨ_３を用い、ｐ型、ｎ型のドーピングガスに、それぞれＢ_２Ｈ_６、ＰＨ_４を用いた。また、ＳｉＧｅ，ＳｉＧｅＣのＧｅ組成比を０．３とし、また、各エピタキシャル層の厚さを１０ｎｍ、ＳｉＧｅＣの成長温度を４５０〜５００℃とした。エピタキシャル成長後の熱処理は、１０５０℃で２０秒間行った。熱処理後のエピタキシャル断面を詳細に観測すると、２〜３ｎｍのＳｉＣ微結晶粒が析出し、微結晶粒が網目状につながっている領域が確認された。
【００３４】
【発明の効果】
本発明によれば、ＳｉＧｅＣ結晶を熱処理することで、ＳｉＧｅＣ中にＳｉＣ微結晶粒を析出させ、このＳｉＣ微結晶粒をゲートとする高速デバイスを簡便に実現することができるという顕著な効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の断面構造を模式的に示す図
【図２】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図
【図３】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図
【図４】従来の半導体装置の断面構造を模式的に示す図
【図５】従来の半導体装置の製造工程を示す断面図
【符号の説明】
１０１ ｎ−Ｓｉ基板
１０２ ｎ−Ｓｉバッファ層
１０３ ｎ−ＳｉＧｅ第１領域
１０４ ｐ−ＳｉＧｅＣ
１０４ａ ｐ−ＳｉＣ微結晶粒
１０４ｂ ｎ−ＳｉＧｅ第３領域
１０５ ｎ−ＳｉＧｅ第２領域
１０６ ｎ−Ｓｉ層
１０７ ソース電極
１０８ ベース電極
１０９ ドレイン電極
２０１ ソース
２０２ ドレイン
２０３ Ｓｉ基板
２０３ｅ Ｓｉエピタキシャル層
２０３ａ Ｓｉエピタキシャル層／Ｓｉ基板
２０４ ｐ^＋選択拡散領域 ＳｉＧｅＣ層
２０５ ゲート電極

Claims (5)

1. 第１導電型である第１の半導体領域と、前記第１導電型と同じ導電型である第２の半導体領域と、前記第１導電型と反対の導電型であるＳｉＣで形成される網目構造を包含し、且つ、第１導電型のＳｉＧｅまたはＳｉＧｅＣからなる第３の半導体領域とを有し、前記第１の半導体領域と前記第２の半導体領域とに前記第３の半導体領域が接合していることを特徴とする半導体装置。
2. 第１の半導体領域と第２の半導体領域がＳｉＧｅから成ることを特徴とする請求項１記載の半導体装置。
3. Ｓｉ基板上に第１導電型のＳｉＧｅ層をエピタキシャル成長する工程と、
   第２導電型のＳｉＧｅＣをエピタキシャル成長する工程と、
   前記ＳｉＧｅＣをエピタキシャル成長する工程に続いて第１導電型ＳｉＧｅ層をエピタキシャル成長する工程と、
   前記工程により形成されたエピタキシャル成長層の積層体に熱処理を施す工程とを含むことを特徴とする半導体装置の製造方法。
4. 熱処理を施す工程の処理温度が９５０℃以上であることを特徴とする請求項３記載の半導体装置の製造方法。
5. ＳｉＧｅＣのＣ組成比を０．０４以下とする請求項３記載の半導体装置の製造方法。

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