【０００１】
【発明の属する技術分野】
本発明は、配線基板の製造方法に係り、特にははんだを用いて基板上に電子部品を実装した後にさらにリフロー等の基板加熱工程を行う配線基板の製造方法に関するものである。
【０００２】
【従来の技術】
従来、配線基板上のダイエリアに半導体集積回路チップ（いわゆるダイ）を搭載した構造の半導体パッケージがよく知られている。かかる半導体パッケージを構成する配線基板の表面には、半導体集積回路チップ側と接続されるダイパッドが多数設けられる。それらのダイパッド上には、はんだペーストの印刷等を経てはんだバンプが形成される（例えば特許文献１参照）。
【０００３】
この種のはんだバンプは、一般には共晶組成のはんだ（共晶はんだ、３７Ｐｂ：６３Ｓｎ、融点１８３℃）を含むはんだペーストをダイパッド上に印刷し、加熱してリフローを行うことにより形成される。また、配線基板上に半導体集積回路チップをダイ付けした後、さらに別の電子部品（例えばチップキャパシタ等）をはんだ付けしたい場合がある。この場合には、ダイエリア以外の領域にはんだペーストを印刷しておき、配線基板を再加熱してリフローを行うことで、電子部品を実装する必要が生じる。なお、電子部品実装用のはんだバンプの形成においては、ダイ付け用のはんだバンプの溶融を避けるために、通常、ダイ付け用のはんだバンプに使用されるはんだ材料よりも低融点のものが用いられる。
【０００４】
【特許文献１】
特開２００１−２４４２９９号公報
【０００５】
【発明が解決しようとする課題】
ところで最近では、共晶組成を有しない３元系以上の合金はんだを用いてダイパッド上にはんだバンプを形成するケースも増えつつある。しかし、上記のはんだバンプによりダイ付けを行った後、さらにはんだ印刷及びリフローを行うと、リフロー時の温度域によっては以下のような問題が生じる。
【０００６】
即ち、当該リフロー時の加熱温度がダイ付け用のはんだバンプの溶融しうる温度よりもずっと低ければ特に問題は生じないが、これがはんだバンプの溶融しうる温度に近くなると、ダイ付け用のはんだバンプの基端部にヒケが発生しやすくなる。この場合、はんだバンプの基端部にクラックが起こりやすくなる結果、はんだバンプとダイパッドとの接続性が悪化し、信頼性に劣る配線基板となってしまう。
【０００７】
本発明は上記の課題に鑑みてなされたものであり、その目的は、バンプ基端部にクラックが発生しにくいため部品接続性を向上させることができる配線基板の製造方法を提供することにある。
【０００８】
【課題を解決するための手段、作用及び効果】
そこで、上記課題を解決すべく本願発明者が鋭意研究を行ったところ、次のような新規な知見を得た。図８，図９を用いてこれを説明する。
【０００９】
加熱された配線基板が冷却する過程において、はんだバンプ９１は一度に全体が凝固するわけではなく、バンプ先端部９２からバンプ基端部９３に向けて徐々に凝固する。冷却時において基板は蓄熱しているため、基板から遠い位置にあるバンプ先端部９２のほうが冷えやすく、基板から近い位置にあるバンプ基端部９３のほうが冷えにくいからである。また、共晶はんだの特性は液相線と固相線との間に温度ギャップがないことであり、従って、共晶はんだを用いて形成されたはんだバンプ９１では、組織が比較的均一になる。それに対し、共晶組成を有しない３元系以上の合金はんだの特性は液相線と固相線との間に温度ギャップがあることであり、前記合金はんだを用いて形成されたはんだバンプ９１では、組織が不均一になりやすくなる。より具体的にいうと、後者においては、バンプ先端部９２が最も高融点の組織であって、そこからバンプ基端部９３に向かうにつれて次第に低融点の組織となる（図８参照）。これは、冷えやすいバンプ先端部９２にいくほど高融点合金が偏析しやすく、冷えにくいバンプ基端部９３にいくほど低融点合金が偏析しやすいからである。図８では、融点に勾配がある不均一な組織であることを複数本の破線を用いて模式的に示している。かかる不均一な組織を有するはんだバンプ９１を、当該はんだバンプ９１が溶解しうる温度で再加熱すると、低融点合金が偏析しているバンプ基端部９３が部分的に溶融してしまう。そして、図９に概略的に示されるように、この部分的な溶融により生じたはんだが表面張力の作用によって未溶融部分の表面に這い上がる結果（図９の矢印参照）、クラックの発生原因となるヒケ９４がバンプ基端部９３に生じてしまうのである。
【００１０】
そこで、上記知見を得た本願発明者は、はんだバンプの部分的溶融に起因する這い上がり現象に着目し、この這い上がり現象を解消すれば、ヒケの発生を防止できるであろうと考えた。そして本願発明者は、さらに鋭意研究を行ったところ、はんだ付け工程後に実施される基板加熱工程時の温度条件の見直しが有効であるとの結論に達し、下記の解決手段を想到するに至ったのである。
【００１１】
上記課題を解決するための手段としては、共晶組成を有しない３元系以上の合金はんだを用いて基板上に電子部品を実装するはんだ付け工程と、前記はんだ付け工程後に実施される基板加熱工程と、その基板加熱工程の際の加熱温度は、前記合金はんだが略完全に溶融する温度以上に設定されることとを含むことを特徴とする配線基板の製造方法がある。
【００１２】
従って、この配線基板の製造方法によると、はんだ付け工程後に実施される基板加熱工程の際の加熱温度を、前記合金はんだが略完全に溶融する温度以上に設定している。ゆえに、はんだバンプ中の低融点合金のみしか溶融しなかった従来方法とは異なり、はんだバンプ中の高融点合金までも溶融することとなり、未溶融部分ができなくなる。従って、はんだ付け工程後に実施される基板加熱工程を行ったとしても、その際にはんだバンプがいったん完全に溶融することから、はんだバンプ中の偏析が解消されて組成が均一化する。このため、未溶融部分への這い上がりが起こりにくくなり、もってヒケの発生が防止される。それゆえ、バンプ基端部におけるクラックの発生率が低減され、部品接続性を向上させることができる。
【００１３】
また、別の解決手段としては、共晶組成を有しない３元系以上の合金はんだを用いて基板上に電子部品を実装する第１はんだ付け工程と、前記第１はんだ付け工程後に前記合金はんだよりも低融点のはんだを用いて前記基板上に別の電子部品を実装する第２はんだ付け工程と、その第２はんだ付け工程の際のリフロー温度は、前記合金はんだが略完全に溶融する温度以上に設定されることとを含むことを特徴とする配線基板の製造方法がある。
【００１４】
従って、この配線基板の製造方法によると、第１はんだ付け工程後に実施される第２はんだ付け工程の際のリフロー温度を、前記合金はんだが略完全に溶融する温度以上に設定している。ゆえに、はんだバンプ中の低融点合金のみしか溶融しなかった従来方法とは異なり、はんだバンプ中の高融点合金までも溶融することとなり、未溶融部分ができなくなる。従って、第１はんだ付け工程後に第２はんだ付け工程を行ったとしても、その際にはんだバンプがいったん完全に溶融することから、はんだバンプ中の偏析が解消されて組成が均一化する。このため、未溶融部分への這い上がりが起こりにくくなり、もってヒケの発生が防止される。それゆえ、バンプ基端部におけるクラックの発生率が低減され、部品接続性を向上させることができる。
【００１５】
以下、本発明の配線基板の製造方法について詳細に説明する。
【００１６】
前記配線基板としては、コアまたはベースとなる基板に絶縁層や導体層等が形成されたものをいう。前記基板としては、例えば、樹脂基板、セラミック基板、金属基板などが挙げられ、コスト性、孔加工の容易性、導電性などを考慮して適宜選択される。樹脂基板の具体例としては、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド−トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）からなる板材などがある。前記セラミック基板の具体例としては、アルミナ、ベリリア、窒化アルミニウム、窒化ほう素、炭化珪素、ガラスセラミック、結晶化ガラス等の低温焼成材料等からなる板材などがある。前記金属基板の具体例としては、銅板や銅合金板、銅以外の金属単体や、合金（例えばＦｅ−Ｎｉ系合金など）からなる板材などが挙げられる。
【００１７】
前記絶縁層は熱硬化性樹脂を用いて形成されることが好適である。好適な熱硬化性樹脂の具体例を挙げると、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド−トリアジン樹脂）、フェノール樹脂、キシレン樹脂、ポリエステル樹脂、けい素樹脂等がある。これらの中でも、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド−トリアジン樹脂）などが特に好ましい。
【００１８】
前記導体層は銅等の導電性金属からなり、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成される。具体的にいうと、例えば、銅箔のエッチング、無電解銅めっきあるいは電解銅めっきなどの手法が適用される。なお、スパッタやＣＶＤ等の手法により薄膜を形成した後にエッチングを行うことで導体層を形成したり、導電性ペースト等の印刷により導体層を形成したりすることも可能である。
【００１９】
なお「基板上に電子部品を実装する」とは、例えば、基板に形成された導体層の一部（具体的にはパッド等）の表面上に電子部品をはんだ付けにより実装する、の意である。かかるパッドは、基板の第１主面のみまたは第２主面のみに形成されていてもよく、あるいは第１主面及び第２主面の両方に形成されていてもよい。
【００２０】
ここで前記電子部品としては、例えば、裏面に複数の電極を有する半導体集積回路チップなどを挙げることができる。そのほか前記電子部品は、裏面または側面に複数の接続端子を有する半導体パッケージや、裏面または側面に複数の端子を有するチップ部品（例えばチップトランジスタ、チップダイオード、チップ抵抗、チップキャパシタ、チップコイルなど）などであってもよい。この場合、搭載される電子部品は、能動部品であっても受動部品であってもよい。
【００２１】
より具体的にいうと、第１のはんだ付け工程において実装される電子部品を半導体集積回路チップや半導体パッケージとし、第２のはんだ付け工程において実装される電子部品をチップ部品とすることがよい。
【００２２】
はんだ付け工程（第１はんだ付け工程）にて使用されるはんだは、共晶組成を有しない３元系以上の合金はんだである必要がある。その理由は、上記合金はんだでは液相線と固相線との間に温度ギャップがあることに加え、はんだバンプ中に融点の異なる複数種の合金を生じさせやすいからである。これに対し、共晶組成を有するはんだの場合、基本的に液相線と固相線との間に温度ギャップがないため、本願発明の解決すべき課題を生じ得ないからである。また、２元系の合金はんだの場合、はんだバンプ中に融点の異なる複数種の合金が生じないため、やはり本願発明の解決すべき課題を生じ得ないからである。
【００２３】
「共晶組成を有しない」合金はんだとは、液相線と固相線との間に少なからず温度ギャップがあるものを指す。具体的には、前記温度ギャップは１０℃以上であることがよく、さらには１５℃以上であることがよく、特には２０℃以上であることがよい。かかる温度ギャップが大きくなるほど、ヒケやクラックの発生が顕著になるからである。
【００２４】
ここで、共晶組成を有しない３元系の合金はんだの好適例としては、Ｓｎ−Ｐｂ−Ｂｉ、Ｓｎ−Ｐｂ−Ｓｂ、Ｓｎ−Ｐｂ−Ａｇ、Ｓｎ−Ｐｂ−Ｉｎ、Ｓｎ−Ｂｉ−Ｉｎ、Ｓｎ−Ｂｉ−Ａｇ、Ｐｂ−Ｉｎ−Ａｇ、Ｓｎ−Ｚｎ−Ｂｉ、Ｓｎ−Ａｇ−Ｉｎなどがある。また、共晶組成を有しない４元系の合金はんだの好適例としては、Ｓｎ−Ｐｂ−Ｂｉ−Ｓｂ、Ｓｎ−Ａｇ−Ｃｕ−Ｉｎ、Ｓｎ−Ｐｂ−Ａｇ−Ｂｉ、Ｓｎ−Ａｇ−Ｂｉ−Ｃｕ、Ｓｎ−Ａｇ−Ｂｉ−Ｉｎなどがある。勿論、共晶組成を有しない５元系、６元系といった合金はんだを使用することも可能である。この場合、鉛（Ｐｂ）及びビスマス（Ｂｉ）を含む合金はんだや、スズ（Ｓｎ）及びビスマス（Ｂｉ）を含む合金はんだが選択されることがよい。はんだ合金の組成中にＰｂ−Ｂｉの組合せまたはＳｎ−Ｂｉの組合せがあると、低融点合金が偏析しやすくなるため、本願発明の解決課題が生じやすくなるからである。
【００２５】
とりわけ、前記合金はんだは、重量比で最も多い成分である鉛（Ｐｂ）と、前記鉛よりも少ない成分であるスズ（Ｓｎ）、ビスマス（Ｂｉ）及びアンチモン（Ｓｂ）とを含む４元系合金はんだであることがよい。このような組成を有するものの場合、Ｓｎ−Ｓｂからなる高融点合金がバンプ先端部に偏析しやすい一方、Ｐｂ−Ｂｉからなる低融点合金がバンプ基端部に偏析しやすいからである。
【００２６】
また、前記基板加熱工程の際の加熱温度（第２はんだ付け工程の際のリフロー温度）は、前記合金はんだが略完全に溶融する温度以上であるならば、配線基板の構成材料や電子部品の耐熱温度などに応じて任意に設定することができる。ただし、かかる加熱温度（リフロー温度）は２５０℃以下に、特には２４０℃以下に設定されることが好ましい。
【００２７】
例えば、金属やセラミックスに比べて熱に弱い樹脂材料を主体とした配線基板の場合、加熱温度を例えば２４０℃以下に設定しておけば、基板部分や絶縁層部分の劣化を確実に防止でき、信頼性の低下を回避できるからである。また、前記合金はんだが略完全に溶融する温度を大きく上回る温度まで加熱を行うと、エネルギーの浪費によって製造コストが増大するほか、生産性も低下するからである。
【００２８】
前記第２はんだ付け工程におけるリフロー後、基板は自然にまたは強制的に冷却されることにより最終的には常温に戻る。そして、このような冷却過程を経ることにより、再溶融したはんだバンプが凝固し、所定の形状となる。
【００２９】
冷却時の降温速度は特に限定されず任意に設定可能であるが、降温速度を少なくとも２段階に設定することが好ましい。またこの場合には、前記合金はんだが凝固する前の降温速度を、前記合金はんだが凝固した後の降温速度よりも相対的に速くすることがより好ましい。
【００３０】
前記合金はんだが凝固する前の段階について、降温速度を相対的に速めに設定することがよい理由は、溶融した合金はんだが凝固するまでの過程をできるだけ短時間で通過させることができるからである。その結果、はんだバンプ中に偏析が起こりにくくなり、主としてヒケの発生率を効果的に低減することができる。また、合金はんだが凝固した後の段階について、降温速度を相対的に遅めに設定することがよい理由は、はんだバンプに残留した応力の緩和を図ることができるからである。その結果、主としてクラックの発生率を効果的に低減することができる。
【００３１】
より具体的にいうと、合金はんだが凝固する前の降温速度を、−１００℃／分かまたはそれよりも速くすることがよく、特には−１００℃／分以上−１０００℃／分以下にすることがよい。前記降温速度が−１００℃／分よりも遅いと、はんだバンプ中に偏析が起こってしまい、ヒケの発生率を効果的に低減できなくなるおそれがある。逆に前記降温速度が−１０００℃／分よりも速いと、熱応力が発生しやすくなり、かえってクラック等を発生させやすくなる。
【００３２】
また、合金はんだが凝固した後の降温速度を、−１０℃／分かまたはそれよりも遅くすることがよく、特には−１０℃／分以上−０．１℃／分以下にすることがよい。前記降温速度を−１０℃／分よりも早くすると、十分に熱応力の緩和を図ることができなくなるおそれがある。逆に前記降温速度を−０．１℃／分よりも遅くすると、残留応力の緩和という観点からは好ましい反面、常温になるまでの時間が非常に長くなり生産性が低下してしまう。
【００３３】
【発明の実施の形態】
以下、本発明を具体化した一実施形態の配線基板１１の製造方法を図１〜図７に基づき詳細に説明する。
【００３４】
図１は、本実施形態の配線基板１１の全体を示す断面図である。図２〜図６は、前記配線基板１１を製造する手順を説明するための要部拡大断面図である。
【００３５】
図１に示されるように、この配線基板１１は、ガラスクロス布にエポキシ樹脂を含浸してなる基板１２をコア材として備えている。図１において基板１２の上面１３（第１主面）側には、樹脂絶縁層３１，５１と導体層２１，４１とを交互に積層してなるビルドアップ層が形成されている。基板１２の下面１４（第２主面）側には、樹脂絶縁層３２，５２と導体層２２，４２とを交互に積層してなるビルドアップ層が形成されている。また、基板１２における複数の箇所には、上面１３側のビルドアップ層と下面１４側のビルドアップ層とを接続導通するためのスルーホール導体１５が形成されている。スルーホール導体１５内の空洞部には、無機フィラー入りのエポキシ樹脂からなる樹脂充填体２３によって埋められている。
【００３６】
第１層めの導体層２１，２２は銅からなり、基板１２の上面１３（第１主面）及び下面１４（第２主面）の表面上にそれぞれ形成されている。第１層めの樹脂絶縁層３１，３２は感光性エポキシ樹脂からなり、第１層めの導体層２１，２２を覆うような状態で形成されている。第２層めの導体層４１，４２は銅からなり、第１層めの樹脂絶縁層３１，３２の表面上にそれぞれ形成されている。第２層めの樹脂絶縁層５１，５２は感光性エポキシ樹脂からなり、第２層めの導体層４１，４２を覆うような状態で形成されている。なお、第２層めの樹脂絶縁層５１，５２は、導体層４１，４２におけるダイパッド４３やパッド４４，４５以外の部分を保護する、いわゆるソルダーレジストとしての役割を果たす。
【００３７】
第１層めの樹脂絶縁層３１，３２には、無電解銅めっきによってブラインドビアホール導体３３，３４がそれぞれ設けられている。そして、上面１３側のブラインドビアホール導体３３は導体層２１，４１間を接続導通し、下面１４側のブラインドビアホール導体３４は導体層２２，４２間を接続導通している。
【００３８】
図１に示されるように、上面１３（第１主面）側においてその略中央部に設定されたダイエリアには、電子部品の一種である矩形状の半導体集積回路チップ１６が搭載されている。半導体集積回路チップ１６の下面側にできる隙間は、アンダーフィル材６２によって埋められている。ダイエリア内には、半導体集積回路チップ１６側との電気的な接続を図るためのダイパッド４３が多数形成されている。ダイパッド４３は、ソルダーレジストである第２層めの絶縁樹脂層５１に設けられた開口部分に配置されている。また、ダイエリアの外側となる領域には、電子部品の一種であるチップキャパシタ１７を搭載するためのパッド４５が配置されている。前記パッド４５も、第２層めの絶縁樹脂層５１の開口部分に配置されている。
【００３９】
一方、下面１４（第２主面）側には特にダイエリアは設定されておらず、その代わりに図示しないマザーボードが接続可能となっている。そのため、下面１４のほぼ全域には、マザーボード側の端子と接続する接続端子として、パッド４４が多数形成されている。前記パッド４５は、第２層めの絶縁樹脂層５２の開口部分に配置されている。なお、ダイパッド４３及びパッド４４，４５の表面上には、ニッケル−金めっき層４６が形成されている。
【００４０】
ニッケル−金めっきが施されたダイパッド４３上には、共晶組成を有しない３元系以上の合金はんだを用いて、第１のはんだバンプ４７が形成されている。第１のはんだバンプ４７は、第２層めの絶縁樹脂層５１の表面から突出している。ニッケル−金めっきが施されたパッド４５上には、第１のはんだバンプ４７形成用のはんだよりも低融点のはんだを用いて、第２のはんだバンプ４８が形成されている。第２のはんだバンプ４８の上面も、第２層めの絶縁樹脂層５１の表面から突出している。
【００４１】
次に、上記の配線基板１１を製造する手順を説明する。
【００４２】
まず上記構成の配線基板１１を作製する。具体的には下記のようにする。即ち、基板１２の両面に銅箔を貼着した両面銅張積層板を出発材料とし、それにＹＡＧレーザーまたは炭酸ガスレーザーを用いてレーザー加工を行い、両面銅張積層板を貫通する貫通孔を形成する。次に、前記貫通孔内面に対する無電銅めっきによりスルーホール導体１５を形成した後、銅箔のエッチングにより第１層めの導体層２１，２２をパターニングする。ここでスルーホール導体１５を樹脂充填体２３で埋めた後、基板１２の上面１３及び下面１４に第１層めの樹脂絶縁層３１，３２を形成する。次に、レーザー加工によって樹脂絶縁層３１，３２を孔開けし、ブラインドビアホール導体３３，３４を形成するための盲孔を形成する。さらに、マスクを形成しないで無電解銅めっきを施すことにより、前記盲孔の内部に銅めっきを析出させてブラインドビアホール導体３３，３４を形成する。このとき樹脂絶縁層３１，３２の外表面全体にも無電解銅めっきが析出する。この後、露光及び現像を行って所定パターンのめっきレジストを形成する。この状態で無電解銅めっき層を共通電極として電解銅めっきを施した後、まずレジストを溶解除去して、さらに不要な無電解銅めっき層をエッチングで除去する。これにより、上側の樹脂絶縁層３１の表面上にダイパッド４３及びパッド４５を含む導体層４１を形成し、下側の樹脂絶縁層３２の表面上にパッド４４を含む導体層４２を形成する。
【００４３】
そして、前記基板１２の上面１３（第１主面）及び下面１４（第２主面）の表面上に、感光性エポキシ樹脂を塗布して硬化させることにより、第２層めの樹脂絶縁層５１，５２（ソルダーレジスト）を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、第２層めの樹脂絶縁層５１，５２に開口部分を形成する。次に、過マンガン酸カリウムを含む粗化液を用いて表面粗化処理を行い、第２層めの樹脂絶縁層５１，５２の表面を粗面に変える。
【００４４】
次に、ダイパッド４３及びパッド４４，４５の表面に対し、無電解ニッケルめっき、無電解金めっきを順次施すことにより、ニッケル−金めっき層４６を形成する。
【００４５】
続く第１はんだバンプ形成工程では、上面１３側のダイパッド４３上のニッケル−金めっき層４６上に、はんだバンプ４７を形成する（図２参照）。具体的には、第２層めの樹脂絶縁層５１上に所定パターンのマスクを載置したうえで、ダイパッド４３上にはんだペーストを印刷する。本実施形態では、Ｐｂ−Ｓｎ−Ｂｉ−Ｓｂという組成（Ｐｂが７０重量％）の４元系合金はんだを含むはんだペーストを使用した。この合金はんだは共晶組成を有しておらず、液相線と固相線との間の温度ギャップは約２８℃である。
【００４６】
そして、この配線基板１１のダイエリアに半導体集積回路チップ１６を搭載する。このとき、配線基板１１側のはんだバンプ４７と、半導体集積回路チップ１６側のバンプ６１とを位置合わせする。この状態でリフロー炉を用いて所定温度（本実施形態では２４０℃）に加熱してリフローを行った後（図３参照）、配線基板１１を冷却する。これにより、はんだバンプ４７とチップ側バンプ６１とを互いに接合し、配線基板１１側と半導体集積回路チップ１６側とを電気的に接続する（図４参照）。なお、前記リフロー後の冷却過程において、前記合金はんだが凝固を開始する温度（即ち前記合金はんだが略完全に溶融する温度）は２２４℃、前記合金はんだが完全に凝固する温度は１６８℃であった。
【００４７】
続く第２はんだバンプ形成工程では、上面１３側のパッド４５上のニッケル−金めっき層４６上にはんだバンプ４８を形成する（図５参照）。具体的には、第２層めの樹脂絶縁層５１上に所定パターンのマスクを載置したうえで、パッド４５上にはんだペーストを印刷する。本実施形態では、第１はんだバンプ形成工程における合金はんだよりも低融点（具体的には１８３℃）の合金はんだを含むはんだペーストを選択した。かかる合金はんだは６３Ｓｎ−３７Ｐｂという組成を有している。そして、そのはんだバンプ４８上にチップキャパシタ６１を搭載し、リフロー炉で加熱することによりリフローを行った後（図５参照）、所定の降温プロファイルにて常温まで冷却した。なお本実施形態では、加熱時の最高温度を従来条件（即ち２２０℃）よりも高めに設定した。その結果、チップキャパシタ１７の電極とはんだバンプ４８とを接合し、配線基板１１側とチップキャパシタ１７側とを電気的に接続する。
【００４８】
そして、配線基板１１と半導体集積回路チップ１６との隙間にアンダーフィル材６２を充填して硬化処理（１６５℃×３０秒）を行い、前記隙間を樹脂封止する。以上の結果、所望の半導体パッケージ（いわゆるオーガニックパッケージ）が完成する。
【００４９】
次に、図７の表に示すような条件を設定して実施例１〜４及び比較例の配線基板１１を作製し、これらを下記の評価試験に供した。
【００５０】
実施例１では、第２はんだ付け工程におけるリフロー時の最高温度を２４０℃に設定するとともに、温度領域Ａにおける降温速度を−８６０℃／分に設定し、温度領域Ｂにおける降温速度を−３５０℃／分に設定した。なお、「温度領域Ａ」とは、第１はんだ付け工程で用いた４元系合金はんだが凝固を開始してから完全に凝固するまでの温度領域、つまり２２４℃から１６８℃までの温度領域を意味する。「温度領域Ｂ」とは、第１はんだ付け工程で用いた４元系合金はんだが完全に凝固してから常温に戻るまでの温度領域、つまり１６８℃から常温までの温度領域を意味する。
【００５１】
また、実施例２では、第２はんだ付け工程におけるリフロー時の最高温度を２４０℃に設定するとともに、温度領域Ａにおける降温速度を−８６０℃／分に設定し、温度領域Ｂにおける降温速度を−２℃／分に設定した。実施例３では、第２はんだ付け工程におけるリフロー時の最高温度を２４０℃に設定するとともに、温度領域Ａにおける降温速度を−４℃／分に設定し、温度領域Ｂにおける降温速度を−３５０℃／分に設定した。実施例４では、第２はんだ付け工程におけるリフロー時の最高温度を２４０℃に設定するとともに、温度領域Ａにおける降温速度を−４℃／分に設定し、温度領域Ｂにおける降温速度を−２℃／分に設定した。即ち、各実施例ではいずれも降温速度を２段階に設定した。
【００５２】
一方、比較例（従来例）では、第２はんだ付け工程におけるリフロー時の最高温度を２４０℃に設定するとともに、温度領域Ａ及び温度領域Ｂにおける降温速度をともに−４０℃／分に設定した。
【００５３】
そして、各実施例及び比較例について、アンダーフィル材６２の充填、硬化処理を行った後、８６個のダイパッド４３についてバンプ基端部におけるヒケの発生率を調査し、その平均値（％）を求めた。ここでは、パッド径の半分を超える大きさのヒケを「シビアモード」と定義し、パッド径の半分以下の大きさのヒケを「ライトモード」と定義した。その結果を図７の表に併せて示す。
【００５４】
さらに、各実施例及び比較例について、１００回のサーマルショックを与えた後、８６個のダイパッド４３についてバンプ基端部におけるクラックの発生率を調査し、その平均値（％）を求めた。ここでも、パッド径の半分を超える大きさのクラックを「シビアモード」と定義し、パッド径の半分以下の大きさのクラックを「ライトモード」と定義した。その結果も図７の表に併せて示す。
【００５５】
そして、以上の評価試験の結果を総合すると、ヒケ及びクラックの発生率に関しては、温度領域Ａの降温速度を速めに設定し、温度領域Ｂの降温速度を遅めに設定した実施例２が、最も好適な結果を示すことがわかった。
【００５６】
従って、本実施形態の製造方法によれば以下の効果を得ることができる。
【００５７】
（１）本実施形態の製造方法では、第１はんだ付け工程後に実施される第２はんだ付け工程の際のリフロー温度を、前記合金はんだが略完全に溶融する温度以上（つまり２２４℃以上）に設定している。ゆえに、はんだバンプ４３中の低融点合金のみしか溶融しなかった従来方法とは異なり、はんだバンプ４３中の高融点合金までも溶融することとなり、未溶融部分ができなくなる。従って、第１はんだ付け工程後に第２はんだ付け工程を行ったとしても、その際にはんだバンプ４３がいったん完全に溶融することから、はんだバンプ４３中の偏析が解消されて組成が均一化する。このため、未溶融部分への這い上がりが起こりにくくなり、もってヒケの発生が防止される。それゆえ、バンプ基端部におけるクラックの発生が低減され、部品接続性を向上させることができる。従って、信頼性に優れた配線基板１１（オーガニックパッケージ）を得ることができる。
【００５８】
（２）また、本実施形態では第２はんだ付け工程のリフロー温度（リフロー時の最高温度）を２４０℃に設定している。これにより、基板１２部分や樹脂絶縁層１３，３２，５１，５２部分の高温による劣化を確実に防止することができ、信頼性の低下を回避することができる。また、製造コストの増大や生産性の低下も回避することができる。
【００５９】
（３）特に上記実施例２では、第２はんだ付け工程におけるリフロー後の冷却の際に、降温速度を２段階に設定している。そして、前記合金はんだが凝固する前の降温速度を、前記合金はんだが凝固した後の降温速度よりも相対的に速くなるように設定している。このため、バンプ基端部におけるヒケの発生を皆無にすることができるとともに、クラックの発生率を効果的に低減することができる。
【００６０】
なお、本発明の実施形態は、発明の趣旨を逸脱しない範囲内において任意に変更することができる。例えば、第１はんだ付け工程後に実施される基板加熱工程は、リフローを含む第２はんだバンプ形成工程のみに限定されず、それ以外の工程であってもよい。
【００６１】
次に、特許請求の範囲に記載された技術的思想のほかに、前述した実施形態によって把握される技術的思想を以下に列挙する。
【００６２】
（１）前記合金はんだが凝固する前の降温速度を、−１００℃／分よりも速くすることを特徴とする請求項４に記載の配線基板の製造方法。
【００６３】
（２）前記合金はんだが凝固した後の降温速度を、−１０℃／分よりも遅くすることを特徴とする請求項４または５に記載の配線基板の製造方法。
【００６４】
（３）前記合金はんだは、液相線と固相線との温度ギャップが１０℃以上であることを特徴とする請求項１乃至６のいずれか１項に記載の配線基板の製造方法。
【００６５】
（４）前記合金はんだは、鉛及びビスマスを含むことを特徴とする請求項１乃至７のいずれか１項に記載の配線基板の製造方法。
【００６６】
（５）前記合金はんだは、スズ及びビスマスを含むことを特徴とする請求項１乃至７のいずれか１項に記載の配線基板の製造方法。
【００６７】
（６）前記合金はんだは、重量比で最も多い成分である鉛と、前記鉛よりも少ない成分であるスズ、ビスマス及びアンチモンとを含む４元系合金はんだであることを特徴とする請求項１乃至７のいずれか１項に記載の配線基板の製造方法。
【００６８】
（７）共晶組成を有しない４元系以上の合金はんだであってかつ液相線と固相線との温度ギャップが２０℃以上のものを用いて、樹脂基板におけるダイパッド上に半導体集積回路チップを実装する第１はんだ付け工程と、前記第１はんだ付け工程後に、前記合金はんだよりも低融点のはんだを用いて、前記樹脂基板のパッド上にチップ部品を実装する第２はんだ付け工程と、その第２はんだ付け工程の際のリフロー温度は、前記合金はんだが略完全に溶融する温度以上かつ２４０℃以下に設定されることと、その第２はんだ付け工程におけるリフロー後の冷却では、前記合金はんだが凝固する前の降温速度を−１００℃／分以上−１０００℃／分以下に設定し、前記合金はんだが凝固した後の降温速度を−１０℃／分以上−０．１℃／分以下に設定することと、を含むことを特徴とする配線基板の製造方法。
【図面の簡単な説明】
【図１】本実施形態の配線基板の全体を示す断面図。
【図２】配線基板を製造する手順を説明するための要部拡大断面図。
【図３】配線基板を製造する手順を説明するための要部拡大断面図。
【図４】配線基板を製造する手順を説明するための要部拡大断面図。
【図５】配線基板を製造する手順を説明するための要部拡大断面図。
【図６】配線基板を製造する手順を説明するための要部拡大断面図。
【図７】実施例及び比較例についての評価試験の結果を示す表。
【図８】従来の問題点を説明するためのはんだバンプの拡大断面図。
【図９】従来の問題点を説明するためのはんだバンプの拡大断面図。
【符号の説明】
１１…配線基板
１２…基板
１６…電子部品としての半導体集積回路チップ
１７…電子部品としてのチップキャパシタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a wiring board, and more particularly to a method for manufacturing a wiring board in which an electronic component is mounted on a board using solder and a board heating step such as reflow is further performed.
[0002]
[Prior art]
Conventionally, a semiconductor package having a structure in which a semiconductor integrated circuit chip (a so-called die) is mounted in a die area on a wiring board is well known. A large number of die pads connected to the semiconductor integrated circuit chip side are provided on the surface of the wiring board constituting such a semiconductor package. Solder bumps are formed on the die pads via printing of a solder paste or the like (for example, see Patent Document 1).
[0003]
This type of solder bump is generally formed by printing a solder paste containing a eutectic composition solder (eutectic solder, 37Pb: 63Sn, melting point: 183 ° C.) on a die pad, and performing reflow by heating. Further, after a semiconductor integrated circuit chip is die-mounted on a wiring board, it may be desired to solder another electronic component (for example, a chip capacitor). In this case, it is necessary to print the solder paste in a region other than the die area, reheat the wiring board and perform reflow, thereby mounting the electronic components. In the formation of solder bumps for mounting electronic components, a material having a lower melting point than the solder material used for the solder bumps for dies is usually used to avoid melting of the solder bumps for dies. .
[0004]
[Patent Document 1]
JP 2001-244299 A
[0005]
[Problems to be solved by the invention]
By the way, recently, cases of forming a solder bump on a die pad using a ternary or higher alloy solder having no eutectic composition are increasing. However, if solder printing and reflow are further performed after the above-mentioned die is formed with the solder bumps, the following problems occur depending on the temperature range at the time of reflow.
[0006]
That is, if the heating temperature during the reflow is much lower than the melting temperature of the solder bump for the die, no particular problem occurs. Sinks are likely to occur at the base end of the substrate. In this case, cracks are likely to occur at the base end of the solder bump, resulting in poor connectivity between the solder bump and the die pad, resulting in a wiring board with poor reliability.
[0007]
The present invention has been made in view of the above problems, and an object of the present invention is to provide a method of manufacturing a wiring board that can improve component connectivity because cracks are less likely to occur at a base end of a bump. .
[0008]
Means for Solving the Problems, Functions and Effects
Then, when the present inventor conducted intensive research in order to solve the above-mentioned problems, the following new findings were obtained. This will be described with reference to FIGS.
[0009]
In the process of cooling the heated wiring board, the solder bumps 91 do not solidify all at once, but gradually solidify from the bump tip 92 to the bump base 93. This is because the substrate stores heat during cooling, so that the bump tip 92 located farther from the substrate is easier to cool, and the bump base 93 located closer to the substrate is less likely to cool. The characteristic of the eutectic solder is that there is no temperature gap between the liquidus line and the solidus line. Therefore, the structure of the solder bump 91 formed using the eutectic solder is relatively uniform. . On the other hand, the characteristic of the ternary or higher alloy solder having no eutectic composition is that there is a temperature gap between the liquidus line and the solidus line, and the solder bumps 91 formed using the alloy solder are used. Then, the tissue tends to be uneven. More specifically, in the latter, the bump distal end portion 92 has the highest melting point structure, and gradually becomes a low melting point structure toward the bump base end portion 93 (see FIG. 8). This is because the higher melting point alloy is more likely to segregate toward the bump tip end portion 92 that is easier to cool, and the lower melting point alloy is more likely to segregate toward the bump base end portion 93 that is harder to cool. In FIG. 8, a non-uniform structure having a gradient in the melting point is schematically illustrated using a plurality of broken lines. When the solder bump 91 having such a non-uniform structure is reheated at a temperature at which the solder bump 91 can be melted, the bump base end 93 where the low melting point alloy is segregated partially melts. Then, as schematically shown in FIG. 9, as a result of the solder generated by the partial melting crawling on the surface of the unmelted portion by the action of surface tension (see the arrow in FIG. 9), The sink marks 94 are formed on the base end portion 93 of the bump.
[0010]
Therefore, the inventor of the present application who has obtained the above-mentioned knowledge pays attention to the creeping phenomenon caused by the partial melting of the solder bumps, and thought that eliminating this creeping phenomenon would prevent the occurrence of sink marks. The inventor of the present application has further conducted intensive research, and concluded that it is effective to review the temperature conditions during the substrate heating step performed after the soldering step, and has reached the following solution. It is.
[0011]
Means for solving the above problems include a soldering step of mounting an electronic component on a board using a ternary or higher alloy solder having no eutectic composition, and a board heating performed after the soldering step. And a step of setting a heating temperature in the substrate heating step to a temperature at which the alloy solder is substantially completely melted.
[0012]
Therefore, according to this method for manufacturing a wiring board, the heating temperature in the substrate heating step performed after the soldering step is set to a temperature equal to or higher than the temperature at which the alloy solder is substantially completely melted. Therefore, unlike the conventional method in which only the low melting point alloy in the solder bump is melted, the high melting point alloy in the solder bump is also melted, and an unmelted portion is not formed. Therefore, even if a substrate heating step performed after the soldering step is performed, the solder bumps are completely melted at that time, so that segregation in the solder bumps is eliminated and the composition becomes uniform. This makes it difficult for the unmelted portion to crawl up, thereby preventing sink marks from being generated. Therefore, the rate of occurrence of cracks at the base end of the bump is reduced, and component connectivity can be improved.
[0013]
Another solution is a first soldering step of mounting an electronic component on a substrate using a ternary or higher alloy solder having no eutectic composition, and the alloy solder after the first soldering step. A second soldering step of mounting another electronic component on the board using a solder having a lower melting point, and a reflow temperature during the second soldering step is a temperature at which the alloy solder is substantially completely melted. There is a method for manufacturing a wiring board, which includes the steps described above.
[0014]
Therefore, according to this method of manufacturing a wiring board, the reflow temperature in the second soldering step performed after the first soldering step is set to be equal to or higher than the temperature at which the alloy solder is substantially completely melted. Therefore, unlike the conventional method in which only the low melting point alloy in the solder bump is melted, the high melting point alloy in the solder bump is also melted, and an unmelted portion is not formed. Therefore, even if the second soldering step is performed after the first soldering step, the solder bumps are completely melted at that time, so that segregation in the solder bumps is eliminated and the composition becomes uniform. This makes it difficult for the unmelted portion to crawl up, thereby preventing sink marks from being generated. Therefore, the rate of occurrence of cracks at the base end of the bump is reduced, and component connectivity can be improved.
[0015]
Hereinafter, the method for manufacturing a wiring board of the present invention will be described in detail.
[0016]
The wiring substrate refers to a substrate in which an insulating layer, a conductor layer, and the like are formed on a substrate serving as a core or a base. The substrate includes, for example, a resin substrate, a ceramic substrate, a metal substrate, and the like, and is appropriately selected in consideration of cost, ease of drilling, conductivity, and the like. Specific examples of the resin substrate include plate materials made of EP resin (epoxy resin), PI resin (polyimide resin), BT resin (bismaleimide-triazine resin), and PPE resin (polyphenylene ether resin). Specific examples of the ceramic substrate include a plate material made of a low-temperature firing material such as alumina, beryllia, aluminum nitride, boron nitride, silicon carbide, glass ceramic, and crystallized glass. Specific examples of the metal substrate include a copper plate, a copper alloy plate, a single metal other than copper, and a plate material made of an alloy (for example, an Fe—Ni alloy).
[0017]
The insulating layer is preferably formed using a thermosetting resin. Specific examples of suitable thermosetting resins include EP resin (epoxy resin), PI resin (polyimide resin), BT resin (bismaleimide-triazine resin), phenol resin, xylene resin, polyester resin, silicon resin, and the like. There is. Among them, EP resin (epoxy resin), PI resin (polyimide resin), BT resin (bismaleimide-triazine resin) and the like are particularly preferable.
[0018]
The conductor layer is made of a conductive metal such as copper, and is formed by a known method such as a subtractive method, a semi-additive method, and a full-additive method. Specifically, for example, a technique such as copper foil etching, electroless copper plating or electrolytic copper plating is applied. Note that it is also possible to form a conductor layer by etching after forming a thin film by a method such as sputtering or CVD, or to form a conductor layer by printing a conductive paste or the like.
[0019]
Note that “mounting an electronic component on a substrate” means, for example, mounting the electronic component on a surface of a part (specifically, a pad or the like) of a conductor layer formed on the substrate by soldering. is there. Such pads may be formed only on the first main surface or only the second main surface of the substrate, or may be formed on both the first main surface and the second main surface.
[0020]
Here, examples of the electronic component include a semiconductor integrated circuit chip having a plurality of electrodes on the back surface. In addition, the electronic component includes a semiconductor package having a plurality of connection terminals on a back surface or a side surface, a chip component having a plurality of terminals on a back surface or a side surface (eg, a chip transistor, a chip diode, a chip resistor, a chip capacitor, a chip coil, and the like). It may be. In this case, the mounted electronic component may be an active component or a passive component.
[0021]
More specifically, the electronic component mounted in the first soldering step is preferably a semiconductor integrated circuit chip or a semiconductor package, and the electronic component mounted in the second soldering step is preferably a chip component.
[0022]
The solder used in the soldering step (first soldering step) needs to be a ternary or higher alloy solder having no eutectic composition. The reason is that, in the above alloy solder, in addition to the temperature gap between the liquidus line and the solidus line, plural kinds of alloys having different melting points are easily generated in the solder bump. On the other hand, in the case of the solder having the eutectic composition, since there is basically no temperature gap between the liquidus line and the solidus line, the problem to be solved by the present invention cannot be caused. Further, in the case of binary alloy solder, since a plurality of types of alloys having different melting points are not generated in the solder bump, the problem to be solved by the present invention cannot be caused.
[0023]
An alloy solder having "no eutectic composition" refers to an alloy solder having a considerable temperature gap between a liquidus line and a solidus line. Specifically, the temperature gap is preferably 10 ° C. or more, more preferably 15 ° C. or more, and particularly preferably 20 ° C. or more. This is because as the temperature gap increases, sink marks and cracks become more noticeable.
[0024]
Here, preferred examples of the ternary alloy solder having no eutectic composition include Sn-Pb-Bi, Sn-Pb-Sb, Sn-Pb-Ag, Sn-Pb-In, and Sn-Bi-In. , Sn-Bi-Ag, Pb-In-Ag, Sn-Zn-Bi, Sn-Ag-In and the like. Preferred examples of the quaternary alloy solder having no eutectic composition include Sn-Pb-Bi-Sb, Sn-Ag-Cu-In, Sn-Pb-Ag-Bi, and Sn-Ag-Bi-. There are Cu, Sn-Ag-Bi-In, and the like. Of course, it is also possible to use alloy solder such as a ternary or hexagonal alloy having no eutectic composition. In this case, an alloy solder containing lead (Pb) and bismuth (Bi) or an alloy solder containing tin (Sn) and bismuth (Bi) is preferably selected. This is because if the combination of Pb-Bi or the combination of Sn-Bi is included in the composition of the solder alloy, the low-melting-point alloy is likely to segregate, and thus the problem to be solved by the present invention is likely to occur.
[0025]
In particular, the alloy solder is a quaternary alloy containing lead (Pb), which is the largest component in weight ratio, and tin (Sn), bismuth (Bi), and antimony (Sb), which are components smaller than the lead. Solder is preferred. In the case of a material having such a composition, the high melting point alloy composed of Sn-Sb tends to segregate at the tip of the bump, while the low melting point alloy composed of Pb-Bi tends to segregate at the base of the bump.
[0026]
If the heating temperature in the substrate heating step (the reflow temperature in the second soldering step) is equal to or higher than the temperature at which the alloy solder is substantially completely melted, the material of the wiring board or the electronic component It can be set arbitrarily according to the heat resistance temperature and the like. However, such a heating temperature (reflow temperature) is preferably set to 250 ° C. or lower, particularly preferably 240 ° C. or lower.
[0027]
For example, in the case of a wiring board mainly composed of a resin material that is weaker to heat than metals and ceramics, if the heating temperature is set to, for example, 240 ° C. or lower, the deterioration of the substrate portion and the insulating layer portion can be reliably prevented, This is because a decrease in reliability can be avoided. Further, if heating is performed to a temperature substantially higher than the temperature at which the alloy solder is substantially completely melted, the production cost is increased due to waste of energy, and the productivity is also reduced.
[0028]
After the reflow in the second soldering step, the substrate finally returns to room temperature by being cooled naturally or forcibly. Then, through such a cooling process, the re-melted solder bumps solidify and have a predetermined shape.
[0029]
The cooling rate during cooling is not particularly limited and can be set arbitrarily, but it is preferable to set the cooling rate in at least two stages. Further, in this case, it is more preferable that the temperature decreasing rate before the alloy solder is solidified is relatively faster than the temperature decreasing rate after the alloy solder is solidified.
[0030]
The reason why it is preferable to set the temperature lowering rate relatively high for the stage before the alloy solder solidifies is that the process until the molten alloy solder solidifies can be passed in as short a time as possible. . As a result, segregation hardly occurs in the solder bumps, and the occurrence rate of sink marks can be effectively reduced. The reason why it is preferable to set the temperature lowering rate relatively slower in the stage after the solidification of the alloy solder is because stress remaining on the solder bumps can be relaxed. As a result, the crack generation rate can be effectively reduced mainly.
[0031]
More specifically, the cooling rate before the solidification of the alloy solder is preferably -100 ° C / min or higher, and more preferably -100 ° C / min or more and -1000 ° C / min or less. Good. If the temperature lowering rate is lower than -100 ° C / min, segregation occurs in the solder bumps, and the occurrence of sink marks may not be effectively reduced. Conversely, if the temperature drop rate is higher than -1000 ° C./min, thermal stress is likely to occur, and cracks and the like are more likely to occur.
[0032]
Further, it is preferable that the temperature drop rate after the solidification of the alloy solder is −10 ° C./min or lower, and in particular, it is better to be −10 ° C./min or more and −0.1 ° C./min or less. . If the cooling rate is higher than -10 ° C / min, thermal stress may not be sufficiently reduced. Conversely, if the temperature lowering rate is lower than -0.1 ° C./min, it is preferable from the viewpoint of relaxation of residual stress, but the time required to reach normal temperature becomes extremely long, and the productivity decreases.
[0033]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a method for manufacturing a wiring board 11 according to an embodiment of the present invention will be described in detail with reference to FIGS.
[0034]
FIG. 1 is a cross-sectional view showing the entire wiring board 11 of the present embodiment. 2 to 6 are enlarged cross-sectional views of a main part for describing a procedure for manufacturing the wiring board 11.
[0035]
As shown in FIG. 1, the wiring board 11 includes, as a core material, a board 12 obtained by impregnating a glass cloth cloth with an epoxy resin. In FIG. 1, on the upper surface 13 (first main surface) side of the substrate 12, a build-up layer formed by alternately laminating resin insulating layers 31, 51 and conductor layers 21, 41 is formed. On the lower surface 14 (second main surface) side of the substrate 12, a build-up layer formed by alternately laminating the resin insulating layers 32 and 52 and the conductor layers 22 and 42 is formed. In addition, through-hole conductors 15 for connecting and connecting the build-up layer on the upper surface 13 and the build-up layer on the lower surface 14 are formed at a plurality of locations on the substrate 12. The hollow portion in the through-hole conductor 15 is filled with a resin filler 23 made of epoxy resin containing an inorganic filler.
[0036]
The first conductor layers 21 and 22 are made of copper, and are formed on the surfaces of the upper surface 13 (first main surface) and the lower surface 14 (second main surface) of the substrate 12, respectively. The first resin insulating layers 31 and 32 are made of a photosensitive epoxy resin and are formed so as to cover the first conductor layers 21 and 22. The second conductor layers 41 and 42 are made of copper, and are formed on the surfaces of the first resin insulation layers 31 and 32, respectively. The second resin insulation layers 51 and 52 are made of photosensitive epoxy resin and are formed so as to cover the second conductor layers 41 and 42. The second resin insulating layers 51 and 52 serve as a so-called solder resist that protects portions of the conductor layers 41 and 42 other than the die pad 43 and the pads 44 and 45.
[0037]
Blind via-hole conductors 33 and 34 are provided on the first resin insulation layers 31 and 32 by electroless copper plating, respectively. The blind via-hole conductor 33 on the upper surface 13 connects and conducts between the conductor layers 21 and 41, and the blind via-hole conductor 34 on the lower surface 14 connects and conducts between the conductor layers 22 and 42.
[0038]
As shown in FIG. 1, a rectangular semiconductor integrated circuit chip 16 which is a kind of electronic component is mounted in a die area set at a substantially central portion on the upper surface 13 (first main surface) side. . The gap formed on the lower surface side of the semiconductor integrated circuit chip 16 is filled with the underfill material 62. A large number of die pads 43 are formed in the die area for electrical connection with the semiconductor integrated circuit chip 16 side. The die pad 43 is disposed in an opening provided in the second insulating resin layer 51 which is a solder resist. A pad 45 for mounting a chip capacitor 17 which is a kind of electronic component is arranged in a region outside the die area. The pad 45 is also arranged at the opening of the second insulating resin layer 51.
[0039]
On the other hand, no die area is particularly set on the lower surface 14 (second main surface) side, and a motherboard (not shown) can be connected instead. Therefore, a large number of pads 44 are formed almost all over the lower surface 14 as connection terminals to be connected to terminals on the motherboard side. The pad 45 is disposed at an opening of the second insulating resin layer 52. A nickel-gold plating layer 46 is formed on the surfaces of the die pad 43 and the pads 44 and 45.
[0040]
A first solder bump 47 is formed on the nickel-gold plated die pad 43 using a ternary or higher alloy solder having no eutectic composition. The first solder bumps 47 protrude from the surface of the second insulating resin layer 51. A second solder bump 48 is formed on the nickel-gold plated pad 45 by using a solder having a lower melting point than the solder for forming the first solder bump 47. The upper surface of the second solder bump 48 also protrudes from the surface of the second insulating resin layer 51.
[0041]
Next, a procedure for manufacturing the wiring board 11 will be described.
[0042]
First, the wiring substrate 11 having the above configuration is manufactured. Specifically, the following is performed. That is, using a double-sided copper-clad laminate having copper foil adhered to both sides of the substrate 12 as a starting material, laser processing is performed on the double-sided copper-clad laminate using a YAG laser or a carbon dioxide gas laser to form a through hole penetrating the double-sided copper-clad laminate I do. Next, after forming the through-hole conductor 15 by electroless copper plating on the inner surface of the through-hole, the first conductor layers 21 and 22 are patterned by etching the copper foil. Here, after filling the through-hole conductor 15 with the resin filler 23, the first resin insulating layers 31 and 32 are formed on the upper surface 13 and the lower surface 14 of the substrate 12. Next, holes are formed in the resin insulating layers 31 and 32 by laser processing, and blind holes for forming blind via-hole conductors 33 and 34 are formed. Further, by performing electroless copper plating without forming a mask, copper plating is deposited inside the blind hole to form blind via-hole conductors 33 and 34. At this time, electroless copper plating is also deposited on the entire outer surfaces of the resin insulating layers 31 and 32. Thereafter, exposure and development are performed to form a plating resist having a predetermined pattern. In this state, after performing electrolytic copper plating using the electroless copper plating layer as a common electrode, first, the resist is dissolved and removed, and the unnecessary electroless copper plating layer is further removed by etching. Thus, the conductor layer 41 including the die pad 43 and the pad 45 is formed on the surface of the upper resin insulation layer 31, and the conductor layer 42 including the pad 44 is formed on the surface of the lower resin insulation layer 32.
[0043]
Then, a photosensitive epoxy resin is applied and hardened on the surfaces of the upper surface 13 (first main surface) and the lower surface 14 (second main surface) of the substrate 12, so that the second resin insulating layer 51 is formed. , 52 (solder resist). Next, exposure and development are performed in a state where a predetermined mask is arranged to form openings in the second resin insulating layers 51 and 52. Next, a surface roughening process is performed using a roughening solution containing potassium permanganate to change the surfaces of the second resin insulating layers 51 and 52 to rough surfaces.
[0044]
Next, electroless nickel plating and electroless gold plating are sequentially applied to the surfaces of the die pad 43 and the pads 44 and 45 to form a nickel-gold plating layer 46.
[0045]
In the subsequent first solder bump forming step, a solder bump 47 is formed on the nickel-gold plating layer 46 on the die pad 43 on the upper surface 13 side (see FIG. 2). Specifically, after a mask having a predetermined pattern is placed on the second resin insulating layer 51, a solder paste is printed on the die pad 43. In the present embodiment, a solder paste containing a quaternary alloy solder having a composition of Pb-Sn-Bi-Sb (Pb is 70% by weight) was used. This alloy solder does not have a eutectic composition, and the temperature gap between the liquidus line and the solidus line is about 28 ° C.
[0046]
Then, the semiconductor integrated circuit chip 16 is mounted on the die area of the wiring board 11. At this time, the solder bumps 47 on the wiring board 11 and the bumps 61 on the semiconductor integrated circuit chip 16 are aligned. In this state, the wiring board 11 is cooled after heating to a predetermined temperature (240 ° C. in the present embodiment) using a reflow furnace to perform reflow (see FIG. 3). Thus, the solder bumps 47 and the chip-side bumps 61 are joined to each other, and the wiring board 11 and the semiconductor integrated circuit chip 16 are electrically connected (see FIG. 4). In the cooling process after the reflow, the temperature at which the alloy solder starts to solidify (ie, the temperature at which the alloy solder melts almost completely) is 224 ° C., and the temperature at which the alloy solder completely solidifies is 168 ° C. Was.
[0047]
In the subsequent second solder bump forming step, a solder bump 48 is formed on the nickel-gold plating layer 46 on the pad 45 on the upper surface 13 (see FIG. 5). Specifically, after a mask having a predetermined pattern is placed on the second resin insulating layer 51, a solder paste is printed on the pads 45. In this embodiment, a solder paste containing an alloy solder having a lower melting point (specifically, 183 ° C.) than the alloy solder in the first solder bump forming step is selected. Such an alloy solder has a composition of 63Sn-37Pb. Then, the chip capacitor 61 was mounted on the solder bumps 48, and reflow was performed by heating in a reflow furnace (see FIG. 5), and then cooled to a normal temperature with a predetermined temperature lowering profile. In this embodiment, the maximum temperature at the time of heating is set higher than the conventional condition (ie, 220 ° C.). As a result, the electrodes of the chip capacitor 17 and the solder bumps 48 are joined, and the wiring board 11 and the chip capacitor 17 are electrically connected.
[0048]
Then, a gap between the wiring board 11 and the semiconductor integrated circuit chip 16 is filled with an underfill material 62 and a hardening process (165 ° C. × 30 seconds) is performed to seal the gap with a resin. As a result, a desired semiconductor package (so-called organic package) is completed.
[0049]
Next, the conditions as shown in the table of FIG. 7 were set to produce the wiring substrates 11 of Examples 1 to 4 and Comparative Example, and these were subjected to the following evaluation tests.
[0050]
In the first embodiment, the maximum temperature during reflow in the second soldering step is set to 240 ° C., the rate of temperature decrease in the temperature area A is set to −860 ° C./min, and the rate of temperature decrease in the temperature area B is −350 ° C. / Min. The “temperature range A” is a temperature range from the start of solidification of the quaternary alloy solder used in the first soldering process until solidification completely, that is, a temperature range from 224 ° C. to 168 ° C. means. “Temperature range B” means a temperature range from the time when the quaternary alloy solder used in the first soldering step is completely solidified to a time when it returns to normal temperature, that is, a temperature range from 168 ° C. to normal temperature.
[0051]
In the second embodiment, the maximum temperature at the time of reflow in the second soldering step is set to 240 ° C., the cooling rate in the temperature area A is set to −860 ° C./min, and the cooling rate in the temperature area B is − It was set at 2 ° C / min. In the third embodiment, the maximum temperature at the time of reflow in the second soldering step is set to 240 ° C., the cooling rate in the temperature area A is set to −4 ° C./min, and the cooling rate in the temperature area B is −350 ° C. / Min. In the fourth embodiment, the maximum temperature during reflow in the second soldering step is set to 240 ° C., the rate of temperature decrease in the temperature area A is set to −4 ° C./min, and the rate of temperature decrease in the temperature area B is −2 ° C. / Min. That is, in each of the examples, the cooling rate was set to two stages.
[0052]
On the other hand, in the comparative example (conventional example), the maximum temperature at the time of reflow in the second soldering step was set to 240 ° C., and the temperature reduction rates in the temperature region A and the temperature region B were both set to −40 ° C./min.
[0053]
Then, after filling and curing the underfill material 62 for each of the examples and comparative examples, the occurrence rate of sink marks at the base end of the bump was investigated for 86 die pads 43, and the average value (%) was obtained. I asked. Here, a sink having a size exceeding half of the pad diameter is defined as “severe mode”, and a sink having a size of half or less of the pad diameter is defined as “write mode”. The results are shown in the table of FIG.
[0054]
Furthermore, for each of the examples and comparative examples, after 100 times of thermal shock, the crack occurrence rate at the base end of the bump was investigated for 86 die pads 43, and the average value (%) was obtained. Also here, a crack having a size larger than half the pad diameter was defined as “severe mode”, and a crack having a size smaller than half the pad diameter was defined as “light mode”. The results are also shown in the table of FIG.
[0055]
When the results of the above evaluation tests are combined, Example 2 in which the rate of temperature decrease in the temperature area A is set to be higher and the rate of temperature decrease in the temperature area B is set to be slower with respect to the occurrence rates of sink marks and cracks, It turned out to show the most favorable results.
[0056]
Therefore, according to the manufacturing method of the present embodiment, the following effects can be obtained.
[0057]
(1) In the manufacturing method of the present embodiment, the reflow temperature at the time of the second soldering step performed after the first soldering step is set to be equal to or higher than the temperature at which the alloy solder is almost completely melted (that is, 224 ° C. or higher). You have set. Therefore, unlike the conventional method in which only the low melting point alloy in the solder bump 43 is melted, the high melting point alloy in the solder bump 43 is also melted, and no unmelted portion is formed. Therefore, even if the second soldering step is performed after the first soldering step, the solder bumps 43 are completely melted at that time, so that segregation in the solder bumps 43 is eliminated and the composition becomes uniform. This makes it difficult for the unmelted portion to crawl up, thereby preventing sink marks from being generated. Therefore, the occurrence of cracks at the base end of the bump is reduced, and component connectivity can be improved. Therefore, the wiring board 11 (organic package) having excellent reliability can be obtained.
[0058]
(2) In the present embodiment, the reflow temperature (the maximum temperature during reflow) in the second soldering step is set to 240 ° C. Thus, deterioration of the substrate 12 and the resin insulating layers 13, 32, 51, and 52 due to high temperatures can be reliably prevented, and a decrease in reliability can be avoided. In addition, an increase in manufacturing cost and a decrease in productivity can be avoided.
[0059]
(3) In the second embodiment, in particular, at the time of cooling after reflow in the second soldering step, the temperature decreasing rate is set to two stages. Then, the cooling rate before the alloy solder solidifies is set to be relatively higher than the cooling rate after the alloy solder solidifies. For this reason, the occurrence of sink marks at the base end portion of the bump can be completely eliminated, and the rate of occurrence of cracks can be effectively reduced.
[0060]
The embodiments of the present invention can be arbitrarily changed without departing from the spirit of the invention. For example, the substrate heating step performed after the first soldering step is not limited to the second solder bump forming step including reflow, and may be another step.
[0061]
Next, in addition to the technical ideas described in the claims, technical ideas grasped by the above-described embodiments will be listed below.
[0062]
(1) The method for manufacturing a wiring board according to claim 4, wherein a temperature decreasing rate before the alloy solder is solidified is higher than -100 ° C / min.
[0063]
(2) The method for manufacturing a wiring board according to claim 4 or 5, wherein a temperature decreasing rate after the alloy solder is solidified is set to be lower than -10 ° C / min.
[0064]
(3) The method of manufacturing a wiring board according to any one of claims 1 to 6, wherein the alloy solder has a temperature gap between a liquidus line and a solidus line of 10 ° C or more.
[0065]
(4) The method according to any one of claims 1 to 7, wherein the alloy solder contains lead and bismuth.
[0066]
(5) The method according to any one of claims 1 to 7, wherein the alloy solder includes tin and bismuth.
[0067]
(6) The alloy solder is a quaternary alloy solder containing lead, which is the largest component in weight ratio, and tin, bismuth, and antimony, which are components smaller than the lead. 8. The method of manufacturing a wiring board according to any one of claims 1 to 7.
[0068]
(7) A semiconductor integrated circuit is formed on a die pad on a resin substrate by using a quaternary or higher alloy solder having no eutectic composition and having a temperature gap between a liquidus line and a solidus line of 20 ° C. or more. A first soldering step of mounting a chip, and a second soldering step of mounting a chip component on a pad of the resin substrate using a solder having a lower melting point than the alloy solder after the first soldering step. The reflow temperature at the time of the second soldering step is set to be equal to or higher than the temperature at which the alloy solder is substantially completely melted and equal to or lower than 240 ° C. The temperature decreasing rate before the alloy solder solidifies is set to -100 ° C / min or more and -1000 ° C / min or less, and the temperature decreasing rate after the alloy solder solidifies is -10 ° C / min or more to -0.1 ° C / min. Less than Method for manufacturing a wiring substrate, characterized in that it comprises a setting and.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating the entire wiring board of the present embodiment.
FIG. 2 is an enlarged sectional view of a main part for describing a procedure for manufacturing a wiring board.
FIG. 3 is an enlarged sectional view of a main part for describing a procedure for manufacturing a wiring board.
FIG. 4 is an enlarged sectional view of a main part for describing a procedure for manufacturing a wiring board.
FIG. 5 is an enlarged sectional view of a main part for describing a procedure for manufacturing a wiring board.
FIG. 6 is an enlarged sectional view of a main part for describing a procedure for manufacturing a wiring board.
FIG. 7 is a table showing the results of evaluation tests on Examples and Comparative Examples.
FIG. 8 is an enlarged sectional view of a solder bump for explaining a conventional problem.
FIG. 9 is an enlarged sectional view of a solder bump for explaining a conventional problem.
[Explanation of symbols]
11 Wiring board
12 ... Substrate
16. Semiconductor integrated circuit chips as electronic components
17. Chip capacitors as electronic components
