【０００１】
【発明の属する技術分野】
本発明はメモリモジュールを使用した情報処理装置に関し、リード時のデータ信号のセットアップ／ホールド時間を自動的に調整する技術に関する。
【０００２】
【従来の技術】
パーソナルコンピュータを代表として情報処理装置の多くは、ＣＰＵ１の他に、メインメモリ、ＲＯＭ、メモリコントローラ２など多数のデバイスで構成されている。ＣＰＵ１とデバイスとの間は、アドレス信号線、データ信号線、コントロール信号線などからなる共通信号伝送路（いわゆる「バス」）で連絡しており、ＣＰＵ１や各デバイスは信号線にロー／ハイ・レベルの組合せで構成される信号を交換することによって意思を伝達できるようになっている。そしてメインメモリには、大容量を低コストで製造できるＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）５が用いられるのが一般的である。また最近ではメモリの増設を許す構造になっているものが多い。ＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）３は増設メモリの代表例であり、長方形のプリント基板上に複数のメモリチップ５を並べて構成されるメモリカードである。ＤＩＭＭ３は基板上に設置されたＤＩＭＭ３のカード・エッジ端子を収容するためのスロットにより、必要に応じて挿脱できるようになっている。図１には、情報処理装置のメモリ周辺の構成要素を模式的に表している。ＣＰＵ１からＤＩＭＭ３へのアクセス要求は、システムバス７を介してメモリコントローラ２が処理するようになっている。メモリコントローラ２からＤＩＭＭ３には、メモリの基準クロックとなるメモリクロック（ＭＣＬＫ）バス９、メモリアドレスを特定するためのメモリアドレス（ＭＡ）バス１０と、各メモリ・チップの制御するためのメモリコントロールバス１１、データを授受するためのメモリデータバス１２が結ばれている。これらの信号線を総称してメモリバス８という。
【０００３】
またＳＰＤ（Ｓｅｒｉａｌ Ｐｒｅｓｅｎｃｅ Ｄｅｔｅｃｔ）コントローラ４は各ＤＩＭＭ３と接続して、各ＤＩＭＭ３がバッファ回路を持っているかどうかや、メモリ容量等の識別情報を、各ＤＩＭＭ３に設置されたＲＯＭ６からシリアルインタフェイス１３を介して読み出す回路である。最近では一般にＳＰＤコントローラ１３としてＩ２Ｃコントローラ、シリアルインタフェイス１３としてＩ２Ｃバス、各ＤＩＭＭ３に設置されたＲＯＭ６としてＥＥＰＲＯＭがよく使われている。
【０００４】
最近ではＣＰＵ１やメモリコントローラ２、ＳＰＤコントローラ４は１つの集積回路に集約されていることも多い。
【０００５】
そしてクロックジェネレータ１４からクロックバス９を介して、ＣＰＵ１、メモリコントローラ２とメモリチップ（ＳＤＲＡＭ）５にクロック信号が供給され、クロック信号に同期させてデータやアドレス、コマンド信号の送受信を行う。このときクロックの位相は各デバイス間でほぼ同相になるように調整される。
【０００６】
図２は従来のメモリコントローラにおける、データ入出力の同期式インターフェイス回路の一例を示す図である。
【０００７】
内部回路から供給される出力データ２４は、フリップフロップ回路２１のデータ入力端に入力し、ここでシステムクロック２２により取り込まれた後、入／出力セル群の一部であるデータ出力バッファ２６を介してデータとして外部に出力し、外部配線２７を介してメモリに供給される。メモリからの出力データは外部配線２７を介して、入／出力セル群の一部であるデータ入力バッファ２５を入力され、この入力バッファ２５の出力はフリップフロップ回路１９のデータ入力端に入力され、システムクロック２２により取り込まれた後、入力データ２３として内部回路に供給される。
【０００８】
しかし、ＤＩＭＭ３は必要に応じて増設して所望のメモリ容量とすることができ、信号に対する負荷はＤＩＭＭ３の実装数によって変わってくる。また、ＤＩＭＭ３には実装されている複数のメモリチップ３への信号を分配するためのバッファ回路を搭載するタイプのものと、バッファ回路を搭載しないタイプのものがある。バッファ回路を搭載するタイプでは信号の負荷はバッファ回路分の１つとなるが、バッファ回路を搭載しないタイプでは信号の負荷はＤＩＭＭ３に搭載されているメモリチップ５に信号が分配されている数となる。このため、ＤＩＭＭ３の種類によってメモリチップ５に供給される信号線の負荷が大きく変わってくる。
【０００９】
このため、ＤＩＭＭ３の構成や種類の違いにより、バンク数が変わるとデータ信号の負荷が変わり、データ信号の立ち上がりと立下り時間が変わる。そのため図２のメモリーコントローラにおけるデータ信号線の入力端に接続されたフリップフロップ１９において、図４のようにセットアップ時間１７とホールド時間１８が確保できなくなる問題があった。
【００１０】
【特許文献１】
特開平６−２５１１３６号公報
【００１１】
【発明が解決しようとする課題】
そこで本発明が解決しようとする課題は、メモリモジュールの構成や種類の違いによりデータ信号に対する負荷が変化する回路において、リード時のデータ信号のセットアップ時間とホールド時間の確保を行うこととする。
【００１２】
【課題を解決するための手段】
着脱可能なメモリモジュールを有する回路において、リード時のデータ信号のセットアップとホールド時間を調整する回路と、前記メモリモジュールを含めたデータ信号線の負荷を確認する手段とを備え、前記メモリモジュールを含めたデータ信号線の負荷に応じて自動的に最適なデータ信号のセットアップとホールド時間の設定を行う。
【００１３】
【発明の実施の形態】
次に本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の実施におけるメモリ周辺の構成要素のブロック図である。ＣＰＵからメイン・メモリへのアクセスの概要は上記従来例にて説明した内容と同様である。
次に図３〜５を用いて、データ信号の負荷に応じてセットアップ・ホールドの時間を調整する方法を説明する。
【００１４】
図３は、本発明のメモリコントローラにおける、データ入出力の同期式インターフェイス回路を示すブロック図である。システムクロック２２は、遅延時間がそれぞれ違う４つの遅延回路３１〜３４に入力され、４種類のクロック位相に調整される。そしてセレクタ３５により４種類のクロック信号から１つに選択を行いフリップフロップ１９に供給される。
【００１５】
図４のように従来ではデータ信号線の負荷が大きいためデータ信号の立ち上がりが遅くセットアップ時間を満足できない場合でも、本発明の構成により入力データの第一段のフリップフロップ１９のクロック位相の遅延量を増やすことで図６のようにセットアップ時間を満足することができます。つまりバンク数が大きいほど入力データの第一段のフリップフロップ１９のクロック位相を遅らせる、つまり大きな遅延時間をもった遅延器を通したクロックを選択することでセットアップ時間１８のマージンを稼ぐことができます。
【００１６】
例として
バンク数１の場合、位相遅延器（位相遅延時間０．５ｎｓ）を選択。
【００１７】
バンク数２の場合、位相遅延器（位相遅延時間１．０ｎｓ）を選択。
【００１８】
バンク数３〜４の場合、位相遅延器（位相遅延時間１．５ｎｓ）を選択。
【００１９】
バンク数５以上の場合、位相遅延器（位相遅延時間２．０ｎｓ）を選択。
【００２０】
というようにバンク数に応じて位相遅延器を選択することで各メモリ構成に応じたセットアップ・ホールド時間の設定を行うことが出来ます。
【００２１】
またセットアップ時間１８のマージンを稼ぐことはホールド時間１９とのトレードオフの関係にあるため注意が必要です。また、入力データの第一段のフリップフロップ１９のクロック位相を遅らせるとその後段のフリップフロップ２０のセットアップ時間１８のマージンがなくなる方向になるため注意が必要です。
【００２２】
実際にバンク数と入力データの第一段のフリップフロップ１９のクロック位相の調整の関係はデータ信号の波形測定とメモリ動作確認を統計的に求めておき、最適な遅延時間の配分を行う必要があります。
【００２３】
またセットアップ・ホールド時間を調整は、最初にＤＩＭＭ３を実装したときと、その後のＤＩＭＭ３の増減や交換によりＤＩＭＭ３を変更したときに実施する必要がある。
【００２４】
図６はセットアップ・ホールド時間の設定方法を説明したフローチャートである。
【００２５】
始めにシステムの立ち上がり時にセットアップ・ホールド時間の設定シーケンスを開始する（Ｓ１００）。
【００２６】
ＳＰＤコントローラ４により各ＤＩＭＭ３の識別情報を読み出す（Ｓ１０１）。
【００２７】
次に読み出した各ＤＩＭＭ３の識別情報からメモリコントローラに繋がっているＤＩＭＭ３の数、各ＤＩＭＭ３がバッファ回路を搭載するタイプか否か、また各ＤＩＭＭ３の物理的なバンク数を調べ、データバスの負荷を算出する（Ｓ１０２）。
【００２８】
バッファ回路を搭載するタイプであればＤＩＭＭ３の数だけ、バッファ回路を搭載しないタイプであれば各ＤＩＭＭのバンク数を合わせた数に負荷が増減する。そしてデータバスの負荷（バンク数）をもとに入力データの第一段のフリップフロップ１９の位相遅延器の選択を行う（Ｓ１０３）。
【００２９】
セットアップ・ホールド時間の設定終了（Ｓ１０４）後、システム起動動作を引き続き行う。
【００３０】
このようにシステム起動時にメモリ構成を毎回確認をするためメモリ構成の変更が行われてもそのメモリ構成に適したリード時におけるデータ信号のセットアップとホールド時間の設定を行うことができる。
【００３１】
【発明の効果】
以上詳記したように、本発明に係るセットアップとホールド時間調整方法により、ＤＩＭＭ３の構成や種類の違いに応じて自動的にリード時のデータ信号の最適なセットアップ時間１７とホールド時間１８の調整を行うことができるため、ユーザーに手間を掛けさせずにＤＩＭＭ３の構成や種類の違いに拘わらず一定の品質を提供できる。
【図面の簡単な説明】
【図１】本発明又は従来例の実施形態のブロック図である。
【図２】従来例のメモリコンローラのデータ入出力の同期式インターフェイス回路を示すブロック図である。
【図３】本発明のメモリコンローラのデータ入出力の同期式インターフェイス回路を示すブロック図である。
【図４】従来例のメモリコンローラのデータ入出力の同期式インターフェイス回路における入力データとクロックの関係を示すタイミングチャートである。
【図５】本発明のメモリコンローラのデータ入出力の同期式インターフェイス回路における入力データとクロックの関係を示すタイミングチャートである。
【図６】本発明の実施形態を示すフローチャートである。
【符号の説明】
１ ＣＰＵ
２ メモリコントローラ
３ ＤＩＭＭ
４ ＳＰＤコントローラ
５ メモリチップ
６ ＲＯＭ
７ システムバス
８ メモリバス
９ クロックバス
１０ メモリアドレスバス
１１ メモリコントロールバス
１２ メモリデータバス
１３ シリアルバス
１４ クロックジェネレータ
１７ セットアップ時間
１８ ホールド時間
１９ 入力データの第一段のフリップフロップ
２０ 入力データの第二段のフリップフロップ
２１ 出力データの最後段のフリップフロップ
２２ システムクロック
２３ 内部回路への入力データ
２４ 内部回路からの出力データ
２５ データ入力バッファ
２６ データ出力バッファ
２７ 外部配線
３１ 位相遅延器１
３２ 位相遅延器２
３３ 位相遅延器３
３４ 位相遅延器４
３５ セレクタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an information processing apparatus using a memory module, and to a technique for automatically adjusting a setup / hold time of a data signal at the time of reading.
[0002]
[Prior art]
Many information processing apparatuses, such as personal computers, are configured with a number of devices such as a main memory, a ROM, and a memory controller 2 in addition to the CPU 1. The CPU 1 and the devices are connected by a common signal transmission line (so-called "bus") including an address signal line, a data signal line, a control signal line, and the like. By exchanging signals composed of a combination of levels, communication can be made. As the main memory, an SDRAM (Synchronous Dynamic Random Access Memory) 5, which can produce a large capacity at low cost, is generally used. In recent years, many devices have a structure that allows for additional memory. A DIMM (Dual Inline Memory Module) 3 is a typical example of an additional memory, and is a memory card configured by arranging a plurality of memory chips 5 on a rectangular printed circuit board. The DIMM 3 can be inserted and removed as needed by a slot for receiving a card edge terminal of the DIMM 3 installed on the board. FIG. 1 schematically illustrates components around a memory of the information processing apparatus. An access request from the CPU 1 to the DIMM 3 is processed by the memory controller 2 via the system bus 7. A memory clock (MCLK) bus 9 serving as a reference clock of the memory, a memory address (MA) bus 10 for specifying a memory address, and a memory control bus for controlling each memory chip are provided from the memory controller 2 to the DIMM 3. 11. A memory data bus 12 for transmitting and receiving data is connected. These signal lines are collectively called a memory bus 8.
[0003]
An SPD (Serial Presence Detect) controller 4 is connected to each of the DIMMs 3 to determine whether each of the DIMMs 3 has a buffer circuit, identification information such as a memory capacity, etc. The circuit is read out via the In recent years, an I2C controller has generally been used as the SPD controller 13, an I2C bus has been used as the serial interface 13, and an EEPROM has been often used as the ROM 6 installed in each DIMM 3.
[0004]
Recently, the CPU 1, the memory controller 2, and the SPD controller 4 are often integrated into one integrated circuit.
[0005]
A clock signal is supplied from the clock generator 14 to the CPU 1, the memory controller 2, and the memory chip (SDRAM) 5 via the clock bus 9, and data, addresses, and command signals are transmitted and received in synchronization with the clock signal. At this time, the phase of the clock is adjusted so as to be substantially the same between the devices.
[0006]
FIG. 2 is a diagram showing an example of a synchronous interface circuit for data input / output in a conventional memory controller.
[0007]
The output data 24 supplied from the internal circuit is input to the data input terminal of the flip-flop circuit 21, where it is captured by the system clock 22, and then via the data output buffer 26 which is a part of the input / output cell group. The data is output to the outside as data and supplied to the memory via the external wiring 27. Output data from the memory is input to a data input buffer 25 which is a part of an input / output cell group via an external wiring 27, and an output of the input buffer 25 is input to a data input terminal of a flip-flop circuit 19, After being captured by the system clock 22, it is supplied to the internal circuit as input data 23.
[0008]
However, the DIMM 3 can be added as required to have a desired memory capacity, and the load on the signal varies depending on the number of DIMMs 3 mounted. The DIMM 3 includes a type in which a buffer circuit for distributing signals to a plurality of mounted memory chips 3 is mounted, and a type in which a buffer circuit is not mounted. In the type equipped with the buffer circuit, the signal load is one of the buffer circuits, but in the type not equipped with the buffer circuit, the signal load is the number of signals distributed to the memory chips 5 mounted on the DIMM 3. . For this reason, the load on the signal line supplied to the memory chip 5 greatly changes depending on the type of the DIMM 3.
[0009]
Therefore, depending on the configuration and type of the DIMM 3, if the number of banks changes, the load of the data signal changes, and the rise and fall times of the data signal change. Therefore, in the flip-flop 19 connected to the input end of the data signal line in the memory controller of FIG. 2, there is a problem that the setup time 17 and the hold time 18 cannot be secured as shown in FIG.
[0010]
[Patent Document 1]
JP-A-6-251136
[Problems to be solved by the invention]
The problem to be solved by the present invention is to secure a setup time and a hold time of a data signal at the time of reading in a circuit in which a load on a data signal changes due to a difference in configuration or type of a memory module.
[0012]
[Means for Solving the Problems]
A circuit having a detachable memory module, comprising: a circuit for adjusting a setup and a hold time of a data signal at the time of reading; and a means for confirming a load on a data signal line including the memory module. Automatically set up the optimal data signal and set the hold time according to the load on the data signal line.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram of components around a memory according to an embodiment of the present invention. The outline of the access from the CPU to the main memory is the same as that described in the above conventional example.
Next, a method of adjusting the setup and hold time according to the load of the data signal will be described with reference to FIGS.
[0014]
FIG. 3 is a block diagram showing a data input / output synchronous interface circuit in the memory controller of the present invention. The system clock 22 is input to four delay circuits 31 to 34 having different delay times, and adjusted to four types of clock phases. Then, one of the four types of clock signals is selected by the selector 35 and supplied to the flip-flop 19.
[0015]
Even if the load of the data signal line is large and the rise of the data signal is not long enough to satisfy the setup time as shown in FIG. 4, the delay of the clock phase of the first-stage flip-flop 19 of the input data can be achieved by the configuration of the present invention. The setup time can be satisfied as shown in Fig. 6 by increasing. In other words, as the number of banks increases, the clock phase of the first-stage flip-flop 19 of the input data is delayed, that is, by selecting a clock through a delay unit having a large delay time, a margin for the setup time 18 can be obtained.
[0016]
For example, when the number of banks is 1, a phase delay unit (phase delay time 0.5 ns) is selected.
[0017]
When the number of banks is 2, a phase delay unit (phase delay time: 1.0 ns) is selected.
[0018]
If the number of banks is 3 or 4, select a phase delay unit (1.5 ns phase delay time).
[0019]
When the number of banks is 5 or more, a phase delay unit (phase delay time 2.0 ns) is selected.
[0020]
By selecting a phase delay according to the number of banks, setup and hold time can be set according to each memory configuration.
[0021]
It should be noted that gaining the margin of the setup time 18 has a trade-off relationship with the hold time 19. It should also be noted that if the clock phase of the first-stage flip-flop 19 of the input data is delayed, the margin of the setup time 18 of the subsequent-stage flip-flop 20 will be reduced.
[0022]
Actually, the relationship between the number of banks and the clock phase adjustment of the first-stage flip-flop 19 of the input data needs to be obtained statistically by measuring the waveform of the data signal and confirming the memory operation, and to distribute the optimum delay time. There is.
[0023]
It is necessary to adjust the setup and hold time when the DIMM 3 is first mounted and when the DIMM 3 is changed by increasing or decreasing or replacing the DIMM 3 thereafter.
[0024]
FIG. 6 is a flowchart illustrating a method for setting the setup and hold time.
[0025]
First, a setup sequence of a setup / hold time is started when the system is started up (S100).
[0026]
The SPD controller 4 reads the identification information of each DIMM 3 (S101).
[0027]
Next, the number of DIMMs 3 connected to the memory controller, whether each DIMM 3 is of a type equipped with a buffer circuit, and the number of physical banks of each DIMM 3 are checked from the read identification information of each DIMM 3, and the load on the data bus is checked. It is calculated (S102).
[0028]
The load increases / decreases by the number of DIMMs 3 in the case of the type equipped with the buffer circuit, and increases or decreases by the number of banks of each DIMM in the type of the type without the buffer circuit. Then, based on the load (number of banks) of the data bus, the phase delay of the first-stage flip-flop 19 of the input data is selected (S103).
[0029]
After the setup / hold time setting is completed (S104), the system startup operation is continued.
[0030]
Thus, even if the memory configuration is changed to confirm the memory configuration every time the system is started, the setup of the data signal and the setting of the hold time at the time of reading suitable for the memory configuration can be performed.
[0031]
【The invention's effect】
As described above in detail, the setup and hold time adjustment method according to the present invention automatically adjusts the optimal setup time 17 and hold time 18 of the data signal at the time of reading according to the difference in the configuration and type of the DIMM 3. Since it can be performed, it is possible to provide a constant quality regardless of the configuration and the type of the DIMM 3 without the user having to take any trouble.
[Brief description of the drawings]
FIG. 1 is a block diagram of an embodiment of the present invention or a conventional example.
FIG. 2 is a block diagram showing a synchronous interface circuit for data input / output of a conventional memory controller.
FIG. 3 is a block diagram showing a synchronous interface circuit for data input / output of a memory controller according to the present invention.
FIG. 4 is a timing chart showing a relationship between input data and a clock in a data input / output synchronous interface circuit of a conventional memory controller.
FIG. 5 is a timing chart showing a relationship between input data and a clock in a data input / output synchronous interface circuit of the memory controller of the present invention.
FIG. 6 is a flowchart showing an embodiment of the present invention.
[Explanation of symbols]
1 CPU
2 Memory controller 3 DIMM
4 SPD controller 5 Memory chip 6 ROM
7 System bus 8 Memory bus 9 Clock bus 10 Memory address bus 11 Memory control bus 12 Memory data bus 13 Serial bus 14 Clock generator 17 Setup time 18 Hold time 19 First stage flip-flop 20 of input data 20 Second stage of input data 21 Last flip-flop of output data 22 System clock 23 Input data to internal circuit 24 Output data from internal circuit 25 Data input buffer 26 Data output buffer 27 External wiring 31 Phase delay 1
32 Phase delay 2
33 phase delay unit 3
34 phase delay unit 4
35 Selector
