JP3861650B2

JP3861650B2 - Interface circuit

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Publication number: JP3861650B2
Application number: JP2001313727A
Authority: JP
Inventors: 雅裕小畑
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2001-10-11
Filing date: 2001-10-11
Publication date: 2006-12-20
Anticipated expiration: 2021-10-11
Also published as: JP2003122625A

Description

【０００１】
【発明の属する技術分野】
本発明は、インターフェース回路に係り、特にアクセス対象に対して適正なデータアクセスを実行するためのインターフェース回路に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
シンクロナス・ダイナミック・ランダム・アクセス・メモリー(以降ＳＤＲＡＭと呼ぶ)に対してデータアクセスを実行する場合、ＳＤＲＡＭはアドレス及びコマンド等のＳＤＲＡＭ制御信号をインターフェース回路から受け取り、データの書き込み動作や読み出し動作を行っている。
【０００３】
前記アドレス、コマンド及びデータ信号は全てＳＤＲＡＭに入力されるクロック信号のクロックエッジ(立ち上がりエッジ)に同期して転送される。データ書き込み時に、アドレス及びコマンド信号と書き込みデータ信号をメモリーインターフェース回路からＳＤＲＡＭに確実に転送するためには、ＳＤＲＡＭ動作クロックの立ち上がりエッジに対してセットアップ時間と呼ばれる一定時間以上前に全ての信号が確定している必要がある。また、ＳＤＲＡＭ動作クロックの立ち上がりエッジに対してホールド時間と呼ばれる一定時間以上後まで全ての信号が状態を保持しておく必要がある。上述のセットアップ時間やホールド時間を満足しない場合、本来書き込むべきデータとは違ったデータがＳＤＲＡＭに書き込まれる恐れがある。
【０００４】
一方、データ読み出し時には、データ信号はＳＤＲＡＭ動作クロックの立ち上がりエッジからデータアクセス時間と呼ばれる一定時間後に、ＳＤＲＡＭから出力されてメモリーインターフェース回路に転送される。メモリーインターフェース内部では、このデータ信号をＤラッチ等の受信素子を使って取り込む。このＤラッチでのデータ取り込みの際についても、メモリーインターフェース内部動作クロックのエッジに対してセットアップ時間とホールド時間を満足しなければ、誤ったデータを取り込んでしまう恐れがある。
【０００５】
例えば、図１２に示すようなタイミングで、メモリーインターフェース内部動作クロック及びＳＤＲＡＭ動作クロックが動作し、アドレス／コマンド、書き込みデータ、及び読み込みデータの各信号にアクセスする場合で考えると、アドレス／コマンド信号及び書き込みデータ信号について、ＳＤＲＡＭ動作クロックの立ち上がりエッジＴ₀に対する、セットアップ時間Ｓｗ及びホールド時間Ｈｗが確保される必要がある。また、読み込みデータについて、メモリーインターフェース内部動作クロックの立ち上がりエッジＴ₁に対する、セットアップ時間Ｓ_R及びホールド時間Ｈ_Rが確保される必要がある。
【０００６】
ところが近年、半導体プロセス技術の向上に伴い、ＳＤＲＡＭの動作クロック周波数は上昇してきており、データアクセスを確実に実施するために必要なセットアップ時間、ホールド時間を確保することが困難になってきている。
【０００７】
特開平９−１８５４２７号公報に開示された技術では、データアクセスを確実に実施する目的で、図１３に示すように、メモリーインターフェース内部の動作クロックとＳＤＲＡＭ動作クロックとの位相関係を調整できるように構成している。この位相調整方式では、メモリーインターフェース内部動作クロックの位相と１８０°位相の異なるクロックを生成し、更にそのクロックを遅延時間の異なる複数の遅延回路を通すことで、メモリーインターフェース内部の動作クロックと位相の異なる複数のクロックを出力させ、そのうちのいづれか１つを選択したクロックをＳＤＲＡＭの動作クロックとして出力する事を特徴としている。
【０００８】
例えば図１４に示すタイミングチャートにおいて、読み込みデータのセットアップ時間が非常に短くなる場合でも、遅延回路による遅延時間を短く設定する事でＳＤＲＡＭ動作クロックの立ち上がり位置を前にシフトすることができ、その結果読み込みデータのセットアップ時間を大きく取る事ができ、ＳＤＲＡＭへのデータアクセスを確実に実施することが可能となる。
【０００９】
一方、システムによってはＳＤＲＡＭを増設したい場合があるが、ＳＤＲＡＭの増設には、デュアル・インライン・メモリー・モジュール(以降ＤＩＭＭと呼ぶ)を使用する場合が多い。ＤＩＭＭは複数個のＳＤＲＡＭデバイスを基板上に実装した構成となっており、マザーボード上に実装されているコネクタに接続する事で、容易にメモリーの増設が可能となっている。
【００１０】
メモリーインターフェース回路から出力されるクロック信号は、図１４に示すように、遅延回路による遅延時間に、出力バッファの遅延時間、配線の遅延時間が加えられてＳＤＲＡＭに到達する。この出力バッファの遅延時間+配線の遅延時間の値をまとめて、以下遅延時間と呼ぶ。
【００１１】
ＤＩＭＭにはメモリー容量やＤＩＭＭに実装されるデバイスの種類によりいくつかタイプがあるが、タイプの違いによりアドレス／コマンドのような制御端子やデータ端子等に接続されるデバイスの数が違っている。表1に、ＤＩＭＭの主な種類毎の各端子に接続されるデバイス数を示す。
【００１２】
【表１】

【００１３】
［表1］のＤＩＭＭＴｙｐｅの列について少し説明すると、６４ＭＢ（×８ｂｄｅｖ）と記載しているものは、ＤＩＭＭの容量が６４Ｍｂｙｔｅで、ＤＩＭＭに搭載されているＳＤＲＡＭは８ｂｉｔ構成のデバイスをを使用しているということを表している。
【００１４】
例えば、［表1］の網掛けがかかっていない行に当たる、１２８メガバイトのＤＩＭＭでは、ＤＩＭＭのコマンド（ＲＡＳ及びＣＡＳ及びＷＥ及びＣＳ）、クロック（Ｃｌｏｃｋ）、アドレス（ＢＡ及びＡｄｄｒｅｓｓ）端子にはそれぞれ８個のＳＤＲＡＭデバイスが接続され、データ（Ｄａｔａ）には1個のＳＤＲＡＭデバイスが接続されている。
【００１５】
このＤＩＭＭと比較して、６４ＭＢ（×１６ｂＤｅｖ）のＤＩＭＭでは、ＤＩＭＭのコマンド（ＲＡＳ及びＣＡＳ及びＷＥ及びＣＳ）、クロック（Ｃｌｏｃｋ）、アドレス（ＢＡ及びＡｄｄｒｅｓｓ）端子にはそれぞれ４個のデバイスが接続され、データ（Ｄａｔａ）には１個のデバイスが接続されており、前記の１２８メガバイトのＤＩＭＭと比較して、コマンド（ＲＡＳ及びＣＡＳ及びＷＥ及びＣＳ）、クロック（Ｃｌｏｃｋ）、アドレス（ＢＡ及びＡｄｄｒｅｓｓ）端子の負荷は半分になっていることが分かる。
【００１６】
一方、メモリーインターフェース回路から出力されるＳＤＲＡＭの制御信号やデータ信号の遅延時間は、デバイスの接続数に大きく依存することが知られている。
【００１７】
遅延時間は伝送線路シミュレーションにより遅延計算が可能である。図１５に、１２８ＭｂｙｔｅのＤＩＭＭを２枚実装した状態でのデバイスの接続数と遅延時間との関係を示す。
【００１８】
図１５によれば、例えば、データ（Ｄａｔａ）では、デバイスの接続数が２個、平均的な遅延時間＝２ｎｓｅｃ、動作環境条件(周囲温度や電圧)の変化により±１ｎｓｅｃ遅延時間のばらつく可能性があることが分かる。
【００１９】
また、アドレスでは、デバイスの接続数が１６個、平均的な遅延時間＝６．３ｎｓｅｃ程度となっており、動作環境条件(周囲温度や電圧)の変化により±２．５ｎｓｅｃ程度ばらつく可能性があることが分かる。
【００２０】
図１６に、ＤＩＭＭを２枚実装した状態で、遅延時間が最大になる場合を例にしたタイミングチャートを示す。図１５に示す遅延時間から、データの遅延時間を３ｎｓｅｃ、アドレス及びコマンドの遅延時間を９ｎｓｅｃ、クロックの遅延時間を５ｎｓｅｃとそれぞれ仮定している。また、アクセス時間を６ｎｓｅｃ、入力バッファの遅延時間を２ｎｓｅｃ、配線の遅延時間を１ｎｓｅｃとそれぞれ仮定している。
【００２１】
上記条件下では、図１６から明らかなように、ＳＤＲＡＭに入力するアドレス及びコマンドのＳＤＲＡＭ動作クロックに対するセットアップ時間は１ｎｓｅｃであり、１００ＭＨｚのＳＤＲＡＭの場合に必要なセットアップ時間は１．５ｎｓｅｃ以上必要であるため、スペックに適合しない結果になることがわかる。したがってこの状態では、ＳＤＲＡＭに対するアドレス情報やコマンドが正常に転送できない恐れがあり、ＳＤＲＡＭへのアクセスが確実に実施されない恐れが出てくる。
【００２２】
そこで、書き込みデータのホールド時間は３ｎｓｅｃあるため、クロックを１ｎｓｅｃ遅らせる事により、アドレスのセットアップ時間を２ｎｓｅｃに、書き込みデータのホールド時間を２ｎｓｅｃにすることが可能となる。これによりＳＤＲＡＭに対しアドレス及びコマンド及び書き込みデータのセットアップ時間、ホールド時間が確保できるようになりＳＤＲＡＭへの書き込みアクセスが確実に行なわれる。
【００２３】
次に、読み込み動作に着目すると、クロックをアドレスのセットアップ時間確保のために遅らせる前の、読み込みデータのセットアップ時間は１ｎｓｅｃになっている。しかし、クロックを１ｎｓｅｃ遅らせたことにより、相対的にＳＤＲＡＭからの読み込みデータの出力が１ｎｓｅｃ遅れる事となり、読み込みデータのセットアップ時間は０ｎｓｅｃになってしまい、このような状況下では、読み込みデータを正確に取り込む事ができなくなるという問題がある。
【００２４】
本発明は上記問題点を解決するために成されたものであり、アクセス対象に対して適正なデータアクセスを実行するためのインターフェース回路を提供することを目的とする。
【００２５】
上記問題点を解消するために、本発明のインターフェース回路は、アクセス対象の制御信号であるアドレス及びコマンド信号、チップセレクト信号を用いてアクセス対象に対してデータアクセスを実行するためのインターフェース回路であって、動作の基準となる基準クロックと同位相及び異なる位相の複数のクロックを生成し、生成したクロックの内のいずれか１つを選択してアクセス対象に供給する供給手段と、前記チップセレクト信号が有効な期間の少なくとも１クロック周期前から、前記チップセレクト信号が有効な期間を含む少なくとも２クロック周期期間、アドレス及びコマンド信号が有効になるように前記基準クロックに同期化して前記アクセス対象にアドレス及びコマンド信号を出力する第１の出力手段と、前記チップセレクト信号を前記基準クロックに同期化して前記アクセス対象に出力する第２の出力手段と、書き込みデータを前記基準クロックに同期化して前記アクセス対象に出力する第３の出力手段と、アクセス対象からのデータを各々異なる位相クロックのタイミングで取り込む複数のパスと、前記複数のパスの内のいずれか１つを選択し、選択したパスにより前記データを読み込む読み込み手段と、を含んで構成されている。
【００２６】
アクセス対象に対して確実にデータを転送するためには、アクセス対象の動作クロックのエッジに対してセットアップ時間及びホールド時間を満足する必要がある。また、アクセス対象からのデータを取り込む際に、確実にデータを取りこむためには、インターフェース内部動作の基準となる基準クロックのエッジに対してセットアップ時間及びホールド時間を満足する必要がある。しかしながら、各種の遅延時間を考慮すると、所定のアクセス対象の動作クロック及び基準クロックのエッジでデータを取り込んだのではセットアップ時間及びホールド時間のいづれか１方を満足できない場合が生じる。
【００２７】
そこで、本発明のインターフェース回路では、供給手段により動作の基準となる基準クロックと同位相及び異なる位相の複数のクロックを生成し、生成したクロックの内のいずれか１つを選択してアクセス対象の動作クロックとしてアクセス対象に供給する。また、アクセス対象に対して、チップセレクト信号が有効な期間の少なくとも１クロック周期前から、チップセレクト信号が有効な期間を含む少なくとも２クロック周期期間、アドレス及びコマンド信号が有効になるように、第１の出力手段でアドレス及びコマンド信号を、基準クロックに同期化して出力する。また、アクセス対象へ、第２の出力手段でチップセレクト信号を、第３の出力手段で書き込みデータを、それぞれ基準クロックに同期化して出力する。よって本発明では、位相の異なる複数のクロックの中から、アクセス対象に対してデータを転送する際にセットアップ時間及びホールド時間の双方を満たす位相のクロックを選択することができるので、確実にアクセス対象に対して制御信号及びデータを転送することができる。
【００２８】
また、複数のパスは、データアクセス対象からのデータを各々異なる位相クロックのタイミングで取り込む。複数のパスでデータは各々異なる位相クロックのタイミングで取り込まれるので、いずれかのパスで取り込まれたデータは基準クロックに対してセットアップ時間及びホールド時間の双方を満たすことができる。読取り手段で、複数のパスの中からセットアップ時間及びホールド時間の双方を満たすパスを選択し、選択したパスにより取り込まれたデータを読み込む。本発明によれば、アクセス対象からのデータを各々異なる位相クロックのタイミングで取り込む複数のパスの内のいずれか１つを選択し、選択したパスにより前記データを読み込むので、セットアップ時間及びホールド時間の双方を満たすパスを選択することが可能となり、確実にデータを取り込むことができる。
【００２９】
なお、本発明は請求項２に記載のように、前記複数のパスとして、アクセス対象が出力するデータを直接前記基準クロックで取り込むパス、及び、前記基準クロックと位相の異なるクロックでデータを取り込みその後前記基準クロックで該データを取り込むパスを含むことができる。
【００３０】
また、本発明は請求項３に記載のように、アクセス対象からのデータの変化点を検出すると共に、検出したデータの変化点情報を保持するデータ変化点保持手段を備えることもでき、これにより基準クロックに対する取り込みデータの遅延状態が検出できる。
【００３１】
さらに、本発明は請求項４に記載のように、検出されたデータの変化点情報に基づいて、アクセス対象からのデータの取り込みに用いるパス及びエッジを選択することができ、請求項５に記載のように、データの変化点情報の変化に応じて、選択するパス及びエッジを変更することもできる。
【００３２】
【発明の実施の形態】
以下、図面を参照して本発明に係るインターフェース回路および信号調整方法について説明する。
【００３３】
図１に、本発明で提案しているメモリーインターフェース回路を用いたシステム構成例を示す。このシステムでは、中央演算装置（以下「ＣＰＵ」という）１０はメモリー制御回路１２を介してＤＩＭＭ１４との間でデータ転送を行っている。メモリー制御回路１２は、制御部１６及びインターフェース回路１８を含んで構成されている。
【００３４】
インターフェース回路１８には、制御部１６から出力される位相選択信号、アドレス／コマンド信号、チップセレクト信号、書き込みデータ信号、データパス選択信号、及び検出有効期間信号がそれぞれ入力され、インターフェース回路１８は、位相検出信号、及び読み込みデータ信号を制御部１６に出力している。位相選択信号は、インターフェース回路１８内部で生成された異なる位相を有するクロックの中から適切な位相のクロックを選択するための信号である。また、データパス選択信号は、読取りデータが異なるタイミングで読取りデータを取り込むための複数のパスに分散して入力された際に、複数のパスの中から適切に読取りデータにアクセス可能なパスを選択するための信号である。また、検出有効期間信号は、制御部１６で生成される後述の読み込みデータ位相検出回路において信号を検出する有効期間を定める信号である。
【００３５】
制御部１６は、位相選択信号、データパス選択信号を生成するために必要な情報を設定するための設定手段を有し、さらに、インターフェース回路1８から出力された位相検出信号の状態を、ＣＰＵ１０が読み出し可能となるような読み出し手段を有している。
【００３６】
図２に本発明に係るインターフェース回路1８の構成例を示す。インターフェース回路１８は、1つまたは複数実装される可能性のあるＤＩＭＭ１４とデータ転送を行う回路である。このインターフェース回路1８は、インターフェース回路内部の動作の基準となるクロック（基準クロック）を生成するＰＬＬ回路２０、位相選択回路２２、ＤＩＭＭ１４へ出力する制御信号を基準クロックに同期化するためのＤラッチ２４Ａ、２４Ｂ、２４Ｃ、ＤＩＭＭ１４からの読み込みデータのデータパスを選択するためのデータパス選択回路２６、読み込みデータの変化点の位相を検出するための位相検出回路２８、インターフェース回路１８からの出力信号をドライブするためのバッファ３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、及び、ＤＩＭＭ１４からの出力信号を受信するための入力バッファ３２Ａ、３２Ｂを含んで構成されている。
【００３７】
ＰＬＬ回路２０は位相選択回路２２と接続されており、位相選択回路２２は出力バッファ３０Ａ及び位相検出回路２８と接続されている。ＰＬＬ回路２０は、アドレス／コマンド信号の入力信号線と接続されたＤラッチ２４Ａ、チップセレクト信号の入力線と接続されたＤラッチ２４Ｂ、書き込みデータ信号の信号線と接続されたＤラッチ２４Ｃ、及びデータパス選択回路２６と各々接続されている。Ｄラッチ２４Ａ、２４Ｂ、及びＢ２４Ｃは、出力バッファ３０Ｂ、３０Ｃ、及び３０Ｄと各々接続されている。ＤＩＭＭ１４からのフィードバッククロックが入力される入力バッファ３２Ａは、データパス選択回路２６と接続されており、ＤＩＭＭ１４からの読み込みデータが入力される入力バッファ３２Ｂは、データパス選択回路２６及び位相検出回路２８と接続されている。
【００３８】
位相選択回路２２、データパス選択回路２６、及び位相検出回路２８は制御部１６と接続されており、位相選択回路２２には位相選択信号が、データパス選択回路２６にはデータパス選択信号が、位相検出回路には位相選択信号が各々制御部１６から入力され、データパス選択回路２６からは読み込みデータ信号が、位相検出回路２８からは位相検出信号が制御部１６へ出力される。
【００３９】
ＰＬＬ回路２０は外部からクロック信号を入力し、インターフェース回路１８の動作の基準となるクロックの位相調整を実施し、調整後のクロックを基準クロックＳＩＧ１０として出力し、更に基準クロックと９０°位相の異なるクロック信号ＳＩＧ１１も同時に出力している。
【００４０】
位相選択回路２２の内部回路の構成を図３に示す。ＰＬＬ回路２０が出力する基準クロックと同相となる０°のクロック、及び基準クロックと９０°位相の異なるクロックが、各々インバータ回路４４及びインバータ回路４６に入力されており、０°のクロックからインバータ回路４４を通して１８０°のクロックが生成され、９０°のクロックからインバータ回路４６を通して２７０°のクロックが生成される。選択回路４８には、上記基準クロックと０°、９０°、１８０°、２７０°位相の異なる４本のクロック信号が入力され、制御部１６からの位相選択信号の状態によって、４本の入力クロックの内の何れか一つを選択して出力する。なお、基準クロックと０°、９０°、１８０°、２７０°位相の異なる４本のクロック信号は、位相検出回路２８にも出力されている。
【００４１】
データパス選択回路２６の内部構成を図４に示す。ＤＩＭＭ１４が出力するデータとしてのＤＡＴＡ＿ＩＮ信号は入力バッファ３２Ｂに入力される。ＤＡＴＡ＿ＩＮ信号は３つのパスに分岐され、第１のパスはＤＡＴＡ＿ＩＮ信号が信号線を経て直接Ｄラッチ４０Ａへ入力され（ＲＥＡＤＤａｔａ０）、Ｄラッチ４０Ａで基準クロックに同期されてＳＩＧ１としてデータパス選択部４２に出力される。第２のパスは、ＤＡＴＡ＿ＩＮ信号がフィードバッククロック信号の入力されるＤラッチ３４に入力され、フィードバッククロック信号と同期がとられてＤラッチ４０Ｂへ入力され（ＲＥＡＤ＿Ｄａｔａ１）、Ｄラッチ４０Ｂで基準クロックに同期されてＳＩＧ２としてデータパス選択部４２に出力される。第３のパスは、ＲＥＡＤ＿Ｄａｔａ１信号が、フィードバッククロック信号がインバータ回路３６で反転されて入力されるＤラッチ３８に入力され、フィードバッククロック信号の反転信号（ＣＬＫ１）と同期がとられてＤラッチ４０Ｃへ入力され（ＲＥＡＤ＿Ｄａｔａ２）、Ｄラッチ４０Ｃで基準クロックに同期されてＳＩＧ３としてデータパス選択部４２に出力される。データパス選択部４２では、制御部１６からのデータパス選択信号に基づいて、ＳＩＧ１〜ＳＩＧ３のいずれか１つを選択して、選択した信号を読み込みデータとして制御部１６へ出力する。
【００４２】
図５に位相検出回路２８の内部構成を示す。位相検出回路２８は、データ保持部５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ、Ｄラッチ５２Ａ、５２Ｂ、５２Ｃ、５２Ｄを備えている。データ保持部５０Ａ、５０Ｂ、５０Ｃ、及び５０Ｄには、前述のＲＥＡＤ＿Ｄａｔａ０信号、及び制御部１６からの検出有効期間信号が各々入力される。データ保持部５０Ａから出力される信号は、位相選択回路２２で生成された基準クロックと９０°位相の異なるクロック信号に同期されて位相検出信号１として制御部１６に出力される。データ保持部５０Ｂから出力される信号は、位相選択回路２２で生成された基準クロックと１８０°位相の異なるクロック信号に同期されて位相検出信号２として制御部１６に出力される。データ保持部５０Ｃから出力される信号は、位相選択回路２２で生成された基準クロックと２７０°位相の異なるクロック信号に同期されて位相検出信号３として制御部１６に出力される。データ保持部５０Ｄから出力される信号は、位相選択回路２２で生成された基準クロックと同相のクロック信号に同期されて位相検出信号４として制御部１６に出力される。
【００４３】
各Ｄラッチ５２では、検出有効期間信号が有効な状態の時に、基準クロックに同期した０°クロック、及び基準クロックとは位相が９０°、１８０°、２７０°異なるクロックでＲＥＡＤ＿Ｄａｔａ０を取り込んで位相検出信号１〜４をセットし、検出有効期間信号が無効な状態の時には位相検出信号１〜４を、データ保持部５０Ａ〜５０Ｄへフィードバックして、状態を保持するように構成されている。
【００４４】
なお、本実施の形態では、９０°単位で４タイプの位相クロックに同期した位相検出信号を４本出力したが、検出精度を上げる目的で、位相検出回路２８に入力するクロックを、例えば基準クロックと４５°、９０°、１３５°、１８０°、２２５°、２７０°、３１５°位相の異なる８タイプのクロックを生成し、このクロックを使用して位相検出信号を８本出力することもでき、さらに多くのクロックを生成し、生成されたクロックを使用して位相検出信号を出力することもできる。
【００４５】
次に、本実施の形態の作用について説明する。
【００４６】
ＤＩＭＭ１４の制御信号であるアドレス／コマンド（チップセレクト信号を除く）がＤラッチ２４Ａに入力されると、Ｄラッチ２４Ａではこれらの信号を基準クロックに同期化して出力バッファ３０Ｂを介してＤＩＭＭ１４に出力する。
【００４７】
ここで、図６に示すように、インターフェース回路１８では、アドレス／コマンド(チップセレクト信号を除く)信号を、チップセレクトが有効な期間の少なくとも1クロック周期前のクロック信号から有効(アクティブ)にして、チップセレクト信号がアクティブな期間を含む少なくとも２クロック周期期間を有効(アクティブ)な状態にする。そこで、Ｄラッチ２４Ａは、チップセレクト信号がアクティブになる期間を含む２クロック周期期間分、アドレス／コマンド(チップセレクト信号を除く)信号がアクティブ状態になるように、基準クロックに同期化して出力する。
【００４８】
Ｄラッチ２４Ｂは、ＤＩＭＭ１４の制御信号であるチップセレクト信号を基準クロックに同期化して出力する。インターフェース回路１８は、チップセレクト信号を1クロック周期期間のみ有効(アクティブ)な状態にする。このため、Ｄラッチ２４Ｂは、1クロック周期期間のみチップセレクト信号がアクティブ状態になるように基準クロックに同期化して出力する。
【００４９】
Ｄラッチ２４Ｃは、ＤＩＭＭ１４への書き込みデータ信号を基準クロックに同期化して出力する。
【００５０】
アドレス／コマンド信号、チップセレクト信号、及び書き込みデータ信号の各々が前述のように各Ｄラッチ２４から出力された場合、ＤＩＭＭ１４を２枚実装した状態で、遅延時間が最大になる場合の、基準クロック（インターフェース内部動作クロック）、位相選択回路２２から出力される位相選択回路出力クロック、ＳＤＲＡＭ動作クロック、フィードバッククロック、アドレス／コマンド信号、チップセレクト信号、書き込みデータ信号、及び読み込みデータ信号の関係は、図７のタイミングチャートに示すようになる。
【００５１】
なお、ここでは、インターフェース内部動作クロックの周波数を１００ＭＨｚ（周期１０ｎｓｅｃ）、書き込みデータ信号の遅延時間を３ｎｓｅｃ、アドレス／コマンド信号の遅延時間を９ｎｓｅｃ、出力バッファ３０Ａと配線の遅延時間による位相選択回路出力クロックからのＳＤＲＡＭ動作クロックの遅延時間を５ｎｓｅｃ、とそれぞれ仮定している。また、このケースでは、位相選択回路２２でＳＤＲＡＭ動作クロックの基準となる位相選択回路出力クロックとして基準クロックに対して９０°位相の異なるクロックを選択し、データパス選択回路２６でＲＥＡＤ＿Ｄａｔａ０を選択する。
【００５２】
さらに、チップセレクト信号の遅延時間を６ｎｓｅｃ、読み込みデータへのアクセス時間を６ｎｓｅｃ、入力バッファの遅延時間を２ｎｓｅｃ、読取り時の配線の遅延時間を１ｎｓｅｃとそれぞれ仮定している。
【００５３】
位相選択回路出力クロックは、インターフェース内部動作クロックから９０°遅延しており、ＳＤＲＡＭ動作クロックは、位相選択回路出力クロックから出力バッファの遅延時間と配線の遅延時間（５ｎｓｅｃ）分加算した時間だけ遅延している。また、フィードバッククロックは、ＳＤＲＡＭ動作クロックから入力バッファの遅延時間と配線の遅延時間（３ｎｓｅｃ）分加算した時間だけ遅延している。
【００５４】
書き込みデータ信号についてのセットアップ時間を考えると、アドレス／コマンド信号は、インターフェース内部動作クロックのＳ１周期を含んだ２周期前のＳ０周期の立ち上がりからアクティブになり、遅延時間の９ｎｓｅｃ後に確定する。チップセレクト信号は、インターフェース内部動作クロックのＳ１周期の立ち上がりから遅延時間の５ｎｓｅｃ後に確定する。書き込みデータ信号は、インターフェース内部動作クロックのＳ１周期の立ち上がりから遅延時間の５ｎｓｅｃ後に確定する。
【００５５】
上記より、書き込みデータ信号のセットアップ時間、すなわちチップセレクト信号の確定からＳＤＲＡＭ動作クロックの立ち上がりまでの時間は２．５ｎｓｅｃとなる。これにより、１００ＭＨｚのＳＤＲＡＭの一般的なセットアップ時間規定である１．５ｎｓｅｃ対して１ｎｓｅｃのマージンを取ることができる。
【００５６】
また、読み込みデータ信号についてのセットアップ時間を考えると、ＳＤＲＡＭ動作クロックの立ち上がりから、６ｎｓｅｃのアクセス時間の後に読み込みデータにアクセスされ、そのタイミングから入力バッファの遅延時間と配線の遅延時間とを加算した時間の後にＲＥＡＤ＿Ｄａｔａ０が確定する。また、ＲＥＡＤ＿Ｄａｔａ１は、その後のフィードバッククロックに同期した立ち上がり位置で確定し、ＲＥＡＤ＿Ｄａｔａ２は、そのタイミングから１８０°遅延して確定する。
【００５７】
上記より、読み込みデータ信号としてのＲＥＡＤ＿Ｄａｔａ０のセットアップ時間、すなわちＲＥＡＤ＿Ｄａｔａ０の確定からインターフェース内部動作クロックの周期Ｓ３の立ち上がりまでの時間は３．５ｎｓｅｃとなる。これにより、１００ＭＨｚのＳＤＲＡＭの一般的なセットアップ時間規定である１．５ｎｓｅｃ対して２ｎｓｅｃのマージンを取ることができる。
【００５８】
次に、ＤＩＭＭ１４を２枚実装した状態で、遅延時間が最小になる場合の、基準クロック（インターフェース内部動作クロック）、位相選択回路２２から出力される位相選択回路出力クロック、ＳＤＲＡＭ動作クロック、フィードバッククロック、アドレス／コマンド信号、チップセレクト信号、書き込みデータ信号、及び読み込みデータ信号の関係を、図８のタイミングチャートに示す。
【００５９】
なお、ここでも、インターフェース内部動作クロックの周波数を１００ＭＨｚ（周期１０ｎｓｅｃ）とし、書き込みデータ信号の遅延時間を１ｎｓｅｃ、アドレス／コマンド信号の遅延時間を４ｎｓｅｃ、出力バッファ３０Ａと配線の遅延時間による位相選択回路出力クロックからのＳＤＲＡＭ動作クロックの遅延時間を３ｎｓｅｃ、とそれぞれ仮定している。また、このケースでは、位相選択回路２２でＳＤＲＡＭ動作クロックの基準となる位相選択回路出力クロックとして基準クロックに対して９０°位相の異なるクロックを選択し、データパス選択回路２６でＲＥＡＤ＿Ｄａｔａ０を選択する。
【００６０】
さらに、チップセレクト信号の遅延時間を２ｎｓｅｃ、読み込みデータへのアクセス時間を６ｎｓｅｃ、入力バッファの遅延時間を２ｎｓｅｃ、読取り時の配線の遅延時間を１ｎｓｅｃとそれぞれ仮定している。
【００６１】
位相選択回路出力クロックは、インターフェース内部動作クロックから９０°遅延しており、ＳＤＲＡＭ動作クロックは、位相選択回路出力クロックから出力バッファの遅延時間と配線の遅延時間（３ｎｓｅｃ）分加算した時間だけ遅延している。また、フィードバッククロックは、ＳＤＲＡＭ動作クロックから入力バッファの遅延時間と配線の遅延時間（３ｎｓｅｃ）分加算した時間だけ遅延している。
【００６２】
書き込みデータ信号についてのセットアップ時間を考えると、アドレス／コマンド信号は、インターフェース内部動作クロックのＳ１周期を含んだ２周期前のＳ０周期の立ち上がりからアクティブになり、遅延時間の４ｎｓｅｃ後に確定する。チップセレクト信号は、インターフェース内部動作クロックのＳ１周期の立ち上がりから遅延時間の２ｎｓｅｃ後に確定する。書き込みデータ信号は、インターフェース内部動作クロックのＳ１周期の立ち上がりから遅延時間の１ｎｓｅｃ後に確定する。
【００６３】
上記より、書き込みデータ信号のセットアップ時間、すなわちチップセレクト信号の確定からＳＤＲＡＭ動作クロックの立ち上がりまでの時間は３．５ｎｓｅｃとなる。これにより、１００ＭＨｚのＳＤＲＡＭの一般的なセットアップ時間規定である１．５ｎｓｅｃ対して２ｎｓｅｃのマージンを取ることができる。
【００６４】
また、読み込みデータ信号についてのセットアップ時間を考えると、ＳＤＲＡＭ動作クロックの立ち上がりから、６ｎｓｅｃのアクセス時間の後に読み込みデータにアクセスされ、そのタイミングから入力バッファの遅延時間と配線の遅延時間とを加算した時間の後にＲＥＡＤ＿Ｄａｔａ０が確定する。また、ＲＥＡＤ＿Ｄａｔａ１は、その後のフィードバッククロックに同期した立ち上がり位置で確定し、ＲＥＡＤ＿Ｄａｔａ２は、そのタイミングから１８０°遅延して確定する。
【００６５】
上記より、読み込みデータ信号としてのＲＥＡＤ＿Ｄａｔａ０のセットアップ時間、すなわちＲＥＡＤ＿Ｄａｔａ０の確定からインターフェース内部動作クロックの周期Ｓ３の立ち上がりまでの時間は５．５ｎｓｅｃとなる。これにより、１００ＭＨｚのＳＤＲＡＭの一般的なセットアップ時間規定である１．５ｎｓｅｃ対して４ｎｓｅｃのマージンを取ることができる。
【００６６】
以上説明したように、ＳＤＲＡＭの動作周波数１００ＭＨｚの場合には、位相選択回路２２からのクロックとして９０°を選択し、データパスとしてＲＥＡＤ＿Ｄａｔａ０を選択することにより、環境条件が変動して、各遅延時間に変動が生じてもセットアップ時間、ホールド時間を満足することができ、インターフェース回路１８とＤＩＭＭ１４との間で確実にデータ転送することができるようになる。
【００６７】
次に、ＳＤＲＡＭの動作周波数が高くなり１３３ＭＨｚ（周期７．５ｎｓｅｃ）となった場合のタイミングチャートを図９に示す。遅延時間は、前述した図７に示したものと同じ値を使用している。
【００６８】
この場合の、書き込みデータ信号についてのセットアップ時間を考えると、アドレス／コマンド信号の遅延時間は、インターフェース内部動作クロックの１周期よりも長くなっている。したがってアドレス／コマンド信号は、インターフェース内部動作クロックのＳ２周期を含んだ３周期前のＳ０周期の立ち上がりからアクティブになり、遅延時間の９ｎｓｅｃ後に確定する。チップセレクト信号は、インターフェース内部動作クロックのＳ１周期の立ち上がりから遅延時間の５ｎｓｅｃ後に確定する。書き込みデータ信号は、インターフェース内部動作クロックのＳ１周期の立ち上がりから遅延時間の３ｎｓｅｃ後に確定する。
【００６９】
上記より、書き込みデータ信号のセットアップ時間、すなわちチップセレクト信号の確定からＳＤＲＡＭ動作クロックの立ち上がりまでの時間は１．９ｎｓｅｃとなる。したがって、１３３ＭＨｚのＳＤＲＡＭの一般的なセットアップ時間規定である１．５ｎｓｅｃを満足しているものの、マージンは０．４ｎｓｅｃであり厳しい値となっている。ここでのセットアップ時間を十分に確保するためには、位相選択回路２２でインターフェース内部動作クロックと１８０°位相の異なる位相選択回路出力クロックを選択すればよい。
【００７０】
一方、読み込みデータ信号についてのセットアップ時間を考えると、ＳＤＲＡＭ動作クロックの立ち上がりから、６ｎｓｅｃのアクセス時間の後に読み込みデータにアクセスされ、そのタイミングから入力バッファの遅延時間と配線の遅延時間とを加算した３ｎｓｅｃ後にＲＥＡＤ＿Ｄａｔａ０が確定する。したがって、読み込みデータＲＥＡＤ＿Ｄａｔａ０のはＳ３の立ち上がりエッジよりも遅れて確定することから、Ｓ３の立ち上がりエッジで直接読み込みデータＲＥＡＤ＿ＤＡＴＡ０を取り込む事はできない。そこでＳ４の立ち上がりエッジでＲＥＡＤ＿Ｄａｔａ０を取り込むことが考えられるが、Ｓ４の立ち上がりエッジでＲＥＡＤ＿Ｄａｔａ０を取り込むと、今度はホールド時間が短くなり、正確に読み込みデータを取り込めない恐れもある。
【００７１】
そこでこの場合、一旦ＲＥＡＤ＿Ｄａｔａ０をフィードバッククロック（ＦＢＣＬＫ＿ｉｎ）の立ち上がりエッジで取り込んだＲＥＡＤ＿Ｄａｔａ１、もしくはＲＥＡＤ＿Ｄａｔａ１をフィードバッククロックの立ち下がりエッジで取り込んだＲＥＡＤ＿Ｄａｔａ２を使ってインターフェース内部動作クロックの立ち上がりで取り込むことにより、セットアップ時間及びホールド時間を確保することができる。
【００７２】
以上説明したように、ＳＤＲＡＭの動作周波数１３３ＭＨｚの場合には、位相選択回路を９０°に選択し、データパスとしてＲＥＡＤ＿Ｄａｔａ１またはＲＥＡＤ＿Ｄａｔａ２を選択することにより、環境条件が変動して、各遅延時間に変動が生じてもセットアップ時間、ホールド時間を満足する事ができ、インターフェース回路１８とＤＩＭＭ１４との間で確実にデータ転送することができるようになる。
【００７３】
なお、制御部１６では、ソフトウェアによるレジスタ設定により、インターフェース内部動作クロックのＳ３の立ち上がりエッジで読み込みデータをと入り込むのか、それともＳ４の立ち上がりエッジで読み込みデータをと入り込むのかを選択できるように構成されていて、上述のように、遅延時間が大きくなりクロック周期を超えるような場合においても、メモリーインターフェース回路１８とＤＩＭＭ１４との間で確実にデータ転送することが可能となっている。
【００７４】
次に、位相検出回路２８の動作について説明する。
【００７５】
位相検出回路２８は、ＤＩＭＭ１４が出力するデータの変化点が基準クロックに対してどれだけ遅れているかを検出する目的で実装されている。
【００７６】
図１０に示すように、位相検出回路２８には、４種類の位相の異なるクロック信号が入力されており、それぞれ基準クロックに対して位相が０°、９０°、１８０°、２７０°となっている。例えば、基準クロックの周波数を１００ＭＨｚと仮定した場合、クロック周期は１０ｎｓｅｃとなり、９０°位相の異なるクロックは基準クロックに対して４分の１周期分である２．５ｎｓｅｃ遅れている。同様に１８０°位相の異なるクロックは５ｎｓｅｃ、２７０°位相の異なるクロックは７．５ｎｓｅｃ基準クロックに対して遅れている。
【００７７】
ＤＩＭＭ１４の出力データＲＥＡＤ＿Ｄａｔａ０が、ある環境条件下で実線で示すＲＥＡＤ＿Ｄａｔａ０−１のようにＰ点で変化した場合、位相検出信号１〜４に対応するＤラッチ５２Ａ、５２Ｂ、５２Ｃ、５２Ｄ、（図５参照）からの出力は１０００という値となっている。このとき、ＤＩＭＭ１４の出力データは基準クロックに対して９０°以上１８０°未満のポイントで変化している事が判別でき、結果として基準クロックの立ち上がりから２．５〜５ｎｓｅｃ遅れていることを検知することができる。
【００７８】
したがって、この環境条件下では、Ｓ３の立ち上がりエッジに対する読み込みデータＲＥＡＤ＿Ｄａｔａ０のセットアップ時間は５ｎｓｅｃ以上確保できるため、Ｓ３の立ち上がりエッジでデータを取り込む事が可能である。すなわち、読み込みデータパスをＲＥＡＤ＿Ｄａｔａ０に設定し、基準クロックで直接取り込む設定を選択することにより確実に読み込みデータを取り込むことが可能となる。
【００７９】
次に環境条件が変化して、ＲＥＡＤ＿Ｄａｔａ０が破線で示すＲＥＡＤ＿Ｄａｔａ０−２のように変化し、変化点であるＰ点がＰ’点へ移動した場合、位相検出信号１〜４に対応するＤラッチ５２Ａ、５２Ｂ、５２Ｃ、５２Ｄ、（図５参照）からの出力は１１１０という値となっている。このとき、ＤＩＭＭ１４の出力データは基準クロックに対して２７０°以上３６０°未満のポイントで変化している事が判別でき、結果として基準クロックの立ち上がりから７．５ｎｓｅｃ〜１０ｎｓｅｃ遅れていることを検出することができる。
【００８０】
したがって、この環境条件下では、Ｓ３の立ち上がりエッジに対する読み込みデータＲＥＡＤ＿Ｄａｔａ０−２のセットアップ時間は２．５〜０ｎｓｅｃとなってしまいセットアップ時間規定を満足できない可能性があり、Ｓ３の立ち上がりタイミングでＲＥＡＤ＿Ｄａｔａ０−２を取り込むと、制御部が誤ったデータとして取り込んでしまう恐れがある。
【００８１】
そこで、位相検出信号１〜４の状態が１１１０の条件下では、Ｓ３の立ち上がりエッジで取り込まず、次の周期であるＳ４の立ち上がりエッジを選択してデータを取り込む。
【００８２】
しかし、Ｓ４のクロックエッジを選択してデータ取り込みを行なった場合、ＲＥＡＤ＿Ｄａｔａ０−２の状態はＳ４の立ち上がりエッジまでは保持されないため、ＲＥＡＤ＿Ｄａｔａ０−２を確実に取りこむことはできない。そこで、読み込みデータパスとして、ＲＥＡＤ＿Ｄａｔａ１あるいは、ＲＥＡＤ＿Ｄａｔａ２を選択する。ＲＥＡＤ＿Ｄａｔａ１は、フィードバッククロックの立ち上がりエッジに同期しており、ＲＥＡＤ＿Ｄａｔａ２は、フィードバッククロックの立ち下がりエッジに同期している。したがって、ＲＥＡＤ＿Ｄａｔａ１またはＲＥＡＤ＿Ｄａｔａ２であれば、十分なセットアップ時間及びホールド時間を確保することができ、確実に読み込みデータを取りこむことができる。
【００８３】
以上より、位相検出信号の状態、すなわち検出された読み込みデータの位相によって基準クロックに対するデータの変化点を判別することができ、各々の状態によって、データ取り込みのクロックエッジ及びデータパスを表２に示すように選択する。
【００８４】
【表２】

【００８５】
なお、ＤＩＭＭ１４のデータバス上には、書き込みデータも転送されているが、位相検出回路２８は読み込みデータのみの位相を検出する必要があるため、読み込みデータが確実に変化する期間にのみ位相検出回路２８が動作するように、制御部１６から検知有効期間信号が位相検出回路２８に供給される。そして、位相検出回路２８は、この検知有効期間信号がアクティブになっている時のみ、読み込みデータの位相チェックを行い、インアクティブの期間は取り込んだデータを保持し続ける。
【００８６】
位相検出信号は、ソフトウェアで読み込みが可能なようにレジスタ構成にし、一定期間毎にメモリーのリードチェックを実施した直後、このレジスタを読み込むことによりデータの変化点をソフトウェアが検知可能なように構成することができる。
【００８７】
上記位相検出結果に基づいて、表２に示すようにクロックエッジ及びデータパスの選択を行なうことにより、環境条件の変化による読み込みデータの変化点の時間的移動が生じても、最適な条件で読み込みデータを確実に取り込むことができる。
【００８８】
また、本実施の形態では、ＤＩＭＭ１４からの読み込みデータを、フィードバッククロックを用いて、フィードバッククロックと同位相または逆位相で同期化した後に基準クロックで同期化することで読み込みデータを受信したが、図１１に示すように、位相選択信号から基準クロックと９０°、１８０°、２７０°位相の異なるクロックを生成し、各々のクロックで一旦ＲＥＡＤ＿Ｄａｔａ０を同期化した後に基準クロックで同期化することで、ＤＩＭＭ１４からの読み込みデータを受信することもできる。
【００８９】
すなわち、ＲＥＡＤ＿Ｄａｔａ０を確実に取り込めるタイミングのクロックであれば、フィードバッククロックや上記のクロック以外のクロックを用いて読み込みデータを同期化することにより、確実に読み込みデータを取り込むことが可能となる。
【００９０】
【発明の効果】
以上説明してきたとおり、本発明によれば、供給手段により動作の基準となる基準クロックと同位相及び異なる位相の複数のクロックを生成し、生成したクロックの内のいずれか１つを選択してアクセス対象にアクセス対象の動作クロックとして供給するので、位相の異なる複数のクロックの中から、アクセス対象に対して制御信号及びデータを転送する際にセットアップ時間及びホールド時間の双方を満たす位相のクロックを選択することができ、確実にアクセス対象に対してデータを転送することができる。
【００９１】
また、アクセス対象からのデータを各々異なる位相クロックのタイミングで取り込む複数のパスの内のいずれか１つを選択し、選択したパスにより前記データを読み込むので、セットアップ時間及びホールド時間の双方を満たすパスを選択することが可能となり、確実にデータを取り込むことができる。
【図面の簡単な説明】
【図１】本発明に係るインターフェース回路を使用したシステム構成の一例を示すブロック図である。
【図２】本発明に係るメモリーインターフェース回路のブロック図である。
【図３】位相選択回路の内部構成を示す概略図である。
【図４】データパス選択回路の内部構成を示す概略図である。
【図５】位相検出回路の内部構成を示す概略図である。
【図６】アドレス・コマンド・チップセレクト・書き込みデータの出力タイミングを示すタイミング図である。
【図７】本実施の形態における遅延時間を最大、基準クロック周波数１００ＭＨｚとした場合の、各クロック、アドレス・コマンド・チップセレクト・書き込みデータ・読み込みデータのタイミングチャート図である。
【図８】本実施の形態における遅延時間を最小、基準クロック周波数１００ＭＨｚとした場合の、各クロック、アドレス・コマンド・チップセレクト・書き込みデータ・読み込みデータのタイミングチャート図である。
【図９】本実施の形態における遅延時間を最大、基準クロック周波数１３３ＭＨｚとした場合の、各クロック、アドレス・コマンド・チップセレクト・書き込みデータ・読み込みデータのタイミングチャート図である。
【図１０】位相選択回路の動作を示すタイミングチャート図である。
【図１１】位相検出回路の他の構成を示す概略図である。
【図１２】ＳＤＲＡＭおよびメモリーインターフェース回路のセットアップ時間・ホールド時間を説明するためのタイミング図である。
【図１３】従来技術におけるメモリーインターフェース装置のブロック図である。
【図１４】従来技術におけるメモリーインターフェース内部の動作クロック、ＳＤＲＡＭの動作クロック、及び読み込みデータの位相関係を示すタイミング図である。
【図１５】デバイスの接続数の違いによる遅延時間を示した図である。
【図１６】ＤＩＭＭ２枚を実装した場合のタイミング図であり、アドレス・コマンド信号のセットアップ時間と読み込みデータのセットアップ時間がスペックに合わない場合を表している。
【符号の説明】
１０ＣＰＵ
１２メモリー制御回路
１４ＤＩＭＭ
１６制御部
１８インターフェース回路
２０ＰＬＬ回路
２２位相選択回路
２４Ａ〜２４ＣＤラッチ
２６データパス選択回路
２８位相検出回路
３０Ａ〜３０Ｄ出力バッファ
３２Ａ、３２Ｂ入力バッファ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an interface circuit, and more particularly to an interface circuit for executing proper data access to an access target.
[0002]
[Background Art and Problems to be Solved by the Invention]
When performing data access to a synchronous dynamic random access memory (hereinafter referred to as SDRAM), the SDRAM receives SDRAM control signals such as addresses and commands from the interface circuit, and performs data write and read operations. Is going.
[0003]
The address, command and data signals are all transferred in synchronization with the clock edge (rising edge) of the clock signal input to the SDRAM. In order to reliably transfer the address, command signal, and write data signal from the memory interface circuit to the SDRAM when writing data, all signals are determined before a certain time called setup time with respect to the rising edge of the SDRAM operation clock. Need to be. In addition, all signals need to be kept in the state until a certain time or longer after a rising time of the SDRAM operation clock called a hold time. If the above setup time and hold time are not satisfied, data different from the data that should be originally written may be written to the SDRAM.
[0004]
On the other hand, at the time of data reading, a data signal is output from the SDRAM and transferred to the memory interface circuit after a certain time called a data access time from the rising edge of the SDRAM operation clock. Inside the memory interface, the data signal is captured using a receiving element such as a D latch. When data is captured by the D latch, erroneous data may be captured if the setup time and hold time are not satisfied with respect to the edge of the internal clock of the memory interface.
[0005]
For example, when the memory interface internal operation clock and the SDRAM operation clock operate at the timing shown in FIG. 12 and the address / command, write data, and read data signals are accessed, the address / command signal and For the write data signal, the rising edge T of the SDRAM operation clock ₀ The setup time Sw and hold time Hw need to be secured. For the read data, the rising edge T of the internal operation clock of the memory interface ₁ , Setup time S _R And hold time H _R Need to be secured.
[0006]
However, in recent years, with the improvement of the semiconductor process technology, the operation clock frequency of the SDRAM has increased, and it has become difficult to ensure the setup time and hold time necessary for reliably performing data access.
[0007]
In the technique disclosed in Japanese Patent Laid-Open No. 9-185427, the phase relationship between the operation clock inside the memory interface and the SDRAM operation clock can be adjusted as shown in FIG. It is composed. In this phase adjustment method, a clock that is 180 ° out of phase with the internal operation clock of the memory interface is generated, and the clock is passed through a plurality of delay circuits with different delay times, so that A feature is that a plurality of different clocks are output, and a clock selected from any one of them is output as an operation clock of the SDRAM.
[0008]
For example, in the timing chart shown in FIG. 14, even when the setup time of the read data becomes very short, the rising position of the SDRAM operation clock can be shifted forward by setting the delay time by the delay circuit short. The setup time of the read data can be increased, and data access to the SDRAM can be surely performed.
[0009]
On the other hand, there are cases where it is desired to add SDRAM depending on the system, but in many cases, dual in-line memory modules (hereinafter referred to as DIMMs) are used for SDRAM addition. The DIMM has a configuration in which a plurality of SDRAM devices are mounted on a substrate, and a memory can be easily added by connecting to a connector mounted on a motherboard.
[0010]
As shown in FIG. 14, the clock signal output from the memory interface circuit reaches the SDRAM by adding the delay time of the output buffer and the delay time of the wiring to the delay time by the delay circuit. The output buffer delay time + wiring delay time values are collectively referred to as a delay time.
[0011]
There are several types of DIMMs depending on the memory capacity and the type of devices mounted on the DIMM, but the number of devices connected to control terminals, data terminals, etc., such as addresses / commands, differs depending on the type. Table 1 shows the number of devices connected to each terminal for each major type of DIMM.
[0012]
[Table 1]

[0013]
To explain a little about the DIMM Type column in [Table 1], what is described as 64 MB (× 8 b dev) is that the capacity of the DIMM is 64 Mbytes, and the SDRAM installed in the DIMM uses an 8-bit device. It means that you are doing.
[0014]
For example, in a 128-megabyte DIMM corresponding to a non-shaded line in [Table 1], a DIMM command (RAS and CAS and WE and CS), a clock (Clock), and an address (BA and Address) terminal are respectively Eight SDRAM devices are connected, and one SDRAM device is connected to data (Data).
[0015]
Compared to this DIMM, in the 64MB (× 16b Dev) DIMM, there are four devices in each of the DIMM command (RAS and CAS and WE and CS), clock (Clock) and address (BA and Address) terminals. One device is connected to the data (Data), and compared to the 128 megabyte DIMM, the command (RAS and CAS and WE and CS), clock (Clock), address (BA and It can be seen that the load at the (Address) terminal is halved.
[0016]
On the other hand, it is known that the delay time of SDRAM control signals and data signals output from the memory interface circuit largely depends on the number of devices connected.
[0017]
The delay time can be calculated by transmission line simulation. FIG. 15 shows the relationship between the number of connected devices and the delay time when two 128-Mbyte DIMMs are mounted.
[0018]
According to FIG. 15, for example, in the data (Data), the number of connected devices is 2, average delay time = 2 nsec, and ± 1 nsec delay time may vary due to changes in operating environment conditions (ambient temperature and voltage). I understand that there is.
[0019]
In addition, in the address, the number of connected devices is 16, and the average delay time is about 6.3 nsec, which may vary by about ± 2.5 nsec due to changes in operating environment conditions (ambient temperature and voltage). I understand that.
[0020]
FIG. 16 is a timing chart illustrating an example in which the delay time is maximized in a state where two DIMMs are mounted. From the delay times shown in FIG. 15, it is assumed that the data delay time is 3 nsec, the address and command delay times are 9 nsec, and the clock delay time is 5 nsec. Further, it is assumed that the access time is 6 nsec, the input buffer delay time is 2 nsec, and the wiring delay time is 1 nsec.
[0021]
Under the above conditions, as is apparent from FIG. 16, the setup time for the SDRAM operation clock of the address and command input to the SDRAM is 1 nsec, and the setup time required for a 100 MHz SDRAM is 1.5 nsec or more. Therefore, it can be seen that the result does not conform to the specifications. Therefore, in this state, there is a risk that address information and commands for the SDRAM cannot be transferred normally, and there is a risk that access to the SDRAM will not be performed reliably.
[0022]
Since the write data hold time is 3 nsec, the address setup time can be set to 2 nsec and the write data hold time can be set to 2 nsec by delaying the clock by 1 nsec. Thereby, the setup time and hold time of the address, command and write data can be secured for the SDRAM, and the write access to the SDRAM is surely performed.
[0023]
Next, paying attention to the read operation, the read data setup time is 1 nsec before the clock is delayed to secure the address setup time. However, by delaying the clock by 1 nsec, the output of read data from the SDRAM is relatively delayed by 1 nsec, and the setup time of the read data becomes 0 nsec. Under such circumstances, the read data is accurately There is a problem that it becomes impossible to capture.
[0024]
The present invention has been made to solve the above problems, and an object of the present invention is to provide an interface circuit for executing appropriate data access to an access target.
[0025]
In order to solve the above problems, the interface circuit of the present invention Road An interface circuit for executing data access to an access target using an address, command signal, and chip select signal that are control signals to be accessed, and having the same phase as that of the reference clock that is the reference of the operation and a different phase. Supply means for generating a plurality of clocks, selecting any one of the generated clocks to supply to the access target, and the chip select signal from at least one clock period before the period in which the chip select signal is valid First output means for outputting an address and a command signal to the access target in synchronization with the reference clock so that the address and the command signal become valid for at least two clock periods including a period during which the chip select is effective; and the chip select Synchronize the signal with the reference clock and output it to the access target Two output means, third output means for synchronizing write data with the reference clock and outputting the same to the access target, a plurality of paths for fetching data from the access target at different phase clock timings, and the plurality Reading means for selecting one of the paths and reading the data by the selected path.
[0026]
In order to reliably transfer data to the access target, it is necessary to satisfy the setup time and hold time with respect to the edge of the operation clock to be accessed. Further, in order to capture data reliably when capturing data from the access target, it is necessary to satisfy the setup time and hold time with respect to the edge of the reference clock which is the reference for the internal operation of the interface. However, in consideration of various delay times, there is a case where either one of the setup time and the hold time cannot be satisfied if the data is taken in at the edge of the operation clock and the reference clock to be accessed.
[0027]
Therefore, in the interface circuit of the present invention, the supply means generates a plurality of clocks having the same phase as the reference clock that is the reference of the operation and a different phase, and selects any one of the generated clocks to be accessed. It is supplied to the access target as an operation clock. Further, the address and command signals are enabled for the access target so that the address and command signal are valid for at least two clock cycles including the valid period of the chip select signal from at least one clock cycle before the valid period of the chip select signal. The output means 1 outputs the address and command signal in synchronization with the reference clock. In addition, a chip select signal is output to the access target by the second output means, and write data is output by the third output means in synchronization with the reference clock. Therefore, in the present invention, it is possible to select a clock having a phase that satisfies both the setup time and the hold time when transferring data to the access target from a plurality of clocks having different phases. Control signals and data can be transferred to
[0028]
The plurality of paths capture data from the data access target at different phase clock timings. Since the data is captured at a plurality of paths at different phase clock timings, the data captured at any of the paths can satisfy both the setup time and the hold time with respect to the reference clock. The reading means selects a path satisfying both the setup time and the hold time from a plurality of paths, and reads data captured by the selected path. According to the present invention, since any one of a plurality of paths for fetching data from the access target at different phase clock timings is selected and the data is read by the selected path, the setup time and hold time are It is possible to select a path satisfying both, and data can be reliably fetched.
[0029]
According to the present invention, as described in claim 2, as the plurality of paths, a path for directly capturing data output from an access target by the reference clock, and a data having a phase different from the reference clock are captured thereafter. A path for taking in the data with the reference clock may be included.
[0030]
In addition, as described in claim 3, the present invention can also include a data change point holding unit that detects a change point of data from the access target and holds change point information of the detected data. The delay state of the fetched data with respect to the reference clock can be detected.
[0031]
Furthermore, as described in claim 4, the present invention can select a path and an edge to be used for fetching data from an access target based on detected change point information of data. As described above, the path and edge to be selected can be changed according to the change in the data change point information.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an interface circuit and a signal adjustment method according to the present invention will be described with reference to the drawings.
[0033]
FIG. 1 shows a system configuration example using a memory interface circuit proposed in the present invention. In this system, a central processing unit (hereinafter referred to as “CPU”) 10 performs data transfer with a DIMM 14 via a memory control circuit 12. The memory control circuit 12 includes a control unit 16 and an interface circuit 18.
[0034]
The interface circuit 18 is supplied with a phase selection signal, an address / command signal, a chip selection signal, a write data signal, a data path selection signal, and a detection valid period signal output from the control unit 16, respectively. The phase detection signal and the read data signal are output to the control unit 16. The phase selection signal is a signal for selecting a clock having an appropriate phase from clocks having different phases generated in the interface circuit 18. In addition, the data path selection signal selects the path that can properly access the read data from the multiple paths when the read data is distributed and input to multiple paths for fetching the read data at different timings. It is a signal to do. The detection effective period signal is a signal that determines an effective period for detecting a signal in a read data phase detection circuit (described later) generated by the control unit 16.
[0035]
The control unit 16 includes setting means for setting information necessary for generating the phase selection signal and the data path selection signal, and the CPU 10 indicates the state of the phase detection signal output from the interface circuit 18. It has a reading means that enables reading.
[0036]
FIG. 2 shows a configuration example of the interface circuit 18 according to the present invention. The interface circuit 18 is a circuit that performs data transfer with one or more DIMMs 14 that may be mounted. The interface circuit 18 is a D latch 24A for synchronizing a control signal to be output to the PLL circuit 20, the phase selection circuit 22, and the DIMM 14 that generates a clock (reference clock) that is a reference for the operation in the interface circuit with the reference clock. 24B, 24C, a data path selection circuit 26 for selecting a data path of read data from the DIMM 14, a phase detection circuit 28 for detecting a phase of a change point of the read data, and an output signal from the interface circuit 18 are driven. And buffers 30A, 30B, 30C, 30D for receiving and

input buffers

32A, 32B for receiving output signals from the DIMM 14.
[0037]
The PLL circuit 20 is connected to the phase selection circuit 22, and the phase selection circuit 22 is connected to the output buffer 30 </ b> A and the phase detection circuit 28. The PLL circuit 20 includes a D latch 24A connected to the address / command signal input signal line, a D latch 24B connected to the chip select signal input line, a D latch 24C connected to the write data signal signal line, and Each is connected to a data path selection circuit 26. The D latches 24A, 24B, and B24C are connected to the output buffers 30B, 30C, and 30D, respectively. The input buffer 32A to which the feedback clock from the DIMM 14 is input is connected to the data path selection circuit 26, and the input buffer 32B to which the read data from the DIMM 14 is input includes the data path selection circuit 26 and the phase detection circuit 28. It is connected.
[0038]
The phase selection circuit 22, the data path selection circuit 26, and the phase detection circuit 28 are connected to the control unit 16. The phase selection circuit 22 has a phase selection signal, the data path selection circuit 26 has a data path selection signal, A phase selection signal is input from the control unit 16 to the phase detection circuit, a read data signal is output from the data path selection circuit 26, and a phase detection signal is output from the phase detection circuit 28 to the control unit 16.
[0039]
The PLL circuit 20 receives a clock signal from the outside, adjusts the phase of the clock that is a reference for the operation of the interface circuit 18, outputs the adjusted clock as the reference clock SIG10, and is 90 ° out of phase with the reference clock. The clock signal SIG11 is also output at the same time.
[0040]
The configuration of the internal circuit of the phase selection circuit 22 is shown in FIG. A 0 ° clock having the same phase as the reference clock output from the PLL circuit 20 and a clock having a phase different from the reference clock by 90 ° are input to the inverter circuit 44 and the inverter circuit 46, respectively. A 180 ° clock is generated through 44, and a 270 ° clock is generated from the 90 ° clock through the inverter circuit 46. The selection circuit 48 receives four clock signals having a phase difference of 0 °, 90 °, 180 °, and 270 ° with respect to the reference clock. Depending on the state of the phase selection signal from the control unit 16, four input clocks are input. Select any one of and output. Four clock signals having phases different from the reference clock by 0 °, 90 °, 180 °, and 270 ° are also output to the phase detection circuit 28.
[0041]
The internal configuration of the data path selection circuit 26 is shown in FIG. The DATA_IN signal as data output from the DIMM 14 is input to the input buffer 32B. The DATA_IN signal is branched into three paths. In the first path, the DATA_IN signal is directly input to the D latch 40A via the signal line (READ Data0), and is synchronized with the reference clock by the D latch 40A to be the data path selection unit as SIG1. 42 is output. In the second path, the DATA_IN signal is input to the D latch 34 to which the feedback clock signal is input, synchronized with the feedback clock signal and input to the D latch 40B (READ_Data1), and synchronized to the reference clock by the D latch 40B. And output to the data path selection unit 42 as SIG2. In the third path, the READ_Data1 signal is input to the D latch 38 to which the feedback clock signal is inverted by the inverter circuit 36 and input to the D latch 40C in synchronization with the inverted signal (CLK1) of the feedback clock signal. The signal is input (READ_Data2) and is output to the data path selection unit 42 as SIG3 in synchronization with the reference clock by the D latch 40C. The data path selection unit 42 selects any one of SIG1 to SIG3 based on the data path selection signal from the control unit 16, and outputs the selected signal to the control unit 16 as read data.
[0042]
FIG. 5 shows the internal configuration of the phase detection circuit 28. The phase detection circuit 28 includes

data holding units

50A, 50B, 50C, and 50D and D latches 52A, 52B, 52C, and 52D. The above-described READ_Data0 signal and the detection valid period signal from the control unit 16 are input to the

data holding units

50A, 50B, 50C, and 50D, respectively. The signal output from the data holding unit 50A is output to the control unit 16 as the phase detection signal 1 in synchronization with the reference clock generated by the phase selection circuit 22 and a clock signal having a phase difference of 90 °. The signal output from the data holding unit 50B is output to the control unit 16 as a phase detection signal 2 in synchronization with a clock signal having a phase different from the reference clock generated by the phase selection circuit 22 by 180 °. The signal output from the data holding unit 50C is output to the control unit 16 as the phase detection signal 3 in synchronization with the reference clock generated by the phase selection circuit 22 and a clock signal having a phase difference of 270 °. The signal output from the data holding unit 50D is output to the control unit 16 as the phase detection signal 4 in synchronization with the clock signal in phase with the reference clock generated by the phase selection circuit 22.
[0043]
In each D latch 52, when the detection valid period signal is in a valid state, the phase detection is performed by acquiring READ_Data0 with a 0 ° clock synchronized with the reference clock and a clock whose phase is 90 °, 180 °, 270 ° different from the reference clock. The signals 1 to 4 are set, and when the detection valid period signal is in an invalid state, the phase detection signals 1 to 4 are fed back to the data holding units 50A to 50D to hold the state.
[0044]
In the present embodiment, four phase detection signals synchronized with four types of phase clocks in units of 90 ° are output. However, for the purpose of improving detection accuracy, a clock input to the phase detection circuit 28 is, for example, a reference clock. And 8 types of clocks with different phases of 45 °, 90 °, 135 °, 180 °, 225 °, 270 °, 315 ° and 8 phase detection signals can be output using this clock, It is also possible to generate more clocks and use the generated clocks to output a phase detection signal.
[0045]
Next, the operation of the present embodiment will be described.
[0046]
When an address / command (excluding the chip select signal), which is a control signal of the DIMM 14, is input to the D latch 24A, the D latch 24A synchronizes these signals with the reference clock and outputs them to the DIMM 14 via the output buffer 30B. .
[0047]
Here, as shown in FIG. 6, in the interface circuit 18, the address / command (excluding the chip select signal) signal is made valid (active) from the clock signal at least one clock cycle before the period in which the chip select is valid. Then, at least two clock cycle periods including a period in which the chip select signal is active are made valid (active). Therefore, the D latch 24A outputs in synchronization with the reference clock so that the address / command (excluding the chip select signal) signal is in an active state for a period of two clock cycles including a period in which the chip select signal is active. .
[0048]
The D latch 24B outputs a chip select signal, which is a control signal of the DIMM 14, in synchronization with the reference clock. The interface circuit 18 makes the chip select signal valid (active) only for one clock cycle period. For this reason, the D latch 24B outputs in synchronization with the reference clock so that the chip select signal is in an active state only for one clock cycle period.
[0049]
The D latch 24C outputs a write data signal to the DIMM 14 in synchronization with the reference clock.
[0050]
When each of the address / command signal, chip select signal, and write data signal is output from each D latch 24 as described above, the reference clock when the delay time is maximum with two DIMMs 14 mounted. (Interface internal operation clock), phase selection circuit output clock output from the phase selection circuit 22, SDRAM operation clock, feedback clock, address / command signal, chip select signal, write data signal, and read data signal 7 as shown in the timing chart.
[0051]
Here, the frequency of the interface internal operation clock is 100 MHz (period 10 nsec), the delay time of the write data signal is 3 nsec, the delay time of the address / command signal is 9 nsec, and the output of the phase selection circuit based on the delay time of the output buffer 30A and the wiring It is assumed that the delay time of the SDRAM operation clock from the clock is 5 nsec. In this case, the phase selection circuit 22 selects a clock having a phase difference of 90 ° with respect to the reference clock as the phase selection circuit output clock serving as a reference for the SDRAM operation clock, and the data path selection circuit 26 selects READ_Data0.
[0052]
Further, it is assumed that the delay time of the chip select signal is 6 nsec, the access time to the read data is 6 nsec, the delay time of the input buffer is 2 nsec, and the delay time of the wiring at the time of reading is 1 nsec.
[0053]
The phase selection circuit output clock is delayed by 90 ° from the interface internal operation clock, and the SDRAM operation clock is delayed by the sum of the output buffer delay time and the wiring delay time (5 nsec) from the phase selection circuit output clock. ing. The feedback clock is delayed by a time obtained by adding the delay time of the input buffer and the delay time of the wiring (3 nsec) from the SDRAM operation clock.
[0054]
Considering the setup time for the write data signal, the address / command signal becomes active from the rising edge of the S0 cycle two cycles before the S1 cycle of the interface internal operation clock, and is determined after 9 nsec of the delay time. The chip select signal is determined 5 nsec after the delay time from the rise of the S1 cycle of the interface internal operation clock. The write data signal is determined after 5 nsec of the delay time from the rise of the S1 cycle of the interface internal operation clock.
[0055]
From the above, the setup time of the write data signal, that is, the time from the confirmation of the chip select signal to the rise of the SDRAM operation clock is 2.5 nsec. As a result, a margin of 1 nsec can be taken against 1.5 nsec, which is a general setup time rule for a 100 MHz SDRAM.
[0056]
Considering the setup time for the read data signal, the read data is accessed after the access time of 6 nsec from the rise of the SDRAM operation clock, and the input buffer delay time and wiring delay time are added from that timing. After this, READ_Data0 is determined. Further, READ_Data1 is determined at a rising position synchronized with the subsequent feedback clock, and READ_Data2 is determined with a 180 ° delay from that timing.
[0057]
From the above, the setup time of READ_Data0 as a read data signal, that is, the time from the determination of READ_Data0 to the rise of the cycle S3 of the interface internal operation clock is 3.5 nsec. As a result, a margin of 2 nsec can be taken against 1.5 nsec, which is a general setup time rule for a 100 MHz SDRAM.
[0058]
Next, when the delay time is minimized with two DIMMs 14 mounted, the reference clock (interface internal operation clock), the phase selection circuit output clock output from the phase selection circuit 22, the SDRAM operation clock, the feedback clock The relationship among the address / command signal, chip select signal, write data signal, and read data signal is shown in the timing chart of FIG.
[0059]
Also here, the frequency of the interface internal operation clock is 100 MHz (period 10 nsec), the delay time of the write data signal is 1 nsec, the delay time of the address / command signal is 4 nsec, and the phase selection circuit based on the delay time of the output buffer 30A and the wiring The delay time of the SDRAM operation clock from the output clock is assumed to be 3 nsec. In this case, the phase selection circuit 22 selects a clock having a phase difference of 90 ° with respect to the reference clock as the phase selection circuit output clock serving as a reference for the SDRAM operation clock, and the data path selection circuit 26 selects READ_Data0.
[0060]
Further, it is assumed that the delay time of the chip select signal is 2 nsec, the access time to the read data is 6 nsec, the delay time of the input buffer is 2 nsec, and the delay time of the wiring at the time of reading is 1 nsec.
[0061]
The phase selection circuit output clock is delayed by 90 ° from the interface internal operation clock, and the SDRAM operation clock is delayed by the time obtained by adding the delay time of the output buffer and the delay time of the wiring (3 nsec) from the phase selection circuit output clock. ing. The feedback clock is delayed by a time obtained by adding the delay time of the input buffer and the delay time of the wiring (3 nsec) from the SDRAM operation clock.
[0062]
Considering the setup time for the write data signal, the address / command signal becomes active from the rising edge of the S0 cycle two cycles before the S1 cycle of the interface internal operation clock, and is determined after 4 nsec of the delay time. The chip select signal is determined 2 nsec after the delay time from the rising edge of the S1 cycle of the interface internal operation clock. The write data signal is determined 1 nsec after the delay time from the rise of the S1 cycle of the interface internal operation clock.
[0063]
From the above, the setup time of the write data signal, that is, the time from the confirmation of the chip select signal to the rise of the SDRAM operation clock is 3.5 nsec. As a result, a margin of 2 nsec can be taken against 1.5 nsec, which is a general setup time rule for a 100 MHz SDRAM.
[0064]
Considering the setup time for the read data signal, the read data is accessed after the access time of 6 nsec from the rise of the SDRAM operation clock, and the input buffer delay time and wiring delay time are added from that timing. After this, READ_Data0 is determined. Further, READ_Data1 is determined at a rising position synchronized with the subsequent feedback clock, and READ_Data2 is determined with a 180 ° delay from that timing.
[0065]
From the above, the setup time of READ_Data0 as a read data signal, that is, the time from the determination of READ_Data0 to the rise of the cycle S3 of the interface internal operation clock is 5.5 nsec. As a result, a margin of 4 nsec can be taken against 1.5 nsec, which is a general setup time rule for a 100 MHz SDRAM.
[0066]
As described above, when the operating frequency of the SDRAM is 100 MHz, by selecting 90 ° as the clock from the phase selection circuit 22 and selecting READ_Data0 as the data path, environmental conditions fluctuate and each delay time is changed. Even if the fluctuation occurs, the setup time and hold time can be satisfied, and the data can be reliably transferred between the interface circuit 18 and the DIMM 14.
[0067]
Next, FIG. 9 shows a timing chart when the operating frequency of the SDRAM is increased to 133 MHz (period 7.5 nsec). The delay time uses the same value as that shown in FIG.
[0068]
Considering the setup time for the write data signal in this case, the delay time of the address / command signal is longer than one cycle of the interface internal operation clock. Therefore, the address / command signal becomes active from the rising edge of the S0 cycle three cycles before the S2 cycle of the interface internal operation clock, and is determined after 9 nsec of the delay time. The chip select signal is determined 5 nsec after the delay time from the rise of the S1 cycle of the interface internal operation clock. The write data signal is determined 3 nsec after the delay time from the rising edge of the S1 cycle of the interface internal operation clock.
[0069]
From the above, the setup time of the write data signal, that is, the time from the confirmation of the chip select signal to the rise of the SDRAM operation clock is 1.9 nsec. Therefore, although the general setup time regulation of 133 MHz SDRAM, which is 1.5 nsec, is satisfied, the margin is 0.4 nsec, which is a severe value. In order to ensure a sufficient setup time, the phase selection circuit 22 may select a phase selection circuit output clock having a phase difference of 180 ° from the interface internal operation clock.
[0070]
On the other hand, when considering the setup time for the read data signal, the read data is accessed after the access time of 6 nsec from the rise of the SDRAM operation clock, and the input buffer delay time and the wiring delay time are added from that timing to 3 nsec. Later, READ_Data0 is determined. Accordingly, since the read data READ_Data0 is determined later than the rising edge of S3, the read data READ_DATA0 cannot be directly taken in at the rising edge of S3. Therefore, it is conceivable that READ_Data0 is captured at the rising edge of S4. However, if READ_Data0 is captured at the rising edge of S4, the hold time is shortened, and there is a possibility that the read data cannot be captured accurately.
[0071]
Therefore, in this case, once the READ_Data0 is captured at the rising edge of the feedback clock (FBCLK_in), READ_Data1 or READ_Data1 is captured at the rising edge of the feedback clock using the READ_Data2 captured at the rising edge of the feedback clock. Hold time can be secured.
[0072]
As described above, when the operating frequency of the SDRAM is 133 MHz, the environmental condition fluctuates and the delay time fluctuates by selecting the phase selection circuit at 90 ° and selecting READ_Data1 or READ_Data2 as the data path. Even if this occurs, the setup time and hold time can be satisfied, and the data can be reliably transferred between the interface circuit 18 and the DIMM 14.
[0073]
Note that the control unit 16 is configured to be able to select whether to read data at the rising edge of S3 of the interface internal operation clock or whether to read the data at the rising edge of S4 by register setting by software. As described above, even when the delay time increases and exceeds the clock cycle, it is possible to reliably transfer data between the memory interface circuit 18 and the DIMM 14.
[0074]
Next, the operation of the phase detection circuit 28 will be described.
[0075]
The phase detection circuit 28 is mounted for the purpose of detecting how much the data change point output from the DIMM 14 is delayed with respect to the reference clock.
[0076]
As shown in FIG. 10, four types of clock signals with different phases are input to the phase detection circuit 28, and the phases are 0 °, 90 °, 180 °, and 270 ° with respect to the reference clock, respectively. Yes. For example, assuming that the frequency of the reference clock is 100 MHz, the clock cycle is 10 nsec, and the clocks having a 90 ° phase difference are delayed by 2.5 nsec, which is a quarter cycle, with respect to the reference clock. Similarly, a clock with a 180 ° phase difference is delayed by 5 nsec, and a clock with a 270 ° phase difference is delayed with respect to a 7.5 nsec reference clock.
[0077]
When the output data READ_Data0 of the DIMM 14 changes at a point P like READ_Data0-1 indicated by a solid line under certain environmental conditions, D latches 52A, 52B, 52C, 52D corresponding to the phase detection signals 1 to 4 (FIG. 5). The output from (reference) is 1000. At this time, it can be determined that the output data of the DIMM 14 is changing at a point of 90 ° or more and less than 180 ° with respect to the reference clock, and as a result, it is detected that the delay is 2.5 to 5 nsec from the rising edge of the reference clock. be able to.
[0078]
Therefore, under this environmental condition, the setup time of the read data READ_Data0 with respect to the rising edge of S3 can be secured for 5 nsec or more, so that data can be taken in at the rising edge of S3. That is, the read data path can be reliably fetched by setting the read data path to READ_Data0 and selecting the setting for directly fetching with the reference clock.
[0079]
Next, when the environmental conditions change, READ_Data0 changes like READ_Data0-2 indicated by a broken line, and when the change point P moves to the point P ′, the D latch 52A corresponding to the phase detection signals 1 to 4 , 52B, 52C, 52D (see FIG. 5) has a value of 1110. At this time, it can be determined that the output data of the DIMM 14 changes at a point of 270 ° or more and less than 360 ° with respect to the reference clock, and as a result, it is detected that the delay is 7.5 nsec to 10 nsec from the rising edge of the reference clock. be able to.
[0080]
Therefore, under this environmental condition, the setup time of the read data READ_Data0-2 with respect to the rising edge of S3 is 2.5 to 0 nsec, which may not satisfy the setup time regulation, and READ_Data0-2 at the rising timing of S3. If the data is captured, the control unit may capture it as incorrect data.
[0081]
Therefore, under the condition that the states of the phase detection signals 1 to 4 are 1110, the data is captured by selecting the rising edge of S4, which is the next cycle, instead of capturing at the rising edge of S3.
[0082]
However, when the data capture is performed by selecting the clock edge of S4, the state of READ_Data0-2 is not held until the rising edge of S4, so READ_Data0-2 cannot be fetched reliably. Therefore, READ_Data1 or READ_Data2 is selected as the read data path. READ_Data1 is synchronized with the rising edge of the feedback clock, and READ_Data2 is synchronized with the falling edge of the feedback clock. Therefore, if it is READ_Data1 or READ_Data2, sufficient setup time and hold time can be ensured, and read data can be taken in reliably.
[0083]
From the above, it is possible to determine the data change point with respect to the reference clock based on the state of the phase detection signal, that is, the phase of the detected read data, and Table 2 shows the clock edge and data path of data capture depending on each state. To choose.
[0084]
[Table 2]

[0085]
Although write data is also transferred on the data bus of the DIMM 14, since the phase detection circuit 28 needs to detect the phase of only the read data, the phase detection circuit only during a period when the read data changes reliably. The detection valid period signal is supplied from the control unit 16 to the phase detection circuit 28 so that the circuit 28 operates. The phase detection circuit 28 checks the phase of the read data only when the detection valid period signal is active, and keeps the acquired data during the inactive period.
[0086]
The phase detection signal is configured so that it can be read by software. Immediately after performing a memory read check at regular intervals, this register is read so that the software can detect the data change point. be able to.
[0087]
Based on the above phase detection results, by selecting the clock edge and data path as shown in Table 2, even if the change point of the read data changes with time due to the change in environmental conditions, the data is read under the optimum conditions. Data can be captured reliably.
[0088]
Further, in this embodiment, the read data from the DIMM 14 is synchronized with the reference clock after being synchronized with the feedback clock using the same or opposite phase as that of the feedback clock. 11, a clock having a phase difference of 90 °, 180 °, and 270 ° with the reference clock is generated from the phase selection signal, and READ_Data0 is once synchronized with each clock, and then synchronized with the reference clock. It is also possible to receive read data from.
[0089]
In other words, if the clock has a timing at which READ_Data0 can be reliably fetched, the read data can be reliably fetched by synchronizing the read data using a clock other than the feedback clock or the above clock.
[0090]
【The invention's effect】
As described above, according to the present invention, the supply means generates a plurality of clocks having the same phase and different phases as the reference clock that is the reference of operation, and selects any one of the generated clocks. Since the operation target clock is supplied to the access target, a clock having a phase that satisfies both the setup time and the hold time when transferring a control signal and data to the access target from a plurality of clocks having different phases. The data can be selected and data can be reliably transferred to the access target.
[0091]
In addition, since any one of a plurality of paths for fetching data from the access target at different phase clock timings is selected and the data is read by the selected path, the path satisfies both the setup time and the hold time. Can be selected, and data can be fetched reliably.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an example of a system configuration using an interface circuit according to the present invention.
FIG. 2 is a block diagram of a memory interface circuit according to the present invention.
FIG. 3 is a schematic diagram showing an internal configuration of a phase selection circuit.
FIG. 4 is a schematic diagram showing an internal configuration of a data path selection circuit.
FIG. 5 is a schematic diagram showing an internal configuration of a phase detection circuit.
FIG. 6 is a timing diagram showing output timing of address, command, chip select, and write data.
FIG. 7 is a timing chart of each clock, address, command, chip select, write data, and read data when the delay time in this embodiment is the maximum and the reference clock frequency is 100 MHz.
FIG. 8 is a timing chart of each clock, address, command, chip select, write data, and read data when the delay time in this embodiment is the minimum and the reference clock frequency is 100 MHz.
FIG. 9 is a timing chart of each clock, address, command, chip select, write data, and read data when the delay time in this embodiment is the maximum and the reference clock frequency is 133 MHz.
FIG. 10 is a timing chart showing the operation of the phase selection circuit.
FIG. 11 is a schematic diagram showing another configuration of the phase detection circuit.
FIG. 12 is a timing chart for explaining the setup time and hold time of the SDRAM and the memory interface circuit.
FIG. 13 is a block diagram of a memory interface device in the prior art.
FIG. 14 is a timing diagram showing the phase relationship between the operation clock inside the memory interface, the operation clock of the SDRAM, and the read data in the prior art.
FIG. 15 is a diagram showing a delay time due to a difference in the number of connected devices.
FIG. 16 is a timing chart when two DIMMs are mounted, showing a case where the setup time of the address / command signal and the setup time of the read data do not meet the specifications.
[Explanation of symbols]
10 CPU
12 Memory control circuit
14 DIMM
16 Control unit
18 Interface circuit
20 PLL circuit
22 Phase selection circuit
24A-24C D latch
26 Data path selection circuit
28 Phase detection circuit
30A-30D output buffer
32A, 32B input buffer

Claims

An interface circuit for performing data access to an access target using an address and command signal, which is a control signal to be accessed , and a chip select signal,
Supply means for generating a plurality of clocks having the same phase and different phases as a reference clock serving as a reference for operation, and selecting any one of the generated clocks to supply to the access target;
The address and command signals are synchronized with the reference clock so that the address and command signals are valid for at least two clock cycles including the valid period of the chip select signal from at least one clock cycle before the valid period of the chip select signal. First output means for outputting an address and a command signal to an access target;
Second output means for synchronizing the chip select signal with the reference clock and outputting it to the access target;
Third output means for outputting write data to the access target in synchronization with the reference clock;
A plurality of paths for fetching data from the access target at different phase clock timings;
Reading means for selecting any one of the plurality of paths and reading the data by the selected path;
Interface circuit with

The plurality of paths include a path that directly captures data output by an access target using the reference clock, and a path that captures data using a clock having a phase different from that of the reference clock and then captures the data using the reference clock. The interface circuit according to claim 1.

3. The interface circuit according to claim 1, further comprising data change point holding means for detecting a change point of data from the access target and holding change point information of the detected data.

4. The interface circuit according to claim 3, wherein a path and an edge used for fetching data from an access target are selected based on the detected change point information of the data.

5. The interface circuit according to claim 4, wherein the selected path and edge are changed in accordance with a change in the data change point information.