JP2004312327A - 信号処理装置および方法、並びにプログラム - Google Patents
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Abstract
【課題】半導体デバイスの出力を適切に検査することができるようにする。
【解決手段】出力制御部６１は、出力制御部１１，１３から入力されたデバイス２からのデバイスデータとデータ出力部１２からのレファレンスデータを、排他的論理和回路１４に出力するが、出力制御部１１からのデバイスデータと、出力制御部１３からのレファレンスデータの入力タイミングにずれがある場合、先に入力されたデータを、そのずれの分だけ遅延させて排他的論理和回路１４に出力する。すなわちその結果、排他的論理和回路１４には、デバイスデータとレファレンスデータが同期して入力されるので、それぞれ対応するデータの排他的論理和がとられる。
【選択図】 図３
【解決手段】出力制御部６１は、出力制御部１１，１３から入力されたデバイス２からのデバイスデータとデータ出力部１２からのレファレンスデータを、排他的論理和回路１４に出力するが、出力制御部１１からのデバイスデータと、出力制御部１３からのレファレンスデータの入力タイミングにずれがある場合、先に入力されたデータを、そのずれの分だけ遅延させて排他的論理和回路１４に出力する。すなわちその結果、排他的論理和回路１４には、デバイスデータとレファレンスデータが同期して入力されるので、それぞれ対応するデータの排他的論理和がとられる。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、信号処理装置および方法、並びにプログラムに関し、特に、半導体デバイスの出力を適切に検査することができるようにした信号処理装置および方法、並びにプログラムに関する。
【０００２】
【従来の技術】
図１は、半導体デバイス２が本来出力すべきデータを適切に出力しているか否かを検査する従来の半導体試験装置１の構成例を示している。
【０００３】
半導体試験装置１は、デバイス２が本来出力すべきデータ（以下、レファレンスデータと称する）を予め保持している。半導体試験装置１は、デバイス２が実際に出力してきたデータ（以下、デバイスデータと称する）と、レファレンスデータとを比較し、それらが一致しているか否かを判定する。
【０００４】
デバイス２は、デバイスデータを半導体試験装置１の出力制御部１１（レジスタ２１）に出力するとともに、アウトプットイネーブル（Ｏｕｔｐｕｔ ｅｎａｂｌｅ）信号（“０”の信号）またはアウトプットディスエーブル（Ｏｕｔｐｕｔ ｄｉｓａｂｌｅ）信号（“１”の信号）を、出力制御部１１（バッファ２２）に出力する。
【０００５】
出力制御部１１のレジスタ２１は、クロック発生部１６により発生されたクロックに従って、デバイス２から入力されたデバイスデータをラッチし、バッファ２２に出力する。
【０００６】
バッファ２２は、レジスタ２１からのデバイスデータを記憶するとともに、図２のＢに示すように、デバイス２から、アウトプットイネーブル信号が入力されているとき、図２のＣに示すように、記憶したデバイスデータを排他的論理和回路１４に出力する（アウトプットイネーブル信号が入力されて最初のクロック（図２のＡ）の立ち上がりに出力を開始する）。
【０００７】
レファレンスデータ出力部１２は、デバイス２のレファレンスデータを保持しており、それを適宜出力制御部１３（レジスタ３１）に出力するとともに、アウトプットイネーブル信号またはアウトプットディスエーブル信号を、出力制御部１３（バッファ３２）に出力する。
【０００８】
レジスタ３１は、クロック発生部１６により発生されたクロックに従って、入力されたレファレンスデータをラッチし、バッファ３２に出力する。
【０００９】
バッファ３２は、レジスタ３１からのレファレンスデータを記憶するとともに、図２のＤに示すように、レファレンスデータ出力部１２から、アウトプットイネーブル信号が入力されているとき、図２のＥに示すように、記憶したレファレンスデータを排他的論理和回路１４に出力する（アウトプットイネーブル信号が入力されて最初のクロックの立ち上がりに出力を開始する）。
【００１０】
排他的論理和回路１４は、それぞれ対応して入力された、バッファ２２から入力されたデバイスデータ（図２のＣ）と、バッファ３２から入力されたレファレンスデータ（図２のＥ）との排他的論理和をとり、その結果を、図２のＦに示すように、レジスタ１５に出力する。すなわち、両者が一致しているとき、“０”の信号が出力され、一致していないとき、“１”の信号が出力される。
【００１１】
レジスタ１５は、クロック発生部１６からのクロックに従って、排他的論理和回路１４からの比較結果をラッチし、外部の装置（例えば、その比較結果を表示する、図示せぬ表示制御装置）に出力する。
【００１２】
【発明が解決しようとする課題】
しかしながら、出力制御部１１へのアウトプットイネーブル信号の入力タイミングと、出力制御部１３へのアウトプットイネーブル信号の入力タイミングが、例えば、信号線の非対象等によって、図２のＢ，Ｄに示すように、バッファ２２およびバッファ３２の出力（図２のＣ，Ｅ）が、１クロック分以上ずれてしまうほどずれた場合、本来比較されるべきデバイスデータとレファレンスデータ同士の排他的論理和がとられないので（図２の場合、例えば、デバイスデータのデータＤ１とレファレンスデータのデータＤ０との排他的論理和がとられるので）、排他的論理和回路１４からは、常に、両者が一致しない旨を表す“１”の信号が出力されるようになる。
【００１３】
このように、従来の半導体試験装置１では、デバイスデータとレファレンスデータの入力タイミングの間にずれが生じると、デバイス２の出力を適切に検査することができない課題があった。
【００１４】
なおデジタル衛星放送機構における復調時の多相搬送波の補正方法は、開示されているが（特許文献参照）、半導体試験装置１における上述したようなずれを補正する技術を示すものは存在しない。
【００１５】
【特許文献】
特開２００２−９８５８号公報
【００１６】
本発明はこのような状況に鑑みてなされたものであり、デバイスデータとレファレンスデータの入力タイミングの間にずれが生じても、デバイス２の出力を適切に検査することができるものである。
【００１７】
【課題を解決するための手段】
本発明の信号処理装置は、入力された第１のデータおよび第２のデータを出力する際に、時間的に先に入力された第１のデータまたは第２のデータのいずれか一方を、後から入力された他方と同期して出力することができるように、一方の出力を遅延させる入出力制御手段と、入出力制御手段により出力された第１のデータと第２のデータが一致するか否かを判定する判定手段とを備えることを特徴とする。
【００１８】
本発明の信号処理方法は、入力された第１のデータおよび第２のデータを出力する際に、時間的に先に入力された第１のデータまたは第２のデータのいずれか一方を、後から入力された他方と同期して出力することができるように、一方の出力を遅延させる入出力制御ステップと、入出力制御ステップの処理で出力された第１のデータと第２のデータが一致するか否かを判定する判定ステップとを含むことを特徴とする。
【００１９】
本発明のプログラムは、入力された第１のデータおよび第２のデータを出力する際に、時間的に先に入力された第１のデータまたは第２のデータのいずれか一方を、後から入力された他方と同期して出力することができるように、一方の出力を遅延させる入出力制御ステップと、入出力制御ステップの処理で出力された第１のデータと第２のデータが一致するか否かを判定する判定ステップとを含む処理をコンピュータに実行させることを特徴とする。
【００２０】
本発明の信号処理装置および方法、並びにプログラムにおいては、入力された第１のデータおよび第２のデータを出力する際に、時間的に先に入力された第１のデータまたは第２のデータのいずれか一方を、後から入力された他方と同期して出力することができるように、その一方の出力が遅延され、出力された第１のデータと第２のデータが一致するか否かが判定される。
【００２１】
【発明の実施の形態】
以下に本発明の実施の形態を説明するが、特許請求の範囲に記載の発明の各手段と以下の実施の形態との対応関係を明らかにするために、各手段の後の括弧内に、対応する実施の形態（但し一例）を付加して本発明の特徴を記述すると、次のようになる。但し勿論この記載は、各手段を記載したものに限定することを意味するものではない。
【００２２】
本発明の信号処理装置は、入力された第１のデータ（例えば、デバイスデータ）および第２のデータ（例えば、レファレンスデータ）を出力する際に、時間的に先に入力された第１のデータまたは第２のデータのいずれか一方を、後から入力された他方と同期して出力することができるように、一方の出力を遅延させる入出力制御手段（例えば、図３の出力制御部６１）と、入出力制御手段により出力された第１のデータと第２のデータが一致するか否かを判定する判定手段（例えば、図３の排他的論理和回路１４）とを備えることを特徴とする。
【００２３】
図３は、本発明を適用した半導体試験装置５１の構成例を示している。この半導体試験装置５１には、図１の半導体試験装置１の出力制御部１１，１３と、排他的論理和回路１４との間に、出力制御部６１がさらに設けられている。半導体試験装置５１にはまた、クロック発生部１６が発生するクロックより高い周波数のクロックを発生するクロック発生部６２がさらに設けられている。他の部分は、半導体試験装置１における場合と同様であるので、その説明は適宜省略する。
【００２４】
出力制御部６１は、出力制御部１１，１３から入力されたデバイスデータとレファレンスデータを、排他的論理和回路１４に出力するが、図２のＢ，Ｄに示したように、デバイス２のアウトプットイネーブル信号ＯＥとレファレンスデータのアウトプットイネーブル信号ＯＥの入力タイミングがずれることによって、出力制御部１１からのデバイスデータと、出力制御部１３からのレファレンスデータの入力タイミングにずれが生じた場合、先に入力されたデータを、そのずれの分だけ遅延させて排他的論理和回路１４に出力する。すなわちその結果、排他的論理和回路１４には、デバイスデータとレファレンスデータが同期して入力されるので、それぞれ対応するデータの排他的論理和がとられる。
【００２５】
出力制御部６１のＦＩＦＯ７１は、クロック発生部１６からのクロック（以下、マスタクロックと称する）に従って、出力制御部１１からのデバイスデータを記憶し、それを、論理積回路７４からのアウトプットイネーブル信号またはアウトプットディスエーブル信号に応じて、論理和回路７２および排他的論理和回路１４に出力する。例えば、論理積回路７４から、アウトプットイネーブル信号が入力されている間、ＦＩＦＯ７１は、データを、記憶した順に論理和回路７２および排他的論理和回路１４に出力する。また論理積回路７４から、アウトプットディスエーブル信号が入力されている間、ＦＩＦＯ７１は、アウトプットディスエーブル信号が入力されたときに出力した所定のデータを繰り返し出力する。
【００２６】
論理和回路７２は、ＦＩＦＯ７１からのデータと、レジスタ７３からのデータの論理和をとり、その結果を、レジスタ７３に出力する。
【００２７】
レジスタ７３は、クロック発生部６２により発生されるクロック（以下、テストクロックと称する）に従って、論理和回路７２からのデータをラッチし、論理和回路７２、論理積回路７４、排他的論理和回路７９、および否定論理積回路８０のそれぞれに出力する。
【００２８】
論理積回路７４は、レジスタ７３からのデータと、排他的論理和回路７９からのデータの論理積をとり、その結果を、ＦＩＦＯ７１に、アウトプットイネーブル信号またはアウトプットディスエーブル信号として供給する。
【００２９】
ＦＩＦＯ７５は、クロック発生部１６からのマスタクロックに従って、出力制御部１３からのレファレンスデータを記憶し、それを、論理積回路７８からのアウトプットイネーブル信号またはアウトプットディスエーブル信号に応じて、論理和回路７６および排他的論理和回路１４に出力する。例えば、論理積回路７８から、アウトプットイネーブル信号が入力されている間、ＦＩＦＯ７５は、記憶した順にデータを論理和回路７６および排他的論理和回路１４に出力する。また論理積回路７８から、アウトプットディスエーブル信号が入力されている間、ＦＩＦＯ７５は、アウトプットディスエーブル信号が入力されたときに出力した所定のデータを繰り返し出力する。
【００３０】
論理和回路７６は、ＦＩＦＯ７５からのデータと、レジスタ７５からのデータの論理和をとり、その結果を、レジスタ７７に出力する。
【００３１】
レジスタ７７は、クロック発生部６２により発生されるテストクロックに従って、論理和回路７６からのデータをラッチし、論理和回路７６、論理積回路７８、排他的論理和回路７９、および否定論理積回路８０のそれぞれに出力する。
【００３２】
論理積回路７８は、レジスタ７７からのデータと、排他的論理和回路７９からのデータの論理積をとり、その結果を、ＦＩＦＯ７５に、アウトプットイネーブル信号またはアウトプットディスエーブル信号として供給する。
【００３３】
排他的論理和回路７９は、レジスタ７３からのデータと、レジスタ７７からのデータとの排他的論理和をとり、その結果を、論理積回路７４および論理積回路７８に出力する。
【００３４】
否定論理積回路８０は、レジスタ７３からのデータと、レジスタ７７からのデータとの否定論理積をとり、その結果を、レジスタ１５に、アウトプットイネーブル信号またはアウトプットディスエーブル信号として供給する。
【００３５】
排他的論理和回路１４は、ＦＩＦＯ７１からのデバイスデータと、ＦＩＦＯ７５からのレファレンスデータの排他的論理和をとり、その結果（比較結果）を、レジスタ１５に出力する。
【００３６】
レジスタ１５は、クロック発生部１６により発生されるマスタクロックに従って、排他的論理和回路１４からのデータ（デバイスデータとレファレンスデータとの比較結果）をラッチし、論理和回路８０からのアウトプットイネーブル信号またはアウトプットディスエーブル信号に応じて、外部に出力する。
【００３７】
次に、図４を参照して、出力制御部６１の動作を説明する。
【００３８】
例えば、図４のＢに示すタイミングで、デバイスデータのアウトプットイネーブル信号ＯＥが出力制御部１１に入力されると、デバイスデータは、そのアウトプットイネーブル信号ＯＥに応じて出力制御部１１から出力され、出力制御部６１のＦＩＦＯ７１に入力されるので（図４のＣ）、ＦＩＦＯ７１は、クロックＭａ（図４のＡ）に対応するタイミングで、デバイスデータのデータＤ０（図４のＤ）を、論理和回路７２と排他的論理和回路１４に出力する。
【００３９】
論理和回路７２にはこのとき、ＦＩＦＯ７１からのデータＤ０（図４のＤ）とともに、レジスタ７３からの初期信号として“０”の信号（図４のＩ）が入力されるので、論理和回路７２は“１”の信号をレジスタ７３に出力する。レジスタ７３は、論理和回路７２から、“１”の信号が入力されると、テストクロックのクロックＴａ（図４のＨ）に対応するタイミングで、“１”の信号（図４のＩ）を、論理和回路７２、論理積回路７４、排他的論理和回路７９、および否定論理積回路８０のそれぞれに出力する。なお、ＦＩＦＯ７１には、初期状態として、論理積回路７４から、アウトプットイネーブル信号が供給されているものとする。
【００４０】
一方、図４のＥに示すタイミングで（デバイスデータのアウトプットイネーブル信号（図４のＢ）より遅れて）、レファレンスデータのアウトプットイネーブル信号ＯＥが出力制御部１３に入力されると、レファレンスデータは、そのアウトプットイネーブル信号に応じて出力制御部１３から出力され、出力制御部６１のＦＩＦＯ７５に入力されるので（図４のＦ）、ＦＩＦＯ７５は、クロックＭａ（図４のＡ）に対応するタイミングで、初期信号としての“０”の信号（図４のＧ）を、論理和回路７６と排他的論理和回路１４に出力する。ＦＩＦＯ７５には、初期状態として、論理積回路７４から、アウトプットイネーブル信号が供給されているものとする。
【００４１】
論理和回路７６にはこのとき、ＦＩＦＯ７５からの“０”の信号（初期信号）（図４のＧ）とともに、レジスタ７７からの初期信号としての“０”の信号（図４のＪ）が入力されるので、論理和回路７６は、“０”の信号をレジスタ７７に出力する。レジスタ７７は、論理和回路７６から、“０”の信号が入力されると、テストクロックのクロックＴａ（図４のＨ）に対応するタイミングで、“０”の信号（図４のＪ）を、論理和回路７６、論理積回路７８、排他的論理和回路７９、および否定論理積回路８０のそれぞれに出力する。
【００４２】
従って排他的論理和回路７９には、テストクロックのクロックＴａ（図４のＨ）に対応するタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、レジスタ７７からの“０”の信号（図４のＪ）が入力されるので、排他的論理和回路７９は、“１”の信号を、論理積回路７４および論理積回路７８に出力する。
【００４３】
論理積回路７４には、テストクロックのクロックＴａ（図４のＨ）に対応するタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、排他的論理和回路７９からの“１”の信号が入力されるので、論理積回路７４は、“１”の信号（アウトプットディスエーブル信号）（図４のＫ）をＦＩＦＯ７１に出力する。
【００４４】
一方論理積回路７８には、テストクロックのクロックＴａ（図４のＨ）に対応するタイミングで、レジスタ７７からの“０”の信号（図４のＪ）と、排他的論理和回路７９からの“１”が入力されるので、論理積回路７８は、“０”の信号（アウトプットイネーブル信号）（図４のＬ）を、ＦＩＦＯ７５に出力する。
【００４５】
否定論理積回路８０には、テストクロックのクロックＴａ（図４のＨ）に対応するタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、レジスタ７７からの“０”の信号（図４のＪ）が入力されるので、否定論理積回路８０は、“１”の信号（アウトプットディスエーブル信号）（図４のＭ）をレジスタ１５に供給する。すなわち排他的論理和回路１４には、ＦＩＦＯ７１からのデータＤ０（図４のＤ）と、ＦＩＦＯ７５からの初期信号としての“０”（図４のＧ）が入力され、その排他的論理和の結果がレジスタ１５に供給されるが、レジスタ１５はこのとき、その比較結果を出力しないので、その比較結果は利用されない。
【００４６】
次にクロックＭｂ（図４のＡ）のタイミングにおいて、ＦＩＦＯ７１には、論理積回路７４からのアウトプットディスエーブル信号（図４のＫ）が入力されているので、ＦＩＦＯ７１は、アウトプットディスエーブル信号が入力されたときに出力したデータＤ０を、論理和回路７２と排他的論理和回路１４に再度出力する（図４のＤ）。
【００４７】
論理和回路７２にはこのとき、ＦＩＦＯ７１からのデータＤ０（図４のＤ）とともに、レジスタ７３からの“１”の信号（図４のＩ）が入力されるので、論理和回路７２は“１”の信号をレジスタ７３に出力する。レジスタ７３は、論理和回路７２から、“１”の信号がさらに入力されると、テストクロックのクロックＴｂ（図４のＨ）に対応するタイミングで、“１”の信号（図４のＩ）を、論理和回路７２、論理積回路７４、排他的論理和回路７９、および否定論理積回路８０のそれぞれにさらに出力する。
【００４８】
一方、ＦＩＦＯ７５は、クロックＭｂのタイミングでも、初期信号としての“０”（図４のＧ）を論理和回路７６と排他的論理和回路１４に出力するので、論理和回路７６にはこのときも、ＦＩＦＯ７５からの“０”（初期信号）（図４のＧ）とともに、レジスタ７７からの初期信号としての“０”の信号（図４のＪ）が入力され、論理和回路７６は、“０”の信号をレジスタ７７に出力する。レジスタ７７は、論理和回路７６から、“０”の信号がさらに入力されると、テストクロックのクロックＴｂ（図４のＨ）に対応するタイミングで、“０”の信号（図４のＪ）を、論理和回路７６、論理積回路７８、排他的論理和回路７９、および否定論理積回路８０のそれぞれにさらに出力する。
【００４９】
従って排他的論理和回路７９には、テストクロックのクロックＴｂ（図４のＨ）に対応するタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、レジスタ７７からの“０”の信号（図４のＪ）が入力されるので、排他的論理和回路７９は、“１”の信号を、論理積回路７４および論理積回路７８にさらに出力する。
【００５０】
論理積回路７４には、テストクロックのクロックＴｂ（図４のＨ）に対応するタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、排他的論理和回路７９からの“１”の信号が入力されるので、論理積回路７４は、“１”の信号（アウトプットディスエーブル信号）（図４のＫ）をＦＩＦＯ７１にさらに出力する。すなわちこれ以降、ＦＩＦＯ７１は、データを、記憶した順に出力する（図４のＤ）。
【００５１】
論理積回路７８には、テストクロックのクロックＴｂ（図４のＨ）に対応するタイミングで、レジスタ７７からの“０”の信号（図４のＪ）と、排他的論理和回路７９からの“１”が入力されるので、論理積回路７８は、“０”の信号（アウトプットイネーブル信号）（図４のＬ）を、ＦＩＦＯ７５にさらに出力する。
【００５２】
否定論理積回路８０には、テストクロックのクロックＴｂ（図４のＨ）のタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、レジスタ７７からの“０”の信号（図４のＪ）が入力されるので、否定論理積回路８０は、“１”の信号（アウトプットディスエーブル信号）（図４のＭ）をレジスタ１５にさらに供給する。すなわち排他的論理和回路１４には、ＦＩＦＯ７１からのデータＤ０（図４のＤ）と、ＦＩＦＯ７５からの初期信号としての“０”（図４のＧ）が入力され、その排他的論理和の結果がレジスタ１５に供給されるが、レジスタ１５はこのときも、その比較結果を出力しない。
【００５３】
次に、クロックＭｃ（図４のＡ）のタイミングにおいて、ＦＩＦＯ７１には、論理積回路７４からのアウトプットディスエーブル信号（図４のＫ）が入力されているので、ＦＩＦＯ７１は、データＤ０を再度出力する（図４のＤ）。
【００５４】
論理和回路７２にはこのとき、ＦＩＦＯ７１からのデータＤ０（図４のＤ）とともに、レジスタ７３からの“１”の信号（図４のＩ）が入力されるので、論理和回路７２は“１”の信号をレジスタ７３に出力する。レジスタ７３は、論理和回路７２から、“１”の信号がさらに入力されると、テストクロックのクロックＴｃ（図４のＨ）に対応するタイミングで、“１”の信号（図４のＩ）を、論理和回路７２、論理積回路７４、排他的論理和回路７９、および否定論理積回路８０のそれぞれにさらに出力する。
【００５５】
一方、ＦＩＦＯ７５は、クロックＭｃのタイミングにおいて、記憶したレファレンスデータのデータＤ０（図４のＧ）を、論理和回路７６と排他的論理和回路１４に出力する。
【００５６】
論理和回路７６にはこのとき、ＦＩＦＯ７５からのデータＤ０（図４のＧ）とともに、レジスタ７７からの初期信号としての“０”の信号（図４のＪ）が入力されるので、論理和回路７６は、“１”の信号をレジスタ７７に出力する。レジスタ７７は、論理和回路７６から、“１”の信号が入力されると、テストクロックのクロックＴｃ（図４のＨ）に対応するタイミングで、“１”の信号（図４のＪ）を、論理和回路７６、論理積回路７８、排他的論理和回路７９、および否定論理積回路８０のそれぞれに出力する。
【００５７】
従って排他的論理和回路７９には、テストクロックのクロックＴｃ（図４のＨ）に対応するタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、レジスタ７７からの“１”の信号（図４のＪ）が入力されるので、排他的論理和回路７９は、“１”の信号を、論理積回路７４および論理積回路７８に出力する。
【００５８】
論理積回路７４には、テストクロックのクロックＴｃ（図４のＨ）に対応するタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、排他的論理和回路７９からの“１”の信号が入力されるので、論理積回路７４は、“０”（アウトプットイネーブル信号）（図４のＫ）をＦＩＦＯ７１に出力する。
【００５９】
一方論理積回路７８には、テストクロックのクロックＴｃ（図４のＨ）に対応するタイミングで、レジスタ７７からの“１”の信号（図４のＪ）と、排他的論理和回路７９からの“１”の信号が入力されるので、論理積回路７８は、“０”の信号（アウトプットイネーブル信号）（図４のＬ）を、ＦＩＦＯ７５にさらに出力する。
【００６０】
否定論理積回路８０には、テストクロックのクロックＴｃ（図４のＨ）に対応するタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、レジスタ７７からの“１”の信号（図４のＪ）が入力されるので、否定論理積回路８０は、“０”の信号（アウトプットイネーブル信号）（図４のＭ）をレジスタ１５に供給する。すなわち排他的論理和回路１４には、このとき、ＦＩＦＯ７１からのデータＤ０（図４のＤ）と、ＦＩＦＯ７５からのデータＤ０（図４のＧ）が入力され（すなわち、デバイスデータとレファレンスデータのそれぞれ対応するデータが入力され）、排他的論理和回路１４は、その排他的論理和の結果（比較結果）をレジスタ１５に供給するので、レジスタ１５からの比較結果（図４のＮ）が、有効な比較結果として利用される。
【００６１】
以上のように、先に入力された、例えば、出力制御部１１からのデバイスデータの出力を遅延させ、デバイスデータとレファレンスデータとが同期して排他的論理和回路１４に入力されるように、デバイスデータとレファレンスデータの出力を制御するようにしたので、それらの入力タイミングの間にずれがあっても、デバイス２の出力を適切に検査することができる。
【００６２】
【発明の効果】
本発明によれば、例えば、半導体デバイスの出力を適切に検査することができる。
【図面の簡単な説明】
【図１】従来の半導体試験装置の構成例を示すブロック図である。
【図２】図１の半導体試験装置の動作を説明するタイミングチャートである。
【図３】本発明を適用した半導体試験装置の構成例を示すブロック図である。
【図４】図３の半導体試験装置の動作を説明するタイミングチャートである。
【符号の説明】
２ 半導体デバイス， １１ 出力制御部， １２ レファレンスデータ出力部， １３ 出力制御部， １４ 排他的論理和回路， １５ レジスタ， １６ クロック発生部， ２１ レジスタ， ２２ バッファ， ３１ レジスタ， ３２ バッファ， ６１ 出力制御部， ６２ クロック発生部， ７１ ＦＩＦＯ， ７２ 論理和回路， ７３ レジスタ， ７４ 論理積回路， ７５ ＦＩＦＯ， ７６ 論理和回路， ７７ レジスタ， ７８ 論理積回路， ７９ 排他的論理和回路， ８０ 否定論理積回路
【発明の属する技術分野】
本発明は、信号処理装置および方法、並びにプログラムに関し、特に、半導体デバイスの出力を適切に検査することができるようにした信号処理装置および方法、並びにプログラムに関する。
【０００２】
【従来の技術】
図１は、半導体デバイス２が本来出力すべきデータを適切に出力しているか否かを検査する従来の半導体試験装置１の構成例を示している。
【０００３】
半導体試験装置１は、デバイス２が本来出力すべきデータ（以下、レファレンスデータと称する）を予め保持している。半導体試験装置１は、デバイス２が実際に出力してきたデータ（以下、デバイスデータと称する）と、レファレンスデータとを比較し、それらが一致しているか否かを判定する。
【０００４】
デバイス２は、デバイスデータを半導体試験装置１の出力制御部１１（レジスタ２１）に出力するとともに、アウトプットイネーブル（Ｏｕｔｐｕｔ ｅｎａｂｌｅ）信号（“０”の信号）またはアウトプットディスエーブル（Ｏｕｔｐｕｔ ｄｉｓａｂｌｅ）信号（“１”の信号）を、出力制御部１１（バッファ２２）に出力する。
【０００５】
出力制御部１１のレジスタ２１は、クロック発生部１６により発生されたクロックに従って、デバイス２から入力されたデバイスデータをラッチし、バッファ２２に出力する。
【０００６】
バッファ２２は、レジスタ２１からのデバイスデータを記憶するとともに、図２のＢに示すように、デバイス２から、アウトプットイネーブル信号が入力されているとき、図２のＣに示すように、記憶したデバイスデータを排他的論理和回路１４に出力する（アウトプットイネーブル信号が入力されて最初のクロック（図２のＡ）の立ち上がりに出力を開始する）。
【０００７】
レファレンスデータ出力部１２は、デバイス２のレファレンスデータを保持しており、それを適宜出力制御部１３（レジスタ３１）に出力するとともに、アウトプットイネーブル信号またはアウトプットディスエーブル信号を、出力制御部１３（バッファ３２）に出力する。
【０００８】
レジスタ３１は、クロック発生部１６により発生されたクロックに従って、入力されたレファレンスデータをラッチし、バッファ３２に出力する。
【０００９】
バッファ３２は、レジスタ３１からのレファレンスデータを記憶するとともに、図２のＤに示すように、レファレンスデータ出力部１２から、アウトプットイネーブル信号が入力されているとき、図２のＥに示すように、記憶したレファレンスデータを排他的論理和回路１４に出力する（アウトプットイネーブル信号が入力されて最初のクロックの立ち上がりに出力を開始する）。
【００１０】
排他的論理和回路１４は、それぞれ対応して入力された、バッファ２２から入力されたデバイスデータ（図２のＣ）と、バッファ３２から入力されたレファレンスデータ（図２のＥ）との排他的論理和をとり、その結果を、図２のＦに示すように、レジスタ１５に出力する。すなわち、両者が一致しているとき、“０”の信号が出力され、一致していないとき、“１”の信号が出力される。
【００１１】
レジスタ１５は、クロック発生部１６からのクロックに従って、排他的論理和回路１４からの比較結果をラッチし、外部の装置（例えば、その比較結果を表示する、図示せぬ表示制御装置）に出力する。
【００１２】
【発明が解決しようとする課題】
しかしながら、出力制御部１１へのアウトプットイネーブル信号の入力タイミングと、出力制御部１３へのアウトプットイネーブル信号の入力タイミングが、例えば、信号線の非対象等によって、図２のＢ，Ｄに示すように、バッファ２２およびバッファ３２の出力（図２のＣ，Ｅ）が、１クロック分以上ずれてしまうほどずれた場合、本来比較されるべきデバイスデータとレファレンスデータ同士の排他的論理和がとられないので（図２の場合、例えば、デバイスデータのデータＤ１とレファレンスデータのデータＤ０との排他的論理和がとられるので）、排他的論理和回路１４からは、常に、両者が一致しない旨を表す“１”の信号が出力されるようになる。
【００１３】
このように、従来の半導体試験装置１では、デバイスデータとレファレンスデータの入力タイミングの間にずれが生じると、デバイス２の出力を適切に検査することができない課題があった。
【００１４】
なおデジタル衛星放送機構における復調時の多相搬送波の補正方法は、開示されているが（特許文献参照）、半導体試験装置１における上述したようなずれを補正する技術を示すものは存在しない。
【００１５】
【特許文献】
特開２００２−９８５８号公報
【００１６】
本発明はこのような状況に鑑みてなされたものであり、デバイスデータとレファレンスデータの入力タイミングの間にずれが生じても、デバイス２の出力を適切に検査することができるものである。
【００１７】
【課題を解決するための手段】
本発明の信号処理装置は、入力された第１のデータおよび第２のデータを出力する際に、時間的に先に入力された第１のデータまたは第２のデータのいずれか一方を、後から入力された他方と同期して出力することができるように、一方の出力を遅延させる入出力制御手段と、入出力制御手段により出力された第１のデータと第２のデータが一致するか否かを判定する判定手段とを備えることを特徴とする。
【００１８】
本発明の信号処理方法は、入力された第１のデータおよび第２のデータを出力する際に、時間的に先に入力された第１のデータまたは第２のデータのいずれか一方を、後から入力された他方と同期して出力することができるように、一方の出力を遅延させる入出力制御ステップと、入出力制御ステップの処理で出力された第１のデータと第２のデータが一致するか否かを判定する判定ステップとを含むことを特徴とする。
【００１９】
本発明のプログラムは、入力された第１のデータおよび第２のデータを出力する際に、時間的に先に入力された第１のデータまたは第２のデータのいずれか一方を、後から入力された他方と同期して出力することができるように、一方の出力を遅延させる入出力制御ステップと、入出力制御ステップの処理で出力された第１のデータと第２のデータが一致するか否かを判定する判定ステップとを含む処理をコンピュータに実行させることを特徴とする。
【００２０】
本発明の信号処理装置および方法、並びにプログラムにおいては、入力された第１のデータおよび第２のデータを出力する際に、時間的に先に入力された第１のデータまたは第２のデータのいずれか一方を、後から入力された他方と同期して出力することができるように、その一方の出力が遅延され、出力された第１のデータと第２のデータが一致するか否かが判定される。
【００２１】
【発明の実施の形態】
以下に本発明の実施の形態を説明するが、特許請求の範囲に記載の発明の各手段と以下の実施の形態との対応関係を明らかにするために、各手段の後の括弧内に、対応する実施の形態（但し一例）を付加して本発明の特徴を記述すると、次のようになる。但し勿論この記載は、各手段を記載したものに限定することを意味するものではない。
【００２２】
本発明の信号処理装置は、入力された第１のデータ（例えば、デバイスデータ）および第２のデータ（例えば、レファレンスデータ）を出力する際に、時間的に先に入力された第１のデータまたは第２のデータのいずれか一方を、後から入力された他方と同期して出力することができるように、一方の出力を遅延させる入出力制御手段（例えば、図３の出力制御部６１）と、入出力制御手段により出力された第１のデータと第２のデータが一致するか否かを判定する判定手段（例えば、図３の排他的論理和回路１４）とを備えることを特徴とする。
【００２３】
図３は、本発明を適用した半導体試験装置５１の構成例を示している。この半導体試験装置５１には、図１の半導体試験装置１の出力制御部１１，１３と、排他的論理和回路１４との間に、出力制御部６１がさらに設けられている。半導体試験装置５１にはまた、クロック発生部１６が発生するクロックより高い周波数のクロックを発生するクロック発生部６２がさらに設けられている。他の部分は、半導体試験装置１における場合と同様であるので、その説明は適宜省略する。
【００２４】
出力制御部６１は、出力制御部１１，１３から入力されたデバイスデータとレファレンスデータを、排他的論理和回路１４に出力するが、図２のＢ，Ｄに示したように、デバイス２のアウトプットイネーブル信号ＯＥとレファレンスデータのアウトプットイネーブル信号ＯＥの入力タイミングがずれることによって、出力制御部１１からのデバイスデータと、出力制御部１３からのレファレンスデータの入力タイミングにずれが生じた場合、先に入力されたデータを、そのずれの分だけ遅延させて排他的論理和回路１４に出力する。すなわちその結果、排他的論理和回路１４には、デバイスデータとレファレンスデータが同期して入力されるので、それぞれ対応するデータの排他的論理和がとられる。
【００２５】
出力制御部６１のＦＩＦＯ７１は、クロック発生部１６からのクロック（以下、マスタクロックと称する）に従って、出力制御部１１からのデバイスデータを記憶し、それを、論理積回路７４からのアウトプットイネーブル信号またはアウトプットディスエーブル信号に応じて、論理和回路７２および排他的論理和回路１４に出力する。例えば、論理積回路７４から、アウトプットイネーブル信号が入力されている間、ＦＩＦＯ７１は、データを、記憶した順に論理和回路７２および排他的論理和回路１４に出力する。また論理積回路７４から、アウトプットディスエーブル信号が入力されている間、ＦＩＦＯ７１は、アウトプットディスエーブル信号が入力されたときに出力した所定のデータを繰り返し出力する。
【００２６】
論理和回路７２は、ＦＩＦＯ７１からのデータと、レジスタ７３からのデータの論理和をとり、その結果を、レジスタ７３に出力する。
【００２７】
レジスタ７３は、クロック発生部６２により発生されるクロック（以下、テストクロックと称する）に従って、論理和回路７２からのデータをラッチし、論理和回路７２、論理積回路７４、排他的論理和回路７９、および否定論理積回路８０のそれぞれに出力する。
【００２８】
論理積回路７４は、レジスタ７３からのデータと、排他的論理和回路７９からのデータの論理積をとり、その結果を、ＦＩＦＯ７１に、アウトプットイネーブル信号またはアウトプットディスエーブル信号として供給する。
【００２９】
ＦＩＦＯ７５は、クロック発生部１６からのマスタクロックに従って、出力制御部１３からのレファレンスデータを記憶し、それを、論理積回路７８からのアウトプットイネーブル信号またはアウトプットディスエーブル信号に応じて、論理和回路７６および排他的論理和回路１４に出力する。例えば、論理積回路７８から、アウトプットイネーブル信号が入力されている間、ＦＩＦＯ７５は、記憶した順にデータを論理和回路７６および排他的論理和回路１４に出力する。また論理積回路７８から、アウトプットディスエーブル信号が入力されている間、ＦＩＦＯ７５は、アウトプットディスエーブル信号が入力されたときに出力した所定のデータを繰り返し出力する。
【００３０】
論理和回路７６は、ＦＩＦＯ７５からのデータと、レジスタ７５からのデータの論理和をとり、その結果を、レジスタ７７に出力する。
【００３１】
レジスタ７７は、クロック発生部６２により発生されるテストクロックに従って、論理和回路７６からのデータをラッチし、論理和回路７６、論理積回路７８、排他的論理和回路７９、および否定論理積回路８０のそれぞれに出力する。
【００３２】
論理積回路７８は、レジスタ７７からのデータと、排他的論理和回路７９からのデータの論理積をとり、その結果を、ＦＩＦＯ７５に、アウトプットイネーブル信号またはアウトプットディスエーブル信号として供給する。
【００３３】
排他的論理和回路７９は、レジスタ７３からのデータと、レジスタ７７からのデータとの排他的論理和をとり、その結果を、論理積回路７４および論理積回路７８に出力する。
【００３４】
否定論理積回路８０は、レジスタ７３からのデータと、レジスタ７７からのデータとの否定論理積をとり、その結果を、レジスタ１５に、アウトプットイネーブル信号またはアウトプットディスエーブル信号として供給する。
【００３５】
排他的論理和回路１４は、ＦＩＦＯ７１からのデバイスデータと、ＦＩＦＯ７５からのレファレンスデータの排他的論理和をとり、その結果（比較結果）を、レジスタ１５に出力する。
【００３６】
レジスタ１５は、クロック発生部１６により発生されるマスタクロックに従って、排他的論理和回路１４からのデータ（デバイスデータとレファレンスデータとの比較結果）をラッチし、論理和回路８０からのアウトプットイネーブル信号またはアウトプットディスエーブル信号に応じて、外部に出力する。
【００３７】
次に、図４を参照して、出力制御部６１の動作を説明する。
【００３８】
例えば、図４のＢに示すタイミングで、デバイスデータのアウトプットイネーブル信号ＯＥが出力制御部１１に入力されると、デバイスデータは、そのアウトプットイネーブル信号ＯＥに応じて出力制御部１１から出力され、出力制御部６１のＦＩＦＯ７１に入力されるので（図４のＣ）、ＦＩＦＯ７１は、クロックＭａ（図４のＡ）に対応するタイミングで、デバイスデータのデータＤ０（図４のＤ）を、論理和回路７２と排他的論理和回路１４に出力する。
【００３９】
論理和回路７２にはこのとき、ＦＩＦＯ７１からのデータＤ０（図４のＤ）とともに、レジスタ７３からの初期信号として“０”の信号（図４のＩ）が入力されるので、論理和回路７２は“１”の信号をレジスタ７３に出力する。レジスタ７３は、論理和回路７２から、“１”の信号が入力されると、テストクロックのクロックＴａ（図４のＨ）に対応するタイミングで、“１”の信号（図４のＩ）を、論理和回路７２、論理積回路７４、排他的論理和回路７９、および否定論理積回路８０のそれぞれに出力する。なお、ＦＩＦＯ７１には、初期状態として、論理積回路７４から、アウトプットイネーブル信号が供給されているものとする。
【００４０】
一方、図４のＥに示すタイミングで（デバイスデータのアウトプットイネーブル信号（図４のＢ）より遅れて）、レファレンスデータのアウトプットイネーブル信号ＯＥが出力制御部１３に入力されると、レファレンスデータは、そのアウトプットイネーブル信号に応じて出力制御部１３から出力され、出力制御部６１のＦＩＦＯ７５に入力されるので（図４のＦ）、ＦＩＦＯ７５は、クロックＭａ（図４のＡ）に対応するタイミングで、初期信号としての“０”の信号（図４のＧ）を、論理和回路７６と排他的論理和回路１４に出力する。ＦＩＦＯ７５には、初期状態として、論理積回路７４から、アウトプットイネーブル信号が供給されているものとする。
【００４１】
論理和回路７６にはこのとき、ＦＩＦＯ７５からの“０”の信号（初期信号）（図４のＧ）とともに、レジスタ７７からの初期信号としての“０”の信号（図４のＪ）が入力されるので、論理和回路７６は、“０”の信号をレジスタ７７に出力する。レジスタ７７は、論理和回路７６から、“０”の信号が入力されると、テストクロックのクロックＴａ（図４のＨ）に対応するタイミングで、“０”の信号（図４のＪ）を、論理和回路７６、論理積回路７８、排他的論理和回路７９、および否定論理積回路８０のそれぞれに出力する。
【００４２】
従って排他的論理和回路７９には、テストクロックのクロックＴａ（図４のＨ）に対応するタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、レジスタ７７からの“０”の信号（図４のＪ）が入力されるので、排他的論理和回路７９は、“１”の信号を、論理積回路７４および論理積回路７８に出力する。
【００４３】
論理積回路７４には、テストクロックのクロックＴａ（図４のＨ）に対応するタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、排他的論理和回路７９からの“１”の信号が入力されるので、論理積回路７４は、“１”の信号（アウトプットディスエーブル信号）（図４のＫ）をＦＩＦＯ７１に出力する。
【００４４】
一方論理積回路７８には、テストクロックのクロックＴａ（図４のＨ）に対応するタイミングで、レジスタ７７からの“０”の信号（図４のＪ）と、排他的論理和回路７９からの“１”が入力されるので、論理積回路７８は、“０”の信号（アウトプットイネーブル信号）（図４のＬ）を、ＦＩＦＯ７５に出力する。
【００４５】
否定論理積回路８０には、テストクロックのクロックＴａ（図４のＨ）に対応するタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、レジスタ７７からの“０”の信号（図４のＪ）が入力されるので、否定論理積回路８０は、“１”の信号（アウトプットディスエーブル信号）（図４のＭ）をレジスタ１５に供給する。すなわち排他的論理和回路１４には、ＦＩＦＯ７１からのデータＤ０（図４のＤ）と、ＦＩＦＯ７５からの初期信号としての“０”（図４のＧ）が入力され、その排他的論理和の結果がレジスタ１５に供給されるが、レジスタ１５はこのとき、その比較結果を出力しないので、その比較結果は利用されない。
【００４６】
次にクロックＭｂ（図４のＡ）のタイミングにおいて、ＦＩＦＯ７１には、論理積回路７４からのアウトプットディスエーブル信号（図４のＫ）が入力されているので、ＦＩＦＯ７１は、アウトプットディスエーブル信号が入力されたときに出力したデータＤ０を、論理和回路７２と排他的論理和回路１４に再度出力する（図４のＤ）。
【００４７】
論理和回路７２にはこのとき、ＦＩＦＯ７１からのデータＤ０（図４のＤ）とともに、レジスタ７３からの“１”の信号（図４のＩ）が入力されるので、論理和回路７２は“１”の信号をレジスタ７３に出力する。レジスタ７３は、論理和回路７２から、“１”の信号がさらに入力されると、テストクロックのクロックＴｂ（図４のＨ）に対応するタイミングで、“１”の信号（図４のＩ）を、論理和回路７２、論理積回路７４、排他的論理和回路７９、および否定論理積回路８０のそれぞれにさらに出力する。
【００４８】
一方、ＦＩＦＯ７５は、クロックＭｂのタイミングでも、初期信号としての“０”（図４のＧ）を論理和回路７６と排他的論理和回路１４に出力するので、論理和回路７６にはこのときも、ＦＩＦＯ７５からの“０”（初期信号）（図４のＧ）とともに、レジスタ７７からの初期信号としての“０”の信号（図４のＪ）が入力され、論理和回路７６は、“０”の信号をレジスタ７７に出力する。レジスタ７７は、論理和回路７６から、“０”の信号がさらに入力されると、テストクロックのクロックＴｂ（図４のＨ）に対応するタイミングで、“０”の信号（図４のＪ）を、論理和回路７６、論理積回路７８、排他的論理和回路７９、および否定論理積回路８０のそれぞれにさらに出力する。
【００４９】
従って排他的論理和回路７９には、テストクロックのクロックＴｂ（図４のＨ）に対応するタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、レジスタ７７からの“０”の信号（図４のＪ）が入力されるので、排他的論理和回路７９は、“１”の信号を、論理積回路７４および論理積回路７８にさらに出力する。
【００５０】
論理積回路７４には、テストクロックのクロックＴｂ（図４のＨ）に対応するタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、排他的論理和回路７９からの“１”の信号が入力されるので、論理積回路７４は、“１”の信号（アウトプットディスエーブル信号）（図４のＫ）をＦＩＦＯ７１にさらに出力する。すなわちこれ以降、ＦＩＦＯ７１は、データを、記憶した順に出力する（図４のＤ）。
【００５１】
論理積回路７８には、テストクロックのクロックＴｂ（図４のＨ）に対応するタイミングで、レジスタ７７からの“０”の信号（図４のＪ）と、排他的論理和回路７９からの“１”が入力されるので、論理積回路７８は、“０”の信号（アウトプットイネーブル信号）（図４のＬ）を、ＦＩＦＯ７５にさらに出力する。
【００５２】
否定論理積回路８０には、テストクロックのクロックＴｂ（図４のＨ）のタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、レジスタ７７からの“０”の信号（図４のＪ）が入力されるので、否定論理積回路８０は、“１”の信号（アウトプットディスエーブル信号）（図４のＭ）をレジスタ１５にさらに供給する。すなわち排他的論理和回路１４には、ＦＩＦＯ７１からのデータＤ０（図４のＤ）と、ＦＩＦＯ７５からの初期信号としての“０”（図４のＧ）が入力され、その排他的論理和の結果がレジスタ１５に供給されるが、レジスタ１５はこのときも、その比較結果を出力しない。
【００５３】
次に、クロックＭｃ（図４のＡ）のタイミングにおいて、ＦＩＦＯ７１には、論理積回路７４からのアウトプットディスエーブル信号（図４のＫ）が入力されているので、ＦＩＦＯ７１は、データＤ０を再度出力する（図４のＤ）。
【００５４】
論理和回路７２にはこのとき、ＦＩＦＯ７１からのデータＤ０（図４のＤ）とともに、レジスタ７３からの“１”の信号（図４のＩ）が入力されるので、論理和回路７２は“１”の信号をレジスタ７３に出力する。レジスタ７３は、論理和回路７２から、“１”の信号がさらに入力されると、テストクロックのクロックＴｃ（図４のＨ）に対応するタイミングで、“１”の信号（図４のＩ）を、論理和回路７２、論理積回路７４、排他的論理和回路７９、および否定論理積回路８０のそれぞれにさらに出力する。
【００５５】
一方、ＦＩＦＯ７５は、クロックＭｃのタイミングにおいて、記憶したレファレンスデータのデータＤ０（図４のＧ）を、論理和回路７６と排他的論理和回路１４に出力する。
【００５６】
論理和回路７６にはこのとき、ＦＩＦＯ７５からのデータＤ０（図４のＧ）とともに、レジスタ７７からの初期信号としての“０”の信号（図４のＪ）が入力されるので、論理和回路７６は、“１”の信号をレジスタ７７に出力する。レジスタ７７は、論理和回路７６から、“１”の信号が入力されると、テストクロックのクロックＴｃ（図４のＨ）に対応するタイミングで、“１”の信号（図４のＪ）を、論理和回路７６、論理積回路７８、排他的論理和回路７９、および否定論理積回路８０のそれぞれに出力する。
【００５７】
従って排他的論理和回路７９には、テストクロックのクロックＴｃ（図４のＨ）に対応するタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、レジスタ７７からの“１”の信号（図４のＪ）が入力されるので、排他的論理和回路７９は、“１”の信号を、論理積回路７４および論理積回路７８に出力する。
【００５８】
論理積回路７４には、テストクロックのクロックＴｃ（図４のＨ）に対応するタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、排他的論理和回路７９からの“１”の信号が入力されるので、論理積回路７４は、“０”（アウトプットイネーブル信号）（図４のＫ）をＦＩＦＯ７１に出力する。
【００５９】
一方論理積回路７８には、テストクロックのクロックＴｃ（図４のＨ）に対応するタイミングで、レジスタ７７からの“１”の信号（図４のＪ）と、排他的論理和回路７９からの“１”の信号が入力されるので、論理積回路７８は、“０”の信号（アウトプットイネーブル信号）（図４のＬ）を、ＦＩＦＯ７５にさらに出力する。
【００６０】
否定論理積回路８０には、テストクロックのクロックＴｃ（図４のＨ）に対応するタイミングで、レジスタ７３からの“１”の信号（図４のＩ）と、レジスタ７７からの“１”の信号（図４のＪ）が入力されるので、否定論理積回路８０は、“０”の信号（アウトプットイネーブル信号）（図４のＭ）をレジスタ１５に供給する。すなわち排他的論理和回路１４には、このとき、ＦＩＦＯ７１からのデータＤ０（図４のＤ）と、ＦＩＦＯ７５からのデータＤ０（図４のＧ）が入力され（すなわち、デバイスデータとレファレンスデータのそれぞれ対応するデータが入力され）、排他的論理和回路１４は、その排他的論理和の結果（比較結果）をレジスタ１５に供給するので、レジスタ１５からの比較結果（図４のＮ）が、有効な比較結果として利用される。
【００６１】
以上のように、先に入力された、例えば、出力制御部１１からのデバイスデータの出力を遅延させ、デバイスデータとレファレンスデータとが同期して排他的論理和回路１４に入力されるように、デバイスデータとレファレンスデータの出力を制御するようにしたので、それらの入力タイミングの間にずれがあっても、デバイス２の出力を適切に検査することができる。
【００６２】
【発明の効果】
本発明によれば、例えば、半導体デバイスの出力を適切に検査することができる。
【図面の簡単な説明】
【図１】従来の半導体試験装置の構成例を示すブロック図である。
【図２】図１の半導体試験装置の動作を説明するタイミングチャートである。
【図３】本発明を適用した半導体試験装置の構成例を示すブロック図である。
【図４】図３の半導体試験装置の動作を説明するタイミングチャートである。
【符号の説明】
２ 半導体デバイス， １１ 出力制御部， １２ レファレンスデータ出力部， １３ 出力制御部， １４ 排他的論理和回路， １５ レジスタ， １６ クロック発生部， ２１ レジスタ， ２２ バッファ， ３１ レジスタ， ３２ バッファ， ６１ 出力制御部， ６２ クロック発生部， ７１ ＦＩＦＯ， ７２ 論理和回路， ７３ レジスタ， ７４ 論理積回路， ７５ ＦＩＦＯ， ７６ 論理和回路， ７７ レジスタ， ７８ 論理積回路， ７９ 排他的論理和回路， ８０ 否定論理積回路
Claims (3)
- 入力された第１のデータおよび第２のデータを出力する際に、時間的に先に入力された前記第１のデータまたは前記第２のデータのいずれか一方を、後から入力された他方と同期して出力することができるように、前記一方の出力を遅延させる入出力制御手段と、
前記入出力制御手段により出力された前記第１のデータと前記第２のデータが一致するか否かを判定する判定手段と
を備えることを特徴とする信号処理装置。 - 入力された第１のデータおよび第２のデータを出力する際に、時間的に先に入力された前記第１のデータまたは前記第２のデータのいずれか一方を、後から入力された他方と同期して出力することができるように、前記一方の出力を遅延させる入出力制御ステップと、
前記入出力制御ステップの処理で出力された前記第１のデータと前記第２のデータが一致するか否かを判定する判定ステップと
を含むことを特徴とする信号処理方法。 - 入力された第１のデータおよび第２のデータを出力する際に、時間的に先に入力された前記第１のデータまたは前記第２のデータのいずれか一方を、後から入力された他方と同期して出力することができるように、前記一方の出力を遅延させる入出力制御ステップと、
前記入出力制御ステップの処理で出力された前記第１のデータと前記第２のデータが一致するか否かを判定する判定ステップと
を含む処理をコンピュータに実行させることを特徴とするプログラム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003102492A JP2004312327A (ja) | 2003-04-07 | 2003-04-07 | 信号処理装置および方法、並びにプログラム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003102492A JP2004312327A (ja) | 2003-04-07 | 2003-04-07 | 信号処理装置および方法、並びにプログラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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2003
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