【０００１】
【発明の属する技術分野】
本発明は表示装置の製造方法に関し、特に、複数の膜厚を有するレジスト膜形成工程を含む表示装置の製造方法に関する。本発明は、例えば、液晶表示素子に用いられる薄膜トランジスタ（以後、ＴＦＴと称する）を配したアクティブマトリクス基板の製造に好適である。
【０００２】
【従来の技術】
液晶表示装置の市場が成熟するのに伴い、低価格化の要求はますます高まっており、その方策の一つとして写真製版工程で使用するマスク枚数を削減することが行われている。その手法としては、膜厚を２種類以上設定したレジストパターンをアクティブマトリクス面内に形成する方法が知られている（例えば、特許文献１参照）。以下、その手法について、図１０Ａ〜１０Ｄを用いて簡単に説明する。まず、図１０Ａに示すように、基板１上の下層４と上層３との積層上に、写真製版により、レジスト膜２の膜厚が厚い部分（以下、領域Ｉ）と薄い部分（以下、領域ＩＩ）とが混在する第１のレジストパターンを形成する。ここで、第１のエッチングを行い、上層３の露出部をエッチングにより除去したのが図１０Ｂである。さらに、露出した下層４をエッチング除去する処理と領域ＩＩのレジスト膜２を完全に除去する処理とを行うと、図１０Ｃに示すように、領域ＩＩには新しく上層３が露出されるのと同時に、レジスト膜２のパターン形状も領域Ｉ＋領域ＩＩから、領域Ｉへと縮小することになる。
【０００３】
ここで、変化した後の第２のレジストパターン形状（すなわち領域Ｉ）を用いて、領域ＩＩで露出した上層３について選択的なエッチングを行った状況を図１０Ｄに示す。以上、図１０Ａ〜１０Ｄに示す処理により、写真製版回数は１回にもかかわらず、エッチング形状が異なる２種類のレジストパターン、すなわち、下層４のパターニングに関しては領域Ｉ＋領域ＩＩにレジストパターンが形成され、上層３のパターニングに関しては領域Ｉにレジストパターンが形成されたことになる。同様の原理で、レジスト膜の膜厚を３種類以上とすることも可能である。
上記のようなパターニング、エッチングを量産に適用した場合、第２のレジストパターン形状の寸法に厳しい再現性が要求されることがある。そのような場合、以下のような困難を伴う。通常、レジスト膜２のエッヂ断面は完全な垂直ではなく、エッチングの異方性も完全ではない。領域Ｉと領域ＩＩとの境界の現実的な断面を図１１Ａ〜１１Ｄに示す。図１１Ａは、下層４のエッチング前のレジスト膜２の断面形状を示している。図１１Ｂは下層４の露出部がエッチングされた後の断面図であり、特にエッチング時間が最適な場合のレジスト膜２の断面形状を示している。図１１Ｂにおいては、レジスト膜２の断面エッヂ部は、領域Ｉと領域ＩＩとの境界に一致している。
【０００４】
ここで、領域ＩＩのレジスト膜厚と、図１１Ａから図１１Ｂに相当するエッチング時のレジスト減少速度との再現性が低い場合、最適なエッチング時間の再現性も低くなるため、常に最適時間でエッチング処理できるとは限らないことになる。エッチング時間が長すぎたり、レジストエッチング速度が速すぎたりした場合の断面図を示したのが図１１Ｃである。図１１Ｃにおいて、レジストパターンのエッヂ部は、あらかじめ設定しておいた領域Ｉと領域ＩＩとの境界から大きくずれることになる。そのため、この状態で上層３のエッチングを行った場合、図１１Ｄに示すように、上層３のエッヂも領域Ｉと領域ＩＩとの境界からずれることになり、再現性よく同一寸法で仕上げることは非常に困難である。以上の困難性は、レジスト厚が３種類以上の場合において、少なくとも１層でも加工寸法に厳しい再現性が求められた場合も同様である。再現性を向上させ、各基板ごとに最適な時間でエッチングを行うには、領域ＩＩのレジスト膜２が消失して領域ＩＩの上層３が露出するタイミングを見極めることが重要であり、そのためには上層３が露出した時に発生するドライエッチング発光信号を検出するのがよい。
【０００５】
しかし、上記のような発光信号の検出を行う場合、以下の課題が存在する。基板面積に比して領域ＩＩの面積が著しく小さい写真製版を行った基板に対し、エッチングとともに領域ＩＩのレジスト膜２のみ消失するような処理を行った場合、エッチング中に領域ＩＩの上層３が露出する面積も自ずと小さいことになるため、上層３の露出に伴う発光強度の変化も少なく、検出に必要な程度の発光強度の変化が得られないという問題があった。
【０００６】
【特許文献１】
特開 ２０００−１１１９５８号公報
【０００７】
【発明が解決しようとする課題】
本発明は、上記のような問題点を解決するためになされたものであって、２種類以上のレジスト膜厚が混在する場合に、最も厚いレジスト膜厚以外のより薄い個所のレジストを除去する際に、再現性あるいは制御性の高い加工が可能なパターニング方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の第１の態様にかかる表示装置の製造方法は、基板上に、チャネルを有する能動素子のパターンを形成するために、複数の膜厚を備えるレジスト膜をパターニングするための工程において、表示領域以外の一部領域であって、前記表示領域と回路的に接続される素子が形成されない領域に、前記複数のレジスト膜厚のうち、最も厚い膜厚以外の厚さを有するレジスト膜をパターン形成する工程を含むことを特徴とするものである。
【０００９】
上記表示装置の製造方法において、前記一部領域が、パネル形成領域内または基板周辺部であることができる。
【００１０】
上記表示装置の製造方法において、前記複数の膜厚は２種類からなり、薄い方のレジスト膜厚を有する領域の総面積が、基板全体の面積の２．５％以上５０％以下であることが好ましい。さらに好ましくは、薄い方のレジスト膜厚を有する領域の総面積が、基板全体の面積の５％以上１０％以下である。
【００１１】
本発明の第２の態様にかかる表示装置の製造方法は、基板上に、絶縁層、半導体層、不純物を添加した半導体層、導電層の順に成膜する工程と、前記導電層上に写真製版処理を行い、チャネル上でソース電極とドレイン電極とが分離されかつ対向する領域と、表示領域以外の一部領域であって前記表示領域と回路的に接続される素子が形成されない領域とにレジスト膜厚を薄くパターニングし、前記ドレイン電極と前記ソース電極の領域にはレジスト膜厚を厚くパターニングした後に、露出している前記導電層を除去する工程と、前記導電層を除去した後に露出する前記半導体層および前記不純物を添加した半導体層の除去とレジスト膜厚を薄くパターニングした領域のレジストの除去とをドライエッチングで行う工程と、を含むものである。
【００１２】
本発明の第３の態様にかかる表示装置の製造方法は、基板上にチャネルを有する能動素子を形成するために、複数の膜厚を備えるレジスト膜をパターニングするための工程において、表示領域外の一部領域に、前記複数の膜厚のうち最も厚い厚さ以外の厚さを有するレジスト膜をパターン形成する工程を含み、前記最も厚い厚さ以外の厚さを有するレジスト膜をパターニングした領域の面積が、基板全体の面積の２．５％以上５０％以下であることを特徴とするものである。
【００１３】
上記第３の態様にかかる表示装置の製造方法において、前記最も厚い厚さ以外の厚さを有するレジスト膜をパターニングした領域の面積が、基板全体の面積の５％以上１０％以下であることが好ましい。
【００１４】
【発明の実施の形態】
本発明における実施の形態について、図１〜９を用いて説明する。図１〜９は、本形態におけるアレイ基板製造工程の一部を示している。まず、図１に示す断面形状に至る過程について説明する。基板５上に、第１の導電層をＰＶＤ法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜する。第１の導電層は、クロム、チタン、モリブデン等の高融点金属やアルミ合金膜、またはそれらの積層からなり、膜厚２００〜４００ｎｍ程度に成膜される。この導電膜をパターニングして、ゲート電極６、ゲート電極６と接続するゲート配線（図示せず）、ゲート端子部（図示せず）を形成する。パターニングは写真製版技術とエッチング技術により行う。エッチングは、エッチング液を用いるＷＥＴ法でも、ドライエッチングでもよい。次に、ゲート絶縁膜となる絶縁膜７の下層部分を基板５、ゲート電極６、ゲート配線、ゲート端子上に成膜する。続いて、絶縁膜７の上層部分、半導体膜８、不純物を添加した半導体膜９をＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜する。以上の３層成膜は連続的にかつ大気にさらすことなく行うのが望ましい。絶縁膜７は、ＳｉＮ、ＳｉＯ２等を用いるのがよいが、ゲート電極６の表面を酸化させた膜を用いても良い。半導体膜８は、非晶質シリコン膜を用いるが、多結晶シリコン膜でもよい。不純物を添加した半導体膜９の不純物はリン、ボロンがよい。
【００１５】
次に、第２導電層１０をＰＶＤ法により成膜する。なお、ここでは、絶縁膜７、半導体膜８、不純物を添加した半導体膜９の３層成膜と第２導電層１０の成膜を分けて記載したが、絶縁膜７、半導体膜８、不純物を添加した半導体膜９、第２の導電層１０の４層成膜を連続して、大気にさらすことなく行ってもよい。第２導電層１０は、クロム、モリブデン、チタンなどの高融点金属やその合金、アルミ合金膜、または、これらの積層からなり、典型的には、膜厚３００〜５００ｎｍ程度に成膜される。次に、レジスト塗布・露光・レジスト現像の各処理を含む写真製版工程により、レジスト膜２膜のパターニングを行う。写真製版工程は、様々な方法を適用することが可能であり、例えば、露光源として、その工程に応じて、可視光、紫外線あるいは電子線などを使用することができる。ソース配線、ソース端子、ソース電極１４、ドレイン電極１５が形成される領域には、引き続いて行うエッチングによっても完全に消失しない程度の厚さを有するレジスト膜２を形成する。一方、ゲート電極６上でソース電極１４とドレイン電極１５とが分離され、かつ対向するチャネル領域１１には、引き続いて行うエッチングにともなって完全に消失しうる程度の薄さを有するレジスト膜２を形成する。レジスト膜２の膜厚の具体的な値は、引き続いて行うエッチング条件にも依存するが、前者の厚い領域で１．５〜２．２μｍ、後者の薄い領域で０．４〜１．２μｍ程度である。
【００１６】
ここで、通常の場合は、表示領域以外の領域にレジスト膜を残す必要は無いが、本実施形態においては、あえてレジスト膜厚が薄い領域を表示領域以外の領域にも形成する。以上の工程を経ることによって、図１に示す構成を形成することができる。図１は、この時点でのＴＦＴと、表示領域以外の領域との断面図を示している。ここで、表示領域とは、複数の画素によって形成される領域であって、目視で見ることが可能な映像画面に相当する領域を指しており、表示領域の外側周辺の領域であって、表示領域と電気的に接続する配線や端子が形成される領域は含んでいない。一方、表示領域に加えて、表示領域の外側周辺にあって表示に寄与する配線や端子が形成される領域を含む領域は、パネル形成領域と呼ぶことにする。パネル形成領域の外周において基板から切り出すことによって、一つの液晶表示パネル用の一つのアレイ基板が得られる。表示領域以外の領域において膜厚が薄いレジスト膜が形成される領域を、表示領域以外の領域１３として図８に示す。図８は、表示領域以外の領域１３の一例として、表示領域１２、パネル形成領域１８とともに、基板１面内に配置されている例を示している。図８は１枚の基板１から複数のアレイ基板を形成する例を示している。この図８において、表示領域以外の領域１３はパネル形成領域１８から離れた個所に配置されているが、パネル形成領域１８内の領域であって、表示領域１２を除いた領域でもよい。ＴＦＴについては完成した時点での上面図を図９に示す。
【００１７】
図１に続いて、レジスト膜２を消失させないような条件で、最表面で露出している第２導電層１０をエッチング除去する。この時点で、第２導電層１０は、レジスト膜２で被覆されている箇所、すなわち、ソース電極１４、ドレイン電極１５、ソース配線、ソース端子、ゲート電極６上でソース電極１４とドレイン電極１５とが分離され、かつ対向するチャネル領域１１、および、表示領域以外の領域１３のみ残っている。この時点での断面図を図２に示す。なお、このエッチングは、ＷＥＴ法でも良いし、ドライエッチングでも良いが、ドライエッチングを適用する場合は、特にレジスト膜２が消失しないように留意することが重要である。
【００１８】
図２以後、ドライエッチング処理により、チャネル領域１１のレジスト膜厚が薄い領域のレジスト膜２を消失させることによる第２導電層１０の露出と、半導体膜８と不純物を添加した半導体膜９を除去することによるゲート絶縁膜７の露出とを行う。露出後の断面形状を図３に示す。図２から図３に変化する間に、レジスト膜厚が薄い領域のレジスト膜２が完全に消失するため、レジスト膜２の下地である第２導電層１０が露出するのにしたがって、発光を伴った反応が発生する。通常、チャネル領域１１上のレジスト膜厚が薄い領域が基板５に占める面積比率は１％以下であるため、発光信号の強度は検出するのに十分とはいえない。
また、膜厚が薄い領域のレジスト膜２が完全に消失する際のレジスト面積の縮小量も小さいため、レジストに起因する発光強度の変化量についても、検出するのに十分とはいえない。
【００１９】
本実施形態においては、図２に示すように、レジスト膜２の膜厚が薄い領域を表示領域１２の外の領域１３にも形成しているため、ドライエッチング中の第２導電層１０の露出面積が増大し、発光信号の強度も増大することになる。したがって、第２導電層１０が露出する時期を各基板ごとに正確に知ることができるので、エッチングを的確なタイミングで終了させることができる。具体的には、第２導電層１０としてＭｏもしくはＭｏ−Ｎｂ等の合金を使用し、エッチングガスとして酸素にＳＦ６またはＣＦ４を添加したガスを使用することができる。酸素をベースとしたエッチングではレジストを高速にエッチングすることが可能で、比較的短時間で薄いレジスト膜２を完全に除去できる。このとき、レジスト膜２が除去されるに従い、下地のＭｏ膜が露出し始めるが、本実施例においては、ＳＦ６，ＣＦ４といったフッ素系のガスを添加しているため、Ｍｏ膜もごくわずかにエッチングされる。そのため、Ｍｏ膜のエッチング反応に起因する発光スペクトル（例えば、７０４ｎｍの発光信号）が存在する。本実施形態においては、レジスト膜２の膜厚が薄い領域を表示領域以外の領域１３にも形成しているため、Ｍｏ膜の露出面積が十分広大であり、したがってＭｏ膜からの発光信号を検出することが可能な強度まで増大させることが可能である。
【００２０】
上記説明においては、エッチングの終点を検出する発光として、第２導電層１０に起因する発光を使用したが、レジストに起因する発光を使用してもよい。本発明では、レジスト膜厚が薄い領域の面積が通常に比べて大きいため、膜厚が薄い領域のレジスト膜２の消失前後では、レジストとプラズマとの反応から生じる発光の強度も大きく異なる。したがって、この発光強度をモニターすることによって、最適なエッチング終点時期を把握することができる。この方法は、例えば、エッチングガスが酸素、酸素と不活性ガス、もしくは酸素とＳＦ６またはＣＦ４等のフッ素系ガスとの混合ガスでフッ素系ガスが５％以下である場合のように、一般に第２導電層１０からの発光が弱くなってしまう場合に特に有効である。
【００２１】
さらに、上記説明では、膜厚が薄い領域のレジスト膜２を消失させることによる第２導電層１０の露出と、半導体膜８と不純物を添加した半導体膜９を除去することによるゲート絶縁膜７の露出とを同時に行う場合について記載したが、別々に行っても良い。酸素または酸素と不活性ガスもしくは酸素にＳＦ６またはＣＦ４等のフッ素系ガスを添加したガスを使用して膜厚が薄い領域のレジスト膜２をエッチング除去した後に、半導体膜８と不純物を添加した半導体膜９との除去を例えばＳＦ６とＨＣＬとを含む混合ガスを用いたドライエッチングで行っても良い。この場合は、半導体膜８の下地であるゲート絶縁膜７との選択比を向上させることができるという利点がある。また、前後を入れ替えて、半導体膜８の除去を行った後に、膜厚が薄い領域のレジスト膜２を除去してもよい。膜厚が薄い領域のレジスト膜２を除去する際のエッチングガスとして、酸素とフッ素系ガスとを含む混合ガスを使用する場合、酸素に添加するフッ素系ガスが多いとゲート絶縁膜７のエッチング量が増大するという問題があるので、フッ素系ガス比率を５％以下（ゼロを含む）に抑制する必要がある。
【００２２】
図３以後、レジスト膜２が消失したことにより露出した第２導電層１０をエッチングにより除去することにより、チャネル領域１１上において、ソース電極１４とドレイン電極１５とを分離する。本実施形態においては、表示領域１２内のチャネル領域１１以外にも、表示領域以外の領域１３において第２導電層１０が露出するため、該領域の第２導電層１０も除去されることになる。第２導電層１０除去後の断面図を図４に示す。図３から図４に示す第２導電層１０の除去方法は、ＷＥＴエッチングでも、ドライエッチングでもよい。なお、このときドライエッチングを用いた場合、第２導電層１０は表示領域以外の領域１３においても露出しているため、第２導電層１０に起因する活性種の発光信号強度は、十分強く、的確なエッチング終点検出を判断することが可能である。
【００２３】
例えば、第２導電層１０として、Ｍｏを使用した場合、ドライエッチング中に７０４ｎｍで検出される発光信号をモニターし、その強度がゼロに収束した時点でもってエッチングが完了したとみなすことができる。この検出は、第２導電層１０の下地である不純物添加の半導体層９のエッチング量が過剰に増大するのを抑制する効果も有する。またＷＥＴエッチングにおいても、表示領域以外の領域１３にある第２導電層１０のパターンをモニターすることにより、エッチング終点の検出が可能であり、この検出により、エッチング時間の過不足によるサイドエッチの増大やエッチング不足といった問題を回避することができる。
【００２４】
図４以後、チャネル領域１１で露出した不純物添加の半導体膜９の除去と、レジスト膜２の除去を行う。除去後の状況を図５に示す。このとき、表示領域以外の領域１３に残存している前記不純物を添加した半導体膜９も共に除去されるが、半導体膜８は残ることになる。なお、以上の説明において、第２導電層１０形成後の写真製版により前記レジスト膜２を形成した後に行われる複数のエッチング工程を個別に記載したが、複数のエッチング工程は連続して行ってもよい。例えば、複数のチャンバを持つドライエッチング装置や、ドライエッチング用のチャンバとＷＥＴエッチング槽と基板水洗装置と基板乾燥手段とを単数または複数有する連続処理装置にて複数のエッチング工程を順番に行っても良いし、単一のチャンバ内で順番にエッチングを行っても良い。また、ドライエッチング装置とＷＥＴエッチング装置と表面改質装置と基板洗浄装置と基板乾燥手段とのうち少なくとも１つの装置と、レジスト厚を２種類以上有するレジスト膜をレジスト塗布・露光・現像により形成する写真製版装置とが基板搬送手段により連結された設備で連続的に処理を行っても良い。
【００２５】
図５以後は、ＣＶＤ法により、基板５全面にＳｉＮ，ＳｉＯ２等の保護膜１６を形成した後、写真製版によるパターニング、エッチングにより、ドレイン電極１５の一部、および、各配線端子（図示せず）の一部上に穴を開口する。この時に、図６に示すように、表示領域以外の領域１３にて半導体膜８が残存している部分も開口すると、保護膜１６のエッチング時に半導体膜８も完全に除去することが可能である。表示領域以外の領域１３が、表示装置として基板から切り離されない部分、例えばパネル形成領域１８内の端子部近傍に位置している場合、半導体膜８を残しておくことは短絡などの不具合につながるため、上記の方法で完全に除去した方がよい。その後、第３導電層を基板５全面に形成し、画素電極１７とともに、ゲート端子部パッド、ソース端子部パッド、共通配線パッドなどの必要な箇所（図示せず）にパターン形成し、ＴＦＴが形成されたアレイ基板が完成する。画素電極１７には、ＩＴＯなどの透明導電材料、または、アルミ、高融点金属等の金属を使用する。図７に、ＴＦＴ部と、表示領域以外の領域１３との断面図を示す。完成したＴＦＴの上面図を図９に示す。ＴＦＴが完成した基板５をカラーフィルタ基板（図示しない）と貼り合わせて、内部に液晶を収め、駆動回路（図示しない）をゲート端子パッド、ソース端子パッドと接続して、筐体（図示しない）内に収めることにより、液晶表示装置が完成する。
【００２６】
薄いレジストパターンを形成した表示領域以外の領域１３においては、上記に説明した通り、半導体膜８が残るか、または絶縁膜７の厚さが薄くなるため、表示領域以外の領域１３は、アレイ工程以降の工程上、支障が無い場所を選別する必要がある。例えば、表示領域１２周辺部で、かつパネル形成領域１８内にある配線や端子に何らかのチャネルや抵抗を形成する場合は、レジスト膜２の膜厚が薄い領域を該当箇所にも形成する必要がある。このような基板において、付加的に薄い膜厚のレジストパターンを形成する場合、表示領域以外の領域１３は、チャネルや抵抗を形成する箇所以外の領域となる。従って、薄いレジストパターンは、表示領域内の回路と回路的に接続される素子が形成されない領域に、付加的に形成される。この場合に、膜厚が薄いレジスト膜２を付加的に形成する領域としては、パネル形成領域１８内よりも、パネル形成領域１８以外の領域が、配線や端子の形成に影響を与えないという点では、より好ましい。この場合、表示領域以外の領域１３は、実質的にパネル形成領域１８以外の領域と言い換えても良い。また、本実施例の適用有無により、被エッチング膜の露出面積が大きく異なるため、形成領域の位置や面積については、被エッチング膜のエッチングの均一性や速度等への影響も勘案して決定するのがよい。ここで、露出面積とは、レジスト膜２の膜厚を薄く形成した領域、すなわち、本実施の形態で言うところのチャネル領域１１と表示領域以外の領域１３との和の面積としている。エッチング終了時点を判断するために十分な発光強度を得るには、露出面積と基板５全体の面積比は少なくとも２．５％以上は必要である。２．５％未満の場合は、エッチング終了時点を判断するに足る十分な発光強度を得ることは困難である。一方、露出面積と基板５全体の面積比の増大はエッチング均一性の悪化を引き起こすことがあるため、最大でも５０％以下にしておくのがよい。
【００２７】
露出面積と基板５全体の面積比が、５〜１０％の範囲であれば、エッチング自体に悪影響を及ぼすことなく、エッチング終了時点をより確実に判断可能な程度の強度を有する発光信号を得ることができる。また、表示領域以外の領域１３については、素子が形成されている表示領域１２からなるべく離れた位置に形成する方が、表示領域１２内の素子形成にかかわるエッチングの均一性を確保するためには都合がよく、さらに、表示素子完成後に基板から切り落とされる箇所に形成するのがよい。望ましくは、基板５の基板端の四辺に沿った周辺部が良い。例えば、基板寸法が４１０ｘ５２０ｍｍの場合、基板端から３〜１０ｍｍの幅をもった環状の領域に設定することにより、表示領域外の領域のみで２．６％〜８．５％の面積比が得られることになる。さらに、基板寸法が１８００ｘ２０００ｍｍの場合、基板端から１２．５〜４０ｍｍの幅を持った環状の領域に設定することにより、表示領域外の領域のみで２．６％〜８．３％の面積比が得られることになる。なお、第１の実施の形態においては、液晶を用いた表示装置のＴＦＴについての説明を行っているが、液晶を用いた表示装置に限定されることなく、エレクトロルミネセンス素子などを用いたものであっても適用可能である。
【００２８】
【発明の効果】
本発明の製造方法は、基板表面上に表示装置のパターンを形成するために、複数のレジスト膜厚を設ける写真製版工程において、表示領域以外の領域に、前記複数のレジスト膜厚のうち、最も厚いレジスト以外の厚さを有するレジスト層を形成する工程を含むことを特徴とするパターン形成方法を含む表示装置の製造方法であるので、引き続いて行われるエッチング時の発光信号強度を高くすることが可能となり、的確な終点判断により基板ごとに最適なエッチング時間による加工を行うことができるため、仕上がり寸法のばらつきの少ない良質な表示装置を得ることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるレジストパターン形成後の断面図である。
【図２】図１の状態から、第２導電層をエッチング除去した後の断面図である。
【図３】図２の状態から、半導体膜と不純物を添加した半導体膜とをエッチング除去し、表示領域以外の領域とチャネル領域とに形成していた薄いレジストを完全に除去した後の断面図である。
【図４】図３の状態から、第２導電層をエッチング除去した後の断面図である。
【図５】図４の状態から、不純物を添加した半導体膜とレジストをエッチング除去した後の断面図である。
【図６】図５の状態から、保護膜を成膜し、開口部を形成した後の断面図である。
【図７】図６の状態から、第３の導電層を形成し、画素電極としてパターニング形成した後の断面図である。
【図８】基板上に、表示装置の表示領域と、表示領域以外の領域とを配置した例である。
【図９】表示装置の表示領域内に形成する薄膜トランジスタの上面図である。
【図１０】図１０ＡからＤは、２種類の膜厚を有するレジストでパターン形成した場合のエッチング加工を示した断面図である。
【図１１】図１１ＡからＤは、２種類の膜厚境界部にテーパを有するレジストでパターン形成した場合のエッチング加工を示した断面図である。
【符号の説明】
１ 基板
２ レジスト
３ 上層
４ 下層
５ 基板
６ ゲート電極
７ 絶縁膜
８ 半導体膜
９ 不純物を添加した半導体膜
１０ 第２導電層
１１ チャネル領域
１２ 表示領域
１３ 表示領域以外の領域
１４ ソース電極
１５ ドレイン電極
１６ 保護膜
１７ 画素電極
１８ パネル形成領域[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a display device, and more particularly to a method for manufacturing a display device including a step of forming a resist film having a plurality of film thicknesses. The present invention is suitable, for example, for manufacturing an active matrix substrate provided with a thin film transistor (hereinafter, referred to as a TFT) used for a liquid crystal display element.
[0002]
[Prior art]
As the market for liquid crystal display devices matures, the demand for lower prices is increasing, and one of the measures is to reduce the number of masks used in the photolithography process. As a method for this, a method of forming a resist pattern having two or more film thicknesses in the active matrix plane is known (for example, see Patent Document 1). Hereinafter, the method will be briefly described with reference to FIGS. First, as shown in FIG. 10A, a portion where the thickness of the resist film 2 is thick (hereinafter referred to as region I) and a portion where the resist film 2 is thin (hereinafter referred to as region) are formed on the lamination of the lower layer 4 and the upper layer 3 on the substrate 1 by photolithography. II) is formed to form a first resist pattern. Here, FIG. 10B shows that the first etching is performed and the exposed portion of the upper layer 3 is removed by etching. Further, when a process of etching and removing the exposed lower layer 4 and a process of completely removing the resist film 2 in the region II are performed, the upper layer 3 is newly exposed in the region II at the same time as shown in FIG. 10C. The pattern shape of the resist film 2 is also reduced from the region I + region II to the region I.
[0003]
Here, FIG. 10D shows a state where the upper layer 3 exposed in the region II is selectively etched using the changed second resist pattern shape (that is, the region I). As described above, by the processing shown in FIGS. 10A to 10D, two types of resist patterns having different etching shapes, that is, the resist pattern is formed in the region I + region II with respect to the patterning of the lower layer 4 even though the number of photolithography is one. Regarding the patterning of the upper layer 3, a resist pattern is formed in the region I. By the same principle, it is possible to use three or more resist films.
When the above-described patterning and etching are applied to mass production, strict reproducibility may be required for the dimensions of the second resist pattern shape. In such a case, the following difficulties are involved. Usually, the edge cross section of the resist film 2 is not completely vertical and the anisotropy of etching is not perfect. 11A to 11D show realistic cross sections of the boundary between the region I and the region II. FIG. 11A shows a cross-sectional shape of the resist film 2 before the lower layer 4 is etched. FIG. 11B is a cross-sectional view after the exposed portion of the lower layer 4 has been etched, and particularly shows a cross-sectional shape of the resist film 2 when the etching time is optimal. In FIG. 11B, the edge of the cross section of the resist film 2 coincides with the boundary between the region I and the region II.
[0004]
Here, when the reproducibility of the resist film thickness in the region II and the resist reduction rate at the time of etching corresponding to FIGS. 11A to 11B is low, the reproducibility of the optimum etching time is also low. It will not always be possible to process. FIG. 11C shows a cross-sectional view when the etching time is too long or the resist etching rate is too fast. In FIG. 11C, the edge portion of the resist pattern is largely displaced from a preset boundary between region I and region II. Therefore, if the upper layer 3 is etched in this state, as shown in FIG. 11D, the edge of the upper layer 3 also deviates from the boundary between the region I and the region II, and it is extremely difficult to finish the same size with good reproducibility. Difficult. The above difficulties are the same when there are three or more resist thicknesses and even when at least one layer requires strict reproducibility in processing dimensions. In order to improve the reproducibility and perform etching for each substrate in an optimum time, it is important to determine the timing at which the resist film 2 in the region II disappears and the upper layer 3 in the region II is exposed. It is preferable to detect a dry etching light emission signal generated when the upper layer 3 is exposed.
[0005]
However, when detecting the above-mentioned light emission signal, there are the following problems. If a substrate subjected to photolithography in which the area of the region II is significantly smaller than the substrate area is subjected to a process in which only the resist film 2 in the region II disappears with the etching, the upper layer 3 of the region II is etched. Since the exposed area is naturally small, there is a small change in the light emission intensity due to the exposure of the upper layer 3, and there is a problem that the change in the light emission intensity required for detection cannot be obtained.
[0006]
[Patent Document 1]
JP-A-2000-111958
[0007]
[Problems to be solved by the invention]
The present invention has been made in order to solve the above problems, and when two or more resist film thicknesses are mixed, a thinner portion of the resist than the thickest resist film is removed. In this case, an object of the present invention is to provide a patterning method capable of performing processing with high reproducibility or controllability.
[0008]
[Means for Solving the Problems]
In a method for manufacturing a display device according to a first aspect of the present invention, in a step of patterning a resist film having a plurality of film thicknesses in order to form a pattern of an active element having a channel on a substrate, A resist film having a thickness other than the thickest of the plurality of resist film thicknesses is patterned in a region other than the region, in which an element that is connected in circuit with the display region is not formed. The method is characterized by including a forming step.
[0009]
In the method of manufacturing a display device, the partial region may be in a panel formation region or a peripheral portion of a substrate.
[0010]
In the method for manufacturing a display device, the plurality of film thicknesses may be two kinds, and a total area of a region having a smaller resist film thickness may be 2.5% or more and 50% or less of an area of the entire substrate. preferable. More preferably, the total area of the region having the thinner resist film thickness is 5% or more and 10% or less of the entire area of the substrate.
[0011]
A method for manufacturing a display device according to a second aspect of the present invention includes a step of forming an insulating layer, a semiconductor layer, a semiconductor layer to which impurities are added, and a conductive layer on a substrate in this order, and photolithography on the conductive layer. A resist is applied to a region where the source electrode and the drain electrode are separated and opposed on the channel, and a region other than the display region and a region where an element that is connected in circuit with the display region is not formed. After patterning the film thickness thinly, and in the region of the drain electrode and the source electrode, patterning the resist film thick, the step of removing the conductive layer that is exposed, and the step that is exposed after removing the conductive layer Removing the semiconductor layer and the semiconductor layer to which the impurity is added and removing the resist in a region where the resist film thickness is reduced by dry etching.
[0012]
In a method for manufacturing a display device according to a third aspect of the present invention, in a step of patterning a resist film having a plurality of film thicknesses in order to form an active element having a channel on a substrate, In some regions, the method includes a step of patterning a resist film having a thickness other than the thickest of the plurality of film thicknesses, and forming a resist film having a thickness other than the thickest. The area is not less than 2.5% and not more than 50% of the area of the whole substrate.
[0013]
In the method for manufacturing a display device according to the third aspect, an area of a region where a resist film having a thickness other than the thickest is patterned is 5% or more and 10% or less of an area of the entire substrate. preferable.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described with reference to FIGS. 1 to 9 show a part of an array substrate manufacturing process in the present embodiment. First, the process leading to the cross-sectional shape shown in FIG. 1 will be described. A first conductive layer is formed on the substrate 5 by a PVD method (Physical Vapor Deposition). The first conductive layer is made of a high melting point metal such as chromium, titanium, molybdenum, or an aluminum alloy film, or a laminate thereof, and has a thickness of about 200 to 400 nm. The conductive film is patterned to form a gate electrode 6, a gate wiring (not shown) connected to the gate electrode 6, and a gate terminal portion (not shown). Patterning is performed by a photomechanical technology and an etching technology. The etching may be a WET method using an etchant or a dry etching. Next, a lower layer portion of the insulating film 7 serving as a gate insulating film is formed on the substrate 5, the gate electrode 6, the gate wiring, and the gate terminal. Subsequently, an upper layer portion of the insulating film 7, the semiconductor film 8, and the semiconductor film 9 to which impurities are added are formed by a CVD method (Chemical Vapor Deposition). It is desirable that the above three-layer film formation be performed continuously and without exposure to the air. The insulating film 7 is preferably made of SiN, SiO 2 or the like, but may be a film obtained by oxidizing the surface of the gate electrode 6. The semiconductor film 8 uses an amorphous silicon film, but may be a polycrystalline silicon film. The impurity of the semiconductor film 9 to which the impurity is added is preferably phosphorus or boron.
[0015]
Next, the second conductive layer 10 is formed by a PVD method. Here, the three-layer film formation of the insulating film 7, the semiconductor film 8, and the semiconductor film 9 to which the impurity is added and the film formation of the second conductive layer 10 are described separately. May be continuously formed without exposing the semiconductor film 9 and the second conductive layer 10 to each other. The second conductive layer 10 is made of a high melting point metal such as chromium, molybdenum, titanium or the like, an alloy thereof, an aluminum alloy film, or a laminate thereof, and is typically formed to a thickness of about 300 to 500 nm. Next, the resist film 2 is patterned by a photomechanical process including each process of resist application, exposure, and resist development. Various methods can be applied to the photoengraving process. For example, visible light, ultraviolet light, an electron beam, or the like can be used as an exposure source depending on the process. In a region where the source wiring, the source terminal, the source electrode 14 and the drain electrode 15 are formed, a resist film 2 having a thickness that does not completely disappear by the subsequent etching is formed. On the other hand, the source electrode 14 and the drain electrode 15 are separated from each other on the gate electrode 6, and the resist film 2 having such a thickness that it can completely disappear with the subsequent etching is formed on the opposing channel region 11. Form. The specific value of the thickness of the resist film 2 depends on the etching conditions to be subsequently performed, but is about 1.5 to 2.2 μm in the former thick area and about 0.4 to 1.2 μm in the latter thin area. It is.
[0016]
Here, in a normal case, it is not necessary to leave a resist film in a region other than the display region. However, in the present embodiment, a region having a thin resist film is intentionally formed in a region other than the display region. Through the above steps, the configuration shown in FIG. 1 can be formed. FIG. 1 is a cross-sectional view of the TFT at this time and a region other than the display region. Here, the display area is an area formed by a plurality of pixels, refers to an area corresponding to a video screen that can be visually observed, and is an area around the outside of the display area, and is a display area. It does not include a region where a wiring or a terminal electrically connected to the region is formed. On the other hand, in addition to the display area, the area including the area around the outside of the display area where wirings and terminals contributing to display are formed is referred to as a panel formation area. One array substrate for one liquid crystal display panel is obtained by cutting out the substrate at the outer periphery of the panel formation region. FIG. 8 shows a region other than the display region where a thin resist film is formed as a region 13 other than the display region. FIG. 8 shows an example in which the display area 12 and the panel formation area 18 are arranged on the surface of the substrate 1 as an example of the area 13 other than the display area. FIG. 8 shows an example in which a plurality of array substrates are formed from one substrate 1. In FIG. 8, the area 13 other than the display area is arranged at a position distant from the panel formation area 18, but may be an area within the panel formation area 18, excluding the display area 12. FIG. 9 shows a top view of the TFT when completed.
[0017]
Subsequent to FIG. 1, the second conductive layer 10 exposed on the outermost surface is removed by etching under the condition that the resist film 2 is not lost. At this point, the second conductive layer 10 is covered with the resist film 2, that is, on the source electrode 14, the drain electrode 15, the source wiring, the source terminal, and the gate electrode 6, Are separated and only the opposing channel region 11 and the region 13 other than the display region remain. A cross-sectional view at this point is shown in FIG. This etching may be a wet etching method or a dry etching method. However, when dry etching is applied, it is important to pay particular attention so that the resist film 2 does not disappear.
[0018]
After FIG. 2, the second conductive layer 10 is exposed by removing the resist film 2 in a region where the resist film thickness of the channel region 11 is small, and the semiconductor film 8 and the semiconductor film 9 doped with impurities are removed by dry etching. Then, the gate insulating film 7 is exposed. The cross-sectional shape after exposure is shown in FIG. During the change from FIG. 2 to FIG. 3, the resist film 2 in the region where the resist film thickness is thin disappears completely, so that as the second conductive layer 10 underlying the resist film 2 is exposed, light emission occurs. Reaction occurs. Normally, the area ratio of the region having a small resist film thickness on the channel region 11 to the substrate 5 is 1% or less, so that the intensity of the light-emitting signal is not sufficient for detection.
In addition, since the amount of reduction in the resist area when the resist film 2 in the region having a small thickness completely disappears is small, the amount of change in emission intensity due to the resist is not sufficient to be detected.
[0019]
In the present embodiment, as shown in FIG. 2, since the region where the thickness of the resist film 2 is small is also formed in the region 13 outside the display region 12, the exposure of the second conductive layer 10 during the dry etching is performed. The area increases, and the intensity of the light emission signal also increases. Therefore, the timing at which the second conductive layer 10 is exposed can be accurately known for each substrate, so that the etching can be completed at an accurate timing. Specifically, an alloy such as Mo or Mo—Nb is used as the second conductive layer 10, and a gas obtained by adding SF 6 or CF 4 to oxygen can be used as an etching gas. In the oxygen-based etching, the resist can be etched at a high speed, and the thin resist film 2 can be completely removed in a relatively short time. At this time, as the resist film 2 is removed, the underlying Mo film starts to be exposed. However, in this embodiment, since the fluorine-based gas such as SF6 and CF4 is added, the Mo film is also slightly etched. Is done. Therefore, there is an emission spectrum (e.g., a 704 nm emission signal) due to the etching reaction of the Mo film. In this embodiment, since the region where the thickness of the resist film 2 is small is also formed in the region 13 other than the display region, the exposed area of the Mo film is sufficiently large, so that the light emission signal from the Mo film is detected. It is possible to increase the strength to the extent possible.
[0020]
In the above description, light emission due to the second conductive layer 10 is used as light emission for detecting the end point of etching, but light emission due to the resist may be used. In the present invention, since the area of the region where the resist film thickness is small is larger than usual, the intensity of the light emission generated by the reaction between the resist and the plasma greatly differs before and after the disappearance of the resist film 2 in the region where the film thickness is small. Therefore, by monitoring the light emission intensity, the optimum etching end point timing can be grasped. This method is generally used, for example, when the etching gas is oxygen, oxygen and an inert gas, or a mixed gas of oxygen and a fluorine-based gas such as SF6 or CF4 and the fluorine-based gas is 5% or less. This is particularly effective when light emission from the conductive layer 10 is weakened.
[0021]
Further, in the above description, the exposure of the second conductive layer 10 by removing the resist film 2 in the region having a small thickness and the formation of the gate insulating film 7 by removing the semiconductor film 8 and the semiconductor film 9 to which impurities are added. Although the case where exposure and exposure are performed simultaneously has been described, they may be performed separately. After the resist film 2 in a thin film thickness region is removed by etching using oxygen or oxygen and an inert gas or a gas obtained by adding a fluorine-based gas such as SF6 or CF4 to oxygen, the semiconductor film 8 and the semiconductor added with impurities are removed. The removal of the film 9 may be performed by dry etching using a mixed gas containing SF6 and HCL, for example. In this case, there is an advantage that the selectivity with respect to the gate insulating film 7 which is the base of the semiconductor film 8 can be improved. Further, after the semiconductor film 8 is removed in a reverse order, the resist film 2 in a thin region may be removed. When a mixed gas containing oxygen and a fluorine-based gas is used as an etching gas for removing the resist film 2 in a region having a small film thickness, the etching amount of the gate insulating film 7 is increased if a large amount of the fluorine-based gas added to oxygen is used. Therefore, it is necessary to suppress the fluorine-based gas ratio to 5% or less (including zero).
[0022]
After FIG. 3, the source electrode 14 and the drain electrode 15 are separated on the channel region 11 by removing the second conductive layer 10 exposed by the disappearance of the resist film 2 by etching. In the present embodiment, since the second conductive layer 10 is exposed in a region 13 other than the display region other than the channel region 11 in the display region 12, the second conductive layer 10 in the region is also removed. . FIG. 4 shows a cross-sectional view after removing the second conductive layer 10. The method for removing the second conductive layer 10 shown in FIGS. 3 and 4 may be wet etching or dry etching. When dry etching is used at this time, since the second conductive layer 10 is also exposed in the region 13 other than the display region, the emission signal intensity of the active species caused by the second conductive layer 10 is sufficiently strong. It is possible to judge accurate etching end point detection.
[0023]
For example, when Mo is used as the second conductive layer 10, a light emission signal detected at 704 nm during dry etching is monitored, and when the intensity converges to zero, the etching can be regarded as completed. This detection also has an effect of suppressing an excessive increase in the etching amount of the impurity-added semiconductor layer 9 that is the base of the second conductive layer 10. Also in the wet etching, the end point of the etching can be detected by monitoring the pattern of the second conductive layer 10 in the region 13 other than the display region, and this detection increases the side etch due to excessive or insufficient etching time. And problems such as insufficient etching can be avoided.
[0024]
After FIG. 4, the removal of the impurity-added semiconductor film 9 exposed in the channel region 11 and the removal of the resist film 2 are performed. FIG. 5 shows the state after the removal. At this time, the semiconductor film 9 doped with the impurities remaining in the region 13 other than the display region is also removed, but the semiconductor film 8 remains. In the above description, the plurality of etching steps performed after forming the resist film 2 by photolithography after the formation of the second conductive layer 10 are individually described. However, the plurality of etching steps may be performed continuously. Good. For example, a plurality of etching steps may be sequentially performed in a dry etching apparatus having a plurality of chambers, or in a continuous processing apparatus having one or a plurality of dry etching chambers, a wet etching tank, a substrate washing device, and a plurality of substrate drying units. Alternatively, etching may be performed sequentially in a single chamber. Further, at least one of a dry etching apparatus, a WET etching apparatus, a surface modification apparatus, a substrate cleaning apparatus, and a substrate drying means, and a resist film having two or more resist thicknesses is formed by resist coating, exposure, and development. The processing may be continuously performed in a facility connected to the photoengraving apparatus by the substrate transfer means.
[0025]
After FIG. 5, a protective film 16 such as SiN or SiO 2 is formed on the entire surface of the substrate 5 by the CVD method, and then a part of the drain electrode 15 and each wiring terminal (not shown) are patterned by photolithography and etched. Open a hole on a part of). At this time, as shown in FIG. 6, when the portion where the semiconductor film 8 remains in the region 13 other than the display region is also opened, the semiconductor film 8 can be completely removed when the protective film 16 is etched. . If the region 13 other than the display region is located in a portion of the display device that is not separated from the substrate, for example, near a terminal portion in the panel formation region 18, leaving the semiconductor film 8 leads to a short circuit or other trouble. Therefore, it is better to completely remove by the above method. Thereafter, a third conductive layer is formed on the entire surface of the substrate 5 and, along with the pixel electrode 17, is patterned on necessary portions (not shown) such as a gate terminal portion pad, a source terminal portion pad, and a common wiring pad to form a TFT. The completed array substrate is completed. For the pixel electrode 17, a transparent conductive material such as ITO or a metal such as aluminum or a high melting point metal is used. FIG. 7 shows a cross-sectional view of the TFT portion and the region 13 other than the display region. FIG. 9 shows a top view of the completed TFT. The substrate 5 on which the TFT is completed is bonded to a color filter substrate (not shown), a liquid crystal is accommodated therein, and a driving circuit (not shown) is connected to a gate terminal pad and a source terminal pad to form a housing (not shown). The liquid crystal display device is completed by being housed inside.
[0026]
As described above, in the region 13 other than the display region where the thin resist pattern is formed, the semiconductor film 8 remains or the thickness of the insulating film 7 is reduced. In subsequent processes, it is necessary to select a place where there is no problem. For example, in the case where a channel or a resistor is formed in a wiring or a terminal in the periphery of the display region 12 and in the panel formation region 18, a region where the resist film 2 has a small thickness needs to be formed in the corresponding portion. . When a resist pattern having a small thickness is additionally formed on such a substrate, the region 13 other than the display region is a region other than a region where a channel or a resistor is formed. Therefore, the thin resist pattern is additionally formed in a region in the display region where an element that is connected to a circuit in a circuit is not formed. In this case, the region other than the panel formation region 18 does not affect the formation of wirings and terminals as the region where the thin resist film 2 is additionally formed as compared with the inside of the panel formation region 18. Then, it is more preferable. In this case, the area 13 other than the display area may be substantially rephrased as an area other than the panel forming area 18. Further, since the exposed area of the film to be etched greatly differs depending on whether or not the present embodiment is applied, the position and area of the formation region are determined in consideration of the influence on the uniformity and speed of etching of the film to be etched. Is good. Here, the exposed area is a region where the thickness of the resist film 2 is formed thin, that is, the total area of the channel region 11 and the region 13 other than the display region in this embodiment. In order to obtain a sufficient luminous intensity for judging the end point of the etching, the area ratio between the exposed area and the entire substrate 5 needs to be at least 2.5% or more. If it is less than 2.5%, it is difficult to obtain a light emission intensity sufficient to determine the end point of the etching. On the other hand, an increase in the ratio of the exposed area to the entire area of the substrate 5 may cause deterioration of the etching uniformity.
[0027]
When the ratio of the exposed area to the entire area of the substrate 5 is in the range of 5 to 10%, it is possible to obtain a light emission signal having such an intensity that the end time of the etching can be determined more reliably without adversely affecting the etching itself. Can be. In addition, it is better to form the region 13 other than the display region at a position as far as possible from the display region 12 where the elements are formed, in order to ensure the uniformity of the etching related to the formation of the elements in the display region 12. It is convenient, and it is preferable to form it at a location that is cut off from the substrate after the display element is completed. Desirably, the peripheral portion along the four sides of the substrate edge of the substrate 5 is good. For example, when the substrate size is 410 × 520 mm, an area ratio of 2.6% to 8.5% is obtained only in the region outside the display region by setting the ring region to have a width of 3 to 10 mm from the edge of the substrate. Will be done. Furthermore, when the substrate size is 1800 × 2000 mm, the area ratio is set to 2.6% to 8.3% only in the region outside the display region by setting the region as an annular region having a width of 12.5 to 40 mm from the end of the substrate. Is obtained. In the first embodiment, a TFT of a display device using a liquid crystal is described. However, the present invention is not limited to a display device using a liquid crystal, and a device using an electroluminescence element or the like. However, it is applicable.
[0028]
【The invention's effect】
In the photolithography step of providing a plurality of resist film thicknesses in order to form a display device pattern on a substrate surface, the manufacturing method of the present invention includes, in a region other than a display region, Since the method for manufacturing a display device includes a pattern forming method including a step of forming a resist layer having a thickness other than a thick resist, it is possible to increase the intensity of a light emission signal at the time of subsequent etching. Since it becomes possible to perform processing with an optimum etching time for each substrate by accurate end point determination, it is possible to obtain a high quality display device with less variation in finished dimensions.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view after a resist pattern is formed in a first embodiment of the present invention.
FIG. 2 is a cross-sectional view after the second conductive layer is removed by etching from the state of FIG. 1;
FIG. 3 is a cross-sectional view after the semiconductor film and the semiconductor film to which impurities are added are removed by etching from the state of FIG. 2 and a thin resist formed in a region other than a display region and a channel region is completely removed; It is.
FIG. 4 is a cross-sectional view after the second conductive layer is removed by etching from the state of FIG. 3;
5 is a cross-sectional view after the semiconductor film to which impurities are added and the resist are removed by etching from the state of FIG. 4;
6 is a cross-sectional view after forming a protective film and forming an opening from the state of FIG. 5;
FIG. 7 is a cross-sectional view after a third conductive layer is formed from the state of FIG. 6 and patterned as a pixel electrode.
FIG. 8 illustrates an example in which a display region of a display device and a region other than the display region are arranged on a substrate.
FIG. 9 is a top view of a thin film transistor formed in a display region of a display device.
FIGS. 10A to 10D are cross-sectional views showing an etching process when patterns are formed with resists having two kinds of film thicknesses.
FIGS. 11A to 11D are cross-sectional views showing an etching process when a pattern is formed with a resist having a taper at two types of film thickness boundaries.
[Explanation of symbols]
1 substrate
2 Resist
3 Upper layer
4 lower layer
5 Substrate
6 Gate electrode
7 Insulating film
8 Semiconductor film
9 Semiconductor film doped with impurities
10 Second conductive layer
11 Channel area
12 Display area
13 Area other than display area
14 Source electrode
15 Drain electrode
16 Protective film
17 Pixel electrode
18 Panel formation area
