JP4493744B2 - Substrate for liquid crystal display device and manufacturing method thereof - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、ゲート端子上の絶縁膜とドレイン端子上の絶縁膜をエッチングにより開口する工程を含む薄膜トランジスタ基板等の半導体装置の製造方法に関する。この方法は特に、透明画素電極を備えた液晶表示パネルを含めた、様々な分野の液晶表示パネルの製造方法に適用できる。
【0002】
【従来の技術】
液晶表示装置(LCD)用薄膜トランジスタ基板の製造においては、配線層間の絶縁のための絶縁膜の形成や、電極と配線層とのコンタクトをとるため、あるいは配線層の外部電気回路への接続のために、化学気相成長(CVD)、露光、エッチング、現像など種々の工程が必要とされる。
【0003】
従来のLCD薄膜トランジスタ基板の製造方法の一例を説明すると、まず、透明基材上に所定のパターンでゲート電極、ゲート端子及びそれらを接続するゲート配線を形成し、次いでゲート絶縁膜、動作層の非晶質シリコン膜、エッチングストッパーの膜を連続的に成膜し、エッチングストッパーを薄膜トランジスタのチャネル部にのみ残す。続いて、コンタクト層となる例えばn+型非晶質シリコン膜を成膜し、更にその上に信号配線層を形成後、信号配線層、コンタクト層及び動作層をパターニングして、ソース電極とドレイン電極をそれらの端子とともに形成する。次に、保護膜を成膜し、これに画素電極とソース電極とのコンタクトを図るための開口と、ゲート、ソース及びドレイン用の端子部の開口とを形成するためのパターニングを行う。各開口は、個々の電極あるいは端子用に個別のパターンで形成される。その後、画素電極層を成膜し、パターニングして画素電極を形成する。このように、従来のLCD薄膜トランジスタ基板の製造では、ゲート層のパターニング、エッチングストッパーのパターニング、ソース・ドレイン電極層のパターニング、画素電極形成前の保護膜のパターニング、及び画素電極のパターニング用に、5回のフォトリソグラフィー工程が行われている。
【0004】
上述の方法に限らず、従来のLCD基板製造方法においては、例えば、ゲート端子上のゲート絶縁膜の開口とドレイン端子上の最終保護膜の開口にフォトリソグラフィー工程が不可欠であり、また最終保護膜の上層に透明導電膜を形成する場合に必要となるソース電極と画素電極とを電気的に接続するためのコンタクトホールの形成のためにも、やはりフォトリソグラフィー工程が不可欠である。そしてこれらのフォトリソグラフィー工程では、個々の電極や端子用の開口、コンタクトホールの形成のために、微細パターンのマスクが使用される。
【0005】
また、フォトリソグラフィー工程ではフォトレジストが使用され、これについては塗布ミスや、塗布、露光、現像時の塵芥によるパターン不良の発生が避けられず、そのためコンタクト不良や層間短絡等による製品歩留り低下の原因となっている。
【0006】
【発明が解決しようとする課題】
一般に、フォトリソグラフィー工程のためには、CVD装置と並んで高価な露光装置及びエッチャー等の装置が必要である。従って、LCD薄膜トランジスタ基板に限らず、一般に半導体装置の製造において、フォトリソグラフィー工程を簡略化することは、より安価な装置での製造を図り、製品の信頼性を高める上で強く要望されていることである。
【0007】
そこで、本発明は、工程を簡略化するとともに安価な製造装置での生産を可能にするLCD基板の製造方法を提供することを目的とする。また、この製造方法により製造されたLCD基板を提供することも本発明の目的である。
【0008】
【課題を解決するための手段】
本発明のLCD基板製造方法は、表示部と、一般にその周辺に設けられた、表示部駆動用配線の端子部とを含む液晶表示装置用基板(LCD基板)の製造方法であって、複数の端子に対して共通の開口を形成するパターンを有するマスクを使用することで端子部を形成する工程を含むことを特徴とする。
【0009】
本発明の方法は、LCD薄膜トランジスタ基板の各電極を配線により外部の電気回路に接続するための端子部の開口を行うのに特に有益である。すなわち、一つの側面において、本発明の方法はLCD薄膜トランジスタ基板の製造に応用され、この製造方法は、透明基材と、その上に直接又は他の層を介して形成した、制御電極であるゲート電極、被制御電極であるドレイン電極及びソース電極、そして画素電極と、制御電極を外部電気回路に接続するための配線及び端子、被制御電極の一方を外部電気回路に接続するための配線及び端子を含む液晶表示装置用薄膜トランジスタ基板を製造する方法であって、制御電極用の端子上の絶縁膜及び被制御電極用の端子上の絶縁膜のうちの少なくとも一方に当該端子と外部電気回路との電気的接続のための開口を形成するため、複数の端子に対して共通の開口を形成するパターンを有するマスクを使用する工程を含むことを特徴とする。
【0010】
本発明において用いるマスクには、一つだけでなく複数の開口パターンを設けることができ、それらの開口パターンにより形成される共通の開口の内部にそれぞれ複数の端子が収容される。
【0011】
複数の端子に対して共通の開口を形成するパターンを有するマスクとしては、レジスト材料のようなエッチングマスクとなる材料を塗布してパターニングしたものを使用することができ、あるいは所定パターンの窓を有するマスク板等のマスク手段を使用することができる。マスク板を使用する場合には、特に透明画素電極がなくソース電極と画素電極とを電気的に接続するためのコンタクトホールを形成する必要のない新技術のIPS(In−Plain Switching)液晶表示パネルの製造において、最適な製造方法となる。
【0012】
このように、本発明によれば、共通の開口内に複数の電極用の端子が含まれるように、レジスト材料を塗布することで比較的粗いパターンのエッチングマスクを形成することが可能であり、あるいはそのような比較的粗い開口パターンを持ったマスク板を使用することが可能である。レジスト材料の塗布は、例えばパターン付きのロールを使用する印刷機、インクジェット方式の印刷機等で比較的簡単に行うことができ、通常のパターニング操作で用いられるような露光、エッチング及び現像を必要とするフォトリソグラフィー技術に頼らずに実施可能である。また、所定の開口パターンを備えたマスク板は、比較的簡単な操作で繰り返して使用することができる。
【0013】
また、本発明のLCD基板は、表示部と、一般にその周辺に設けられた、表示部駆動用配線の端子部とを含むLCD基板であって、端子部における複数の端子に対して共通の開口が設けられていることを特徴とする。複数の端子のための共通の開口は、一つに限らず、複数であってもよい。
【0014】
本発明のLCD基板の好ましい態様の一つはLCD薄膜トランジスタ基板であり、それは、表示部と、表示部駆動用配線の端子部とを含む液晶表示装置用薄膜トランジスタ基板であり、透明基材と、その上に直接又は他の層を介して形成した、制御電極であるゲート電極、被制御電極であるドレイン電極及びソース電極、そして画素電極と、制御電極を外部電気回路に接続するための配線及び端子、被制御電極の一方を外部電気回路に接続するための配線及び端子を含み、表示部にゲート電極、ドレイン電極、ソース電極及び画素電極が位置し、そして端子部に制御電極用の端子と被制御電極用の端子が位置している液晶表示装置用薄膜トランジスタ基板であって、制御電極用の端子と外部電気回路とを接続するための開口及び被制御電極用の端子と外部電気回路とを接続するための開口のうちの少なくとも一方が、複数の端子に対して共通の開口として設けられていることを特徴とする。
【0015】
【発明の実施の形態】
図1に、本発明のLCD基板の代表的なものとしてLCD薄膜トランジスタ基板1を示す。このLCD薄膜トランジスタ基板1には、ガラス板のように透明な基材9の上に、多数の薄膜トランジスタ(図示せず)により構成される表示部2と、表示部2の各薄膜トランジスタを動作させるための電極を外部の回路に電気的に接続するための端子部3が設けられている。この端子部3は、フォトリソグラフィー技術を利用する微細加工によらずに印刷といったような比較的簡便な手法により大きなパターンで形成できる開口4と、その開口内に形成されている複数の端子(図示せず)を含み、個々の端子は各薄膜トランジスタの電極に配線(図示せず)を介して個別に接続されている。
【0016】
フォトリソグラフィー技術を利用する微細加工によらずに形成できる粗いパターンの開口4は、印刷技術を利用する場合、パターン形成材料を所望の開口パターンで塗布することで容易に形成可能である。パターン形成材料の印刷は、公知の様々な方法で行うことができる。例えば、パターン付きロールによる印刷や、インクジェット方式の印刷を利用可能である。複数の端子のための共通の大きなパターンで形成された開口4は、対応する開口パターンを備えたマスク板を使って形成することもでき、マスク板は、アルミニウム、表面をアルマイト加工したアルミニウム、又は耐エッチング性のあるその他の金属もしくは合金、あるいはセラミックや石英等の絶縁物から製作することができる。このように、本発明によれば、端子部の開口を印刷機や簡便なマスク板などを用いて形成できるので、生産性の向上が見込まれるとともに、設備費の低減も可能となる。
【0017】
端子部の開口の形成工程は、薄膜トランジスタ基板製造の最後の工程としてもよく、この場合、エッチングマスクとなる層をそのまま残すことが可能であり、この層を薄膜トランジスタ基板のカラーフィルターとして用いることが可能である。この概念を図2を参照して説明すれば、薄膜トランジスタ基板の周辺に複数の端子5を含む端子部3のための開口4を形成するためのパターンを有するエッチングマスク6を、赤、緑及び青の三色の塗料を用いて形成する。図2において、このエッチングマスク6は、端子部3のための開口4を除く全面を覆って形成されており、R、G及びBで示した領域にそれぞれ赤、緑及び青のカラーフィルターとなる材料が塗布されている。このカラーフィルターは、薄膜トランジスタの各電極(図示せず)や配線8、層間絶縁膜等を含めた下層の形成を終えた基板の表面に、3色のカラーフィルター材料を所定のパターンで塗布して形成でき、その後、それをマスクとしてエッチングを行い、端子部3の開口4の形成にそのまま利用することができる。このように印刷により3色のカラーフィルターを薄膜トランジスタ基板上に形成することで、通常のように対向基板にカラーフィルターを形成する必要がなくなり、工程の簡略化、製造費の低減を実現できる。
【0018】
印刷を利用する態様においては、端子部の開口は、薄膜トランジスタの信号配線の形成以前に行ってもよく、この場合、最終保護膜を省略してもよい。あるいは、残留しても差し支えない透明材料を塗布して形成した層間絶縁膜を、端子部の開口形成用のマスクとして使用してもよい。
【0019】
複数の端子のための共通の開口を形成するには、対応する比較的粗い開口パターンを備えたマスク板等のマスク手段を利用してもよい。マスク板の一例を図3に示す。この図のマスク板11は、例えば表面をアルマイト加工したアルミニウム製の板12に、図1で説明した端子部3の開口4に対応する開口パターン13を備えたものである。
【0020】
次に、本発明を適用できるLCD薄膜トランジスタ基板における薄膜トランジスタ(TFT)の構造の例を、図面を参照して説明する。図4は、逆スタガ型非晶質シリコン・TFTチャネルエッチタイプのTFTの構造を示しており、この図において、201は透明ガラス基材、202はゲート電極、203はSiN又はSiO2 のゲート絶縁膜、204は非晶質シリコンの動作層、205はn+型非晶質シリコンのオーミック層、206はソース電極、207はドレイン電極、208はITOの透明画素電極、209は最終保護膜である。
【0021】
図5は、逆スタガ型非晶質シリコン・TFTチャネルプロテクトタイプのTFT構造を示しており、この図において、201から209までは図4に示したものと同じものであり、210はSiN等のチャネル保護膜である。
【0022】
図6は、逆スタガ型非晶質シリコン・TFTチャネルエッチタイプのIPS液晶表示パネルにおけるTFT構造を示しており、この図において、201から205までと、207は図4に示したものと同じものであり、ソース電極216と画素電極218は一体に作られており、ゲート絶縁膜203上の画素電極218に対向する位置に対向電極219が形成されている。
【0023】
図7は、逆スタガ型非晶質シリコン・TFTチャネルプロテクトタイプのIPS液晶表示パネルにおけるTFT構造を示しており、この図において、201から205までと、207と、210は図5に示したものと同じであり、ソース電極216、画素電極218及び対向電極219は図6に示したものと同じである。
【0024】
これらのTFT基板において、ゲート電極と、これにゲート配線を介して接続する外部回路接続用のゲート端子は、例えばアルミニウム等の導電材料から形成され、ゲート配線は個々の電極とそのための端子を接続するように、相互に平行な複数本のゲートバスラインとして形成される。ゲートバスライン、ゲート電極及びゲート端子を覆うゲート絶縁膜は、例えばシリコン酸化物又はシリコン窒化物から作られる。動作層は、一般に非晶質シリコン膜からなり、コンタクト層(オーミック層)は、一般に不純物ドープされた非晶質シリコン膜からなる。ドレイン電極とそのための配線及び端子と、ソース電極は、一般に単一金属材料の膜又は複数の金属材料の積層膜から形成される。ドレイン配線は、一般にゲートバスラインに直行する、相互に平行な複数本のドレインバスラインとして形成される。IPSタイプのTFT基板における対向電極も、一般に単一金属材料の膜又は複数の金属材料の積層膜から形成される。最終保護膜は窒化シリコン又は酸化シリコン製でよく、それらの膜厚は100〜600nmでよい。本発明の方法は、端子部の開口用のマスクとしてエッチングマスクとなる材料を塗布する場合にも、マスク板等のマスク手段を使用する場合にも、図4〜7に示した最終保護膜209のない構造に対して同様に適用可能である。
【0025】
本発明によるLCD薄膜トランジスタ基板の製造を具体的に説明する前に、図8と図9を参照して、従来技術による薄膜トランジスタ基板の製造方法の一例を説明する。図8(a)に示したように、ガラス基材30上に例えばアルミニウム材料のゲート電極31とゲート端子32をフォトリソグラフィー手法により形成する。ゲート電極31とゲート端子32は、同じくアルミニウム材料の図示されていない配線により接続されている。次に、図8(b)に示したように、ゲート絶縁膜33、動作層の非晶質シリコン膜34を形成し、その上に更にエッチングストッパーを形成するための膜を形成後、この膜をパターニングして薄膜トランジスタのチャネル部のみにエッチングストッパー35を残す。次いで、図8(c)に示したように、コンタクト層となるn+型非晶質シリコン膜36と信号配線層37を形成し、信号配線層37、コンタクト層36、動作層34をパターニングして、ソース電極38とドレイン電極39を形成するとともに、ゲート電極用の配線ライン40を形成する。このとき、ゲート配線ライン40の信号配線層37の下に、コンタクト層36と動作層34も残留する。続いて、図9(a)に示したように、保護膜41を成膜後パターニングして、この後で形成する画素電極とソース電極39とのコンタクトのための開口42と、ドレイン端子接続用の開口43、43′を形成する。次に、画素電極層を成膜し、パターニングして、図9(b)に示したように画素電極44を形成するとともに、ゲート端子の配線45を形成する。この製造方法では、ゲート層のパターニング、エッチングストッパーのパターニング、ソース・ドレイン電極層のパターニング、画素電極形成前の保護膜のパターニング、及び画素電極のパターニングのために、5回のフォトリソグラフィー工程が行われている。
【0026】
次に、本発明の一つの態様による薄膜トランジスタ基板の製造を説明する。
図10(a)は、透明ガラス基材50上にゲート電極51とゲート端子52を所望のパターンに形成した後、ゲート絶縁膜53、動作層54、エッチングストッパー層を連続的に成膜し、その後フォトリソグラフィー工程によりエッチングストッパー層をパターニングしてエッチングストッパー55を薄膜トランジスタのチャネル部にのみ残してから、コンタクト層となるn+型非晶質シリコン膜56を堆積したところを示している。ここまでの工程は、図8を参照して説明した通常の手法により実施可能であり、ゲート電極形成とエッチングストッパー加工の二回のフォトリソグラフィー工程を行っている。ゲート電極51及びゲート端子52の形成には、スパッタ法によりおよそ120nmのアルミニウムを堆積後、ウェットエッチングを行った(ゲート層には、アルミニウム膜以外に、Al/Ti積層膜やAl合金膜も使用することができる)。ゲート絶縁膜(SiN)、動作層(非晶質シリコン)、エッチングストッパー層(SiN)は、化学気相成長(CVD)法によりそれぞれ450nm、35nm、150nm堆積し、エッチングストッパーの加工はフッ素系ガスを用いたドライエッチング法により行った。
【0027】
続いて、図10(b)に示したように、単一の開口58内に複数のゲート端子52が含まれるよう長方形の開口パターン(図1及び図2の端子部3の開口パターンに相当するもの)を持つレジスト層57を、対応するパターンを有するロールを用いてコンタクト層56の上に塗布した。続いて、フッ素系のガスを用いたドライエッチング法により、開口部のコンタクト層56、動作層54及びゲート絶縁膜53をエッチングし、ゲート端子部の開口を行い、次にレジスト層57を剥離してから、図10(c)に示したように、後に信号配線となるクロム膜59(200nm)をスパッタ法により堆積させた。
【0028】
こうしてコンタクト層56の形成後に端子開口を行うことにより、図8と9で説明した従来の方法の場合と異なり、ゲート端子52はコンタクト層56を介さず信号配線と確実なコンタクトを形成し、そのため静電気によるゲート絶縁膜の破壊にも強い構造が得られる。また、端子部の開口を印刷パターンで行うことにより、露光工程は省略することができる。
【0029】
次に、通常のフォトリソグラフィー手法を適用して、図11(a)に示したように、ウェットエッチングによりクロム膜59をパターニングしてソース電極61とドレイン電極62を形成し、続いてフッ素系ガスでのドライエッチングにより不要なコンタクト層56と動作層54も除去した。同時に、端子部においてもゲート端子52を信号配線層59で完全に覆うようにパターニングを行った。
【0030】
このように、本発明の一つの態様においては、透明基材上にゲート電極、ゲート絶縁膜、半導体層、チャネル保護膜を所定の形状に形成した後、コンタクト層を堆積し、端子開口を行った後、信号配線を形成することができる。
【0031】
このような構造にすることで、ゲート端子(ゲート電極)には、薄膜トランジスタ基板において画素電極材料として一般に用いられる酸化スズインジウム(ITO)とのコンタクト形成が困難なアルミニウム又はアルミニウム合金を用いることが可能となる。
【0032】
次いで、画素電極となるITO膜(100nm)を形成後、通常のようにフォトリソグラフィー手法によりパターニングして、図11(b)に示したように画素電極63を形成した。このとき、ドレイン端子上のクロム膜59を覆ってITO膜63’を残しているが、これは主としてドレイン端子用の配線クロム膜59の保護のためである。
【0033】
このように、本発明に従えば、4回のフォトリソグラフィー用露光工程(ゲート電極形成、エッチングストッパー加工、ソース・ドレイン電極形成、及び画素電極形成)で薄膜トランジスタ基板を製造することができた。この露光工程の回数は先に説明した従来の方法によるよりも1回少なくなっている。
【0034】
また、端子部の開口工程を薄膜トランジスタの信号配線の形成工程以前に行うことで、最終保護膜を省略して薄膜トランジスタ基板を製造することができた。
【0035】
本発明のもう一つの態様を、図12と図13を参照して説明する。
図12(a)は、透明ガラス基材70上にゲート電極71とゲート端子72を所望のパターンに形成後、ゲート絶縁膜73、動作層74、コンタクト層75を連続的に成膜し、その後フォトリソグラフィー工程によりコンタクト層75と動作層74をトランジスタ領域にのみ残したところ(アイランド化)を示している。ゲート電極71及びゲート端子72の形成には、スパッタ法によりおよそ120nmのアルミニウムを堆積させてから、ウェットエッチングを行った。ゲート絶縁膜(SiN)73、動作層(非晶質シリコン)74、コンタクト層(n+型非晶質シリコン)75は、CVD法によりそれぞれ450nm、250nm、50nm堆積し、アイランド化はフッ素系ガスを用いたドライエッチング法により行った。
【0036】
次に、図12(b)に示したように、後に信号配線となるクロム膜76(200nm)をスパッタ法で堆積してパターニングした。
【0037】
続いて、ITO膜を堆積してからパターニングして、図12(c)に示したように画素電極77を形成し、そして図13(a)に示したように、パターニングした画素電極77をエッチングマスクとして信号配線のクロム膜76をエッチングして、ソース電極81とドレイン電極82の分離を行った。クロム膜76のエッチングはウェットエッチングで、コンタクト層(n+型非晶質シリコン)75のエッチングはフッ素系ガスによるドライエッチング法で行った。
【0038】
ここまでの工程は、通常の手法により実施することができ、ゲート電極形成、アイランド化、信号配線形成、そして画素電極形成とソース・ドレイン電極の分離のために4回のフォトリソグラフィー工程を経ている。
【0039】
次に、図13(b)に示したように、薄膜トランジスタのチャネル部を覆い、且つ単一の長方形の開口パターン85の内部に複数の端子72を含むようなレジスト層84を、ノボラック樹脂を主剤とするレジスト材料を先の例と同様にロール塗布して形成した。続いて、レジスト層84をエッチングマスクとしてゲート絶縁膜73のドライエッチングを行い、図13(c)に示したように、底部に露出されたゲート端子72のある開口86を形成した。
【0040】
このように、本発明のもう一つの態様においては、透明基材上にゲート電極、ゲート絶縁膜、半導体層、コンタクト層、信号配線を所定の形状に形成した後、薄膜トランジスタのチャネル部を被覆し端子部を開口するパターンにエッチングマスクを塗布することができる。
【0041】
この例は、チャネルエッチタイプの薄膜トランジスタの製造を示しており、このタイプの薄膜トランジスタはチャネル直上部が開口されるため保護膜が必要となるが、開口86の形成後にレジスト層84を剥離せずに残し、保護膜として機能させることができる。よってこの場合も、4回の露光工程で薄膜トランジスタ基板を製造できた。また、場合によっては、図2を参照して既に説明したように、カラーフィルター用の三色の材料をカラーフィルター及び端子開口用のパターンの層として印刷し、この層をマスクに端子部の開口を行った後に、カラーフィルターとしてそのまま残しておくこともできる。
【0042】
本発明の更にもう一つの態様を説明する。
まず、透明なガラス基材を用意し、PVD法によりこの基材上にゲート層となるCr膜を約150nmの厚さに形成した。次に、Cr膜上に所定のゲート配線、電極及び端子のパターンにレジスト膜(マスク1枚目)を形成した。そしてこのレジスト膜をマスクとしてCr膜をCrエッチャントでエッチングすることにより、ゲート配線、電極及び端子を形成し、その後レジスト膜を除去した。次に、プラズマCVD法により、ガラス基材のゲート配線、電極及び端子を形成した面全体に窒化シリコン(SiN)からなるゲート絶縁膜を約350nmの厚さに、またTFTの動作領域となる非晶質シリコン(a−Si)膜を約30nmの厚さに、更に窒化シリコンからなるチャネル保護膜を約120nmの厚さに連続して順次形成した。次いで、チャネル保護膜上に所定の自己整合パターンにレジスト膜(マスク2枚目)を形成し、背面露光法によりTFTの動作領域でチャネル保護領域となるセルフアライン(SA)パターンを形成した。そして、このレジスト膜をマスクとしてチャネル保護膜をエッチングすることにより動作領域上のチャネル保護領域を形成後、レジスト膜を除去した。
【0043】
ここまでの工程により得られた処理基板を図14(a)に示す。この図において、90はガラス基材、91はゲート電極、92はゲート端子、93はゲート絶縁膜、94は動作層の非晶質シリコン膜、95はチャネル保護領域を表しており、ゲート電極91及びゲート端子92とともに形成したゲート配線は図示されていない。また、ここまでの工程は、先に図8を参照して説明した通常の手法で実施した。
【0044】
次に、図14(b)に示したように、プラズマCVD法によりTFTのオーミック層となるn+型非晶質シリコン膜96を約30nmの厚さに形成し、引き続きPVD法によりTi膜97(20nm)、Al膜98(75nm)及びTi膜99(80nm)を連続して形成した。
【0045】
続いて、最上層のTi上に所定のドレイン配線、電極及び端子と、ソース電極のパターンに、レジスト膜(マスク3枚目)(図示せず)を形成した。このレジスト膜をマスクとして、図14(c)に示したように、Ti膜99、Al膜98、Ti膜97、n+型a−Si膜96及びa−Si膜94の積層膜をドライエッチングすることにより、ドレイン配線、電極及び端子と、ソース電極と、そして動作領域を同時に形成後、レジスト膜を除去した。図14(c)には、形成したドレイン配線、電極及び端子のうちのドレイン電極100と、ソース電極101、動作領域102が示されている。
【0046】
次に、これらの電極と動作領域を形成した面の全体に、PVD法によりTFTの透明画素電極となるITO膜を約70nmの厚さに形成した。そして、ITO膜上に画素電極パターニング用にレジスト膜(マスク4枚目)(図示せず)を形成し、このレジスト膜をマスクとしてITO膜をエッチング後、レジスト膜を除去して、図15(a)に示したように画素電極103を形成した。この図の左側には、先の工程で形成したドレイン端子104も示されており、この端子104は図14(c)を参照して説明したように3層構造の積層体として形成されているが、ここでは簡潔にするためその積層構造は示していない。
【0047】
次に、図15(b)に示したように、画素電極103を形成した面全体に最終保護膜としてプラズマCVD法により窒化シリコン膜105を約330nmの厚さに形成してから、エッチングチャンバー内に設置されたゲート・ドレイン両端子パターン状のマスク板(図示せず)を使用して、ゲート端子92上のゲート絶縁膜93と最終保護膜105、及びとドレイン端子104上の最終保護膜105をマスクエッチングすることにより、ゲート端子92とドレイン端子104のコンタクトホール106、107を開口した。ここでのエッチングには、SF6 (200sccm)とO2 (200sccm)の混合ガスによるドライエッチング(反応性イオンエッチング(RIE))を使用した。
【0048】
このように、ここで説明した例では、4枚の微細加工用のマスクと、それよりもずっと粗大な開口パターンを持つ大型パターン加工用のマスク板1枚を用いて、LCD薄膜トランジスタ基板を製造することができた。
【0049】
この例においてゲート端子とドレイン端子用の開口に用いたエッチングチャンバー内に設置のマスク板を図16の上面図と図17の側面図に示す。表面をアルマイト加工した厚さ20mm(マスク板の厚さについては5〜30mmが適当である)のマスク板301は、チャンバー壁300で囲まれたエッチングチャンバー内にあり、被処理基板302の上方に配置されている。また、マスク板301にはゲート端子用の開口パターン303とドレイン端子用の開口パターン304が、それぞれ細長い長方形の形状に形成されている。図17の断面図においてより明らかなように、マスク板301はクランプ306の上に固定されており、このクランプ306はクランプ軸307に連結されていて、それにより上下方向に移動可能になっている。待機状態では、マスク板301は上部電極(シャワーヘッド)310に接近してチャンバー内の上方に位置し、端子部の開口のために被処理基板302を下部電極311の上に配置後に、クランプ軸307により駆動されて下方へ移動し、被処理基板302上に載置される。このようにマスク板301が被処理基板302上に位置しているところを図18に示す。この状態で、上部及び下部電極に電圧を印加し、反応混合ガスをチャンバー内に流してドライエッチングを行う。チャンバー外に突き出しているクランプ軸307の下部にはおもり315を固定しておき、その荷重によりマスク板301と被処理基板302との密着性を向上させることもできる。
【0050】
なお、このようにマスクエッチングにおいて反応性イオンエッチング(RIE)を使用した場合、SiN膜のマスクの端部からのエッチングシフト量(潜り込み)はおよそ0〜3mm程度である。シフト量をもっと抑えることが求められる場合には、最終保護膜上の全面に有機材料の膜をおよそ20〜2000nm、より好ましくは100〜1500nmの厚さに形成しておき、マスク板を利用してマスク孔部の有機材料膜をマスクアッシングしてからSiN膜をマスクエッチングすればよい。有機材料としては、ポリイミド系樹脂あるいはアクリル系樹脂等の有機樹脂を使用することができ、半導体装置の製造で一般に用いられるレジスト材料を利用するのが好ましい。マスク孔部の有機樹脂膜のアッシングは酸素系ガスを使用して行うのが好ましく、そのため酸素系ガスでのアッシングが可能な材料を選ぶのが好ましい。最終保護膜上の有機樹脂は、マスクエッチングによる最終保護膜のパターン開口後にマスク板を取り外してから、アッシングにより除去してもよく、あるいは有機樹脂を溶解除去するのに有効な剥離液を使って除去してもよい。
【0051】
次に、本発明の更に別の態様を説明する。
上述の例と同じように、まず透明なガラス基材を用意し、PVD法によりこの基材上にゲート層となるCr膜を約150nmの厚さに形成し、続いてCr膜上に所定のゲート配線、電極及び端子のパターンにレジスト膜(マスク1枚目)を形成した。このレジスト膜をマスクとしてCr膜をエッチングすることにより、ゲート配線、電極及び端子を形成し、その後レジスト膜を除去した。次に、プラズマCVD法により、ガラス基材のゲート配線、電極及び端子を形成した面全体にSiNからなるゲート絶縁膜を約350nmの厚さに、またTFTの動作領域となるa−Si膜を約30nmの厚さに、更にSiNからなるチャネル保護膜を約120nmの厚さに連続して順次堆積した。次いで、チャネル保護膜上に所定の自己整合パターンにレジスト膜(マスク2枚目)を形成し、背面露光法によりTFTの動作領域でチャネル保護領域となるセルフアライン(SA)パターンを形成した。そして、このレジスト膜をマスクとしてチャネル保護膜をエッチングすることにより動作領域上のチャネル保護領域を形成後、レジスト膜を除去した。
【0052】
ここまでの工程により得られた処理基板を図19(a)に示す。この図において、110はガラス基材、111はゲート電極、112はゲート端子、113はゲート絶縁膜、114は動作層の非晶質シリコン膜、115はチャネル保護領域を表している。ゲート電極111及びゲート端子112と一緒にパターニングしたゲート配線は、この図には示されていない。ここまでの工程は、先に図3を参照して説明した通常の手法で実施した。
【0053】
次に、図19(b)に示したように、プラズマCVD法によりTFTのオーミック層となるn+型a−Si膜116を約30nmの厚さに形成し、引き続きPVD法によりTi膜117(20nm)、Al膜118(75nm)及びTi膜119(80nm)を連続して形成した。この図においては、この後の工程で対向電極を形成する領域(ゲート電極111の右側の領域)を示すため、図19(a)に含まれていたゲート電極112の領域は割愛されている。この例におけるゲート端子領域の処理(ゲート絶縁膜上に上層膜を形成し、パターニングしてゲート端子用のコンタクトホールを開口する処理)は、図15と16を参照して先に説明した態様におけるものと同様である。
【0054】
次いで、最上層のTi膜119上に所定のドレイン配線、電極及び端子と、ソース電極(IPSのための画素電極ともなる)と、そして対向電極のパターンに、レジスト膜(マスク3枚目)(図示せず)を形成した。このレジスト膜をマスクとして、図19(c)に示したように、Ti膜119、Al膜118、Ti膜117、n+型a−Si膜116及びa−Si膜114の積層膜をドライエッチングして、ドレイン配線、電極及び端子と、ソース電極(画素電極)と、対向電極と、そして動作領域を同時に形成後、レジスト膜を除去した。図19(c)には、形成したドレイン配線、電極及び端子のうちのドレイン電極120と、ソース電極121、動作領域122、そして対向電極123が示されている。
【0055】
次に、図20(a)に示したように、これらの電極と動作領域を形成した面の全体に、最終保護膜としてプラズマCVD法によりSiN膜125を約330nmの厚さに形成する。この図には、ゲート電極111とともに形成したゲート端子112、及びドレイン電極121とともに形成されたドレイン端子124も示されている。
【0056】
続いて、エッチングチャンバー内に設置された、前の例で使用したのと同様のゲート・ドレイン両端子パターン状のマスク板を使用して、図20(b)に示したように、ゲート端子112上のゲート絶縁膜113と最終保護膜125、及びとドレイン端子124上の最終保護膜125をマスクエッチングすることにより、ゲート端子112とドレイン端子124のコンタクトホール126、127を開口した。ここでのエッチングには、SF6 (200sccm)とO2 (200sccm)の混合ガスによるドライエッチングを使用した。
【0057】
このように、この例では、3枚の微細加工用のマスクと、それよりもずっと粗大な開口パターンを持つ大型パターン加工用のマスク板1枚を用いて、LCD薄膜トランジスタ基板を製造することができた。
【0058】
図14と15を参照して説明した例と、図19と20を参照して説明した例では、それぞれ図5に示したチャネルプロテクトタイプのTFT基板と図7に示したチャネルプロテクト且つIPSタイプのTFT基板を製造したが、同様の方法を利用して、図4に示したチャネルエッチタイプのTFT基板、あるいは図6に示したチャネルエッチ且つIPSタイプのTFT基板を製造することも可能である。
【0059】
チャネルエッチタイプのTFT基板を製造しようとする場合には、図14(a)に示したチャネル保護領域95を形成することなく、図21(a)に示したようにn+型非晶質シリコン膜96、Ti膜97、Al膜98、Ti膜99を連続して形成後、最上層のTi膜99上に所定パターンに形成したレジスト膜をマスクとしてエッチングによりパターニングし(この場合、エッチングは図示したようにa−Si層94の一部を除去するまで行ってもよい)、図21(b)に示したように動作領域(チャネル部)102の形成と同時に、ドレイン電極100とそのための配線及び端子(図示せず)、及びソース電極101を形成する。続いて、先に図15を参照して説明したように画素電極、最終保護膜を形成し、ゲート端子及びドレイン端子用の開口を行って、TFT基板を完成する。
【0060】
チャネルエッチ且つIPSタイプのTFT基板を製造しようとする場合には、図21(b)で説明した工程においてドレイン電極100とソース電極101を形成するのと同時に図19(c)に123で示したのと同様の対向電極を形成してから、先に図20を参照して説明したやり方を踏襲してTFT基板を製造する。
【0061】
LCD薄膜トランジスタ基板を例に本発明を説明してきたが、一般的に言って本発明は、制御電極であるゲート電極用のゲート端子と被制御電極用の端子のうちの少なくとも一方のものの上の絶縁膜をエッチングにより開口する工程を含む薄膜トランジスタ基板等の半導体装置の製造に適用できることが理解されよう。
【0062】
【発明の効果】
以上説明したように、本発明によれば、フォトリソグラフィー手法による微細加工に使われる微細パターンに比べて相対的に大きな開口パターンを使って、一つの共通の開口内に複数の端子が収容されるように端子部の開口作業が行えるので、この開口作業のために、所定パターンに塗布したエッチングマスクとなる材料の層や、所定の開口パターンを有するマスク手段を使用可能である。このことから、安価な装置を使用しての薄膜トランジスタ基板の生産が可能になるだけでなく、生産性の向上にも通じる。また、マスク手段によるパターン開口を利用すれば、レジスト塗布時の塗布ミスや塵芥によるパターン不良等による歩留まり低下をなくすことも可能である。
【図面の簡単な説明】
【図1】本発明のLCD薄膜トランジスタ基板を説明する図である。
【図2】開口形成用のマスク層をカラーフィルターとして利用する態様を説明する図である。
【図3】開口パターンを有するマスク板を説明する図である。
【図4】逆スタガ型非晶質シリコン・TFTチャネルエッチタイプのTFTの構造を示す図である。
【図5】逆スタガ型非晶質シリコン・TFTチャネルプロテクトタイプのTFTの構造を示す図である。
【図6】逆スタガ型非晶質シリコン・TFTチャネルエッチタイプのIPS液晶表示パネルにおけるTFTの構造を示す図である。
【図7】逆スタガ型非晶質シリコン・TFTチャネルプロテクトタイプのIPS液晶表示パネルにおけるTFTの構造を示す図である。
【図8】従来の方法による薄膜トランジスタ基板製造の前半の工程を説明する図である。
【図9】従来の方法による薄膜トランジスタ基板製造の後半の工程を説明する図である。
【図10】本発明の第一の態様による薄膜トランジスタ基板製造の前半の工程を説明する図である。
【図11】本発明の第一の態様による薄膜トランジスタ基板製造の後半の工程を説明する図である。
【図12】本発明の第二の態様による薄膜トランジスタ基板製造の前半の工程を説明する図である。
【図13】本発明の第二の態様による薄膜トランジスタ基板製造の後半の工程を説明する図である。
【図14】本発明の第三の態様による薄膜トランジスタ基板製造の前半の工程を説明する図である。
【図15】本発明の第三の態様による薄膜トランジスタ基板製造の後半の工程を説明する図である。
【図16】エッチングチャンバ内に設置したマスク板の上面図である。
【図17】エッチングチャンバ内に設置したマスク板の側面図である。
【図18】被処理基板上に載置したマスク板を示す図である。
【図19】本発明の第四の態様による薄膜トランジスタ基板製造の前半の工程を説明する図である。
【図20】本発明の第四の態様による薄膜トランジスタ基板製造の後半の工程を説明する図である。
【図21】本発明の更に別の態様を説明する図である。
【符号の説明】
1…LCD薄膜トランジスタ基板
2…表示部
3…端子部
4…開口
5…端子
6…エッチングマスク(カラーフィルター)
8…配線
9…透明基材
11…マスク板
12…金属板
13…開口パターン
30、50、70、90、110…ガラス基板
31、51、71、91、111…ゲート電極
32、52、72、92、112…ゲート端子
35、55…エッチングストッパー
38、61、81、101、121…ソース電極
39、62、82、100、120…ドレイン電極
44、63、77、103…画素電極
45…ゲート端子接続配線
57、84…レジスト層
104、124…ドレイン端子
123…対向電極
105、125…最終保護膜
201…透明ガラス基材
202…ゲート電極
203…ゲート絶縁膜
204…動作層
205…オーミック層
206、216…ソース電極
207…ドレイン電極
208、218…画素電極
209…最終保護膜
210…チャネル保護膜
219…対向電極
301…マスク板
302…被処理基板
303、304…開口パターン
306…クランプ
307…クランプ軸
315…おもり[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device such as a thin film transistor substrate including a step of opening an insulating film on a gate terminal and an insulating film on a drain terminal by etching. This method is particularly applicable to manufacturing methods for liquid crystal display panels in various fields including liquid crystal display panels having transparent pixel electrodes.
[0002]
[Prior art]
In the manufacture of a thin film transistor substrate for a liquid crystal display (LCD), in order to form an insulating film for insulation between wiring layers, to make contact between an electrode and a wiring layer, or to connect a wiring layer to an external electric circuit In addition, various processes such as chemical vapor deposition (CVD), exposure, etching, and development are required.
[0003]
An example of a conventional method for manufacturing an LCD thin film transistor substrate will be described. First, a gate electrode, a gate terminal, and a gate wiring connecting them are formed in a predetermined pattern on a transparent base material, and then a gate insulating film and a non-operating layer are not formed. A crystalline silicon film and an etching stopper film are continuously formed, and the etching stopper is left only in the channel portion of the thin film transistor. Subsequently, for example, an n + type amorphous silicon film to be a contact layer is formed, and a signal wiring layer is further formed thereon, and then the signal wiring layer, the contact layer, and the operation layer are patterned to form a source electrode and a drain electrode. Together with their terminals. Next, a protective film is formed, and patterning for forming openings for making contact between the pixel electrode and the source electrode and openings for gate, source and drain terminal portions is performed on the protective film. Each opening is formed in a separate pattern for an individual electrode or terminal. Thereafter, a pixel electrode layer is formed and patterned to form a pixel electrode. As described above, in the manufacture of the conventional LCD thin film transistor substrate, the gate layer patterning, the etching stopper patterning, the source / drain electrode layer patterning, the protective film patterning before the pixel electrode formation, and the pixel electrode patterning are performed. Photolithography processes are performed.
[0004]
The conventional LCD substrate manufacturing method is not limited to the above-described method. For example, a photolithography process is indispensable for the opening of the gate insulating film on the gate terminal and the opening of the final protective film on the drain terminal. In order to form a contact hole for electrically connecting the source electrode and the pixel electrode, which is necessary when forming a transparent conductive film on the upper layer, a photolithography process is also indispensable. In these photolithography processes, a fine pattern mask is used to form openings for individual electrodes and terminals, and contact holes.
[0005]
In addition, photoresist is used in the photolithography process, and it is inevitable that pattern errors occur due to coating errors and dust during coating, exposure, and development. It has become.
[0006]
[Problems to be solved by the invention]
Generally, for the photolithography process, an expensive exposure apparatus and an etcher are required along with the CVD apparatus. Therefore, not only the LCD thin film transistor substrate, but generally the simplification of the photolithography process in the manufacture of a semiconductor device is strongly demanded in order to increase the reliability of the product in order to manufacture with a cheaper device. It is.
[0007]
Therefore, an object of the present invention is to provide a method for manufacturing an LCD substrate that simplifies the process and enables production with an inexpensive manufacturing apparatus. It is also an object of the present invention to provide an LCD substrate manufactured by this manufacturing method.
[0008]
[Means for Solving the Problems]
An LCD substrate manufacturing method of the present invention is a method for manufacturing a substrate for a liquid crystal display device (LCD substrate) including a display unit and a terminal unit of a display unit driving wiring, which is generally provided around the display unit, The method includes a step of forming a terminal portion by using a mask having a pattern for forming a common opening with respect to the terminal.
[0009]
The method of the present invention is particularly useful for opening a terminal portion for connecting each electrode of an LCD thin film transistor substrate to an external electric circuit by wiring. That is, in one aspect, the method of the present invention is applied to the manufacture of an LCD thin film transistor substrate, which includes a transparent substrate and a gate as a control electrode formed directly or via another layer. Electrode, drain electrode and source electrode as controlled electrodes, pixel electrode, wiring and terminal for connecting control electrode to external electric circuit, wiring and terminal for connecting one of controlled electrode to external electric circuit A thin film transistor substrate for a liquid crystal display device comprising: an insulating film on a terminal for a control electrode; and an insulating film on a terminal for a controlled electrode; In order to form an opening for electrical connection, the method includes using a mask having a pattern for forming a common opening for a plurality of terminals.
[0010]
In the mask used in the present invention, not only one but also a plurality of opening patterns can be provided, and a plurality of terminals are accommodated in common openings formed by these opening patterns, respectively.
[0011]
As a mask having a pattern for forming a common opening for a plurality of terminals, a mask patterned by applying a material to be an etching mask such as a resist material can be used, or a window having a predetermined pattern is provided. Mask means such as a mask plate can be used. When using a mask plate, a new technology IPS (In-Plane Switching) liquid crystal display panel that does not have a transparent pixel electrode and does not require the formation of a contact hole for electrically connecting the source electrode and the pixel electrode. This is an optimal manufacturing method.
[0012]
As described above, according to the present invention, it is possible to form an etching mask having a relatively rough pattern by applying a resist material so that terminals for a plurality of electrodes are included in a common opening. Alternatively, a mask plate having such a relatively rough opening pattern can be used. The application of the resist material can be performed relatively easily with, for example, a printing machine using a roll with a pattern, an inkjet printing machine, etc., and requires exposure, etching, and development as used in normal patterning operations. It can be implemented without relying on photolithography technology. In addition, a mask plate having a predetermined opening pattern can be repeatedly used with a relatively simple operation.
[0013]
The LCD substrate of the present invention is an LCD substrate including a display portion and a terminal portion of a display portion driving wiring, which is generally provided around the display portion, and has a common opening for a plurality of terminals in the terminal portion. Is provided. The common opening for a plurality of terminals is not limited to one, and may be a plurality.
[0014]
One of the preferred embodiments of the LCD substrate of the present invention is an LCD thin film transistor substrate, which is a thin film transistor substrate for a liquid crystal display device including a display portion and a terminal portion of a display portion driving wiring, a transparent substrate, A gate electrode which is a control electrode, a drain electrode and a source electrode which are controlled electrodes, and wiring and terminals for connecting the pixel electrode and the control electrode to an external electric circuit, which are formed directly or via another layer Includes a wiring and a terminal for connecting one of the controlled electrodes to an external electric circuit, the gate electrode, the drain electrode, the source electrode and the pixel electrode are located on the display portion, and the terminal for the control electrode A thin film transistor substrate for a liquid crystal display device in which a terminal for a control electrode is located, the opening for connecting the terminal for the control electrode and an external electric circuit, and for the controlled electrode At least one of the openings for connecting the terminal and the external electric circuit, characterized in that provided as a common opening for a plurality of terminals.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows an LCD thin film transistor substrate 1 as a typical LCD substrate of the present invention. The LCD thin film transistor substrate 1 includes a
[0016]
The opening 4 having a rough pattern that can be formed without using microfabrication using a photolithography technique can be easily formed by applying a pattern forming material in a desired opening pattern when using a printing technique. The pattern forming material can be printed by various known methods. For example, printing by a roll with a pattern or ink jet printing can be used. The openings 4 formed in a common large pattern for a plurality of terminals can also be formed using a mask plate with a corresponding opening pattern, the mask plate being made of aluminum, anodized aluminum, or It can be made from other metals or alloys that are resistant to etching, or insulators such as ceramic or quartz. As described above, according to the present invention, since the opening of the terminal portion can be formed by using a printing machine, a simple mask plate, or the like, productivity can be expected and facility cost can be reduced.
[0017]
The step of forming the opening of the terminal portion may be the last step of manufacturing the thin film transistor substrate. In this case, the layer serving as an etching mask can be left as it is, and this layer can be used as a color filter of the thin film transistor substrate. It is. This concept will be described with reference to FIG. 2. An etching mask 6 having a pattern for forming an opening 4 for a
[0018]
In an aspect using printing, the opening of the terminal portion may be performed before the formation of the signal wiring of the thin film transistor, and in this case, the final protective film may be omitted. Or you may use the interlayer insulation film formed by apply | coating the transparent material which may remain | survive as a mask for opening of a terminal part.
[0019]
In order to form a common opening for a plurality of terminals, mask means such as a mask plate having a corresponding relatively coarse opening pattern may be used. An example of the mask plate is shown in FIG. The
[0020]
Next, an example of the structure of a thin film transistor (TFT) in an LCD thin film transistor substrate to which the present invention can be applied will be described with reference to the drawings. FIG. 4 shows the structure of an inverted staggered amorphous silicon TFT channel etch type TFT. In this figure, 201 is a transparent glass substrate, 202 is a gate electrode, 203 is SiN or SiO. 2 , An operation layer made of amorphous silicon, 205 an ohmic layer made of n + type amorphous silicon, 206 a source electrode, 207 a drain electrode, 208 a transparent pixel electrode made of ITO, and 209 a final protective film It is.
[0021]
FIG. 5 shows an inverted stagger type amorphous silicon TFT channel protection type TFT structure. In this figure, 201 to 209 are the same as those shown in FIG. It is a channel protective film.
[0022]
FIG. 6 shows a TFT structure in an inverted stagger type amorphous silicon TFT channel etch type IPS liquid crystal display panel. In this figure, 201 to 205 and 207 are the same as those shown in FIG. The
[0023]
FIG. 7 shows a TFT structure in an inverted stagger type amorphous silicon TFT channel protection type IPS liquid crystal display panel. In this figure, 201 to 205, 207 and 210 are those shown in FIG. The
[0024]
In these TFT substrates, a gate electrode and a gate terminal for connecting an external circuit connected to the gate electrode through a gate wiring are formed of a conductive material such as aluminum, and the gate wiring connects each electrode and a terminal for the gate wiring. Thus, the gate bus lines are formed as a plurality of parallel gate bus lines. The gate insulating film that covers the gate bus line, the gate electrode, and the gate terminal is made of, for example, silicon oxide or silicon nitride. The operation layer is generally made of an amorphous silicon film, and the contact layer (ohmic layer) is generally made of an impurity-doped amorphous silicon film. The drain electrode, wiring and terminals therefor, and the source electrode are generally formed from a film of a single metal material or a laminated film of a plurality of metal materials. The drain wiring is generally formed as a plurality of parallel drain bus lines that are orthogonal to the gate bus line. The counter electrode in the IPS type TFT substrate is also generally formed of a film of a single metal material or a laminated film of a plurality of metal materials. The final protective film may be made of silicon nitride or silicon oxide, and the film thickness thereof may be 100 to 600 nm. The method of the present invention can be applied to the final
[0025]
Before specifically describing the manufacture of an LCD thin film transistor substrate according to the present invention, an example of a method of manufacturing a thin film transistor substrate according to the prior art will be described with reference to FIGS. As shown in FIG. 8A, a
[0026]
Next, the manufacture of a thin film transistor substrate according to one embodiment of the present invention will be described.
In FIG. 10A, after forming the
[0027]
Subsequently, as shown in FIG. 10B, a rectangular opening pattern (corresponding to the opening pattern of the
[0028]
Unlike the conventional method described with reference to FIGS. 8 and 9, the
[0029]
Next, by applying a normal photolithography technique, as shown in FIG. 11A, the
[0030]
As described above, in one embodiment of the present invention, a gate electrode, a gate insulating film, a semiconductor layer, and a channel protective film are formed in a predetermined shape on a transparent substrate, and then a contact layer is deposited to perform terminal opening. After that, signal wiring can be formed.
[0031]
With such a structure, it is possible to use aluminum or an aluminum alloy for the gate terminal (gate electrode), which is difficult to form a contact with indium tin oxide (ITO) generally used as a pixel electrode material in the thin film transistor substrate. It becomes.
[0032]
Next, after forming an ITO film (100 nm) to be a pixel electrode, patterning was performed by a photolithography technique as usual to form a
[0033]
As described above, according to the present invention, the thin film transistor substrate could be manufactured by four exposure steps for photolithography (gate electrode formation, etching stopper processing, source / drain electrode formation, and pixel electrode formation). The number of exposure steps is one less than that of the conventional method described above.
[0034]
Further, by performing the opening process of the terminal portion before the process of forming the signal wiring of the thin film transistor, the final protective film can be omitted and the thin film transistor substrate can be manufactured.
[0035]
Another embodiment of the present invention will be described with reference to FIGS.
In FIG. 12A, after forming the
[0036]
Next, as shown in FIG. 12B, a chromium film 76 (200 nm) to be a signal wiring later was deposited by sputtering and patterned.
[0037]
Subsequently, an ITO film is deposited and patterned to form the
[0038]
The steps so far can be carried out by a normal method, and have undergone four photolithography steps for gate electrode formation, island formation, signal wiring formation, and pixel electrode formation and source / drain electrode separation. .
[0039]
Next, as shown in FIG. 13B, a resist
[0040]
Thus, in another aspect of the present invention, after forming a gate electrode, a gate insulating film, a semiconductor layer, a contact layer, and a signal wiring in a predetermined shape on a transparent substrate, the channel portion of the thin film transistor is covered. An etching mask can be applied to the pattern that opens the terminal portion.
[0041]
This example shows the manufacture of a channel etch type thin film transistor, and this type of thin film transistor requires a protective film because an opening is formed immediately above the channel, but without forming the resist
[0042]
Still another embodiment of the present invention will be described.
First, a transparent glass substrate was prepared, and a Cr film serving as a gate layer was formed on this substrate to a thickness of about 150 nm by the PVD method. Next, a resist film (first mask) was formed on the Cr film in a predetermined gate wiring, electrode and terminal pattern. Then, using this resist film as a mask, the Cr film was etched with a Cr etchant to form gate wirings, electrodes and terminals, and then the resist film was removed. Next, a gate insulating film made of silicon nitride (SiN) is formed to a thickness of about 350 nm on the entire surface of the glass substrate on which the gate wiring, electrodes, and terminals are formed by plasma CVD, and the non-operational region of the TFT. A crystalline silicon (a-Si) film was successively formed to a thickness of about 30 nm, and a channel protective film made of silicon nitride was successively formed to a thickness of about 120 nm. Next, a resist film (second mask) was formed in a predetermined self-aligned pattern on the channel protective film, and a self-aligned (SA) pattern serving as a channel protective region in the TFT operation region was formed by a back exposure method. Then, the channel protective film was etched using this resist film as a mask to form a channel protective region on the operation region, and then the resist film was removed.
[0043]
FIG. 14A shows a processed substrate obtained by the steps so far. In this figure, 90 is a glass substrate, 91 is a gate electrode, 92 is a gate terminal, 93 is a gate insulating film, 94 is an amorphous silicon film as an operating layer, and 95 is a channel protection region. The gate wiring formed together with the
[0044]
Next, as shown in FIG. 14B, an n + type
[0045]
Subsequently, a resist film (third mask) (not shown) was formed on the uppermost Ti layer in a pattern of predetermined drain wiring, electrodes and terminals, and a source electrode. Using this resist film as a mask, as shown in FIG. 14C, the laminated film of the
[0046]
Next, an ITO film serving as a transparent pixel electrode of the TFT was formed to a thickness of about 70 nm by the PVD method on the entire surface where these electrodes and the operation region were formed. Then, a resist film (fourth mask) (not shown) is formed on the ITO film for pixel electrode patterning, and after etching the ITO film using this resist film as a mask, the resist film is removed, and FIG. A
[0047]
Next, as shown in FIG. 15B, a
[0048]
Thus, in the example described here, an LCD thin film transistor substrate is manufactured by using four fine processing masks and one large pattern processing mask plate having a much coarser opening pattern. I was able to.
[0049]
A mask plate installed in the etching chamber used for the opening for the gate terminal and the drain terminal in this example is shown in a top view of FIG. 16 and a side view of FIG. A
[0050]
When reactive ion etching (RIE) is used in the mask etching in this way, the etching shift amount (sinking) from the edge of the mask of the SiN film is about 0 to 3 mm. When it is required to further suppress the shift amount, an organic material film is formed on the entire surface of the final protective film to a thickness of about 20 to 2000 nm, more preferably 100 to 1500 nm, and a mask plate is used. Then, the organic material film in the mask hole is masked, and the SiN film is then mask etched. As the organic material, an organic resin such as a polyimide resin or an acrylic resin can be used, and it is preferable to use a resist material generally used in the manufacture of semiconductor devices. The ashing of the organic resin film in the mask hole is preferably performed using an oxygen-based gas. Therefore, it is preferable to select a material that can be ashed with an oxygen-based gas. The organic resin on the final protective film may be removed by ashing after removing the mask plate after opening the pattern of the final protective film by mask etching, or by using a stripping solution effective for dissolving and removing the organic resin. It may be removed.
[0051]
Next, still another aspect of the present invention will be described.
As in the above example, a transparent glass substrate is first prepared, and a Cr film serving as a gate layer is formed on this substrate to a thickness of about 150 nm by the PVD method, and then a predetermined film is formed on the Cr film. A resist film (first mask) was formed on the gate wiring, electrode, and terminal patterns. The Cr film was etched using this resist film as a mask to form gate wirings, electrodes, and terminals, and then the resist film was removed. Next, a gate insulating film made of SiN is formed to a thickness of about 350 nm on the entire surface of the glass substrate on which the gate wiring, electrodes, and terminals are formed by plasma CVD, and an a-Si film serving as a TFT operation region is formed. A channel protective film made of SiN was successively deposited to a thickness of about 30 nm and successively to a thickness of about 120 nm. Next, a resist film (second mask) was formed in a predetermined self-aligned pattern on the channel protective film, and a self-aligned (SA) pattern serving as a channel protective region in the TFT operation region was formed by a back exposure method. Then, the channel protective film was etched using this resist film as a mask to form a channel protective region on the operation region, and then the resist film was removed.
[0052]
FIG. 19A shows a processed substrate obtained through the steps so far. In this figure, 110 is a glass substrate, 111 is a gate electrode, 112 is a gate terminal, 113 is a gate insulating film, 114 is an amorphous silicon film as an operation layer, and 115 is a channel protection region. The gate wiring patterned together with the
[0053]
Next, as shown in FIG. 19B, an n + -
[0054]
Next, on the
[0055]
Next, as shown in FIG. 20A, a
[0056]
Subsequently, using a mask plate having a gate / drain both terminal pattern similar to that used in the previous example and installed in the etching chamber, as shown in FIG. The
[0057]
Thus, in this example, an LCD thin film transistor substrate can be manufactured using three fine processing masks and one large pattern processing mask plate having a much coarser opening pattern. It was.
[0058]
In the example described with reference to FIGS. 14 and 15 and the example described with reference to FIGS. 19 and 20, the channel protection type TFT substrate shown in FIG. 5 and the channel protection and IPS type shown in FIG. Although the TFT substrate is manufactured, it is also possible to manufacture the channel etch type TFT substrate shown in FIG. 4 or the channel etch and IPS type TFT substrate shown in FIG. 6 by using the same method.
[0059]
When a channel etch type TFT substrate is to be manufactured, the n + -type amorphous silicon film as shown in FIG. 21A is formed without forming the
[0060]
When a channel etch and IPS type TFT substrate is to be manufactured, the
[0061]
Although the present invention has been described by way of example of an LCD thin film transistor substrate, generally speaking, the present invention provides insulation over at least one of a gate terminal for a control electrode and a terminal for a controlled electrode. It will be understood that the present invention can be applied to the manufacture of a semiconductor device such as a thin film transistor substrate including a step of opening a film by etching.
[0062]
【The invention's effect】
As described above, according to the present invention, a plurality of terminals are accommodated in one common opening by using a relatively large opening pattern as compared with a fine pattern used for fine processing by a photolithography technique. Thus, the opening operation of the terminal portion can be performed. Therefore, for this opening operation, a layer of a material to be an etching mask applied to a predetermined pattern or a mask means having a predetermined opening pattern can be used. This not only enables production of a thin film transistor substrate using an inexpensive apparatus, but also leads to improvement in productivity. Further, if the pattern opening by the mask means is used, it is possible to eliminate a decrease in yield due to a coating error at the time of resist coating or a pattern defect due to dust.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating an LCD thin film transistor substrate of the present invention.
FIG. 2 is a diagram illustrating a mode in which a mask layer for forming openings is used as a color filter.
FIG. 3 is a diagram illustrating a mask plate having an opening pattern.
FIG. 4 is a diagram showing the structure of an inverted staggered amorphous silicon / TFT channel etch type TFT.
FIG. 5 is a diagram showing the structure of an inverted staggered amorphous silicon TFT channel protection type TFT.
FIG. 6 is a diagram showing a structure of a TFT in an inverted staggered amorphous silicon / TFT channel etch type IPS liquid crystal display panel.
FIG. 7 is a diagram showing the structure of a TFT in an inverted staggered amorphous silicon TFT channel protection type IPS liquid crystal display panel.
FIG. 8 is a diagram for explaining a first half step of manufacturing a thin film transistor substrate by a conventional method.
FIG. 9 is a diagram for explaining a latter half process of manufacturing a thin film transistor substrate by a conventional method.
FIG. 10 is a diagram illustrating the first half of the manufacturing process of the thin film transistor substrate according to the first embodiment of the present invention.
FIG. 11 is a drawing for explaining the latter half of the manufacturing process of the thin film transistor substrate according to the first embodiment of the present invention.
FIG. 12 is a diagram illustrating the first half of the manufacturing process of the thin film transistor substrate according to the second embodiment of the present invention.
FIG. 13 is a drawing for explaining the latter half of the manufacturing process of the thin film transistor substrate according to the second embodiment of the present invention.
FIG. 14 is a diagram illustrating the first half of the manufacturing process of the thin film transistor substrate according to the third embodiment of the present invention.
FIG. 15 is a diagram illustrating the latter half of the manufacturing process of the thin film transistor substrate according to the third embodiment of the present invention.
FIG. 16 is a top view of a mask plate installed in the etching chamber.
FIG. 17 is a side view of a mask plate installed in the etching chamber.
FIG. 18 is a view showing a mask plate placed on a substrate to be processed.
FIG. 19 is a diagram illustrating the first half of the manufacturing process of the thin film transistor substrate according to the fourth embodiment of the present invention.
FIG. 20 is a diagram illustrating the latter half of the manufacturing process of the thin film transistor substrate according to the fourth embodiment of the present invention.
FIG. 21 is a diagram illustrating still another aspect of the present invention.
[Explanation of symbols]
1 ... LCD thin film transistor substrate
2 ... Display section
3 ... Terminal part
4 ... Opening
5 ... Terminal
6 ... Etching mask (color filter)
8 ... Wiring
9 ... Transparent substrate
11 ... Mask plate
12 ... Metal plate
13 ... Opening pattern
30, 50, 70, 90, 110 ... glass substrate
31, 51, 71, 91, 111 ... gate electrode
32, 52, 72, 92, 112 ... gate terminals
35, 55 ... Etching stopper
38, 61, 81, 101, 121 ... source electrode
39, 62, 82, 100, 120 ... drain electrode
44, 63, 77, 103 ... pixel electrodes
45 ... Gate terminal connection wiring
57, 84 ... resist layer
104, 124 ... drain terminals
123 ... Counter electrode
105, 125 ... Final protective film
201 ... Transparent glass substrate
202 ... Gate electrode
203 ... Gate insulating film
204 ... operation layer
205 ... Ohmic layer
206, 216 ... Source electrode
207 ... Drain electrode
208, 218 ... pixel electrodes
209 ... Final protective film
210: Channel protective film
219 ... Counter electrode
301 ... Mask plate
302 ... Substrate to be processed
303, 304 ... opening pattern
306 ... Clamp
307 ... Clamp shaft
315 ... Weight
Claims (12)
前記端子部は、前記表示部に配された複数の薄膜トランジスタのゲート電極に接続されているゲート配線を外部電気回路と接続するための複数のゲート端子が配された端子部と、
前記薄膜トランジスタのドレイン電極と接続されており前記ゲート配線と直交するドレイン配線を外部電気回路と接続するための複数のドレイン端子が配された端子部とを含む液晶表示装置用基板の製造方法であって、
前記複数のゲート端子、または、前記複数のドレイン端子に対して共通の開口を形成するパターンを有するマスクを使用して前記端子部を形成する工程を含み、
前記マスクは、エッチングマスクとなる材料が塗布して形成されたものであって、
前記エッチングマスクとなる材料の塗布を、ロール塗布又はインクジェット方式の印刷により行なうことを特徴とする液晶表示装置用基板製造方法。A display unit and a terminal unit having a plurality of terminals are arranged around the display unit,
The terminal portion includes a terminal portion provided with a plurality of gate terminals for connecting a gate wiring connected to gate electrodes of a plurality of thin film transistors provided in the display portion to an external electric circuit;
A method for manufacturing a substrate for a liquid crystal display device, comprising: a terminal portion connected to a drain electrode of the thin film transistor, and having a plurality of drain terminals for connecting a drain wiring orthogonal to the gate wiring to an external electric circuit. And
Wherein the plurality of gate terminals, or viewing including the step of using a mask to form the terminal portion having a pattern to form a common opening to said plurality of drain terminals,
The mask is formed by applying a material to be an etching mask,
A method for manufacturing a substrate for a liquid crystal display device, wherein the material to be the etching mask is applied by roll coating or ink jet printing .
前記端子部は、前記表示部に配された複数の薄膜トランジスタのゲート電極に接続されているゲート配線を外部電気回路と接続するための複数のゲート端子が配された端子部と、 The terminal portion includes a terminal portion provided with a plurality of gate terminals for connecting a gate wiring connected to gate electrodes of a plurality of thin film transistors provided in the display portion to an external electric circuit;
前記薄膜トランジスタのドレイン電極と接続されており前記ゲート配線と直交するドレイン配線を外部電気回路と接続するための複数のドレイン端子が配された端子部とを含む液晶表示装置用基板の製造方法であって、 A method for manufacturing a substrate for a liquid crystal display device, comprising: a terminal portion that is connected to a drain electrode of the thin film transistor and is connected to an external electric circuit for connecting a drain wiring orthogonal to the gate wiring to an external electric circuit. And
前記複数のゲート端子、または、前記複数のドレイン端子に対して共通の開口を形成するパターンを有するマスクを使用して前記端子部を形成する工程を含み、 Forming the terminal portion using a mask having a pattern that forms a common opening for the plurality of gate terminals or the plurality of drain terminals;
前記マスクは、エッチングマスクとなる材料を所定のパターンに塗布して形成されたものであって、 The mask is formed by applying a material to be an etching mask in a predetermined pattern,
前記マスクを液晶表示装置のためのカラーフィルターとして形成することを特徴とする液晶表示装置用基板製造方法。 A method of manufacturing a substrate for a liquid crystal display device, wherein the mask is formed as a color filter for a liquid crystal display device.
前記端子部は、前記表示部に配された複数の薄膜トランジスタのゲート電極に接続されているゲート配線を外部回路と接続するための複数のゲート端子が配された端子部と、 The terminal portion includes a terminal portion provided with a plurality of gate terminals for connecting a gate wiring connected to gate electrodes of a plurality of thin film transistors provided in the display portion to an external circuit;
前記薄膜トランジスタのドレイン電極と接続されており、前記ゲート配線と直交するドレイン配線を外部電気回路と接続するための複数のドレイン端子が配された端子部とを含む液晶表示装置基板であって、 A liquid crystal display device substrate including a terminal portion connected to a drain electrode of the thin film transistor and provided with a plurality of drain terminals for connecting a drain wiring orthogonal to the gate wiring to an external electric circuit;
前記ゲート電極を覆う絶縁膜と、 An insulating film covering the gate electrode;
前記絶縁膜に積層されている保護膜とを備え、 A protective film laminated on the insulating film,
前記絶縁膜及び前記保護膜には、前記複数のゲート端子に対して共通の開口が設けられており、 The insulating film and the protective film are provided with a common opening for the plurality of gate terminals,
前記保護膜には、前記複数のドレイン端子に対して共通の開口が設けられており、 The protective film is provided with a common opening for the plurality of drain terminals,
前記保護膜は、エッチングマスクとなる材料を所定のパターンに塗布して形成されたものであって、 The protective film is formed by applying a material to be an etching mask in a predetermined pattern,
前記エッチングマスクとなる材料の塗布は、ロール塗布又はインクジェット方式の印刷によりなされたものであることを特徴とする液晶表示装置用基板。 The substrate for a liquid crystal display device, wherein the material to be the etching mask is applied by roll coating or ink jet printing.
複数の前記ゲート端子に対して共通の開口を形成するパターンを有するマスクを使用して、複数の前記ゲート端子上の絶縁膜に開口を形成する工程を含み、
前記マスクは、エッチングマスクとなる材料が塗布して形成されたものであって、
前記エッチングマスクとなる材料の塗布を、ロール塗布又はインクジェット方式の印刷により行なうことを特徴とする液晶表示装置用薄膜トランジスタ基板の製造方法。On the transparent substrate , a gate electrode as a control electrode, a gate terminal for connecting the gate electrode to an external electric circuit, and an insulating film covering the gate electrode are formed, and the insulating film is through it, a method for producing the drain electrode is controlled electrode, a liquid crystal display device for a thin film transistor substrate and the drain terminal for connecting the drain electrode to an external electrical circuit is arranged,
Using a mask having a pattern that forms a common opening for a plurality of the gate terminals, and forming an opening in the insulating film on the plurality of gate terminals,
The mask is formed by applying a material to be an etching mask,
A method of manufacturing a thin film transistor substrate for a liquid crystal display device, wherein the material to be the etching mask is applied by roll coating or ink jet printing .
複数の前記ゲート端子に対して共通の開口を形成するパターンを有するマスクを使用して、複数の前記ゲート端子上の絶縁膜に開口を形成する工程を含み、
前記マスクは、エッチングマスクとなる材料が塗布して形成されたものであって、
前記マスクを液晶表示装置のためのカラーフィルターとして形成することを特徴とする液晶表示装置用薄膜トランジスタ基板の製造方法。 On the transparent substrate, a gate electrode as a control electrode, a gate terminal for connecting the gate electrode to an external electric circuit, and an insulating film covering the gate electrode are formed, and the insulating film is A method of manufacturing a thin film transistor substrate for a liquid crystal display device in which a drain electrode which is a controlled electrode and a drain terminal for connecting the drain electrode to an external electric circuit are formed,
Using a mask having a pattern that forms a common opening for a plurality of the gate terminals, and forming an opening in the insulating film on the plurality of gate terminals,
The mask is formed by applying a material to be an etching mask,
A method of manufacturing a thin film transistor substrate for a liquid crystal display device, wherein the mask is formed as a color filter for the liquid crystal display device.
さらに、前記ゲート端子上の前記絶縁膜に開口を形成した後、前記ゲート端子を覆って信号配線を形成する、請求項4記載の方法。 The method according to claim 4, further comprising forming an opening in the insulating film on the gate terminal, and forming a signal wiring covering the gate terminal.
前記ゲート端子上の前記絶縁膜を開口するパターンにエッチングマスクを塗布する、請求項4記載の方法。 The method according to claim 4, wherein an etching mask is applied to a pattern opening the insulating film on the gate terminal.
複数の前記ゲート端子に対して共通の開口を形成するパターンを有するマスクを使用して、複数の前記ゲート端子上の絶縁膜に開口を形成する工程を含み、
前記マスクとして、所定の開口パターンを備えたマスク板を使用し、
前記マスク板を使用する前に、開口処理する前記絶縁膜の全面に有機材料の膜を形成する液晶表示装置用薄膜トランジスタ基板の製造方法。 On a transparent substrate directly with the gate electrode as a control electrode, and a gate terminal for connecting the gate electrode to an external electrical circuit, wherein an insulating film covering the gate electrode is formed, the insulating film through it, a method for producing the drain electrode is controlled electrode, a liquid crystal display device for a thin film transistor substrate and the drain terminal for connecting the drain electrode to an external electrical circuit is arranged,
Using a mask having a pattern that forms a common opening for a plurality of the gate terminals, and forming an opening in the insulating film on the plurality of gate terminals,
As the mask, using a mask plate having a predetermined opening pattern,
A method of manufacturing a thin film transistor substrate for a liquid crystal display device, wherein an organic material film is formed on the entire surface of the insulating film to be subjected to opening processing before using the mask plate.
透明基材上に、直接、制御電極であるゲート電極と、当該ゲート電極を外部電気回路に接続するためのゲート端子と、前記ゲート電極を覆う絶縁膜とが形成されており、前記絶縁膜を介して、被制御電極であるドレイン電極と、当該ドレイン電極を外部電気回路に接続するためのドレイン端子とが形成されており、
前記端子部には、前記ゲート端子が形成されている端子部と、前記ドレイン端子が形成されている端子部とを含む液晶表示装置用薄膜トランジスタ基板であって、
前記ゲート電極を覆う絶縁膜と、
前記絶縁膜に積層されている保護膜とを備え、
前記絶縁膜及び前記保護膜に、前記複数のゲート端子に対して共通の開口が設けられているか、または、
前記保護膜に、前記複数のドレイン端子に対して共通の開口が設けられており、
前記保護膜は、エッチングマスクとなる材料を所定のパターンに塗布して形成されたものであって、
前記エッチングマスクとなる材料の塗布は、ロール塗布又はインクジェット方式の印刷によりなされたものであることを特徴とする液晶表示装置用薄膜トランジスタ基板。A thin film transistor substrate for a liquid crystal display device including a display unit and a terminal unit having a plurality of terminals around the display unit,
On the transparent substrate , a gate electrode as a control electrode, a gate terminal for connecting the gate electrode to an external electric circuit, and an insulating film covering the gate electrode are formed, and the insulating film is A drain electrode which is a controlled electrode and a drain terminal for connecting the drain electrode to an external electric circuit are formed,
The terminal portion is a thin film transistor substrate for a liquid crystal display device including a terminal portion in which the gate terminal is formed and a terminal portion in which the drain terminal is formed ,
An insulating film covering the gate electrode;
A protective film laminated on the insulating film,
The insulating film and the protective film are provided with a common opening for the plurality of gate terminals, or
The protective film is provided with a common opening for the plurality of drain terminals,
The protective film is formed by applying a material to be an etching mask in a predetermined pattern,
The thin film transistor substrate for a liquid crystal display device, wherein the material serving as the etching mask is applied by roll coating or ink jet printing .
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