JP2004311514A - パターン形成用モールド、パターンの形成方法、電子デバイスの製造方法および電子デバイス - Google Patents
パターン形成用モールド、パターンの形成方法、電子デバイスの製造方法および電子デバイス Download PDFInfo
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Abstract
【課題】被転写物のパターンの曲がりを抑止することにより、高い寸法制御性を有するパターン形成用モールド、パターンの形成方法、電子デバイスの製造方法および電子デバイスを提供する。
【解決手段】本発明におけるモールド１は、レジスト１１にパターン１１ａを形成するためにレジスト１１に押し付けるパターン形成用モールド１であって、モールド１を押し付ける際にレジスト１１と接触する表面のうち少なくとも一部が導電層５で形成されている。
【選択図】 図６
【解決手段】本発明におけるモールド１は、レジスト１１にパターン１１ａを形成するためにレジスト１１に押し付けるパターン形成用モールド１であって、モールド１を押し付ける際にレジスト１１と接触する表面のうち少なくとも一部が導電層５で形成されている。
【選択図】 図６
Description
【０００１】
【発明の属する技術分野】
本発明は、パターン形成用モールド、パターンの形成方法、電子デバイスの製造方法および電子デバイスに関するものであり、特に、パターンの形成されたモールドを、被転写物に押し付けてパターンの転写を行なうパターン形成技術に関するものである。
【０００２】
【従来の技術】
従来のパターン形成技術であるナノインプリントリソグラフィ技術が、たとえば特開２００２−１８４７１９号公報（特許文献１）に開示されている。上記公報に開示された半導体装置の製造方法は以下の通りである。
【０００３】
モールド基板と、モールド基板上に形成された反転パターンとからなるモールドが作製される。反転パターンとしては、シリコン酸化膜、シリコンおよび炭化シリコンなどが用いられる。次に、下層の有機膜および上層の有機膜が半導体基板上に形成され、半導体基板をたとえば２１０℃に加熱することにより、上層の有機膜が軟化される。次に、軟化された上層の有機膜にモールドを押し付けることにより、上層の有機膜にモールドの反転パターンが転写される。次に、パターンが転写された上層の有機膜にモールドを押し付けた状態で、半導体基板がたとえば１００℃に降温される。これにより、パターンが転写された上層の有機膜が硬化する。その後、モールドが離脱されると、上層の有機膜に０．１２μｍの微細なパターンが形成される。
【０００４】
【特許文献１】
特開２００２−１８４７１９号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のナノインプリントリソグラフィ技術を用いてアスペクト比の高いパターンを形成する場合には、モールドを離脱した後に被転写物のパターンが曲がり、寸法制御性が劣化するという問題があった。
【０００６】
したがって、本発明の目的は、被転写物のパターンの曲がりを抑止することにより、高い寸法制御性を有するパターン形成用モールド、パターンの形成方法、電子デバイスの製造方法および電子デバイスを提供することである。
【０００７】
【課題を解決するための手段】
本発明のパターン形成用モールドは、被転写物にパターンを形成するために被転写物に押し付けるモールドであって、モールドを押し付ける際に被転写物と接触する表面のうち少なくとも一部が導電層で形成されている。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【０００９】
（実施の形態１）
図１〜４は、本発明の実施の形態１におけるパターンの形成方法を工程順に示す概略断面図である。
【００１０】
図１を参照して、まず基板２と絶縁層３と導電層５とを有するモールド１が準備される。モールド１においては、基板２の上に絶縁層３が形成されていて、絶縁層３の上に導電層５が形成されている。絶縁層３および導電層５には、凹部４ａと凸部４ｂよりなる微細パターン４が形成されている。この構成により、モールド１において、押し付ける際に被転写物と接触する表面が導電層５で形成される。
【００１１】
次に、半導体基板１０の主表面上に、たとえばＰＭＭＡ（Ｐｏｌｙ（Ｍｅｔｈｙｌ Ｍｅｔｈａｃｒｙｌａｔｅ））よりなるレジスト１１（被転写物）が塗布される。このレジスト１１は、ガラス転移点以上の温度（たとえば１６０℃）まで加熱される。
【００１２】
図２を参照して、レジスト１１をガラス転移点以上の温度まで加熱した状態で、モールド１がレジスト１１にたとえば１０ＭＰａの圧力で押し付けられる。これによってレジスト１１は変形し、レジスト１１にパターン（凸部）１１ａと残渣部（凹部）１１ｂとが転写される。
【００１３】
図３を参照して、モールド１が引き離された後、たとえばＯ２（酸素）でアッシングすることにより、レジスト１１の残渣部１１ｂが除去される。
【００１４】
図４を参照して、以上の工程により、半導体基板１０の主表面上にレジスト１１のパターン１１ａが形成される。
【００１５】
本願発明者らは、モールド１が離脱された後にレジスト１１のパターン１１ａが曲がり、寸法制御性が劣化するという従来の問題は、以下の現象に起因するものであることを見出した。
【００１６】
図５は、従来のモールドとレジストとの帯電の状態を示した模式図である。
図５を参照して、従来のモールド１においては、導電層５が形成されていないので、押し付ける際に被転写物と接触する表面全体が絶縁層３で形成されている。このため、モールド１の微細パターン４と、レジスト１１との間の静電気により、モールド１の微細パターン４はプラス（またはマイナス）に帯電しやすく、レジスト１１はマイナス（またはプラス）に帯電しやすい。この帯電は、モールド１がレジスト１１に押し付けられる時と、モールド１がレジスト１１から引き離される時に特に起こりやすい。モールド１が引き離された後もなお、レジスト１１はマイナス（またはプラス）に帯電している。このレジスト１１に帯電したマイナス（またはプラス）同士の反発力により、レジスト１１のパターン１１ａが曲がり、寸法制御性が劣化する。
【００１７】
図６は、本発明の実施の形態１におけるモールドとレジストとの帯電の状態を模式的に示した断面図である。
【００１８】
図６を参照して、本実施の形態のモールド１は、微細パターン４の表面全体が導電層５で覆われている。したがって、モールド１とレジスト１１とが接触している時に、レジスト１１（またはモールド１の微細パターン４）に帯電したマイナスの電荷が、導電層５を通してモールド１の微細パターン４（またはレジスト１１）のプラスへ移動する。その結果、モールド１とレジスト１１との静電気による帯電が中和される。したがって、マイナス（またはプラス）同士の反発力がなくなるので、アスペクト比の高いパターン１１ａを形成する場合でも、パターン１１ａが曲がることが抑止され、寸法制御性が劣化することが抑止される。
【００１９】
続いて、本実施の形態で使用されるモールド１の製造方法について説明する。
図７〜１１は、本発明の実施の形態１で使用されるモールドの製造方法を工程順に示す概略断面図である。
【００２０】
図７を参照して、まず、基板２の上に絶縁層３とハードマスク６とが積層して形成される。基板２はたとえばシリコンよりなり、絶縁層３はたとえばマイクロ波ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜されたダイヤモンドよりなる。ハードマスク６はたとえばＳｉＯ２（酸化シリコン）よりなる。
【００２１】
図８を参照して、ハードマスク６上にたとえば電子線用などのレジスト７が塗布され、描画および現像がされることによりレジスト７にパターンが形成される。
【００２２】
図９を参照して、レジスト７をマスクとしてハードマスク６がエッチングされる。ハードマスク６がたとえばＳｉＯ２で形成されている場合、エッチングにはたとえばＣＦ４などのガスが用いられる。
【００２３】
図１０を参照して、レジスト７が除去された後、ハードマスク６をマスクとして絶縁層３がエッチングされる。絶縁層３がダイヤモンドで形成されている場合、エッチングにはたとえばＯ２（酸素ガス）が用いられる。これにより、被転写物にパターンを形成するための凹部４ａおよび凸部４ｂよりなる微細パターン４が絶縁層３に形成される。
【００２４】
図１１を参照して、凹部４ａおよび凸部４ｂの表面全体を覆うように、導電層５が形成される。導電層５は、たとえばシリコンやインジウムスズ酸化物などをスパッタ法や蒸着法やＣＶＤ法により成膜することにより形成される。これにより、モールド１を押し付ける際に被転写物と接触する表面全体が導電層５で形成される。以上の工程により、本実施の形態におけるモールド１が作製される。
【００２５】
本実施の形態のパターン形成用モールド１およびパターンの形成方法によれば、モールド１において、押し付ける際にレジスト１１と接触する表面のうち少なくとも一部が導電層５で形成されている。これにより、モールド１とレジスト１１との静電気による帯電が中和される。したがって、マイナス（またはプラス）同士の反発力がなくなるので、アスペクト比の高いパターン１１ａを形成する場合においても、パターン１１ａが曲がることが抑止され、寸法制御性が劣化することが抑止される。
【００２６】
本実施の形態のモールド１においては、押し付ける際にレジスト１１と接触する表面全体が導電層５で形成されている。これにより、マイナスの電荷がプラスへ移動しやすくなるので、マイナス（またはプラス）同士の反発力によりレジスト１１のパターン１１ａが曲がることが一層抑止され、寸法制御性が劣化することが一層抑止される。
【００２７】
また、本実施の形態におけるパターンの形成方法を用いた半導体装置の製造方法および本実施の形態におけるパターンの形成方法を用いて製造された半導体装置によれば、たとえば幅１００ｎｍ、高さ１．２μｍのアスペクト比の高いパターン１１ａを形成した場合においても、レジスト１１のパターン１１ａが曲がることが抑止され、寸法制御性が劣化することが抑止される。したがって、その後のエッチングプロセスにより、寸法精度の高い半導体装置を得ることができる。
【００２８】
なお、本実施の形態におけるパターンの形成方法においては、押し付ける際にレジスト１１と接触する表面全体が導電層５で形成されているモールド１が使用される場合について示したが、本発明はこのような場合に限定されるものではなく、被転写物と接触する表面のうち少なくとも一部が導電層で形成されているモールドが使用されればよい。
【００２９】
また、本実施の形態で使用されるモールド１の製造方法においては、たとえばシリコンやインジウムスズ酸化物などをスパッタ法や蒸着法やＣＶＤ法により成膜することにより導電層５が形成される場合について示した。しかしながら、本発明のパターン形成用モールドはこのような製造方法に限定されるものではなく、たとえば絶縁層３がダイヤモンドよりなる場合に、微細パターン４が絶縁層３に形成され、その後、たとえばＢ（ホウ素）を微細パターン４にイオン注入することにより、微細パターン４表面に導電層５が形成されてもよい。また、図１２に示すように、ダイヤモンドを形成するためのメタンと水素とにたとえばジボランを数％添加して、たとえばマイクロ波ＣＶＤ法で成膜することにより、基板２の上全体に導電層５が形成されてもよい。
【００３０】
さらに、本実施の形態においては、半導体装置の製造方法におけるパターン１１ａの形成方法として、半導体基板１０の主表面上のレジスト１１にパターン１１ａが形成される場合について示したが、本発明はこのような場合に限定されるものではなく、たとえば半導体装置の他、液晶ディスプレイ、薄膜磁気ヘッドなどの電子デバイスの製造方法にも適用可能である。
【００３１】
（実施の形態２）
図１３は、本発明の実施の形態２で使用されるモールドを示す図である。
【００３２】
図１３を参照して、本実施の形態におけるモールド１は、基板２の上に導電層１２および絶縁層３が積層して形成されている。絶縁層３および導電層１２には、凹部４ａと凸部４ｂよりなる微細パターン４が形成されている。この微細パターン４の凹部４ａの底面は導電層１２で形成されていて、凸部４ｂは絶縁層３で形成されている。この構成により、モールド１においては、押し付ける際に被転写物と接触する表面の一部が導電層１２で形成されている。導電層１２は絶縁層３がエッチングされる際のエッチングストッパとなる性質を有している。本実施の形態におけるモールド１は以下の方法により製造される。
【００３３】
基板２の上に導電層１２と絶縁層３とが積層して形成される。通常の写真製版技術およびエッチング技術により、被転写物にパターンを形成するための凹部４ａおよび凸部４ｂよりなる微細パターン４が絶縁層３に形成される。凹部４ａおよび凸部４ｂが形成される際には、導電層１２が露出する深さまで絶縁層３がエッチングされる。これにより、本実施の形態におけるモールド１が作製される。
【００３４】
導電層１２としては、以下の材料が選択される。すなわち、絶縁層３がたとえばダイヤモンドよりなる場合には、ダイヤモンドのエッチングに用いられるＯ２ガスでエッチングされない、Ａｌ（アルミニウム）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｆｅ（鉄）、Ｔａ（タンタル）、インジウムスズ酸化物および酸化スズなどが導電層１２として選択される。絶縁層３がたとえばＳｉＯ２よりなる場合には、ＳｉＯ２のエッチングに用いられるＦ（フッ素）系ガスでエッチングされない、Ａｌ、Ｃｒ、Ｔａなどが導電層１２として選択される。絶縁層３がたとえば酸化アルミニウムまたは酸化クロムよりなる場合には、酸化アルミニウムまたは酸化クロムのエッチングに用いられるＣｌ（塩素）系ガスでエッチングされない、Ｗ、Ｍｏなどが導電層１２として選択される。
【００３５】
本実施の形態のモールド１は凹部４ａおよび凸部４ｂよりなる微細パターン４を有していて、凹部４ａの底面がエッチングストッパとなる導電層１２で形成されている。これにより、モールド１の微細パターン４を形成するために絶縁層３をエッチングする際には、絶縁層３のエッチングが導電層１２で止められる。したがって、エッチング制御が容易になり、被転写物に形成されるパターンの寸法制御性が向上する。
【００３６】
また、モールド１において、押し付ける際に被転写物と接触する表面の一部が導電層１２で形成されているので、モールド１と被転写物との静電気による帯電が中和される。したがって、マイナス（またはプラス）同士の反発力がなくなるので、アスペクト比の高いパターン１１ａを形成する場合においても、パターン１１ａが曲がることが抑止され、寸法制御性が劣化することが抑止される。
【００３７】
なお、本実施の形態においては、絶縁層３と導電層１２との材料の組み合わせが列挙されたが、本発明はこのような場合に限定されるものではなく、凹部の底面がエッチングストッパとなる導電層で形成されていればよい。
【００３８】
（実施の形態３）
図１４は、本発明の実施の形態３におけるパターンの形成方法を示す概略断面図である。
【００３９】
図１４を参照して、本実施の形態においては、実施の形態１で使用されたモールド１と同じものが使用されている。モールド１が半導体基板１０上に形成されたレジスト１１に押し付けられる際に、基板２と半導体基板１０とが配線１３によって電気的に接続される。
【００４０】
なお、これ以外のパターンの形成方法は、図１〜図４に示す実施の形態１と同様のパターンの形成工程を経る。よって同一の構成要素については同一の符号を付し、その説明を省略する。
【００４１】
本実施の形態におけるパターンの形成方法では、モールド１をレジスト１１に押し付ける際に、マイナスの電荷は、導電層５を通じてプラスへ移動するとともに、配線１３を通じてプラスへ移動する。これにより、モールド１とレジスト１１とが同電位となる。したがって、マイナス（またはプラス）同士の反発力がなくなるので、アスペクト比の高いパターン１１ａを形成する場合においても、パターン１１ａが曲がることが一層抑止され、寸法制御性が劣化することが一層抑止される。
【００４２】
なお、本実施の形態においては、モールド１と半導体基板１０とが電気的に接続される場合について示したが、本発明はこのような場合に限定されるものではなく、モールドと被転写物とが電気的に接続されればよい。
【００４３】
（実施の形態４）
図１５は、本発明の実施の形態４におけるパターンの形成方法を示す概略断面図である。
【００４４】
図１５を参照して、本実施の形態においては、実施の形態１で使用されたモールド１と同じものが使用されている。半導体基板１０上に形成されたレジスト１１に押し付けられる際に、直列に接続された交流電源１４および直流電源１５の一端にモールド１が電気的に接続される。
【００４５】
なお、これ以外のパターンの形成方法は、図１〜図４に示す実施の形態１と同様のパターンの形成工程を経る。よって同一の構成要素については同一の符号を付し、その説明を省略する。
【００４６】
図１６は、本発明の実施の形態４においてモールドに印可される電圧と時間との関係の一例を示した図である。
【００４７】
図１６を参照して、本実施の形態におけるパターンの形成方法では、直列に接続された交流電源１４および直流電源１５の一端にモールド１が電気的に接続されることにより、一定のベース電圧を有する交流電圧がモールド１に印可される。
【００４８】
本実施の形態におけるパターンの形成方法においては、モールド１に電圧が印可される。これにより、モールド１に帯電したマイナスの電荷が外部へ移動する。または、モールド１に帯電したプラスがマイナスの電荷により中和される。その結果、モールド１とレジスト１１との静電気による帯電が中和される。したがって、マイナス（またはプラス）同士の反発力がなくなるので、アスペクト比の高いパターン１１ａを形成する場合においても、パターン１１ａが曲がることが抑止され、寸法制御性が劣化することが抑止される。
【００４９】
また、本実施の形態においては、図１６に示すような一定のベース電圧を有する交流電圧がモールド１に印加される。本願発明者らは、一定のベース電圧を有する交流電圧をモールド１に印加することにより、モールド１およびレジスト１１の絶縁性が高く、マイナスの電荷の移動が移動しにくい場合であっても、モールド１に帯電したマイナス（またはプラス）が中和されやすくなることを見出した。したがって、モールド１およびレジスト１１の絶縁性が高い場合であっても、パターン１１ａが曲がることが一層抑止され、寸法制御性が劣化することが一層抑止される。
【００５０】
なお、本実施の形態においては、モールド１に一定のベース電圧を有する交流電圧が加えられる場合について示したが、本発明はこのような場合に限定されるものではなく、モールドと被転写物とのうち少なくともいずれか一方に電圧が印可されればよい。特に被転写物がアクリル基板やＰＥＴ（Ｐｏｌｙｅｔｈｙｌｅｎｅ Ｔｅｒｅｐｈｔｈａｌａｔｅ）樹脂基板である場合に、これらの被転写物に一定のベース電圧を有する交流電圧が加えられると、被転写物に帯電したマイナス（またはプラス）が中和されやすくなり、被転写物のパターンが曲がることが抑止され、寸法制御性が劣化することが抑止される。
【００５１】
また、本実施の形態においては、図１６に示すような電圧がモールド１に印加される場合について示したが、本発明はこのような場合に限定されるものではなく、図１６に示すような電圧が被転写物に印加されてもよいし、たとえば図１７に示すような電圧がモールドと被転写物とのうち少なくともいずれか一方に印可されてもよい。
【００５２】
実施の形態１〜４においては、モールド１をレジスト１１に押し付ける場合について示したが、本発明はこのような場合に限定されるものではなく、たとえばアクリル基板やＰＥＴ樹脂基板などにモールド１を押し付けることによりエンボスパターンを形成する場合にも適用可能である。
【００５３】
また、実施の形態１〜４においては、基板２およびモールド１が平面型である場合について説明したが、本発明はこのような場合に限定されるものではなく、たとえば基板２は曲面型であってもよい。また、モールド１は球形であってもよいし、図１８に示すような円筒形であってもよい。
【００５４】
図１８は円筒形のモールドによるパターンの形成方法を示す概略断面図である。
【００５５】
図１８を参照して、モールド１は紙面方向に延びる円筒形を有している。モールド１においては、円筒形に形成された絶縁層３を覆うように導電層５が形成されている。モールド１の導電層５の表面には、凹部４ａと凸部４ｂよりなる微細パターン４が形成されている。このモールド１が回転することにより、半導体基板１０上に形成されたレジスト１１にパターンが形成される。
【００５６】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【００５７】
【発明の効果】
以上のように、本発明におけるパターン形成用モールドによれば、モールドにおいて、押し付ける際に被転写物と接触する表面のうち少なくとも一部が導電層で形成されている。これにより、モールドと被転写物とが接触している時に、被転写物（またはモールドのパターン）に帯電したマイナスの電荷が、導電層を通してモールドのパターン（または被転写物）のプラスへ移動する。その結果、モールドと被転写物との静電気による帯電が中和される。したがって、マイナス（またはプラス）同士の反発力がなくなるので、アスペクト比の高いパターンを形成する場合でも、被転写物のパターンが曲がることが抑止され、寸法制御性が劣化することが抑止される。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるパターンの形成方法の第１工程を示す概略断面図である。
【図２】本発明の実施の形態１におけるパターンの形成方法の第２工程を示す概略断面図である。
【図３】本発明の実施の形態１におけるパターンの形成方法の第３工程を示す概略断面図である。
【図４】本発明の実施の形態１において形成されたパターンを示す概略断面図である。
【図５】従来のモールドとレジストとの帯電の状態を模式的に示した断面図である。
【図６】本発明の実施の形態１におけるモールドとレジストとの帯電の状態を模式的に示した断面図である。
【図７】本発明の実施の形態１で使用されるモールドの製造方法の第１工程を示す概略断面図である。
【図８】本発明の実施の形態１で使用されるモールドの製造方法の第２工程を示す概略断面図である。
【図９】本発明の実施の形態１で使用されるモールドの製造方法の第３工程を示す概略断面図である。
【図１０】本発明の実施の形態１で使用されるモールドの製造方法の第４工程を示す概略断面図である。
【図１１】本発明の実施の形態１で使用されるモールドを示す概略断面図である。
【図１２】本発明の実施の形態１で使用される他のモールドを示す概略断面図である。
【図１３】本発明の実施の形態２で使用されるモールドを示す図である。
【図１４】本発明の実施の形態３におけるパターンの形成方法を示す概略断面図である。
【図１５】本発明の実施の形態４におけるパターンの形成方法を示す概略断面図である。
【図１６】本発明の実施の形態４においてモールドに印可される電圧と時間との関係の一例を示した図である。
【図１７】本発明の実施の形態４においてモールドに印可される電圧と時間との関係の他の例を示した図である。
【図１８】円筒形のモールドによるパターンの形成方法を示す概略断面図である。
【符号の説明】
１ モールド、２ 基板、３ 絶縁層、４ 微細パターン、４ａ 凹部、４ｂ凸部、５，８，１２ 導電層、６ ハードマスク、７，１１ レジスト、１０半導体基板、１１ａ パターン（凹部）、１１ｂ 残渣部（凸部）、１３ 配線、１４ 交流電圧、１５ 直流電圧。
【発明の属する技術分野】
本発明は、パターン形成用モールド、パターンの形成方法、電子デバイスの製造方法および電子デバイスに関するものであり、特に、パターンの形成されたモールドを、被転写物に押し付けてパターンの転写を行なうパターン形成技術に関するものである。
【０００２】
【従来の技術】
従来のパターン形成技術であるナノインプリントリソグラフィ技術が、たとえば特開２００２−１８４７１９号公報（特許文献１）に開示されている。上記公報に開示された半導体装置の製造方法は以下の通りである。
【０００３】
モールド基板と、モールド基板上に形成された反転パターンとからなるモールドが作製される。反転パターンとしては、シリコン酸化膜、シリコンおよび炭化シリコンなどが用いられる。次に、下層の有機膜および上層の有機膜が半導体基板上に形成され、半導体基板をたとえば２１０℃に加熱することにより、上層の有機膜が軟化される。次に、軟化された上層の有機膜にモールドを押し付けることにより、上層の有機膜にモールドの反転パターンが転写される。次に、パターンが転写された上層の有機膜にモールドを押し付けた状態で、半導体基板がたとえば１００℃に降温される。これにより、パターンが転写された上層の有機膜が硬化する。その後、モールドが離脱されると、上層の有機膜に０．１２μｍの微細なパターンが形成される。
【０００４】
【特許文献１】
特開２００２−１８４７１９号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のナノインプリントリソグラフィ技術を用いてアスペクト比の高いパターンを形成する場合には、モールドを離脱した後に被転写物のパターンが曲がり、寸法制御性が劣化するという問題があった。
【０００６】
したがって、本発明の目的は、被転写物のパターンの曲がりを抑止することにより、高い寸法制御性を有するパターン形成用モールド、パターンの形成方法、電子デバイスの製造方法および電子デバイスを提供することである。
【０００７】
【課題を解決するための手段】
本発明のパターン形成用モールドは、被転写物にパターンを形成するために被転写物に押し付けるモールドであって、モールドを押し付ける際に被転写物と接触する表面のうち少なくとも一部が導電層で形成されている。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【０００９】
（実施の形態１）
図１〜４は、本発明の実施の形態１におけるパターンの形成方法を工程順に示す概略断面図である。
【００１０】
図１を参照して、まず基板２と絶縁層３と導電層５とを有するモールド１が準備される。モールド１においては、基板２の上に絶縁層３が形成されていて、絶縁層３の上に導電層５が形成されている。絶縁層３および導電層５には、凹部４ａと凸部４ｂよりなる微細パターン４が形成されている。この構成により、モールド１において、押し付ける際に被転写物と接触する表面が導電層５で形成される。
【００１１】
次に、半導体基板１０の主表面上に、たとえばＰＭＭＡ（Ｐｏｌｙ（Ｍｅｔｈｙｌ Ｍｅｔｈａｃｒｙｌａｔｅ））よりなるレジスト１１（被転写物）が塗布される。このレジスト１１は、ガラス転移点以上の温度（たとえば１６０℃）まで加熱される。
【００１２】
図２を参照して、レジスト１１をガラス転移点以上の温度まで加熱した状態で、モールド１がレジスト１１にたとえば１０ＭＰａの圧力で押し付けられる。これによってレジスト１１は変形し、レジスト１１にパターン（凸部）１１ａと残渣部（凹部）１１ｂとが転写される。
【００１３】
図３を参照して、モールド１が引き離された後、たとえばＯ２（酸素）でアッシングすることにより、レジスト１１の残渣部１１ｂが除去される。
【００１４】
図４を参照して、以上の工程により、半導体基板１０の主表面上にレジスト１１のパターン１１ａが形成される。
【００１５】
本願発明者らは、モールド１が離脱された後にレジスト１１のパターン１１ａが曲がり、寸法制御性が劣化するという従来の問題は、以下の現象に起因するものであることを見出した。
【００１６】
図５は、従来のモールドとレジストとの帯電の状態を示した模式図である。
図５を参照して、従来のモールド１においては、導電層５が形成されていないので、押し付ける際に被転写物と接触する表面全体が絶縁層３で形成されている。このため、モールド１の微細パターン４と、レジスト１１との間の静電気により、モールド１の微細パターン４はプラス（またはマイナス）に帯電しやすく、レジスト１１はマイナス（またはプラス）に帯電しやすい。この帯電は、モールド１がレジスト１１に押し付けられる時と、モールド１がレジスト１１から引き離される時に特に起こりやすい。モールド１が引き離された後もなお、レジスト１１はマイナス（またはプラス）に帯電している。このレジスト１１に帯電したマイナス（またはプラス）同士の反発力により、レジスト１１のパターン１１ａが曲がり、寸法制御性が劣化する。
【００１７】
図６は、本発明の実施の形態１におけるモールドとレジストとの帯電の状態を模式的に示した断面図である。
【００１８】
図６を参照して、本実施の形態のモールド１は、微細パターン４の表面全体が導電層５で覆われている。したがって、モールド１とレジスト１１とが接触している時に、レジスト１１（またはモールド１の微細パターン４）に帯電したマイナスの電荷が、導電層５を通してモールド１の微細パターン４（またはレジスト１１）のプラスへ移動する。その結果、モールド１とレジスト１１との静電気による帯電が中和される。したがって、マイナス（またはプラス）同士の反発力がなくなるので、アスペクト比の高いパターン１１ａを形成する場合でも、パターン１１ａが曲がることが抑止され、寸法制御性が劣化することが抑止される。
【００１９】
続いて、本実施の形態で使用されるモールド１の製造方法について説明する。
図７〜１１は、本発明の実施の形態１で使用されるモールドの製造方法を工程順に示す概略断面図である。
【００２０】
図７を参照して、まず、基板２の上に絶縁層３とハードマスク６とが積層して形成される。基板２はたとえばシリコンよりなり、絶縁層３はたとえばマイクロ波ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜されたダイヤモンドよりなる。ハードマスク６はたとえばＳｉＯ２（酸化シリコン）よりなる。
【００２１】
図８を参照して、ハードマスク６上にたとえば電子線用などのレジスト７が塗布され、描画および現像がされることによりレジスト７にパターンが形成される。
【００２２】
図９を参照して、レジスト７をマスクとしてハードマスク６がエッチングされる。ハードマスク６がたとえばＳｉＯ２で形成されている場合、エッチングにはたとえばＣＦ４などのガスが用いられる。
【００２３】
図１０を参照して、レジスト７が除去された後、ハードマスク６をマスクとして絶縁層３がエッチングされる。絶縁層３がダイヤモンドで形成されている場合、エッチングにはたとえばＯ２（酸素ガス）が用いられる。これにより、被転写物にパターンを形成するための凹部４ａおよび凸部４ｂよりなる微細パターン４が絶縁層３に形成される。
【００２４】
図１１を参照して、凹部４ａおよび凸部４ｂの表面全体を覆うように、導電層５が形成される。導電層５は、たとえばシリコンやインジウムスズ酸化物などをスパッタ法や蒸着法やＣＶＤ法により成膜することにより形成される。これにより、モールド１を押し付ける際に被転写物と接触する表面全体が導電層５で形成される。以上の工程により、本実施の形態におけるモールド１が作製される。
【００２５】
本実施の形態のパターン形成用モールド１およびパターンの形成方法によれば、モールド１において、押し付ける際にレジスト１１と接触する表面のうち少なくとも一部が導電層５で形成されている。これにより、モールド１とレジスト１１との静電気による帯電が中和される。したがって、マイナス（またはプラス）同士の反発力がなくなるので、アスペクト比の高いパターン１１ａを形成する場合においても、パターン１１ａが曲がることが抑止され、寸法制御性が劣化することが抑止される。
【００２６】
本実施の形態のモールド１においては、押し付ける際にレジスト１１と接触する表面全体が導電層５で形成されている。これにより、マイナスの電荷がプラスへ移動しやすくなるので、マイナス（またはプラス）同士の反発力によりレジスト１１のパターン１１ａが曲がることが一層抑止され、寸法制御性が劣化することが一層抑止される。
【００２７】
また、本実施の形態におけるパターンの形成方法を用いた半導体装置の製造方法および本実施の形態におけるパターンの形成方法を用いて製造された半導体装置によれば、たとえば幅１００ｎｍ、高さ１．２μｍのアスペクト比の高いパターン１１ａを形成した場合においても、レジスト１１のパターン１１ａが曲がることが抑止され、寸法制御性が劣化することが抑止される。したがって、その後のエッチングプロセスにより、寸法精度の高い半導体装置を得ることができる。
【００２８】
なお、本実施の形態におけるパターンの形成方法においては、押し付ける際にレジスト１１と接触する表面全体が導電層５で形成されているモールド１が使用される場合について示したが、本発明はこのような場合に限定されるものではなく、被転写物と接触する表面のうち少なくとも一部が導電層で形成されているモールドが使用されればよい。
【００２９】
また、本実施の形態で使用されるモールド１の製造方法においては、たとえばシリコンやインジウムスズ酸化物などをスパッタ法や蒸着法やＣＶＤ法により成膜することにより導電層５が形成される場合について示した。しかしながら、本発明のパターン形成用モールドはこのような製造方法に限定されるものではなく、たとえば絶縁層３がダイヤモンドよりなる場合に、微細パターン４が絶縁層３に形成され、その後、たとえばＢ（ホウ素）を微細パターン４にイオン注入することにより、微細パターン４表面に導電層５が形成されてもよい。また、図１２に示すように、ダイヤモンドを形成するためのメタンと水素とにたとえばジボランを数％添加して、たとえばマイクロ波ＣＶＤ法で成膜することにより、基板２の上全体に導電層５が形成されてもよい。
【００３０】
さらに、本実施の形態においては、半導体装置の製造方法におけるパターン１１ａの形成方法として、半導体基板１０の主表面上のレジスト１１にパターン１１ａが形成される場合について示したが、本発明はこのような場合に限定されるものではなく、たとえば半導体装置の他、液晶ディスプレイ、薄膜磁気ヘッドなどの電子デバイスの製造方法にも適用可能である。
【００３１】
（実施の形態２）
図１３は、本発明の実施の形態２で使用されるモールドを示す図である。
【００３２】
図１３を参照して、本実施の形態におけるモールド１は、基板２の上に導電層１２および絶縁層３が積層して形成されている。絶縁層３および導電層１２には、凹部４ａと凸部４ｂよりなる微細パターン４が形成されている。この微細パターン４の凹部４ａの底面は導電層１２で形成されていて、凸部４ｂは絶縁層３で形成されている。この構成により、モールド１においては、押し付ける際に被転写物と接触する表面の一部が導電層１２で形成されている。導電層１２は絶縁層３がエッチングされる際のエッチングストッパとなる性質を有している。本実施の形態におけるモールド１は以下の方法により製造される。
【００３３】
基板２の上に導電層１２と絶縁層３とが積層して形成される。通常の写真製版技術およびエッチング技術により、被転写物にパターンを形成するための凹部４ａおよび凸部４ｂよりなる微細パターン４が絶縁層３に形成される。凹部４ａおよび凸部４ｂが形成される際には、導電層１２が露出する深さまで絶縁層３がエッチングされる。これにより、本実施の形態におけるモールド１が作製される。
【００３４】
導電層１２としては、以下の材料が選択される。すなわち、絶縁層３がたとえばダイヤモンドよりなる場合には、ダイヤモンドのエッチングに用いられるＯ２ガスでエッチングされない、Ａｌ（アルミニウム）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｆｅ（鉄）、Ｔａ（タンタル）、インジウムスズ酸化物および酸化スズなどが導電層１２として選択される。絶縁層３がたとえばＳｉＯ２よりなる場合には、ＳｉＯ２のエッチングに用いられるＦ（フッ素）系ガスでエッチングされない、Ａｌ、Ｃｒ、Ｔａなどが導電層１２として選択される。絶縁層３がたとえば酸化アルミニウムまたは酸化クロムよりなる場合には、酸化アルミニウムまたは酸化クロムのエッチングに用いられるＣｌ（塩素）系ガスでエッチングされない、Ｗ、Ｍｏなどが導電層１２として選択される。
【００３５】
本実施の形態のモールド１は凹部４ａおよび凸部４ｂよりなる微細パターン４を有していて、凹部４ａの底面がエッチングストッパとなる導電層１２で形成されている。これにより、モールド１の微細パターン４を形成するために絶縁層３をエッチングする際には、絶縁層３のエッチングが導電層１２で止められる。したがって、エッチング制御が容易になり、被転写物に形成されるパターンの寸法制御性が向上する。
【００３６】
また、モールド１において、押し付ける際に被転写物と接触する表面の一部が導電層１２で形成されているので、モールド１と被転写物との静電気による帯電が中和される。したがって、マイナス（またはプラス）同士の反発力がなくなるので、アスペクト比の高いパターン１１ａを形成する場合においても、パターン１１ａが曲がることが抑止され、寸法制御性が劣化することが抑止される。
【００３７】
なお、本実施の形態においては、絶縁層３と導電層１２との材料の組み合わせが列挙されたが、本発明はこのような場合に限定されるものではなく、凹部の底面がエッチングストッパとなる導電層で形成されていればよい。
【００３８】
（実施の形態３）
図１４は、本発明の実施の形態３におけるパターンの形成方法を示す概略断面図である。
【００３９】
図１４を参照して、本実施の形態においては、実施の形態１で使用されたモールド１と同じものが使用されている。モールド１が半導体基板１０上に形成されたレジスト１１に押し付けられる際に、基板２と半導体基板１０とが配線１３によって電気的に接続される。
【００４０】
なお、これ以外のパターンの形成方法は、図１〜図４に示す実施の形態１と同様のパターンの形成工程を経る。よって同一の構成要素については同一の符号を付し、その説明を省略する。
【００４１】
本実施の形態におけるパターンの形成方法では、モールド１をレジスト１１に押し付ける際に、マイナスの電荷は、導電層５を通じてプラスへ移動するとともに、配線１３を通じてプラスへ移動する。これにより、モールド１とレジスト１１とが同電位となる。したがって、マイナス（またはプラス）同士の反発力がなくなるので、アスペクト比の高いパターン１１ａを形成する場合においても、パターン１１ａが曲がることが一層抑止され、寸法制御性が劣化することが一層抑止される。
【００４２】
なお、本実施の形態においては、モールド１と半導体基板１０とが電気的に接続される場合について示したが、本発明はこのような場合に限定されるものではなく、モールドと被転写物とが電気的に接続されればよい。
【００４３】
（実施の形態４）
図１５は、本発明の実施の形態４におけるパターンの形成方法を示す概略断面図である。
【００４４】
図１５を参照して、本実施の形態においては、実施の形態１で使用されたモールド１と同じものが使用されている。半導体基板１０上に形成されたレジスト１１に押し付けられる際に、直列に接続された交流電源１４および直流電源１５の一端にモールド１が電気的に接続される。
【００４５】
なお、これ以外のパターンの形成方法は、図１〜図４に示す実施の形態１と同様のパターンの形成工程を経る。よって同一の構成要素については同一の符号を付し、その説明を省略する。
【００４６】
図１６は、本発明の実施の形態４においてモールドに印可される電圧と時間との関係の一例を示した図である。
【００４７】
図１６を参照して、本実施の形態におけるパターンの形成方法では、直列に接続された交流電源１４および直流電源１５の一端にモールド１が電気的に接続されることにより、一定のベース電圧を有する交流電圧がモールド１に印可される。
【００４８】
本実施の形態におけるパターンの形成方法においては、モールド１に電圧が印可される。これにより、モールド１に帯電したマイナスの電荷が外部へ移動する。または、モールド１に帯電したプラスがマイナスの電荷により中和される。その結果、モールド１とレジスト１１との静電気による帯電が中和される。したがって、マイナス（またはプラス）同士の反発力がなくなるので、アスペクト比の高いパターン１１ａを形成する場合においても、パターン１１ａが曲がることが抑止され、寸法制御性が劣化することが抑止される。
【００４９】
また、本実施の形態においては、図１６に示すような一定のベース電圧を有する交流電圧がモールド１に印加される。本願発明者らは、一定のベース電圧を有する交流電圧をモールド１に印加することにより、モールド１およびレジスト１１の絶縁性が高く、マイナスの電荷の移動が移動しにくい場合であっても、モールド１に帯電したマイナス（またはプラス）が中和されやすくなることを見出した。したがって、モールド１およびレジスト１１の絶縁性が高い場合であっても、パターン１１ａが曲がることが一層抑止され、寸法制御性が劣化することが一層抑止される。
【００５０】
なお、本実施の形態においては、モールド１に一定のベース電圧を有する交流電圧が加えられる場合について示したが、本発明はこのような場合に限定されるものではなく、モールドと被転写物とのうち少なくともいずれか一方に電圧が印可されればよい。特に被転写物がアクリル基板やＰＥＴ（Ｐｏｌｙｅｔｈｙｌｅｎｅ Ｔｅｒｅｐｈｔｈａｌａｔｅ）樹脂基板である場合に、これらの被転写物に一定のベース電圧を有する交流電圧が加えられると、被転写物に帯電したマイナス（またはプラス）が中和されやすくなり、被転写物のパターンが曲がることが抑止され、寸法制御性が劣化することが抑止される。
【００５１】
また、本実施の形態においては、図１６に示すような電圧がモールド１に印加される場合について示したが、本発明はこのような場合に限定されるものではなく、図１６に示すような電圧が被転写物に印加されてもよいし、たとえば図１７に示すような電圧がモールドと被転写物とのうち少なくともいずれか一方に印可されてもよい。
【００５２】
実施の形態１〜４においては、モールド１をレジスト１１に押し付ける場合について示したが、本発明はこのような場合に限定されるものではなく、たとえばアクリル基板やＰＥＴ樹脂基板などにモールド１を押し付けることによりエンボスパターンを形成する場合にも適用可能である。
【００５３】
また、実施の形態１〜４においては、基板２およびモールド１が平面型である場合について説明したが、本発明はこのような場合に限定されるものではなく、たとえば基板２は曲面型であってもよい。また、モールド１は球形であってもよいし、図１８に示すような円筒形であってもよい。
【００５４】
図１８は円筒形のモールドによるパターンの形成方法を示す概略断面図である。
【００５５】
図１８を参照して、モールド１は紙面方向に延びる円筒形を有している。モールド１においては、円筒形に形成された絶縁層３を覆うように導電層５が形成されている。モールド１の導電層５の表面には、凹部４ａと凸部４ｂよりなる微細パターン４が形成されている。このモールド１が回転することにより、半導体基板１０上に形成されたレジスト１１にパターンが形成される。
【００５６】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【００５７】
【発明の効果】
以上のように、本発明におけるパターン形成用モールドによれば、モールドにおいて、押し付ける際に被転写物と接触する表面のうち少なくとも一部が導電層で形成されている。これにより、モールドと被転写物とが接触している時に、被転写物（またはモールドのパターン）に帯電したマイナスの電荷が、導電層を通してモールドのパターン（または被転写物）のプラスへ移動する。その結果、モールドと被転写物との静電気による帯電が中和される。したがって、マイナス（またはプラス）同士の反発力がなくなるので、アスペクト比の高いパターンを形成する場合でも、被転写物のパターンが曲がることが抑止され、寸法制御性が劣化することが抑止される。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるパターンの形成方法の第１工程を示す概略断面図である。
【図２】本発明の実施の形態１におけるパターンの形成方法の第２工程を示す概略断面図である。
【図３】本発明の実施の形態１におけるパターンの形成方法の第３工程を示す概略断面図である。
【図４】本発明の実施の形態１において形成されたパターンを示す概略断面図である。
【図５】従来のモールドとレジストとの帯電の状態を模式的に示した断面図である。
【図６】本発明の実施の形態１におけるモールドとレジストとの帯電の状態を模式的に示した断面図である。
【図７】本発明の実施の形態１で使用されるモールドの製造方法の第１工程を示す概略断面図である。
【図８】本発明の実施の形態１で使用されるモールドの製造方法の第２工程を示す概略断面図である。
【図９】本発明の実施の形態１で使用されるモールドの製造方法の第３工程を示す概略断面図である。
【図１０】本発明の実施の形態１で使用されるモールドの製造方法の第４工程を示す概略断面図である。
【図１１】本発明の実施の形態１で使用されるモールドを示す概略断面図である。
【図１２】本発明の実施の形態１で使用される他のモールドを示す概略断面図である。
【図１３】本発明の実施の形態２で使用されるモールドを示す図である。
【図１４】本発明の実施の形態３におけるパターンの形成方法を示す概略断面図である。
【図１５】本発明の実施の形態４におけるパターンの形成方法を示す概略断面図である。
【図１６】本発明の実施の形態４においてモールドに印可される電圧と時間との関係の一例を示した図である。
【図１７】本発明の実施の形態４においてモールドに印可される電圧と時間との関係の他の例を示した図である。
【図１８】円筒形のモールドによるパターンの形成方法を示す概略断面図である。
【符号の説明】
１ モールド、２ 基板、３ 絶縁層、４ 微細パターン、４ａ 凹部、４ｂ凸部、５，８，１２ 導電層、６ ハードマスク、７，１１ レジスト、１０半導体基板、１１ａ パターン（凹部）、１１ｂ 残渣部（凸部）、１３ 配線、１４ 交流電圧、１５ 直流電圧。
Claims (9)
- 被転写物にパターンを形成するために前記被転写物に押し付けるパターン形成用モールドであって、
前記モールドを押し付ける際に前記被転写物と接触する表面のうち少なくとも一部が導電層で形成されていることを特徴とする、パターン形成用モールド。 - 前記モールドを押し付ける際に前記被転写物と接触する表面全体が導電層で形成されていることを特徴とする、請求項１に記載のパターン形成用モールド。
- 凹凸よりなるパターンを有し、前記凹凸における凹部の底面がエッチングストッパで形成されていることを特徴とする、請求項１または２に記載のパターン形成用モールド。
- 押し付ける際に被転写物と接触する表面のうち少なくとも一部が導電層で形成されているモールドを被転写物に押し付ける工程を備える、パターンの形成方法。
- 前記モールドを前記被転写物に押し付ける工程は、前記モールドと前記被転写物との間を電気的に接続する工程を含むことを特徴とする、請求項４に記載のパターンの形成方法。
- 前記モールドを前記被転写物に押し付ける工程は、前記モールドと前記被転写物とのうち少なくともいずれか一方に電圧を印可する工程を含むことを特徴とする、請求項４または５に記載のパターンの形成方法。
- 前記電圧は、一定のベース電圧を有する交流電圧であることを特徴とする、請求項６に記載のパターンの形成方法。
- 請求項４〜７のいずれかに記載のパターンの形成方法を用いることを特徴とする、電子デバイスの製造方法。
- 請求項４〜７のいずれかに記載のパターンの形成方法を用いて製造された電子デバイス。
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| JP2003099403A JP2004311514A (ja) | 2003-04-02 | 2003-04-02 | パターン形成用モールド、パターンの形成方法、電子デバイスの製造方法および電子デバイス |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100645646B1 (ko) | 2005-04-12 | 2006-11-14 | 삼성전기주식회사 | 임프린트법을 이용한 인쇄회로기판의 제조방법 |
| JP2008221538A (ja) * | 2007-03-09 | 2008-09-25 | Toppan Printing Co Ltd | インプリント用モールド及びその製造方法 |
| JP2010115922A (ja) * | 2008-11-04 | 2010-05-27 | Commissariat A L'energie Atomique Cea | ナノ構造を持つ高分子製品のためのモールドの形成方法 |
| JP2010258106A (ja) * | 2009-04-22 | 2010-11-11 | Toshiba Corp | パターン転写方法 |
| JP2011146496A (ja) * | 2010-01-14 | 2011-07-28 | Dainippon Printing Co Ltd | 光インプリント用のモールドおよびこれを用いた光インプリント方法 |
| JP2013045792A (ja) * | 2011-08-22 | 2013-03-04 | Asahi Kasei Corp | ロール状モールド |
| WO2014024958A1 (ja) * | 2012-08-09 | 2014-02-13 | 大日本印刷株式会社 | 微細凸状パターン構造体の製造方法及び微細凸状パターン構造体製造システム |
| JP2014036133A (ja) * | 2012-08-09 | 2014-02-24 | Dainippon Printing Co Ltd | 微細凸構造体の修正方法及び製造方法、並びに微細凸構造体製造システム |
-
2003
- 2003-04-02 JP JP2003099403A patent/JP2004311514A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100645646B1 (ko) | 2005-04-12 | 2006-11-14 | 삼성전기주식회사 | 임프린트법을 이용한 인쇄회로기판의 제조방법 |
| JP2008221538A (ja) * | 2007-03-09 | 2008-09-25 | Toppan Printing Co Ltd | インプリント用モールド及びその製造方法 |
| JP2010115922A (ja) * | 2008-11-04 | 2010-05-27 | Commissariat A L'energie Atomique Cea | ナノ構造を持つ高分子製品のためのモールドの形成方法 |
| JP2010258106A (ja) * | 2009-04-22 | 2010-11-11 | Toshiba Corp | パターン転写方法 |
| US8173061B2 (en) | 2009-04-22 | 2012-05-08 | Kabushiki Kaisha Toshiba | Pattern transfer method |
| JP2011146496A (ja) * | 2010-01-14 | 2011-07-28 | Dainippon Printing Co Ltd | 光インプリント用のモールドおよびこれを用いた光インプリント方法 |
| JP2013045792A (ja) * | 2011-08-22 | 2013-03-04 | Asahi Kasei Corp | ロール状モールド |
| WO2014024958A1 (ja) * | 2012-08-09 | 2014-02-13 | 大日本印刷株式会社 | 微細凸状パターン構造体の製造方法及び微細凸状パターン構造体製造システム |
| JP2014036133A (ja) * | 2012-08-09 | 2014-02-24 | Dainippon Printing Co Ltd | 微細凸構造体の修正方法及び製造方法、並びに微細凸構造体製造システム |
| JP5464308B1 (ja) * | 2012-08-09 | 2014-04-09 | 大日本印刷株式会社 | 微細凸状パターン構造体の製造方法及び微細凸状パターン構造体製造システム |
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