JP2004309174A - Scan test pattern input method and semiconductor integrated circuit - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、スキャン設計された半導体集積回路におけるスキャンテスト方法、及びそれを実現するための構成に関する。
【0002】
【従来の技術】
半導体集積回路のテストを容易にする技術として、従来、半導体集積回路内の記憶素子等のフリップフロップをチェーン状に接続し、シフトレジスタを用いてこのチェーン状に接続されたフリップフロップ(以下、スキャンチェーンと呼ぶ)に次々と値を設定,読み出しを可能にする回路を付加するシフトスキャン方式が採用されている(例えば、特許文献1〜4参照)。
【0003】
スキャンテストをする場合、まず、スキャンチェーンをシフト動作に切り替え、スキャンチェーンに周期的なクロックを入力しながら、外部からテストパタンである信号値をこのクロックに同期して周期的に印加し、チェーン接続されたフリップフロップ内を順次シフトさせることにより、テストパタンをスキャンチェーンに設定する。その後、スキャンチェーンを通常動作に切り替え、組み合わせ回路を実動作させる。そして再度スキャンチェーンをシフトさせて応答パタンを順次スキャンデータ出力端子から出力させる。以上の処理を、スキャンチェーンに設定されたテストパタン毎に繰り返す。
【0004】
テストに必要なテストパタンデータは回路外部のテスター内のメモリに記憶されており、テストに先立ってメモリから読み出されてスキャンチェーンに設定される。また、通常、スキャンチェーンは複数に分割されており、スキャンクロックですべてのスキャンチェーンが同時にシフト動作するように構成されている。そして、スキャンクロックが印加されるたびに、テスターに記憶されているテストパタンデータが各スキャンチェーンに並列に順次取り込まれる。
【0005】
テスト時にフリップフロップに設定するテストパタンは、通常ATPG(Automatic Test Pattern Generator;テスト生成プログラム)によりあらゆる可能性を考慮して多種類のテストパタンが生成され、生成されたテストパタンを、テストパタン毎に順次チェーン状に接続されたフリップフロップに設定することにより所望のテストが実行される。ATPGソフトウェアツールは、各種の製造不良(故障)モデルに対して、殆ど完全な故障検出率を保証する各種テストパタンを生成することができる点で非常に有効な手段である。
【0006】
図6は、従来のスキャンテストの構成例を示すブロック図であり、半導体集積回路(LSIチップ)70内部の記憶素子であるフリップフロップ等をチェーン状に接続したスキャンチェーンが構成されており、外部から与えられるパタン入力を順次シフトして値を設定・出力することができるようになっている。スキャンチェーンは複数(図では32本)に分割され、スキャンチェーン束71として構成されている。一方、テスター72は、テスターメモリ73およびスキャンクロック発生部を有しており、テスターメモリ73には、ATPGにより生成されたテストパタンが格納されている。
【0007】
スキャンテストを行う際には、まず、32本のスキャンチェーンからなるスキャンチェーン束71に対して、テスターメモリ73に格納されているテストパタンデータをスキャンクロックに同期して32ビット並列に入力することにより、スキャンチェーン束71にテストパタンを設定する。そして、設定されたテストパタン毎に所定のスキャンテストを実行する。
【0008】
【特許文献1】
特開平10−197603号公報
【特許文献2】
特開2000−258500号公報
【特許文献3】
特開2002−174518号公報
【特許文献4】
米国特許第6,327,687号明細書
【0009】
【発明が解決しようとする課題】
図6の構成では、スキャンテストを行う場合、テスターメモリ73に格納されたテストパタンが、外部からのスキャンクロックにあわせて、32本のスキャンチェーンからなるスキャンチェーン束71の入力側から順次シフト入力されるが、スキャン化されたすべてのフリップフロップの値を設定するためには、外部に用意されるテスターメモリ73として、フリップフロップの数だけのメモリ容量を必要とするとともに、それらのメモリに予めテストパタンを記憶する作業が必要となるため、テスト(テスター)に多大なコストがかかる。
【0010】
例えば、このATPGツールによる故障検出目標が回路内の特定部分において起こりうる故障である場合、非常に少ないスキャンセル(フリップフロップ)のみが、この特定の故障を検出するために指定されるにすぎず、スキャンチェーン内の残りの多くのスキャンセル(フリップフロップ)は、ドントケア値(“0”でも“1”でもよいランダムな値)で満たされて一つのテスターメモリにストアされる。そのためテストパタン内に本来指定しなくてもよい値が多く含まれているにもかかわらず、それらも全てドントケア値としてテスターメモリに記憶しておかなければならないので、テストパタンをストアするために大容量のテスターメモリ73が必要となる。
【0011】
また、上記特許文献2あるいは特許文献3には、予め発生させるパタンを設定したパタン発生器を用いる代わりに、ランダムなパタンを発生することができる擬似ランダム発生器を用い、スキャンチェーンにランダムなパタンを設定してテストする方法の可能性も記載されているが、この方法では、テストパタンとして最適なパタンが設定されるとは限らないので、必ずしも効率的なテスト方法とはいえない。
【0012】
また、上記特許文献4には、ATPGによって生成されたテストパタンを圧縮してテスターメモリに記憶し、テスト時に該圧縮されたデータを解凍してスキャンチェーンにテストパタンとして設定することにより、テスターのメモリ領域を減らす技術が記載されているが、解凍するためのハードウェアが必要となり、また、圧縮されたATPGパタンの全てを解凍ハードウェアによって再現できるとは限らないという問題がある。
【0013】
本発明の目的は、上記問題点に鑑み、テストパタンを記憶するテスターメモリ容量を最小限とし、かつATPGによって生成された全てのテストパタンを再現可能なスキャンテストパタン入力方法を提供することにある。
【0014】
【課題を解決するための手段】
本発明は、半導体集積回路内部の記憶素子であるフリップフロップをチェーン状に接続したスキャンチェーンに対してスキャンテストパタンを入力する方法において、所定周期の擬似ランダム信号を発生するランダムパタン発生器から出力されるスキャンクロック単位のランダムパタン信号が、ATPG(テスト生成プログラム)により生成されたATPGパタンの前記スキャンチェーンに入力されるスキャンクロック単位のパタンと一致またはドントケアの関係にあるときの該スキャンクロック単位のランダムパタン信号を、前記スキャンチェーンに順次シフト入力することによって前記ATPGパタンを当該半導体集積回路に設定することを特徴とする。
【0015】
本発明のスキャンテストパタン入力装置は、所定周期の擬似ランダム信号を発生することにより半導体集積回路内部のスキャンチェーンにスキャンクロック単位のランダムパタン信号を出力するランダムパタン発生手段と、該ランダムパタン発生手段から出力される前記スキャンクロック単位のランダムパタン信号が、ATPG(テスト生成プログラム)により生成されたATPGパタンの前記スキャンチェーンに入力されるスキャンクロック単位のパタンと一致またはドントケアの関係にあるとき、前記スキャンチェーンに前記ランダムパタン発生器から出力されるスキャンクロック単位のランダムパタン信号を入力するテストパタン入力制御手段とを有していることを特徴とする。
【0016】
また、本発明の半導体集積回路は、半導体集積回路内部の記憶素子であるフリップフロップをチェーン状に接続したスキャンチェーンと、所定周期の擬似ランダム信号を発生するランダムパタン発生器と、該ランダムパタン発生器から出力されるスキャンクロック単位のランダムパタン信号とATPG(テスト生成プログラム)により生成されたATPGパタンの前記スキャンチェーンに入力されるスキャンクロック単位のパタンとが一致またはドントケアの関係にあるときに、該スキャンクロック単位のランダムパタン信号を前記スキャンチェーンにシフト入力するためのクロックを該スキャンチェーンに供給するスキャンクロック選択デコーダとを有していることを特徴とする。
【0017】
【発明の実施の形態】
図1は、本発明の第1の実施形態を示すブロック図であり、半導体集積回路内部の記憶素子であるフリップフロップ等をチェーン状に接続したスキャンチェーン101と、所定周期の擬似ランダム信号を発生するランダムパタン発生器102と、スキャンチェーン101に入力されるATPGパタン上の信号とランダムパタン発生器102から出力される信号とが一致するときの該信号をランダムパタン発生器102からスキャンチェーン101に入力するためのクロックをスキャンチェーン101に供給するスキャンクロック選択デコーダ103を備えている。
【0018】
スキャンチェーン101はm本(mは1または2以上)のスキャンチェーンからなり、ランダムパタン発生器102からは1クロック毎にmビットのランダムパタン信号が出力され、このmビットのランダムパタン信号の各ビットとm本のスキャンチェーンとが対応しており、m本のスキャンチェーンに対して1クロック毎にこのmビットのランダムパタン信号内の各1ビットが、対応するスキャンチェーンに入力される。
【0019】
スキャンクロック選択デコーダ103には、クロック信号とスキャンクロック選択信号が入力され、スキャンクロック選択信号がスキャンクロックの送出を許可(選択)しているときに入力されたクロック信号がスキャンシフトクロックとしてスキャンチェーン101に供給される。スキャンクロック選択信号は、ATPGパタンとランダムパタン発生器102から発生される擬似ランダム信号に基づいて生成されてテスターメモリ等に記憶され、テストパタン設定時に読み出されてスキャンクロック選択デコーダ103に入力される。
【0020】
ランダムパタン発生器102は、例えばシフトレジスタとEX−OR回路の組み合わせによって構成され、これにクロックパルスを加えることによりその構成によって決まるある周期のランダムパルス列を回路内部で自動生成するもの、あるいは外部から制御できるような回路を用いるか、もしくは直接外部から信号を与えるようにしてもよい。ランダムパタン発生器102から出力されるランダム信号のパタンは予め推定できるので、スキャンチェーン101に設定するATPGパタンが決まれば、スキャンクロックを選択制御するデータをスキャンクロック単位で決定することができる。
【0021】
例えば、テスターメモリにはATPGパタン毎のスキャンクロック選択制御データを記憶しておき、スキャンチェーン101に設定するATPGパタン毎に、該当するスキャンクロック選択制御データをスキャンクロック選択信号としてランダムパタン発生器102のクロック単位のランダム信号発生と同期して読み出すことにより、スキャンチェーン101に所望のATPGパタンを設定することが可能となる。
【0022】
図2は、本実施形態のスキャンテストパタン入力動作原理を示す概略図である。なお、図2ではスキャンチェーン101が6本のスキャンチェーンからなるチェーン束として構成されている場合を示している。
【0023】
また、ATPG(テスト生成プログラム)によって生成され、スキャンクロックが入力される毎にスキャンチェーン101に入力されるATPGパタンは、(0××0××),(1××0×1),…であり(×はドントケア値)、ランダムパタン発生器102からクロック(t1,t2,t3,…)毎に出力される6ビットのランダム信号パタンは(010011),(110010),(101001),…である場合を示している。
【0024】
クロック(t1)におけるランダム信号パタン(010011)は第1番目のスキャンクロックで入力されるATPGパタン(0××0××)と一致またはドントケアの関係にあるので、スキャンクロック選択デコーダ103にスキャンクロック選択信号が入力される。従って、クロック(t1)ではスキャンクロック選択デコーダ103からスキャンチェーン101にスキャンクロックが供給され、6本のスキャンチェーンに信号「0,1,0,0,1,1」がスキャンクロックに同期してシフト入力される。
【0025】
次に、クロック(t2)におけるランダム信号パタン(110010)は第2番目のスキャンクロックで入力されるATPGパタン(1××0×1)と一致しないので、スキャンクロック選択デコーダ103にスキャンクロック選択信号は入力されない。従って、クロック(t2)ではスキャンクロック選択デコーダ103からスキャンチェーン101にスキャンクロックは供給されず、ランダム信号パタン(110010)は破棄される。
【0026】
次に、クロック(t3)におけるランダム信号パタン(101001)は第2番目のスキャンクロックで入力されるATPGパタン(1××0×1)と一致またはドントケアの関係にあるので、スキャンクロック選択デコーダ103にスキャンクロック選択信号が入力される。従って、クロック(t3)ではスキャンクロック選択デコーダ103からスキャンチェーン101にスキャンクロックが供給され、6本のスキャンチェーンに信号「1,0,1,0,0,1」がスキャンクロックに同期してシフト入力される。以下、同様の動作を繰り返すことにより、スキャンチェーン101に所望のATPGパタンが設定される。
【0027】
従って、テスターメモリには、生成されたATPGパタン毎に、ランダムパタン発生器102から発生されるスキャンクロック単位の擬似ランダム信号の中から、スキャンクロックとして採用するクロック番号データを、擬似ランダム信号発生開始時点を基準として記憶しておき(実施例の場合、クロック番号t1,t3,…)、半導体集積回路にATPGパタンを設定するためにスキャンクロック単位の擬似ランダム信号の発生を開始した時点からのクロックカウント値と一致したときの擬似ランダム信号を順次スキャンチェーンに入力することにより当該ATPGパタンを設定することができる。
【0028】
あるいは、テスターメモリとしてシフトレジスタを用い、該シフトレジスタに生成されたATPGパタン毎に、ランダムパタン発生器102から発生されるスキャンクロック単位の擬似ランダム信号のうち、採用するクロックを“1”(または“0”)、採用しないクロックを“0”(または“1”)としてクロック開始から順に記憶しておき(実施例の場合、1,0,1,…)、このシフトレジスタの値をスキャンクロック単位の擬似ランダム信号発生クロックと同期して読み出し、“1”(または“0”)であればそのときのスキャンクロック単位の擬似ランダム信号をスキャンチェーンに入力し、“0”(または“1”)であればそのときのスキャンクロック単位の擬似ランダム信号を破棄することにより、スキャンチェーンに当該ATPGパタンを設定してもよい。
【0029】
図3は、本実施形態のスキャンテストパタン入力動作を示すフローチャートである。なお、図3では、テスターメモリにスキャンクロックとして採用するクロック番号データが記憶されている場合を想定している。以下、図1〜図3を参照して本実施形態のスキャンテストパタン入力動作について説明する。
【0030】
テスターメモリには、ランダムパタン発生器102から発生するスキャンクロック単位の擬似ランダム信号の中からスキャンクロックとして採用する擬似ランダム信号発生開始時点からのクロック番号に対応するデータ(例えば、クロック番号t1,t3,…)が、スキャンチェーン101に設定されるATPGパタンに対応して記憶されている。半導体集積回路に上記ATPGパタンを設定するためのクロック入力が開始される(ステップS1)と、テスターメモリから最初のクロック番号(実施例では、t1)が読み出される(ステップS2)。
【0031】
ランダムパタン発生器102からはクロック入力の開始と同時に、入力クロックに同期してスキャンクロック単位の擬似ランダム信号が出力される(ステップS3)とともに、クロック入力開始時点からの入力クロック数がカウントされる(ステップS4)。
【0032】
次に、テスターメモリから読み出されたクロック番号と、クロック入力開始時点からの入力クロックカウント値を比較し(ステップS5)、両者が一致したときには、スキャンクロック選択デコーダ103からスキャンチェーン101にシフトクロックを入力して、当該クロック入力に対応して生成されたスキャンクロック単位の擬似ランダム信号をスキャンチェーン101に入力(ステップS6)した後、テスターメモリに記憶されているクロック番号を全て読み出したか否かを判定する(ステップS7)。
【0033】
一方、テスターメモリから読み出されたクロック番号と入力クロックカウント値が不一致の時には、スキャンクロック選択デコーダ103からスキャンチェーン101へのシフトクロックを停止し、当該クロック入力に対応して生成されたスキャンクロック単位の擬似ランダム信号を破棄する(ステップS8)。
【0034】
ステップ7でテスターメモリに記憶されているクロック番号が全て読み出されていないとき、またはステップ8が実行されたときには、テスターメモリから次のクロック番号を読み出し(ステップS9)、ステップ3〜ステップ8を繰り返す。ステップ7でテスターメモリに記憶されているクロック番号が全て読み出されたときに、テストパタン設定を終了する(ステップS10)。これらの処理はプログラムによるソフトウェア処理によって実現することもできる。
【0035】
本実施形態によれば、スキャンテスト用のテスターメモリには、ランダムパタン発生器102がスキャンクロック単位のランダムパタンの発生を開始した時点からのクロック番号(t1,t2,t3,…)に対して、どのクロック番号をスキャンチェーン101のスキャンクロックとして採用するかを、生成されたATPGパタンと対応して記憶しておき、クロック信号によりランダムパタン発生器102がスキャンチェーン101のシフト入力動作を開始した時点から読み出すことにより期待値どおりのATPGパタンを設定することができる。
【0036】
また、テスターメモリとして、生成されたATPGパタン毎に、ランダムパタン発生器102から発生されるスキャンクロック単位の擬似ランダム信号の中からスキャンクロックとして採用するクロック番号データ(上記実施例では、クロック番号t1,t3,…)を記憶する大きさのメモリ容量があれば足りるので、テストパタン情報が圧縮され、テスターメモリが少なくて済む。
【0037】
図4は、本発明の第2の実施形態を示すブロック図である。本実施形態では、半導体集積回路(LSIチップ)100内のフリップフロップをスキャン化した後、例えば32本のスキャンチェーンからなる複数(実施例では3個)のグループ(スキャンチェーン束)111〜113に分割する。そして、それぞれのスキャンチェーン束(以下、チェーン束A,B,C)は、独立したスキャンクロックにより制御可能に構成されている。
【0038】
本実施形態においては、所定周期の擬似ランダム信号を発生するランダムパタン発生器102から出力されるスキャンクロック単位(32ビット)の擬似ランダム信号は、チェーン束A,B,Cに並列に入力される。一方、スキャンクロック選択デコーダ103は、テスター130から入力される例えば2ビットのクロック選択制御信号をデコードすることにより、ランダムパタン発生器102から出力される32ビットの擬似ランダム信号を入力すべきチェーン束を選択し、該選択したチェーン束にのみスキャンクロックを供給する。従って、スキャンクロック単位の擬似ランダム信号は、クロック毎に選択されたチェーン束にのみ入力される。
【0039】
ランダムパタン発生器102から出力されるスキャンクロック単位(32ビット)の擬似ランダム信号が、チェーン束A,B,Cのスキャンクロック単位(32ビット)の各テストパタンのいずれのテストパタンとも一致しないときには、チェーン束A,B,Cのいずれにもスキャンクロックは供給されず、当該スキャンクロック単位の擬似ランダム信号は破棄される。
【0040】
第1の実施形態の場合、スキャンテストパタン設定時にすべてのスキャンチェーンを同一のクロックで制御するため、スキャンシフト中はすべてのフリップフロップが動作状態となり消費電力も大きくなる。電源設計等では、一般に通常動作を考慮して設計される場合があり、このため、スキャンチェーンの数が多くなると、スキャンテストパタン設定時の予想以上の電力消費により電源電圧降下等の問題が発生し、回路が正常に動作しなくなることがある。
【0041】
本実施形態では、スキャンシフト時には、スキャンクロックを選択・制御することにより、動作させるスキャンチェーン(チェーン束)を選択することによって、同時動作するスキャンフリップフロップの数を少なくすることができるので、スキャンシフト時の消費電力を抑えることができ、テストパタン情報の圧縮効果に加えて、消費電力増大に伴って生ずる回路の誤動作を抑制する効果も期待できる。
【0042】
図5は、本実施形態のスキャンテストパタン入力動作原理を示す概略図である。なお、図5では各チェーン束A,B,Cがそれぞれ6本のスキャンチェーンからなるチェーン束として構成されている場合を示しており、ATPGパタンは図の左から右に向かって順に入力されるものとする。
【0043】
図5において、スキャンクロックが入力される毎に各チェーン束A,B,Cに入力されるATPGパタンは、チェーン束Aでは、(1××0×1),(0××××1),…、チェーン束Bでは、(0××0××),(×0×110),…、チェーン束Cでは、(××1×××),(0×××××),…と生成されるものとし(×はドントケア値)、ランダムパタン発生器102からクロック(t1,t2,t3,…)毎に出力される6ビットのランダム信号パタンは(010011),(110010),(101001),…であるとする。
【0044】
クロック(t1)におけるランダム信号パタン(010011)は、チェーン束Bの第1番目のスキャンクロックで入力されるATPGパタン(0××0××)と一致またはドントケアの関係にあるので、テスターメモリ131からスキャンクロック選択デコーダ103にチェーン束Bを選択する2ビットのクロック選択制御信号が入力される。従って、クロック(t1)ではスキャンクロック選択デコーダ103からチェーン束Bにスキャンクロックが供給され、チェーン束Bの6本のスキャンチェーンに信号「0,1,0,0,1,1」が入力される。
【0045】
次に、クロック(t2)におけるランダム信号パタン(110010)は、チェーン束Aの第1番目のスキャンクロックで入力されるATPGパタン(1××0×1)、チェーン束Bの第2番目のスキャンクロックで入力されるATPGパタン(×0×110)、チェーン束Cの第1番目のスキャンクロックで入力されるATPGパタン(××1×××)のいずれともと一致しないので、テスターメモリ131からスキャンクロック選択デコーダ103には何れのチェーン束も選択しないクロック選択制御信号が入力される。従って、クロック(t2)ではスキャンクロック選択デコーダ103からのスキャンクロックはいずれのチェーン束にも供給されず、ランダム信号パタン(110010)は破棄される。
【0046】
次に、クロック(t3)におけるランダム信号パタン(101001)は、チェーン束Aの第1番目のスキャンクロックで入力されるATPGパタン(1××0×1)と一致またはドントケアの関係にあるので、テスターメモリ131からスキャンクロック選択デコーダ103にチェーン束Aを選択する2ビットのクロック選択制御信号が入力される。従って、クロック(t3)ではスキャンクロック選択デコーダ103からチェーン束Aにスキャンクロックが供給され、チェーン束Aの6本のスキャンチェーンに信号「1,0,1,0,0,1」が入力される。
【0047】
以下、同様の動作を繰り返すことにより、各チェーン束A,B,Cに所望のATPGパタンが設定される。従って、例えば、スキャンクロックとして採用するクロックを“1”採用しないクロックを“0”としてクロック開始から順に記憶する(上記実施例では、チェーン束Aは0,0,1,…、チェーン束Bは1,0,0,…、チェーン束Cは0,0,0,…)シフトレジスタをチェーン束毎に設け、半導体集積回路にATPGパタンを設定するためのクロック入力開始時点からのクロックと同期して各シフトレジスタの値を読み出し、発生したスキャンクロック単位の擬似ランダム信号を順次該当するチェーン束に入力することにより当該ATPGパタンを設定することができる。
【0048】
通常、ATPGによりテスト生成されたパタンには、ドントケア値(0でも1でもどちらでもかまわない値)が多く含まれており、多くの場合、ある特定の値(0もしくは1)に設定する必要のあるフリップフロップの数は非常に少ない。ドントケア値が多くなるに従って本発明のランダムパタン生成器で生成したパタンがいずれかのスキャン束に入力される確率は高くなり、少ないパタンメモリ容量で、極めて効率的なスキャンテストパタンの設定が可能となる。
【0049】
また、チェーン束A,B,Cのうち、2つ以上のチェーン束においてスキャンクロック単位のテストパタンが、ランダムパタン発生器102から出力されるスキャンクロック単位の擬似ランダム信号と一致またはドントケアの関係にある場合には、これら一致またはドントケアの関係にある複数のチェーン束にスキャンクロックを供給し、該擬似ランダム信号を2つ以上のチェーン束に同時に入力することができる。この場合には、クロック選択制御信号は3ビットとなるが、スキャンクロック単位の擬似ランダム信号の発生回数を減らすことができるので圧縮効率は高まる。
【0050】
なお、本実施形態には、スキャンテストパタン設定後のテスト時に、各スキャンチェーンから出力されるテストデータに対してグループ(チェーン束)毎の排他的論理和をとるXOR回路121〜123、およびXOR回路121〜123からの出力結果をテスターメモリ131へ出力するMUX124を備えた構成が示されているが、これらの構成は従来周知であり、また本発明の特徴(テストパタンの設定)とは直接関係しないのでその詳細説明は省略する。
【0051】
また、本実施形態では、テストパタン発生手段として、ランダムパタン発生器を用いているが、本発明は、特にランダムパタン発生器に限定されるものではなく、例えば、スキャンチェーン束の数に対応する組み合わせパタンを発生することが可能な任意のテストパタン発生手段を用いることができる。
【0052】
また、本実施形態では、各スキャンチェーン束内のスキャンチェーンの数を全て等しく設定しているが、各スキャンチェーン束内のスキャンチェーンの数は必ずしも等しくする必要はなく、各スキャンチェーン束内のスキャンチェーンの数は異なっていてもよい。
【0053】
その場合、テストパタン発生手段は、少なくとも、最大のスキャンチェーンの数を有するスキャンチェーン束に対してスキャンクロック単位のテストパタン信号を出力可能な構成としておけば、それよりも少ないスキャンチェーンの数を有するスキャンチェーン束に対しては、その中からスキャンチェーンの数に等しいビット数を選定することにより対応できる。あるいは、各スキャンチェーン束に個別にテストパタン発生手段を設けてもよい。
【0054】
【発明の効果】
本発明によれば、スキャンテスト用のテスターメモリには、ランダムパタン発生器がスキャンクロック単位のランダムパタンの発生を開始した時点からのクロック番号と、どのクロック番号をスキャンチェーンのスキャンクロックとして採用するかを、生成されたATPGパタンと対応して記憶しておき、クロック信号によりランダムパタン発生器がスキャンチェーンのシフト入力動作を開始した時点から読み出すことによりATPGパタンの設定が可能となる。従って、生成されたATPGパタン毎に、ランダムパタン発生器から発生されるスキャンクロック単位の擬似ランダム信号の中からスキャンクロックとして採用するクロック番号データを記憶する大きさのメモリ容量があれば足りるので、テストパタン情報が圧縮され、テスターメモリが少なくて済む。
【0055】
また、スキャンチェーンを複数のスキャンチェーン束に分割した場合には、スキャンシフト時にスキャンクロックを選択・制御することにより、動作させるスキャンチェーン束を選択することができ、同時動作するスキャンフリップフロップの数を少なくすることができるので、スキャンシフト時の消費電力を抑えることができ、テストパタン情報の圧縮効果に加えて、回路の誤動作を抑制する効果も期待できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示すブロック図である。
【図2】第1の実施形態のスキャンテストパタン入力動作を説明するための概略図である。
【図3】本実施形態のスキャンテストパタン入力動作を示すフローチャートである。
【図4】本発明の第2の実施形態を示すブロック図である。
【図5】第2の実施形態のスキャンテストパタン入力動作を説明するための概略図である。
【図6】従来のスキャンテストの構成例を示すブロック図である。
【符号の説明】
100 LSIチップ
101 スキャンチェーン
102 乱数発生器
103 スキャンクロック選択デコーダ
111〜113 スキャンチェーン束
121〜123 XOR回路
124 マルチプレクサ
130 テスター
131 テスターメモリ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a scan test method for a scan-designed semiconductor integrated circuit and a configuration for realizing the scan test method.
[0002]
[Prior art]
2. Description of the Related Art As a technique for facilitating a test of a semiconductor integrated circuit, conventionally, flip-flops such as storage elements in a semiconductor integrated circuit are connected in a chain and a flip-flop connected in a chain using a shift register (hereinafter referred to as scan). (Referred to as
[0003]
When performing a scan test, first, the scan chain is switched to the shift operation, and while a periodic clock is input to the scan chain, a signal value, which is a test pattern, is applied periodically from the outside in synchronization with the clock, and the chain is switched. A test pattern is set in the scan chain by sequentially shifting the connected flip-flops. After that, the scan chain is switched to the normal operation, and the combination circuit is actually operated. Then, the scan chain is shifted again to sequentially output response patterns from the scan data output terminal. The above processing is repeated for each test pattern set in the scan chain.
[0004]
Test pattern data required for the test is stored in a memory in a tester outside the circuit, and is read from the memory and set in a scan chain prior to the test. Usually, a scan chain is divided into a plurality of scan chains, and all the scan chains are simultaneously shifted by a scan clock. Then, every time the scan clock is applied, the test pattern data stored in the tester is sequentially taken into each scan chain in parallel.
[0005]
A test pattern to be set in a flip-flop at the time of a test is generally generated by ATPG (Automatic Test Pattern Generator; test generation program) in which various types of test patterns are generated in consideration of all the possibilities, and the generated test patterns are generated for each test pattern. The desired test is executed by sequentially setting the flip-flops connected in a chain. The ATPG software tool is a very effective means in that it can generate various test patterns that guarantee almost perfect failure detection rates for various manufacturing failure (failure) models.
[0006]
FIG. 6 is a block diagram showing a configuration example of a conventional scan test. A scan chain in which flip-flops and the like, which are storage elements in a semiconductor integrated circuit (LSI chip) 70, are connected in a chain is formed. Are sequentially shifted to set and output values. The scan chain is divided into a plurality (32 in the figure) and configured as a
[0007]
When performing a scan test, first, test pattern data stored in a
[0008]
[Patent Document 1]
JP-A-10-197603
[Patent Document 2]
JP 2000-258500 A
[Patent Document 3]
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[Patent Document 4]
US Patent No. 6,327,687
[0009]
[Problems to be solved by the invention]
In the configuration of FIG. 6, when a scan test is performed, test patterns stored in the
[0010]
For example, if the failure detection target by the ATPG tool is a possible failure in a particular part of the circuit, only very few scan cells (flip-flops) are designated to detect this particular failure. , Many remaining scan cells (flip-flops) in the scan chain are filled with don't care values (random values that may be “0” or “1”) and stored in one tester memory. Therefore, even though there are many values that do not need to be specified in the test pattern, they must all be stored in the tester memory as don't care values. A large
[0011]
In
[0012]
[0013]
In view of the above problems, an object of the present invention is to provide a scan test pattern input method capable of minimizing a tester memory capacity for storing test patterns and reproducing all test patterns generated by ATPG. .
[0014]
[Means for Solving the Problems]
The present invention relates to a method of inputting a scan test pattern to a scan chain in which flip-flops, which are storage elements in a semiconductor integrated circuit, are connected in a chain, wherein a scan pattern is output from a random pattern generator that generates a pseudo-random signal of a predetermined period. The scan clock unit when the random pattern signal in the scan clock unit matches the scan clock unit pattern input to the scan chain of the ATPG pattern generated by the ATPG (test generation program) or has a don't care relationship The ATPG pattern is set in the semiconductor integrated circuit by sequentially shifting the random pattern signal of (1) into the scan chain.
[0015]
The scan test pattern input device according to the present invention comprises: a random pattern generating means for generating a pseudo random signal of a predetermined period to output a random pattern signal in scan clock units to a scan chain in a semiconductor integrated circuit; When the random pattern signal of the scan clock unit output from the scan pattern unit matches the pattern of the scan clock unit input to the scan chain of the ATPG pattern generated by the ATPG (test generation program) or has a don't care relationship, Test pattern input control means for inputting a random pattern signal in scan clock units output from the random pattern generator to the scan chain.
[0016]
Further, the semiconductor integrated circuit of the present invention includes a scan chain in which flip-flops as storage elements inside the semiconductor integrated circuit are connected in a chain, a random pattern generator for generating a pseudo-random signal of a predetermined period, and a random pattern generator for generating the random pattern. When the scan clock unit random pattern signal output from the device and the scan clock unit pattern input to the scan chain of the ATPG pattern generated by the ATPG (test generation program) match or have a don't care relationship, A scan clock selection decoder for supplying a clock for shifting the random pattern signal in scan clock units to the scan chain to the scan chain.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a block diagram showing a first embodiment of the present invention, in which a
[0018]
The
[0019]
A clock signal and a scan clock selection signal are input to the scan
[0020]
The
[0021]
For example, scan clock selection control data for each ATPG pattern is stored in the tester memory, and for each ATPG pattern set in the
[0022]
FIG. 2 is a schematic diagram showing the principle of the scan test pattern input operation of the present embodiment. FIG. 2 illustrates a case where the
[0023]
An ATPG pattern generated by an ATPG (test generation program) and input to the
[0024]
Since the random signal pattern (010011) in the clock (t1) matches or has a don't-care relationship with the ATPG pattern (0xx0xx) input by the first scan clock, the scan clock selection decoder 103 A selection signal is input. Therefore, at the clock (t1), the scan clock is supplied from the scan
[0025]
Next, since the random signal pattern (110010) in the clock (t2) does not match the ATPG pattern (1 × 0 × 1) input in the second scan clock, the scan
[0026]
Next, since the random signal pattern (101001) at the clock (t3) matches or has a don't-care relationship with the ATPG pattern (1 ×× 0 × 1) input at the second scan clock, the scan
[0027]
Therefore, the tester memory stores, for each generated ATPG pattern, the clock number data to be adopted as the scan clock from among the pseudo random signals in scan clock units generated from the
[0028]
Alternatively, a shift register is used as a tester memory, and for each ATPG pattern generated in the shift register, a clock to be adopted is set to “1” (or “1” (or “0”) in the pseudo random signal in scan clock units generated from the
[0029]
FIG. 3 is a flowchart showing the scan test pattern input operation of the present embodiment. Note that FIG. 3 assumes a case where clock number data used as a scan clock is stored in the tester memory. Hereinafter, the scan test pattern input operation of the present embodiment will be described with reference to FIGS.
[0030]
The tester memory stores data (for example, clock numbers t1 and t3) corresponding to a clock number from the start of pseudo-random signal generation to be employed as a scan clock among pseudo-random signals in scan clock units generated from the
[0031]
Simultaneously with the start of the clock input, the
[0032]
Next, the clock number read from the tester memory is compared with the input clock count value from the start of clock input (step S5). If the two match, the scan
[0033]
On the other hand, when the clock number read from the tester memory and the input clock count value do not match, the shift clock from the scan
[0034]
If all the clock numbers stored in the tester memory have not been read out in Step 7, or if
[0035]
According to the present embodiment, the test pattern memory for scan test stores clock numbers (t1, t2, t3,...) From the time when the
[0036]
Also, as a tester memory, for each generated ATPG pattern, clock number data to be adopted as a scan clock from among pseudo random signals in scan clock units generated from the random pattern generator 102 (in the above embodiment, the clock number t1 is used). , T3,...) Is sufficient, the test pattern information is compressed, and the tester memory is reduced.
[0037]
FIG. 4 is a block diagram showing a second embodiment of the present invention. In the present embodiment, after flip-flops in the semiconductor integrated circuit (LSI chip) 100 are scanned, the flip-flops are scanned into a plurality (three in this embodiment) of groups (scan chain bundles) 111 to 113 composed of, for example, 32 scan chains. To divide. Each of the scan chain bundles (hereinafter, chain bundles A, B, and C) is configured to be controllable by an independent scan clock.
[0038]
In the present embodiment, the pseudo-random signal in scan clock units (32 bits) output from the
[0039]
When the pseudo-random signal in scan clock units (32 bits) output from the
[0040]
In the case of the first embodiment, since all scan chains are controlled by the same clock when the scan test pattern is set, all the flip-flops are in the operating state during the scan shift, and the power consumption increases. In general, power supply design is performed in consideration of normal operation.For this reason, when the number of scan chains increases, power consumption drops more than expected when setting scan test patterns, causing problems such as power supply voltage drop. However, the circuit may not operate normally.
[0041]
In the present embodiment, the number of scan flip-flops operating simultaneously can be reduced by selecting and controlling a scan clock at the time of scan shift, thereby selecting a scan chain (chain bundle) to be operated. The power consumption at the time of shifting can be suppressed, and in addition to the effect of compressing the test pattern information, the effect of suppressing the malfunction of the circuit caused by the increase in power consumption can be expected.
[0042]
FIG. 5 is a schematic diagram showing the principle of the scan test pattern input operation of the present embodiment. FIG. 5 shows a case where each of the chain bundles A, B, and C is configured as a chain bundle composed of six scan chains, and ATPG patterns are sequentially input from left to right in the figure. Shall be.
[0043]
In FIG. 5, the ATPG pattern input to each of the chain bundles A, B, and C every time the scan clock is input is (1 × 0 × 1), (0 ××× 1) in the chain bundle A. ,..., (× 0 × 110 ×), (× 0 × 110),..., For the chain bundle C, (× 1 ×××), (0 ×××××),. (× is a don't care value), and the 6-bit random signal pattern output from the
[0044]
Since the random signal pattern (010011) at the clock (t1) matches or has a don't-care relationship with the ATPG pattern (0xx0xx) input by the first scan clock of the chain bundle B, the
[0045]
Next, the random signal pattern (110010) in the clock (t2) is the ATPG pattern (1 × 0 × 1) input by the first scan clock of the chain bundle A, and the second scan of the chain bundle B. Since it does not match any of the ATPG pattern (× 0 × 110) input by the clock and the ATPG pattern (× 1 × XXX) input by the first scan clock of the chain bundle C, the tester memory 131 A clock selection control signal that does not select any chain bundle is input to the scan
[0046]
Next, since the random signal pattern (101001) at the clock (t3) matches or does not care with the ATPG pattern (1 × 0 × 1) input by the first scan clock of the chain bundle A, A 2-bit clock selection control signal for selecting the chain bundle A is input from the
[0047]
Hereinafter, by repeating the same operation, a desired ATPG pattern is set for each of the chain bundles A, B, and C. Therefore, for example, the clock adopted as the scan clock is set to “1” and the clock not adopted is set to “0” and stored sequentially from the clock start (in the above embodiment, the chain bundle A is 0, 0, 1,..., And the chain bundle B is 1, 0, 0,..., The chain bundle C is provided with a shift register for each chain bundle, and is synchronized with the clock from the clock input start time for setting the ATPG pattern in the semiconductor integrated circuit. The ATPG pattern can be set by reading the value of each shift register and sequentially inputting the generated pseudo-random signal in scan clock units to the corresponding chain bundle.
[0048]
Usually, a pattern generated by the ATPG test includes a lot of don't care values (either 0 or 1), and in many cases, it is necessary to set the value to a specific value (0 or 1). There are very few flip-flops. As the don't care value increases, the probability that the pattern generated by the random pattern generator of the present invention is input to any one of the scan bundles increases, and it is possible to set a scan test pattern with a small pattern memory capacity and extremely efficient. Become.
[0049]
Further, in two or more of the chain bundles A, B, and C, the test pattern in scan clock units matches the scan clock unit pseudo-random signal output from the
[0050]
In the present embodiment, at the time of a test after setting a scan test pattern,
[0051]
Further, in the present embodiment, a random pattern generator is used as the test pattern generating means. However, the present invention is not particularly limited to the random pattern generator, and corresponds to, for example, the number of scan chain bundles. Any test pattern generating means capable of generating a combination pattern can be used.
[0052]
Further, in the present embodiment, the number of scan chains in each scan chain bundle is all set equal, but the number of scan chains in each scan chain bundle is not necessarily equal, and the number of scan chains in each scan chain bundle is not necessarily equal. The number of scan chains can be different.
[0053]
In that case, the test pattern generating means may reduce the number of scan chains smaller than that if at least the configuration is such that a test pattern signal in scan clock units can be output to the scan chain bundle having the maximum number of scan chains. A scan chain bundle can be handled by selecting the number of bits equal to the number of scan chains from the bundle. Alternatively, test pattern generating means may be provided individually for each scan chain bundle.
[0054]
【The invention's effect】
According to the present invention, a clock number from the time when the random pattern generator starts generating a random pattern in units of scan clocks, and which clock number are used as the scan clocks of the scan chain, are used in the test memory for the scan test. This is stored in association with the generated ATPG pattern, and is read out from the point in time at which the random pattern generator starts the shift input operation of the scan chain by the clock signal, whereby the ATPG pattern can be set. Therefore, it is sufficient for each generated ATPG pattern to have a memory capacity large enough to store clock number data used as a scan clock from among pseudo random signals in scan clock units generated from the random pattern generator. Test pattern information is compressed, and less tester memory is required.
[0055]
Also, when a scan chain is divided into a plurality of scan chain bundles, a scan chain bundle to be operated can be selected by selecting and controlling a scan clock at the time of a scan shift, and the number of scan flip-flops operating simultaneously can be selected. Therefore, power consumption during scan shift can be suppressed, and in addition to the effect of compressing test pattern information, the effect of suppressing malfunction of the circuit can be expected.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of the present invention.
FIG. 2 is a schematic diagram for explaining a scan test pattern input operation according to the first embodiment.
FIG. 3 is a flowchart illustrating a scan test pattern input operation according to the embodiment;
FIG. 4 is a block diagram showing a second embodiment of the present invention.
FIG. 5 is a schematic diagram for explaining a scan test pattern input operation according to the second embodiment.
FIG. 6 is a block diagram showing a configuration example of a conventional scan test.
[Explanation of symbols]
100 LSI chip
101 scan chain
102 random number generator
103 Scan clock selection decoder
111-113 Scan chain bundle
121-123 XOR circuit
124 multiplexer
130 tester
131 tester memory
Claims (20)
スキャンクロック単位で発生するテストパタン信号が、ATPG(テスト生成プログラム)により生成されたATPGパタンの前記スキャンチェーンに入力されるスキャンクロック単位のパタンと一致またはドントケアの関係にあるときの該スキャンクロック単位のテストパタン信号を、前記スキャンチェーンに順次シフト入力することによって前記ATPGパタンを当該半導体集積回路に設定することを特徴とするスキャンテストパタン入力方法。In a method of inputting a scan test pattern to a scan chain in which flip-flops as storage elements inside a semiconductor integrated circuit are connected in a chain,
The scan clock unit when the test pattern signal generated in the scan clock unit matches the pattern of the scan clock unit input to the scan chain of the ATPG pattern generated by the ATPG (test generation program) or has a don't care relationship. A scan test pattern input method, wherein the ATPG pattern is set in the semiconductor integrated circuit by sequentially shifting the test pattern signal into the scan chain.
前記テストパタン信号発生開始からの前記クロックをカウントするクロック番号カウント処理と、
前記テストパタン信号発生開始時点からのクロック番号のうち、スキャンチェーン上に設定されるATPGパタンと一致またはドントケアの関係にあるスキャンクロック単位のテストパタン信号が発生されるクロック番号を記憶しているテスターメモリから、その一番目に記憶されているクロック番号を読み出す処理と、
前記カウントされたクロック番号が前記テスターメモリから読み出されたクロック番号と一致するときに発生する前記スキャンクロック単位のテストパタン信号を前記スキャンチェーンに入力するとともに、前記テスターメモリから次のクロック番号を読み出すスキャンクロック単位パタン入力処理と、
前記スキャンクロック単位パタン入力処理を、前記テスターメモリに記憶されているクロック番号を全て読み出すまで繰り返す処理とを、コンピュータに実行させるためのプログラム。A process of outputting a test pattern signal in scan clock units from the test pattern generating means every time a clock is input;
A clock number counting process for counting the clock from the start of the test pattern signal generation;
A tester that stores a clock number at which a test pattern signal in scan clock units having a match or don't care relationship with an ATPG pattern set on a scan chain is generated from clock numbers from the start of the test pattern signal generation. A process of reading the clock number stored first from the memory;
A test pattern signal in scan clock units generated when the counted clock number matches the clock number read from the tester memory is input to the scan chain, and the next clock number is read from the tester memory. Scan clock unit pattern input processing to be read out,
A program for causing a computer to execute the scan clock unit pattern input processing until all clock numbers stored in the tester memory are read.
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