KR100349683B1 - Rom test device using plural multiple input shift register(misr) - Google Patents
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Abstract
본 발명은 다수의 MISR을 사용하여 MISR 회로부의 압축 결과값에서 발생할 수 있는 오차를 줄인 롬 테스트 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 칩 내부에 구비된 롬을 테스트하기 위한 장치에 있어서, 리셋 신호 및 테스트 클럭 신호에 응답하여 인크리먼트 동작을 수행하여 테스트하고자 하는 상기 롬의 어드레스를 자동으로 생성하여 출력하는 어드레스 자동 생성 수단; 롬 테스트 모드 시 엑티브되는 롬 읽기를 위한 동기 제어 신호에 응답하여 상기 롬 테스트 모드 시 상기 어드레스 자동 생성 수단으로부터 출력되는 롬 어드레스를 선택적으로 출력하는 제1 선택 수단; 상기 동기 제어 신호에 응답하여 상기 롬 테스트 모드 시 롬 읽기 동작을 제어하는 제1 제어 신호를 선택적으로 출력하는 제2 선택 수단; 상기 어드레스 자동 생성 수단으로부터 출력되는 롬 어드레스와 상기 제2 선택 수단으로부터 출력되는 제1 제어 신호에 응답하여 상기 롬으로부터 출력되는 롬 데이터를 순차적으로 입력받고, 입력받은 상기 롬 데이터를 각각 압축하여 압축된 결과값을 출력하는 다수의 다중 입력 쉬프트 레지스터 회로부; 및 별도의 롬 시뮬레이션을 통해 상기 다수의 다중 입력 쉬프트 레지스터 회로부 각각의 출력을 저장하고 있는 저장부의 출력값과 상기 다중 입력 쉬프트 레지스터 회로부 각각으로부터 출력되는 압축 결과값을 비교하여 롬 테스트 결과 신호를 출력하는 비교 수단을 포함한다.The present invention provides a ROM testing apparatus that reduces errors that may occur in compression results of MISR circuit units using a plurality of MISRs. To this end, the present invention provides an apparatus for testing a ROM provided in a chip, An address automatic generation means for automatically generating and outputting an address of the ROM to be tested by performing an increment operation in response to a reset signal and a test clock signal; First selecting means for selectively outputting a ROM address output from the address automatic generating means in the ROM test mode in response to a synchronous control signal for reading a ROM which is active in a ROM test mode; Second selection means for selectively outputting a first control signal for controlling the ROM read operation in the ROM test mode in response to the synchronization control signal; Sequentially receives ROM data output from the ROM in response to a ROM address output from the address automatic generation means and a first control signal output from the second selection means, and compresses the input ROM data, A plurality of multiple input shift register circuit parts for outputting result values; And comparing the output value of the storage unit storing the output of each of the multiple input shift register circuit units and the compression result value output from each of the multiple input shift register circuit units through separate ROM simulation to output a ROM test result signal Means.
Description
본 발명은 칩 테스트 장치에 관한 것으로, 특히 칩 내부에 구비된 내부 롬(internal ROM)을 다수의 다중 입력 쉬프트 레지스터(Multiple Input Shift Register, 이하 MISR이라 함)를 이용하여 테스트하는 롬 테스트 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip testing apparatus, and more particularly to a ROM testing apparatus for testing an internal ROM provided in a chip using a multiple input shift register (MISR) will be.
최근 반도체 기술의 발전으로 초대규모집적회로(VLSI)의 집적도가 놀라울 정도로 향상되고 있으며, 이러한 집적도의 향상으로 최근 들어 설계되는 대부분의 칩들은 내부에 소정 크기 이상의 메모리, 특히 롬을 포함하고 있다. 그리고, 이러한 롬의 크기는 시스템이 점점 복잡해지고 사용자들의 프로그램 크기가 커져감에 따라 증가하는 추세에 있다.In recent years, the integration of very large scale integrated circuits (VLSI) has been remarkably improved due to the development of semiconductor technology. Most of the chips designed in recent years due to the improvement of the integration degree include more than a predetermined amount of memory, especially ROM. The size of such a ROM is increasing as the system becomes more complicated and the program size of users increases.
따라서, 이러한 내부 롬에 대한 테스트의 중요성이 대두 대고 있다.Therefore, the importance of testing these inner ROMs is emerging.
종래에는 내부 롬 테스트를 위해 도 1에 도시된 단일 MISR을 이용한 BIST(Built In Self Test) 장치를 사용하였다.Conventionally, a built-in self test (BIST) device using a single MISR shown in FIG. 1 is used for the internal ROM test.
도 1은 단일 MISR을 이용하여 32K ×8의 크기를 갖는 롬을 테스트하는 종래의 롬 테스트 장치에 대한 블록도로서, 리셋 신호(RESET)에 의해 초기화되며 테스트 클럭 신호(TSTCLK)에 동기되어 인크리먼트 동작을 수행하여 롬(100)의 어드레스(RA[14:0])를 자동으로 생성하여 출력하는 인크리먼터(110), 내부에서 생성되는 롬 읽기를 위한 동기 제어 신호(TSTROM)에 응답하여 롬 테스트 모드 시 인크리먼터(110)로부터 출력되는 롬 어드레스(RA[14:0])를 선택하여 출력하는 멀티플렉서(120), 동기 제어 신호(TSTROM)에 응답하여 롬 테스트 모드 시 롬(100) 테스트를 위해 롬 읽기 동작을 제어하는 제어 신호(TSTROM_CS)를 선택하여 출력하는 멀티플렉서(130), 인크리먼터(110)로부터 출력되는 롬 어드레스(RA[14:0])와 멀티플렉서(130)로부터 출력되는 제어 신호(TSTROM_CS)에 응답되어 롬(100)으로부터 출력되는 롬 데이터(LD[7:0])를 입력받아 리셋 신호(RESET)와 MISR 클럭 신호(MISR_CLK)에 응답하여 롬 데이터(LD[7:0])를 압축하여 그 압축 결과값(MISR[7:0])을 출력하는 MISR 회로부(140) 및 별도의 롬 시뮬레이션을 통해 MISR 회로부의 출력을 저장하고 있는 저장부(150)(MISR_E)의 출력값과 MISR 회로부(140)로부터 출력되는 압축 결과값(MISR[7:0])을 비교하여 롬 테스트 결과 신호(ROM_OK)를 출력하는 비교기(160)로 이루어진다.FIG. 1 is a block diagram of a conventional ROM test apparatus for testing a ROM having a size of 32K x 8 using a single MISR, which is initialized by a reset signal RESET and synchronized with a test clock signal TSTCLK, An incrementer 110 for automatically generating and outputting an address RA [14: 0] of the ROM 100 by performing a read operation on the ROM 100 and a synchronous control signal TSTROM for ROM reading A multiplexer 120 for selecting and outputting a ROM address RA [14: 0] output from the incrementer 110 in the ROM test mode, a ROM test mode ROM 100 in response to the synchronization control signal TSTROM, A multiplexer 130 for selecting and outputting a control signal TSTROM_CS for controlling the ROM read operation for testing, a ROM address RA [14: 0] output from the incrementer 110 and an output from the multiplexer 130 In response to the control signal TSTROM_CS, (LD [7: 0]) in response to the reset signal RESET and the MISR clock signal MISR_CLK and outputs the compression result value MISR (MISR_E) outputting the output of the MISR circuit unit through another ROM simulation and the output value of the compression result (MISR_E) output from the MISR circuit unit 140 (MISR [7: 0]) and outputs a ROM test result signal (ROM_OK).
여기서, MISR 회로부(140)의 출력값은 MISR 클럭 신호(MISR_CLK)의 상승 에지(테스트 클럭 신호(TSTCLK)의 하강 에지)에 동기되어 변화된다.Here, the output value of the MISR circuit 140 is changed in synchronization with the rising edge of the MISR clock signal MISR_CLK (the falling edge of the test clock signal TSTCLK).
상기 도 1과 같이 구성되는 종래의 롬 테스트 장치에 대한 신호 타이밍은 도 2에 도시한 바와 같다.The signal timing of the conventional ROM test apparatus constructed as shown in FIG. 1 is as shown in FIG.
다음으로, 도 1 및 도 2를 참조하여, 종래의 단일 MISR을 이용하여 32K ×8의 크기를 갖는 롬 테스트에 대해 설명한다.Next, with reference to FIG. 1 and FIG. 2, a ROM test having a size of 32K x 8 using a conventional single MISR will be described.
먼저, 인크리먼터(110)에서 롬 테스트를 위한 어드레스(RA[14:0])를 생성한다. 그리고, 내부에서 롬 읽기를 위한 동기 제어 신호(TSTROM_CS)를 생성한다. 이후, 롬 테스트 모드에서 엑티브되는 동기 제어 신호(TSTROM)에 의해 2개의 멀티플렉서(120, 130)를 통해 인크리먼터(110)로부터 출력되는 어드레스(RA[14:0])와 동기 제어 신호(TSTROM_CS)가 롬(100)의 입력단으로 인가되고, 롬(100)의 입력단으로 인가된 어드레스(RA[14:0])와 동기 제어 신호(TSTROM_CS)에 따라 롬(100)의 데이터가 순차적으로 읽히게 된다. 이렇게 롬(100)으로부터 읽은 데이터(LD[7:0])는 MISR 회로부(140)에서 MISR 방식의 레지스터에 의해서 압축된다. 마지막으로, 롬(100)이 자동적으로 다 읽혀진 후에 MISR 회로부(140)에서 압축된 결과값(MISR[7:0])과 저장부(150)(MISR_E)의 출력값을 비교기(160)에서 비교하여 일치할 경우에 롬 테스트 결과 신호(ROM_OK)를 엑티브시켜 출력한다.First, the incrementor 110 generates an address RA [14: 0] for the ROM test. Then, a synchronous control signal (TSTROM_CS) for reading the ROM is generated internally. Thereafter, the address RA [14: 0] output from the incrementer 110 through the two multiplexers 120 and 130 and the synchronous control signal TSTROM_CS (14: 0) output from the synchronous control signal TSTROM active in the ROM test mode, Is applied to the input terminal of the ROM 100 and the data of the ROM 100 is sequentially read according to the address RA [14: 0] and the synchronization control signal TSTROM_CS applied to the input terminal of the ROM 100 do. The data LD [7: 0] read from the ROM 100 is compressed by the MISR type register in the MISR circuit unit 140. Finally, the output value of the storage unit 150 (MISR_E) is compared by the comparator 160 with the resultant value (MISR [7: 0]) compressed by the MISR circuit unit 140 after the ROM 100 is automatically read And outputs the ROM test result signal (ROM_OK) in an active state when they match.
도 3은 상기 도 2의 MISR 회로부를 구현한 일실시 회로도로서, 8비트 MISR 회로를 구현한 것이다.FIG. 3 is a circuit diagram of an embodiment implementing the MISR circuit of FIG. 2, which is an implementation of an 8-bit MISR circuit.
도면을 참조하면, 8비트 MISR 회로부(140)는 쉬프트 레지스터 형태로 구성되는 8개의 MISR 단위 셀(S1 내지 S8) 및, 8비트 원시 다항식(primitive polynomial, 도면에서 h(s))에 따라 8번째 MISR 단위 셀(S8), 6번째 MISR 단위 셀(S6), 5번째 MISR 단위 셀(S5), 1번째 MISR 단위 셀(S1)로부터 각각 출력되는 데이터를 입력받아 배타적논리합하는 배타적 논리합 게이트(XOR)를 구비하며, MISR 단위 셀(S1 내지 S8)은 직렬 연결되어 구성되며, 1번째 MISR 단위 셀(S1)은 배타적 논리합 게이트(XOR)의 출력 신호를 입력받는다.Referring to the drawings, an 8-bit MISR circuit 140 includes 8 MISR unit cells S1 to S8 and 8-bit primitive polynomials (h (s) in the drawing) An exclusive OR gate XOR that receives data output from the MISR unit cell S8, the sixth MISR unit cell S6, the fifth MISR unit cell S5, and the first MISR unit cell S1, The MISR unit cells S1 to S8 are connected in series and the first MISR unit cell S1 receives the output signal of the exclusive OR gate XOR.
여기서, 8비트 원시 다항식을 이용하면 롬 데이터(LD[7:0])가 "0"일 경우에 의사 랜덤 패턴(pseudo random pattern)을 생성할 수 있다. 이러한 원시 다항식의 구현 방법은 도면에 도시된 바와 같이, 항의 계수가 "1"인 해당 MISR 단위 셀(S1, S5, S6, S8)로부터의 출력을 배타적 논리합하여 1차항의 MISR 단위 셀(S1)의 입력으로 인가되도록 한다.Here, if an 8-bit primitive polynomial is used, a pseudo random pattern can be generated when the ROM data LD [7: 0] is " 0 ". The primitive polynomial can be realized by exclusive-ORing the outputs from the corresponding MISR unit cells S1, S5, S6 and S8 having the coefficient of 1 as shown in the figure, As shown in FIG.
도 4는 상기 도 3의 MISR 단위 셀의 일실시 회로도이다.4 is a schematic circuit diagram of the MISR unit cell of FIG.
도면에 도시된 바와 같이, MISR 단위 셀은 롬 데이터(LD)와 이전 단계의 MISR 단위 셀에 저장된 데이터(SD)를 입력받아 배타적 논리합하는 배타적 논리합 게이트(10)와, 클럭 신호(CLK)에 응답하여 배타적 논리합 게이트(10)로부터의 출력을 그 다음 단계의 MISR 단위 셀로 출력하는 플립플롭(12)으로 이루어지되, 상기 플립플롭(12)은 스위칭 소자(14)에 연결되어, 초기값(MisrInitVec)과 리셋신호(RESET)가 동시에 "1"로 인에이블되었을 때 초기화된다.As shown in the figure, the MISR unit cell includes an exclusive OR gate 10 for receiving ROM data (LD) and data (SD) stored in a previous MISR unit cell and performing exclusive OR operation with the data SD, And a flip-flop 12 for outputting the output from the exclusive-OR gate 10 to the MISR unit cell of the next stage. The flip-flop 12 is connected to the switching element 14, and outputs an initial value MisrInitVec, And the reset signal RESET are simultaneously enabled to " 1 ".
여기서, 롬 데이터(LD)로 "0"이 아닌 값을 입력하면, 의사 랜덤 패턴을 생성하는 과정이 왜곡되어 이러한 방식으로 롬 데이터를 읽어 압축하게 되면 특정 패턴이 생겨나게 된다.Here, when a value other than "0" is input to the ROM data LD, the process of generating the pseudo random pattern is distorted. When the ROM data is read and compressed in this manner, a specific pattern is generated.
상술한 바와 같은 종래의 롬 테스트 장치는 비교적 작은 크기의 로직을 이용하여 롬 테스트를 수행할 수 있으나, N비트 MISR 회로부에서 압축되는 결과값이 갖는 경우의 수가 2N개가 되며, 입력 값이 다른 경우에도 2N번 중에 1번은 압축된 결과값이 같아질 가능성이 있어 1/2N의 측정 오차가 생기게 되는 문제가 있다.In the conventional ROM test apparatus as described above, the ROM test can be performed using logic of a relatively small size. However, the number of cases where the resultant value is compressed by the N-bit MISR circuit unit is 2 N , 1 < / RTI > of N times, there is a possibility that the compressed result value becomes the same, and a measurement error of 1/2 N is generated.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 다수의 MISR을 사용하여 MISR 회로부의 압축 결과값에서 발생할 수 있는 오차를 줄인 롬 테스트 장치를 제공하는데 그 목적이 있다.It is an object of the present invention to provide a ROM test apparatus which reduces an error that may occur in a compression result of a MISR circuit using a plurality of MISRs.
도 1은 단일 MISR을 이용하여 32K ×8의 크기를 갖는 롬을 테스트하는 종래의 롬 테스트 장치에 대한 블록도.1 is a block diagram of a conventional ROM test apparatus for testing a ROM having a size of 32K x 8 using a single MISR;
도 2는 상기 도 1과 같이 구성되는 종래의 롬 테스트 장치에 대한 신호 타이밍도.2 is a signal timing diagram for a conventional ROM test apparatus constructed as shown in FIG.
도 3은 상기 도 2의 MISR 회로부를 구현한 일실시 회로도.FIG. 3 is a circuit diagram of the MISR circuit of FIG. 2; FIG.
도 4는 상기 도 3의 MISR 단위 셀의 일실시 회로도.4 is a circuit diagram showing one embodiment of the MISR unit cell of FIG.
도 5는 4개의 MISR을 이용하여 32K ×8의 크기를 갖는 롬을 테스트하는 본 발명의 일실시예에 따른 롬 테스트 장치의 블록도.5 is a block diagram of a ROM test apparatus according to an embodiment of the present invention for testing a ROM having a size of 32K x 8 using four MISRs.
도 6은 상기 도 5와 같이 구성되는 본 발명의 롬 테스트 장치에 대한 신호 타이밍도.6 is a signal timing diagram for the ROM test apparatus of the present invention configured as shown in FIG.
* 도면의 주요 부분에 대한 설명Description of the main parts of the drawings
100 : 롬 110 : 인크리먼터100: ROM 110: Incrementor
120, 130 : 멀티플렉서 200 내지 230 : MISR 회로부120, 130: Multiplexer 200 to 230: MISR circuit
240 내지 270 : 저장부240 to 270:
280 : 비교기280: comparator
상기 목적을 달성하기 위한 본 발명은 칩 내부에 구비된 롬을 테스트하기 위한 장치에 있어서, 리셋 신호 및 테스트 클럭 신호에 응답하여 인크리먼트 동작을 수행하여 테스트하고자 하는 상기 롬의 어드레스를 자동으로 생성하여 출력하는 어드레스 자동 생성 수단; 롬 테스트 모드 시 엑티브되는 롬 읽기를 위한 동기 제어 신호에 응답하여 상기 롬 테스트 모드 시 상기 어드레스 자동 생성 수단으로부터 출력되는 롬 어드레스를 선택적으로 출력하는 제1 선택 수단; 상기 동기 제어 신호에 응답하여 상기 롬 테스트 모드 시 롬 읽기 동작을 제어하는 제1 제어 신호를 선택적으로 출력하는 제2 선택 수단; 상기 어드레스 자동 생성 수단으로부터 출력되는 롬 어드레스와 상기 제2 선택 수단으로부터 출력되는 제1 제어 신호에 응답하여 상기 롬으로부터 출력되는 롬 데이터를 순차적으로 입력받고, 입력받은 상기 롬 데이터를 각각 압축하여 압축된 결과값을 출력하는 다수의 다중 입력 쉬프트 레지스터 회로부; 및 별도의 롬 시뮬레이션을 통해 상기 다수의 다중 입력 쉬프트 레지스터 회로부 각각의 출력을 저장하고 있는 저장부의 출력값과 상기 다중 입력 쉬프트 레지스터 회로부 각각으로부터 출력되는 압축 결과값을 비교하여 롬 테스트 결과신호를 출력하는 비교 수단을 포함하여 이루어지며, 상기 롬으로부터 출력되는 롬 데이터를 상기 다수의 다중 입력 쉬프트 레지스터 회로부 각각의 내부 레지스터로 입력되도록 제어하기 위한 제2 제어 신호를 상기 다수의 다중 입력 쉬프트 레지스터 회로부 각각이 입력받도록 구성된다.According to an aspect of the present invention, there is provided an apparatus for testing a ROM provided in a chip, the apparatus comprising: a memory for storing an address of the ROM to be tested by performing an increment operation in response to a reset signal and a test clock signal; An address automatic generation means for outputting the address; First selecting means for selectively outputting a ROM address output from the address automatic generating means in the ROM test mode in response to a synchronous control signal for reading a ROM which is active in a ROM test mode; Second selection means for selectively outputting a first control signal for controlling the ROM read operation in the ROM test mode in response to the synchronization control signal; Sequentially receives ROM data output from the ROM in response to a ROM address output from the address automatic generation means and a first control signal output from the second selection means, and compresses the input ROM data, A plurality of multiple input shift register circuit parts for outputting result values; And comparing the output value of the storage unit storing the output of each of the multiple input shift register circuit units and the compression result value output from each of the multiple input shift register circuit units through separate ROM simulation to output a ROM test result signal And a second control signal for controlling the ROM data output from the ROM to be input to the internal registers of the plurality of multiple input shift register circuit portions is input to each of the multiple input shift register circuit portions .
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. do.
도 5는 4개의 MISR을 이용하여 32K ×8의 크기를 갖는 롬을 테스트하는 본 발명의 일실시예에 따른 롬 테스트 장치의 블록도이다.5 is a block diagram of a ROM test apparatus according to an embodiment of the present invention for testing a ROM having a size of 32K x 8 using four MISRs.
도 5를 참조하면, 본 발명의 롬 테스트 장치는 4개의 MISR 회로부(MISR0, MISR1, MISR2, MISR3)(200, 210, 220, 230)를 롬(100)의 출력단에 배치하고, 비교기(280)에서 별도의 롬 시뮬레이션을 통해 4개의 MISR 회로부(200, 210, 220, 230)의 출력을 각각 저장하고 있는 저장부(MISR_E0, MISR_E1, MISR_E2, MISR_E3)(240, 250, 260, 270)의 출력값과 4개의 MISR 회로부(200, 210, 220, 230)로부터 출력되는 압축 결과값(MISR0[7:0], MISR1[7:0], MISR2[7:0], MISR3[7:0])을 각각 비교하여 롬 테스트 결과 신호(ROM_OK)를 출력하도록 구성되며, 나머지는 상기 도 1에 도시된 종래의 롬 테스트 장치와 동일하게 구성된다.Referring to FIG. 5, the ROM test apparatus of the present invention includes four MISR circuit units MISR0, MISR1, MISR2, and MISR3 200, 210, 220, and 230 disposed at the output terminal of the ROM 100, (MISR_E0, MISR_E1, MISR_E2, and MISR_E3) 240, 250, 260, and 270 that store the outputs of the four MISR circuit units 200, 210, 220, and 230, respectively, MISR0 [7: 0], MISR2 [7: 0], MISR3 [7: 0] output from the four MISR circuit portions 200, 210, 220 and 230 And outputs a ROM test result signal (ROM_OK). The rest of the configuration is the same as that of the conventional ROM test apparatus shown in FIG.
여기서, 4개의 MISR 회로부(200, 210, 220, 230)가 순차적으로 동작하도록 제어하는 제어 신호(MEN[3:0])가 필요한 데, 이 제어 신호는 아래 수학식 1에 도시된 논리 연산에 의해 결정된다.Here, a control signal MEN [3: 0] for controlling the four MISR circuit units 200, 210, 220 and 230 to operate sequentially is required. This control signal is applied to the logic operation shown in the following Equation 1 Lt; / RTI >
상기 도 5와 같이 구성되는 롬 테스트 장치에 대한 신호 타이밍은 도 6에 도시한 바와 같다.The signal timing of the ROM test apparatus constructed as shown in FIG. 5 is as shown in FIG.
다음으로, 도 5 및 도 6을 참조하여, 4개의 MISR을 이용하여 32K ×8의 크기를 갖는 롬 테스트에 대해 보다 구체적으로 설명한다.Next, with reference to FIG. 5 and FIG. 6, a ROM test having a size of 32K x 8 using four MISRs will be described in more detail.
먼저, 종래와 동일하게 읽혀진 롬 데이터(LD[7:0])는 순차적으로 MISR0(200)에서 MISR3(230)까지의 레지스터로 입력되고, 해당되는 각각의 MISR 동작에 의해 압축이 진행된다. 이후, 롬(100)이 자동적으로 다 읽혀지면 MISR0(200) 내지 MISR3(230)에서 각각 압축된 결과값(MISR0[7:0], MISR1[7:0], MISR2[7:0], MISR3[7:0])과 MISR_E0(240) 내지 MISR_E3(270)에 미리 저장되어 있던 값을 비교기(280)에서 비교하여 일치할 경우에 롬 테스트 결과 신호(ROM_OK)를 엑티브시켜 출력한다.First, the ROM data LD [7: 0] read in the same manner as the conventional method are sequentially input to the registers from the MISR0 200 to the MISR3 230, and compression is progressed by the respective MISR operations. When the ROM 100 is automatically read, the MISR0 [7: 0], MISR1 [7: 0], MISR2 [7: 0], and MISR3 [7: 0]) and the values previously stored in the MISR_E0 240 to the MISR_E3 270 are compared by the comparator 280, and the ROM test result signal ROM_OK is activated and outputted when they match.
따라서, 상술한 바와 같은 4개의 N비트 MISR 회로부를 갖는 롬 테스트 장치에서 압축되는 결과값이 갖는 경우의 수가 2N×4개가 되어 측정 오차가 1/2N에서 2N×4로 줄게 된다. 결국, M개의 MISR을 사용할 경우 오차를 2N×M으로 줄일 수 있다.Therefore, in the ROM test apparatus having the four N-bit MISR circuit portions as described above, the number of results to be compressed is 2 N x 4 , and the measurement error is reduced from 1/2 N to 2 N x 4 . As a result, when M MISRs are used, the error can be reduced to 2 N × M.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 이루어지는 본 발명은, M개의 MISR을 사용하여 N비트 MISR 회로부의 압축 결과값에서 발생할 수 있는 오차를 1/2M×N으로 줄여 롬 테스트의 신뢰도를 높일 수 있는 효과가 있다.The present invention as described above has the effect of increasing the reliability of the ROM test by reducing the error that may occur in the compression result value of the N-bit MISR circuit portion to 1/2 M × N using M MISRs.
Claims (6)
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Citations (5)
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2000
- 2000-08-18 KR KR1020000047842A patent/KR100349683B1/en not_active IP Right Cessation
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