JP2004297735A - ディジタルフィルタ回路 - Google Patents
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Abstract
【課題】ディジタルフィルタの回路規模を縮小する。
【解決手段】入力端子、出力端子及び演算されたデータを保持するレジスタ群を有する直列接続された制御部1〜6と、これを2分割した制御部グループを選択的に切り替える切り替え制御部7と、切り替え制御部7により選択された制御部グループとディジタルフィルタを構成するように接続される乗算器17〜19及び加算器20〜22を有する演算部と、前段の制御部グループの出力端子と後段の制御部グループの入力端子との間に挿入される適正段数のパイプラインレジスタ25と、乗算器17〜19に与えるフィルタ定数を保持するフィルタ定数レジスタ部23とを備え、前段と後段の制御部グループを交互に動作させ、切り替え制御部7と演算部とパイプラインレジスタは常時動作させる。
【選択図】 図1
【解決手段】入力端子、出力端子及び演算されたデータを保持するレジスタ群を有する直列接続された制御部1〜6と、これを2分割した制御部グループを選択的に切り替える切り替え制御部7と、切り替え制御部7により選択された制御部グループとディジタルフィルタを構成するように接続される乗算器17〜19及び加算器20〜22を有する演算部と、前段の制御部グループの出力端子と後段の制御部グループの入力端子との間に挿入される適正段数のパイプラインレジスタ25と、乗算器17〜19に与えるフィルタ定数を保持するフィルタ定数レジスタ部23とを備え、前段と後段の制御部グループを交互に動作させ、切り替え制御部7と演算部とパイプラインレジスタは常時動作させる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明はディジタルフィルタ回路に関し、構成要素削減技術に関する。
【0002】
【従来の技術】
従来、IIR型のサブフィルタで200Hzから4000Hzのバンドパスフィルタを構成する場合には、2次のIIR型のハイパスフィルタとローパスフィルタなどの複数のサブフィルタを直列接続して構成し、サブフィルタの数は求めるフィルタの特性により増減させている(例えば、特許文献1参照)。
【0003】
図4は、複数のサブフィルタを直列接続した従来のディジタルフィルタ回路の構成を示すブロック図であり、図5は2次のIIR型サブフィルタの構成を示す回路図である。以下、従来の技術について図4と図5を用いて説明する。
【0004】
図4において、41〜46は直列接続されたサブフィルタを概念的に示しており、それぞれ、データラッチ用のレジスタを含む制御部と乗算器と加算器で構成される。ここでは2次のIIR型サブフィルタをN個使用しているので、2×N次のバンドパスフィルタを構成していることになる。
【0005】
図5に示すサブフィルタは、フィルタ定数を乗算する乗算器51、52、53、54、55、加算器56、57、58、データラッチ用のレジスタ59、60、61で構成されている。ハイパスフィルタとローパスフィルタの構成は同様であり、フィルタ定数が異なるだけである。
【0006】
従来、半導体チップではフィルタ定数はハードウェアとして構成されており、サブフィルタの定数とサブフィルタの次数(上記の場合は2×N)は所望のフィルタ特性が実現できるように設計されるが、製造過程で半導体チップに特性のバラツキなどが生じて所望の特性が得られなかった場合にも定数変更や次数変更はできなかった。
【0007】
また各ハイパスフィルタやローパスフィルタには乗算器と加算器が含まれており、必要な次数÷2のサブフィルタを構成するだけの乗算器と加算器が必要であり、これらの乗算器や加算器は回路規模が非常に大きいため、半導体チップのコストアップの一因となっていた。
【0008】
【特許文献1】
特許第2088942号公報
【0009】
【発明が解決しようとする課題】
本発明は、かかる従来の問題点に鑑みなされたものであり、ディジタルフィルタの回路規模を縮小して半導体チップのコストを削減することができるデジタルフィルタを提供することを目的とする。さらに、半導体チップ製造後でも容易にフィルタ定数の設定や変更を可能にすることを目的とする。
【0010】
【課題を解決するための手段】
請求項1のディジタルフィルタ回路は、入力端子、出力端子及び演算されたデータを保持するレジスタ群を有する直列接続されたN個の制御部と、前記N個の制御部をM個ずつに分割した制御部グループを選択的に切り替える切り替え制御部と、前記切り替え制御部により選択された制御部グループのM個の制御部のそれぞれがディジタルフィルタを構成するように接続される乗算器群及び加算器群を有するM個の演算部と、前記制御部グループ間に挿入されるM段のパイプラインレジスタとを備え、前記制御部はグループごとに先頭から順次動作し、前記切り替え制御部、前記演算部及び前記パイプラインレジスタは前記制御部が動作している間、常時動作するものである。
【0011】
上記構成によれば、各制御部グループが演算部を時分割で使用することができるため、ディジタルフィルタの演算を行う乗算器群と加算器群をN/M分の1に減らすことができる。例えば、N=6、M=3であれば、乗算器群と加算器群を2分の1に減らすことができる。その結果、同一クロックスピードであれば処理時間がN/M倍になるが、LSIコストを削減することができる。
【0012】
請求項2のディジタルフィルタ回路は、請求項1記載のディジタルフィルタ回路において、前記乗算器群に与えるフィルタ定数を初期化時等のタイミングで外部からロードして保持するフィルタ定数レジスタ部を備えるものである。
【0013】
上記構成によれば、ディジタルフィルタのフィルタ定数を外部から読み込み、フィルタ定数レジスタ部に保持させて乗算器群で乗算することができるため、ディジタルフィルタの特性を任意に変更することが可能となる。
【0014】
請求項3の半導体集積回路装置は、請求項1または2記載のディジタルフィルタ回路を搭載するものである。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。図1は本発明の一実施形態に係るディジタルフィルタ回路の構成を示すブロック図である。通常バンドパスフィルタはハイパスフィルタとローパスフィルタを同数直列に接続して構成するが、図1では説明を簡単にするために6段の構成にしている。
【0016】
図1において、1〜6はデータラッチ用のレジスタを含む制御部、7は切り替え制御部、8と9、10と11、12と13はそれぞれ切り替えバッファ、14〜16はセレクタ、17〜19は乗算部、20〜22は加算部、23はフィルタ定数レジスタ部、24は定数アクセス回路、25はパイプラインレジスタである。
【0017】
入力端子から入力されたデータは制御部1に入力される。入力されたデータは制御部1のレジスタに保持されたデータとともにセレクタ14で選択され、乗算部17と加算部20に送られ演算される。演算の際に使用されるフィルタ定数はフィルタ定数レジスタ部23に保持されている。演算されたデータは切り替えバッファ8により制御部1に送り返され、制御部1のレジスタに保持され、あるいは次段の制御部2に送られる。
【0018】
同様に制御部2に入力されたデータは制御部2のレジスタに保持されたデータとともにセレクタ15で選択され、乗算部18と加算部21に送られ演算される。演算の際に使用されるフィルタ定数はフィルタ定数レジスタ部23に保持されている。演算されたデータは切り替えバッファ10により制御部2に送り返され、制御部2のレジスタに保持され、あるいは次段の制御部3に送られる。
【0019】
制御部3の動作も同様である。制御部1〜3が乗算部17〜19と加算部20〜22を使用して演算を行っている間は、制御部4〜6は動作を停止している。そのため、制御部3から制御部4に送られるデータは、制御部4の前に置かれた3段のパイプラインレジスタ25に保持される。
【0020】
3段のパイプラインレジスタ25にデータが満たされると、制御部1〜3は動作を停止し、制御部4〜6が乗算部17〜19と加算部20〜22を使用して演算を行う。このとき、制御部4への入力データとして、3段のパイプラインレジスタ25に保持されたデータが順次使用される。
【0021】
制御部4への入力データは制御部4のレジスタに保持されたデータとともにセレクタ14に送られ、切り替え制御部7によりセレクタ14で選択され、乗算部17と加算部20に送られ演算される。演算はフィルタ定数レジスタ部に蓄えられたフィルタ定数と乗算され、その演算後切り替えバッファ9により制御部4に送り返され、制御部4のレジスタに保持され、あるいは次段の制御部5に送られる。
【0022】
制御部5及び制御部6の動作も同様である。制御部6から送り出されるデータがディジタルフィルタの演算結果となる。3段のパイプラインレジスタ25に保持されたデータがすべて使用されて空になると、制御部4〜6は動作を停止し、制御部1〜3が入力端子から入力されるデータを使用し、乗算部17〜19と加算部20〜22を用いて演算を行う。
【0023】
このように、6段のサブフィルタを前部3段と後部3段に分け、乗算器と加算器を前部3段と後部3段が時分割で使用することにより、ディジタルフィルタの演算を行う乗算器と加算器を半分に減らすことができ、同一クロックスピードであれば処理時間が2倍になるが、LSIコストを削減することができる。
【0024】
次に、演算に使用されるフィルタ定数を取得する定数アクセス回路について説明する。図2は本実施の形態における定数アクセス回路の動作を説明するブロック図である。図2において、26は予めフィルタ定数が保持されている外部メモリである。
【0025】
定数アクセス回路24はリセット信号が解除されたときに、アドレス、チップセレクト、リードイネーブルの各信号を生成する。生成された各信号はLSI外部に接続された外部メモリ26に出力される。外部メモリ26は入力された各信号によりフィルタ定数を出力する。
【0026】
外部メモリ26の出力データはフィルタ定数レジスタ部23に入力され、定数アクセス回路24で生成されたアドレス、チップイネーブル、リードイネーブルを基に生成されたレジスタ制御信号によりフィルタ定数レジスタ部23に保持される。ここで保持されたフィルタ定数は、切り替え制御部7により制御部1〜6の動作時に相当する乗算部に読み出される。
【0027】
図3は、本発明の一実施形態に係るディジタルフィルタ回路の一般化した構成を示すブロック図であり、N段のサブフィルタをN/Mグループに分け、サブフィルタから分離した乗算器と加算器を各グループが時分割で使用する場合を示している。各グループの制御部にはデータラッチ用のレジスタが残される。図3において、31〜33はN段のサブフィルタを分割した先頭の第1グループの制御部、34〜36はN段のサブフィルタを分割した最後の第N/Mグループの制御部、37〜39はM個の演算部である。
【0028】
何れかのグループの制御部が演算部37〜39を使用して動作しているときは、他のグループの制御部は動作を停止する。そのため、あるグループの最後の制御部から次のグループの先頭の制御部に送られるデータは、データを受け取る制御部の入り口でM段のパイプラインレジスタに保持され、そのグループの動作時に順次使用される。
【0029】
このようにディジタルフィルタ回路を構成し、各グループが演算器を時分割で使用することにより、ディジタルフィルタの演算を行う乗算器と加算器をN/M分の1に減らすことができ、同一クロックスピードであれば処理時間がN/M倍になるが、LSIコストを削減することができる。
【0030】
【発明の効果】
以上説明したように、本発明によれば、乗算器及び加算器を時分割で使用することにより回路規模を縮小することができ、LSIのコストダウンを図ることができる。また、フィルタ定数レジスタ部に外部からフィルタ定数を読み込むことで任意にフィルタ定数を設定することが可能となるため、チップ製造後にフィルタ定数を変更することによりフィルタ特性の改善が可能となるなど、優れた半導体集積回路装置を実現することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係るディジタルフィルタ回路の構成を示すブロック図。
【図2】本発明の一実施形態における定数アクセス回路の動作を説明するブロック図。
【図3】本発明の一実施形態に係るディジタルフィルタ回路の一般化した構成を示すブロック図。
【図4】従来のディジタルフィルタ回路の構成を示すブロック図。
【図5】2次のIIR型サブフィルタの構成を示す回路図。
【符号の説明】
1〜6、31〜36 制御部
7 切り替え制御部
8〜13 切り替えバッファ
14〜16 セレクタ
17〜19、51〜55 乗算器
20〜22、56〜58 加算器
23 フィルタ定数レジスタ部
24 定数アクセス回路
25 パイプラインレジスタ
26 外部メモリ
37〜39 演算部
41〜46 サブフィルタ
59〜61 レジスタ
【発明の属する技術分野】
本発明はディジタルフィルタ回路に関し、構成要素削減技術に関する。
【0002】
【従来の技術】
従来、IIR型のサブフィルタで200Hzから4000Hzのバンドパスフィルタを構成する場合には、2次のIIR型のハイパスフィルタとローパスフィルタなどの複数のサブフィルタを直列接続して構成し、サブフィルタの数は求めるフィルタの特性により増減させている(例えば、特許文献1参照)。
【0003】
図4は、複数のサブフィルタを直列接続した従来のディジタルフィルタ回路の構成を示すブロック図であり、図5は2次のIIR型サブフィルタの構成を示す回路図である。以下、従来の技術について図4と図5を用いて説明する。
【0004】
図4において、41〜46は直列接続されたサブフィルタを概念的に示しており、それぞれ、データラッチ用のレジスタを含む制御部と乗算器と加算器で構成される。ここでは2次のIIR型サブフィルタをN個使用しているので、2×N次のバンドパスフィルタを構成していることになる。
【0005】
図5に示すサブフィルタは、フィルタ定数を乗算する乗算器51、52、53、54、55、加算器56、57、58、データラッチ用のレジスタ59、60、61で構成されている。ハイパスフィルタとローパスフィルタの構成は同様であり、フィルタ定数が異なるだけである。
【0006】
従来、半導体チップではフィルタ定数はハードウェアとして構成されており、サブフィルタの定数とサブフィルタの次数(上記の場合は2×N)は所望のフィルタ特性が実現できるように設計されるが、製造過程で半導体チップに特性のバラツキなどが生じて所望の特性が得られなかった場合にも定数変更や次数変更はできなかった。
【0007】
また各ハイパスフィルタやローパスフィルタには乗算器と加算器が含まれており、必要な次数÷2のサブフィルタを構成するだけの乗算器と加算器が必要であり、これらの乗算器や加算器は回路規模が非常に大きいため、半導体チップのコストアップの一因となっていた。
【0008】
【特許文献1】
特許第2088942号公報
【0009】
【発明が解決しようとする課題】
本発明は、かかる従来の問題点に鑑みなされたものであり、ディジタルフィルタの回路規模を縮小して半導体チップのコストを削減することができるデジタルフィルタを提供することを目的とする。さらに、半導体チップ製造後でも容易にフィルタ定数の設定や変更を可能にすることを目的とする。
【0010】
【課題を解決するための手段】
請求項1のディジタルフィルタ回路は、入力端子、出力端子及び演算されたデータを保持するレジスタ群を有する直列接続されたN個の制御部と、前記N個の制御部をM個ずつに分割した制御部グループを選択的に切り替える切り替え制御部と、前記切り替え制御部により選択された制御部グループのM個の制御部のそれぞれがディジタルフィルタを構成するように接続される乗算器群及び加算器群を有するM個の演算部と、前記制御部グループ間に挿入されるM段のパイプラインレジスタとを備え、前記制御部はグループごとに先頭から順次動作し、前記切り替え制御部、前記演算部及び前記パイプラインレジスタは前記制御部が動作している間、常時動作するものである。
【0011】
上記構成によれば、各制御部グループが演算部を時分割で使用することができるため、ディジタルフィルタの演算を行う乗算器群と加算器群をN/M分の1に減らすことができる。例えば、N=6、M=3であれば、乗算器群と加算器群を2分の1に減らすことができる。その結果、同一クロックスピードであれば処理時間がN/M倍になるが、LSIコストを削減することができる。
【0012】
請求項2のディジタルフィルタ回路は、請求項1記載のディジタルフィルタ回路において、前記乗算器群に与えるフィルタ定数を初期化時等のタイミングで外部からロードして保持するフィルタ定数レジスタ部を備えるものである。
【0013】
上記構成によれば、ディジタルフィルタのフィルタ定数を外部から読み込み、フィルタ定数レジスタ部に保持させて乗算器群で乗算することができるため、ディジタルフィルタの特性を任意に変更することが可能となる。
【0014】
請求項3の半導体集積回路装置は、請求項1または2記載のディジタルフィルタ回路を搭載するものである。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。図1は本発明の一実施形態に係るディジタルフィルタ回路の構成を示すブロック図である。通常バンドパスフィルタはハイパスフィルタとローパスフィルタを同数直列に接続して構成するが、図1では説明を簡単にするために6段の構成にしている。
【0016】
図1において、1〜6はデータラッチ用のレジスタを含む制御部、7は切り替え制御部、8と9、10と11、12と13はそれぞれ切り替えバッファ、14〜16はセレクタ、17〜19は乗算部、20〜22は加算部、23はフィルタ定数レジスタ部、24は定数アクセス回路、25はパイプラインレジスタである。
【0017】
入力端子から入力されたデータは制御部1に入力される。入力されたデータは制御部1のレジスタに保持されたデータとともにセレクタ14で選択され、乗算部17と加算部20に送られ演算される。演算の際に使用されるフィルタ定数はフィルタ定数レジスタ部23に保持されている。演算されたデータは切り替えバッファ8により制御部1に送り返され、制御部1のレジスタに保持され、あるいは次段の制御部2に送られる。
【0018】
同様に制御部2に入力されたデータは制御部2のレジスタに保持されたデータとともにセレクタ15で選択され、乗算部18と加算部21に送られ演算される。演算の際に使用されるフィルタ定数はフィルタ定数レジスタ部23に保持されている。演算されたデータは切り替えバッファ10により制御部2に送り返され、制御部2のレジスタに保持され、あるいは次段の制御部3に送られる。
【0019】
制御部3の動作も同様である。制御部1〜3が乗算部17〜19と加算部20〜22を使用して演算を行っている間は、制御部4〜6は動作を停止している。そのため、制御部3から制御部4に送られるデータは、制御部4の前に置かれた3段のパイプラインレジスタ25に保持される。
【0020】
3段のパイプラインレジスタ25にデータが満たされると、制御部1〜3は動作を停止し、制御部4〜6が乗算部17〜19と加算部20〜22を使用して演算を行う。このとき、制御部4への入力データとして、3段のパイプラインレジスタ25に保持されたデータが順次使用される。
【0021】
制御部4への入力データは制御部4のレジスタに保持されたデータとともにセレクタ14に送られ、切り替え制御部7によりセレクタ14で選択され、乗算部17と加算部20に送られ演算される。演算はフィルタ定数レジスタ部に蓄えられたフィルタ定数と乗算され、その演算後切り替えバッファ9により制御部4に送り返され、制御部4のレジスタに保持され、あるいは次段の制御部5に送られる。
【0022】
制御部5及び制御部6の動作も同様である。制御部6から送り出されるデータがディジタルフィルタの演算結果となる。3段のパイプラインレジスタ25に保持されたデータがすべて使用されて空になると、制御部4〜6は動作を停止し、制御部1〜3が入力端子から入力されるデータを使用し、乗算部17〜19と加算部20〜22を用いて演算を行う。
【0023】
このように、6段のサブフィルタを前部3段と後部3段に分け、乗算器と加算器を前部3段と後部3段が時分割で使用することにより、ディジタルフィルタの演算を行う乗算器と加算器を半分に減らすことができ、同一クロックスピードであれば処理時間が2倍になるが、LSIコストを削減することができる。
【0024】
次に、演算に使用されるフィルタ定数を取得する定数アクセス回路について説明する。図2は本実施の形態における定数アクセス回路の動作を説明するブロック図である。図2において、26は予めフィルタ定数が保持されている外部メモリである。
【0025】
定数アクセス回路24はリセット信号が解除されたときに、アドレス、チップセレクト、リードイネーブルの各信号を生成する。生成された各信号はLSI外部に接続された外部メモリ26に出力される。外部メモリ26は入力された各信号によりフィルタ定数を出力する。
【0026】
外部メモリ26の出力データはフィルタ定数レジスタ部23に入力され、定数アクセス回路24で生成されたアドレス、チップイネーブル、リードイネーブルを基に生成されたレジスタ制御信号によりフィルタ定数レジスタ部23に保持される。ここで保持されたフィルタ定数は、切り替え制御部7により制御部1〜6の動作時に相当する乗算部に読み出される。
【0027】
図3は、本発明の一実施形態に係るディジタルフィルタ回路の一般化した構成を示すブロック図であり、N段のサブフィルタをN/Mグループに分け、サブフィルタから分離した乗算器と加算器を各グループが時分割で使用する場合を示している。各グループの制御部にはデータラッチ用のレジスタが残される。図3において、31〜33はN段のサブフィルタを分割した先頭の第1グループの制御部、34〜36はN段のサブフィルタを分割した最後の第N/Mグループの制御部、37〜39はM個の演算部である。
【0028】
何れかのグループの制御部が演算部37〜39を使用して動作しているときは、他のグループの制御部は動作を停止する。そのため、あるグループの最後の制御部から次のグループの先頭の制御部に送られるデータは、データを受け取る制御部の入り口でM段のパイプラインレジスタに保持され、そのグループの動作時に順次使用される。
【0029】
このようにディジタルフィルタ回路を構成し、各グループが演算器を時分割で使用することにより、ディジタルフィルタの演算を行う乗算器と加算器をN/M分の1に減らすことができ、同一クロックスピードであれば処理時間がN/M倍になるが、LSIコストを削減することができる。
【0030】
【発明の効果】
以上説明したように、本発明によれば、乗算器及び加算器を時分割で使用することにより回路規模を縮小することができ、LSIのコストダウンを図ることができる。また、フィルタ定数レジスタ部に外部からフィルタ定数を読み込むことで任意にフィルタ定数を設定することが可能となるため、チップ製造後にフィルタ定数を変更することによりフィルタ特性の改善が可能となるなど、優れた半導体集積回路装置を実現することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係るディジタルフィルタ回路の構成を示すブロック図。
【図2】本発明の一実施形態における定数アクセス回路の動作を説明するブロック図。
【図3】本発明の一実施形態に係るディジタルフィルタ回路の一般化した構成を示すブロック図。
【図4】従来のディジタルフィルタ回路の構成を示すブロック図。
【図5】2次のIIR型サブフィルタの構成を示す回路図。
【符号の説明】
1〜6、31〜36 制御部
7 切り替え制御部
8〜13 切り替えバッファ
14〜16 セレクタ
17〜19、51〜55 乗算器
20〜22、56〜58 加算器
23 フィルタ定数レジスタ部
24 定数アクセス回路
25 パイプラインレジスタ
26 外部メモリ
37〜39 演算部
41〜46 サブフィルタ
59〜61 レジスタ
Claims (3)
- 入力端子、出力端子及び演算されたデータを保持するレジスタ群を有する直列接続されたN個の制御部と、
前記N個の制御部をM個ずつに分割した制御部グループを選択的に切り替える切り替え制御部と、
前記切り替え制御部により選択された制御部グループのM個の制御部のそれぞれがディジタルフィルタを構成するように接続される乗算器群及び加算器群を有するM個の演算部と、
前記制御部グループ間に挿入されるM段のパイプラインレジスタとを備え、
前記制御部はグループごとに先頭から順次動作し、前記切り替え制御部、前記演算部及び前記パイプラインレジスタは前記制御部が動作している間、常時動作するディジタルフィルタ回路。 - 前記乗算器群に与えるフィルタ定数を初期化時等のタイミングで外部からロードして保持するフィルタ定数レジスタ部を備える請求項1記載のディジタルフィルタ回路。
- 請求項1または2記載のディジタルフィルタ回路を搭載する半導体集積回路装置。
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