JP2004297491A - 差動回路装置 - Google Patents
差動回路装置 Download PDFInfo
- Publication number
- JP2004297491A JP2004297491A JP2003087649A JP2003087649A JP2004297491A JP 2004297491 A JP2004297491 A JP 2004297491A JP 2003087649 A JP2003087649 A JP 2003087649A JP 2003087649 A JP2003087649 A JP 2003087649A JP 2004297491 A JP2004297491 A JP 2004297491A
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistors
- differential
- bias
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Amplifiers (AREA)
Abstract
【解決手段】入力端子in+,in−への差動入力信号に応じた電流を出力する第1導電型のトランジスタによる第1の差動対D1と、差動入力信号に応じた電流を出力端子out+,out−へ出力する第2導電型トランジスタによる第2の差動対D2と、差動対D1と共通の電流源I1からのバイアス電流と外部からのバイアス電圧Vbias1を受ける第2導電型トランジスタによる第3の差動対D3と、差動対D1,D2の各々の一方の出力電流の加算電流を差動対D1の共通主電極と出力端子out+への電流パスに分配するトランジスタM7,M8と、差動対D1,D2の各々の他方の出力電流の加算電流を差動対D1の共通主電極と出力端子out−への電流パスに分配するトランジスタM9,M10とを有する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は差動回路装置に係り、特に差動入力信号の同相(コモンモード)動作範囲を広くする技術に関する。
【0002】
【従来の技術】
差動回路は、電界効果トランジスタ(FET)またはバイポーラトランジスタによる差動対を用いて実現される。差動回路では、差動対を形成するトランジスタがFETの場合は閾値電圧Vth、すなわちトランジスタが動作するのに必要なだけのゲート・ソース電圧Vgsの存在により、またバイポーラトランジスタの場合はトランジスタが動作するのに必要なだけのベース・エミッタ間電圧Vbeの存在により、差動入力信号の同相動作範囲、すなわち差動回路が動作可能な同相電圧の変化範囲が制限される。
【0003】
文献1:Pardoen, “A Rail−to−Rail Input/Output CMOS Power Amplifier,” IEEE JSSC Vol.25, No.2, pp.501−504の特にFig.1には、N型MOSトランジスタによる第1の差動対の出力と、P型MOSトランジスタによる第2の差動対の出力を電流加算することにより、入力差動信号の同相動作範囲を広げる手法が開示されている。
【0004】
より詳しくは、文献1によると第1の差動対の二つのゲートと第2の差動対の二つのゲートに差動入力信号が共通に与えられる。第1の差動対の共通ソース電極と第2の差動対の共通ソース電極に、個別に電流源が接続される。第1の差動対の一方のドレイン電極と第2の差動対の一方のドレイン電極からの各々の電流が加算され、第1の差動対の他方のドレイン電極と第2の差動対の他方のドレイン電極からの各々の電流が加算されることによって、差動出力電流が得られる。
【0005】
【非特許文献1】
Pardoen, “A Rail−to−Rail Input/Output CMOS Power Amplifier,” IEEE JSSC Vol.25, No.2, pp.501−504(Fig.1参照)
【0006】
【発明が解決しようとする課題】
文献1に記載された手法では、差動入力信号の同相電圧(以下、入力同相電圧という)の動作点に応じて、一方の差動対が支配的に動作して、他方の差動対が動作しない場合が存在したり、あるいは二つの差動対が同時に動作する場合が存在する。このため、差動出力電流の和が入力同相電圧の動作点に依存して変化してしまう。
【0007】
従って、文献1の手法を例えば抵抗負荷を駆動する差動増幅回路に適用した場合には、入力同相電圧の動作点に応じて差動出力信号の同相電圧(以下、出力同相電圧)の動作点が変化してしまい、安定した出力を得ることができないという問題点がある。
【0008】
本発明の目的は、入力同相電圧の動作範囲を広くしつつ、差動出力電流の和が入力同相電圧の動作点に依存しない差動回路装置を提供することにある。
【0009】
【課題を解決するための手段】
上記の課題を解決するため、本発明の一つの観点による差動回路装置は、差動入力信号が入力される第1及び第2の入力端子と;第1の共通主電極を持つ第1導電型の第1及び第2のトランジスタを有し、前記差動入力信号及び第1のバイアス電流を受けて第1及び第2の電流を出力する第1導電型の第1及び第2のトランジスタを有する第1の差動対と;第2の共通主電極を持つ第2導電型の第3及び第4のトランジスタを有し、前記差動入力信号及び第2のバイアス電流を受けて第3及び第4の電流を出力する第2の差動対と;前記第2の共通主電極に接続された第3の共通主電極を持つ第2導電型の第5及び第6のトランジスタを有し、第1のバイアス電圧及び第3のバイアス電流を受けて第5及び第6の電流を出力する第3の差動対と;第2のバイアス電圧を受けて前記第3及び第5の電流の加算電流を前記第1の共通主電極と第1の電流パスに分配する第1の電流分配回路と;前記第2のバイアス電圧を受けて前記第4及び第6の電流の加算電流を前記第1の共通主電極と第2の電流パスに分配する第2の電流分配回路と;前記第1の電流と前記第1の電流パスを流れる電流の加算電流を出力する第1の出力端子と;前記第2の電流と前記第2の電流パスを流れる電流の加算電流を出力する第2の出力端子とを有する。
【0010】
本発明の他の観点によると、第1の電流分配回路は第2のバイアス電圧及び第3のバイアス電流を受けて前記第3及び第5の電流の加算電流を前記第1の共通主電極と第1の電流パスに分配する第7及び第8のトランジスタを有し、第2の電流分配回路は前記第2のバイアス電圧及び第4のバイアス電流を受けて前記第4及び第6の電流の加算電流を前記第1の共通主電極と第2の電流パスに分配する第9及び第10のトランジスタを有する。さらに、前記第2及び第3の差動対トランジスタに前記第1及び第2のバイアス電流を供給する第1の電流源と、前記第7及び第8のトランジスタに前記第3のバイアス電流を供給する第2の電流源と、前記第9及び第10のトランジスタに前記第4のバイアス電流を供給する第3の電流源を具備する。
【0011】
このように構成された差動回路装置では、入力同相電圧、すなわち差動入力信号の同相電圧に応じて、第1及び第2の差動対のいずれか一方、もしくは両方が動作することにより、同相電圧の動作範囲が拡大される。第1及び第2の差動対のいずれか一方、もしくは両方が動作する範囲は、第3の差動対に与えられるバイアス電圧により決定される。第1及び第2の出力端子からは差動出力電流の正負の電流成分が出力され、これらの電流成分の和すなわち差動出力電流の和は、第2及び第3の電流源のバイアス電流から第1のバイアス電流を差し引いた電流により決定され、一定の電流値を持つ。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
(第1の実施形態)
図1(a)に、本発明の第1の実施形態に係る差動回路を示す。二つの入力端子in+,in−に入力された差動入力信号は、差動対D1,D2に入力される。この例では、差動対D1はN型MOSトランジスタ(以下、NMOSトランジスタという)M1,M2により形成され、差動対D2はP型MOSトランジスタ(以下、PMOSトランジスタという)M3,M4により形成される。差動対D1を形成するトランジスタM1,M2のドレイン電極は、出力端子out+,out−にそれぞれ接続され、出力端子out+,out−から差動出力電流が出力される。差動対D2を形成するトランジスタM3,M4の共通主電極である共通ソース電極は、電流源I1の一端に接続され、電流源I1の他端は電圧Vddの高電位側電源に接続される。
【0013】
差動対D3は、差動対D2と同じくPMOSトランジスタM5,M6によって構成される。トランジスタM5,M6の共通ソース電極は、差動対D2におけるトランジスタM3,M4の共通ソース電極に接続される。従って、差動対D2,D3は共に電流源I1からバイアス電流の供給を受ける。トランジスタM5のドレイン電極はトランジスタM3のトレイン電極に、トランジスタM6のドレイン電極はトランジスタM4のドレイン電極に接続される。トランジスタM5,M6の共通ゲート電極には、外部からのバイアス電圧Vbias1が与えられる。
【0014】
NMOSトランジスタM7,M8,M9,M10の各ゲート電極には、外部からのバイアス電圧Vbias2が共通に与えられる。トランジスタM7,M8は、第1の電流分配回路を形成し、それらのソース電極に一端が共通に接続された電流源I2からバイアス電流の供給を受ける。トランジスタM9,M10は、第2の電流分配回路を形成し、それらのソース電極に一端が共通に接続された電流源I3からバイアス電流の供給を受ける。
【0015】
電流源I2,I3の他端は、電圧Vssの低電位側電源に接続される。トランジスタM7のドレイン電極は出力端子out1に至る第1の電流パスに接続され、トランジスタM10のドレイン電極は同様に出力端子out2に至る第2の電流パスに接続される。トランジスタM8,M9のドレイン電極は、差動対D1におけるトランジスタM1,M2の共通ソース電極に接続される。
【0016】
次に、本実施形態の差動回路装置の動作について説明する。動作を分かり易くするため、図1(b)に図1(a)おける電源電圧VddとVss間において差動対D1,D2,D3が能動状態となる電圧範囲をD1:Active,D2:Active,D3:Activeとしてそれぞれ示す。
【0017】
本実施形態の差動回路装置は、バイアス電圧Vbias1,Vbias2を適切に選定することにより、以下の条件を満たすように動作する。
(a)差動対D1,D2は、差動入力信号の同相電圧(以下、入力同相電圧という)に応じていずれか一方もしくは両方が能動状態となる;
(b)差動対D1,D2が入力同相電圧に応じていずれか一方もしくは両方が能動状態となる電圧範囲は、バイアス電圧Vbias1により決定される;
(c)差動対D2の非能動状態時には、電流源I1の出力電流が全て差動対D3を流れる;
(d)差動対D1の非能動状態時には、第1の電流パスを流れる電流が全て出力端子out1に流れると共に、第2の電流パスを流れる電流が全て出力端子out2に流れる。
【0018】
以下、具体的に説明する。まず、差動対D1は入力同相電圧VCがバイアス電圧Vbias1,Vbias2より決定される所定の電圧以上の場合には能動状態(トランジスタM1,M2が差動動作を行う状態)、Vcが該所定の電圧に満たない場合には非能動状態(トランジスタM1,M2が共にオフの状態)となる。差動対の能動状態とは、差動対を形成する二つのトランジスタが差動で動作する状態をいい、非能動状態とは二つのトランジスタが共にオフの状態をいう。
【0019】
一方、差動対D2,D3の状態は、主として入力同相電圧VCとバイアス電圧Vbias1との大小関係で決定される。例えば、VC≧Vbias1の場合には差動対D2が非能動状態、差動対D3が能動状態となって、電流源I1からの電流は全て差動対D3に流れる。VC≦Vbias1の場合には、差動対D2が能動状態、差動対D3が非能動状態となって、電流源I1からの電流は全て差動対D2に流れる。
【0020】
差動対D2は、入力同相電圧VCが電源電圧VddからトランジスタM3,M4のゲート・ソース間電圧|Vgs3,4|を差し引いた電圧Vdd−|Vgs3,4|より高くなると非能動状態となり、電流源I1の出力電流を流すことができなくなる。差動対D3は、このように差動対D1が非能動状態のとき電流源I1の出力電流を電流源I2,I3に流すためのダミー差動対として動作する。従って、差動対D3に与えられるバイアス電圧Vbias1は、Vdd−|Vgs3,4|以下でなければならない。
【0021】
差動対D1は、入力同相電圧VCがトランジスタM1,M2のゲート・ソース間電圧Vgs1,2に、トランジスタM8,M9が飽和領域で動作するのに必要な電圧Vds8,9satと、電流源I2,I3が正常に動作するのに必要な電流源I2,I3の両端電圧VI2,3を加算した電圧Vgs1,2+Vds8,9sat+VI2,3に満たなければ動作しないため、バイアス電圧Vbias1はVgs1,2+Vds8,9sat+VI2,3以上でなければならない。
【0022】
以上から、本実施形態では以下の条件式;
Vdd−|Vgs3,4|≧Vbias1≧Vgs1,2+Vds8,9sat+VI2,3 (1)
を満たすようにバイアス電圧Vbias1を選定する。これにより、差動対D1,D2のいずれか一方もしくは両方が能動状態となる入力同相電圧の範囲を決定することができる。図1(b)によれば、差動対D1,D2のうちD1のみが能動状態となる入力同相電圧範囲はVgs1,2〜Vddであり、D2のみが能動状態となる入力同相電圧範囲はVss〜Vbias1であり、D1,D2が共に能動状態となる入力同相電圧範囲はVss〜Vddである。
【0023】
差動対D3は、差動対D2が非能動状態のときに電流源I1からの電流を電流源I2,I3に流す必要があるため、トランジスタM5,M6共通ソース電極の電圧は、トランジスタM7〜M10のソース電圧よりも高くなければならない。差動対D3の共通ソース電極の電圧は、トランジスタM5,M6のゲート・ソース間電圧をVgs5,6とするとVbias1+|Vgs5,6|となり、トランジスタM7〜M10のソース電圧は、Vbias2−Vgs7−10となる。このとき、差動対D3はトランジスタM5,M6が飽和領域で動作するだけの電圧Vds5,6satが必要となるため、バイアス電圧Vbias1,Vbias2は以下の条件式;
Vbias1+|Vgs5,6|≧Vbias2−Vgs7−10+|Vds5,6sat| (2)
を満たす必要がある。
【0024】
差動対D1,D2,D3は、入力同相電圧VCの大きさによって以下のように動作する。
(i)入力同相電圧VCがNMOSトランジスタM1,M2による差動対D1の動作範囲の下限の電圧Vgs1,2+Vds8,9sat+VI2,3より高く、かつPMOSトランジスタM5,M6による差動対D3に供給されるバイアス電圧Vbias1より高い場合;
電流源I1によって差動対D2,D3に与えられるバイアス電流は全て差動対D3を流れ、電流源I2,I3に流れ込む。このため電流源I2,I3の出力電流から電流源I1によるバイアス電流を差し引いた電流がトランジスタM7〜M10を流れ、さらに出力端子out1,out2と差動対D1に流れ込むことにより、差動対D1が能動状態となる。このとき差動対D1から差動入力信号の成分を含んだ電流が出力端子out+,out−に出力され、差動対D2は非能動状態となっているが、最終的に出力端子out+,out−に得られる差動出力電流の和は、電流源I2,I3によって与えられるバイアス電流から電流源I1のバイアス電流を差し引いた電流により決定される。
【0025】
(ii)入力同相電圧VCが差動対D1の動作できる下限の電圧より高く、かつPMOSトランジスタM5,M6による差動対D3に供給されるバイアス電圧Vbias1よりも低い場合;
電流源I1によって差動対D2,D3に与えられるバイアス電流は差動対D2を流れることにより、差動対D2は能動状態となる。このとき差動対D2から差動入力信号の成分を含む電流が電流源I2,I3に流れ込み、電流源I2,I3によるバイアス電流から電流源I1の出力電流を差し引いた電流がトランジスタM7〜M10を流れ、出力端子out1,out2と差動対D1に流れることにより、差動対D1も能動状態となる。このとき差動対D1,D2から差動入力信号の成分を含んだ電流が出力され、これらの電流が加算されて出力端子out1,out2から出力されるが、最終的に出力端子out+,out−から出力される差動出力電流の和は、電流源I2,I3によるバイアス電流から電流源I1によるバイアス電流を差し引いた電流により決定される。
【0026】
(iii)差動入力信号の同相電圧VCが差動対D1の動作できる下限の電圧より低く、かつPMOSトランジスタM5,M6によって構成される差動対D3に与えられるバイアス電圧Vbias1よりも低い場合;
電流源I1によって差動対D2,D3に与えられるバイアス電流は差動対D2を流れることにより、差動対D2は能動状態となる。このとき差動対D2から差動入力信号の成分を含む電流が電流源I2,I3に流れ込む。一方、差動対D1は入力同相電圧VCがトランジスタM1,M2のゲート・ソース間電圧Vgs1,2よりも低いために非能動状態にある。従って、電流源I2,I3によるバイアス電流から電流源I1よにるバイアス電流を差し引いた電流がトランジスタM7,M10を流れ、出力端子out+,out−に出力される。このときには差動対D2が差動入力信号を含んだ電流を出力して、トランジスタM7,M10と電流源I2,I3により出力端子out+,out−に折り返して出力されるが、出力端子out+,out−からの差動出力電流の和は電流源I2,I3によるバイアス電流から電流源I1によるバイアス電流を差し引いた電流により決定される。
【0027】
このように本実施形態の差動回路装置では、差動入力信号の同相電圧VCによらず、差動対D1,D2のいずれか一方もしくは両方が能動状態にあって差動回路として動作しているため、入力同相電圧の動作範囲が広い。出力端子out+,out−への差動出力電流の和は、電流源I2,I3によるバイアス電流から電流源I1によるバイアス電流を差し引いた電流によって決定され、入力同相電圧に対して変化することはない。従って、本実施形態を抵抗負荷を駆動するような差動増幅回路に適用する場合でも、入力同相電圧の動作点によらず安定した出力を得ることができる。
【0028】
本実施形態では、差動対D1からの出力電流と、差動対D2からの出力電流をトランジスタM7〜M10及び電流源I2,I3を用いて電流的に折り返して得られる出力電流とは、電流の方向が一致している。従って、単純にノードを接続するだけで電流加算が可能となり、特別な電流加算回路を必要としないため、素子数の増加を抑えることができる。
【0029】
(第2の実施形態)
図2は、本発明の第1の実施形態に係る差動回路装置であり、図1の差動回路装置に対してトランジスタM1〜M10に全て逆の導電型のトランジスタを用いた例を示している。すなわち、差動対D1を形成するトランジスタM1,M2にPMOSトランジスタを用い、その他のトランジスタM3〜M10にNMOSトランジスタを用いている。
【0030】
この場合、第1の実施形態で示した式(1)の条件に代えて、以下の条件式; Vss+|Vgs3,4|≦Vbias1≦Vdd−|Vgs1,2|−|Vds8,9sat|−|VI2,3|
(3)
を満たし、また式(2)に代えて、以下の条件式;
Vbias1−Vgs5,6≦Vbias2+|Vgs7−10|−|Vds5,6sat| (4)
を満たすようにすればよいことは、第1の実施形態での説明の類推から明らかである。
【0031】
このように本実施形態によっても、第1の実施形態と同様の原理で入力同相電圧の動作範囲が広く、かつ差動出力電流の和が入力同相電圧の動作点に依存しないために、入力同相電圧の動作点によらず、安定した出力を得ることができるという効果が得られる。
【0032】
(第3の実施形態)
図3は、本発明の第3の実施形態に係る演算増幅回路であり、図1に示す差動回路装置を入力段に用いて構成されている。この回路では、図1に示す電流源I1,I2,I3にそれぞれトランジスタM11,M12,M13を用いている。出力端子out+,out−には、アクティブ負荷であるトランジスタM14,M15によるカレントミラーが接続され、さらにVdd電源とVss電源間にPMOSトランジスタM16とNMOSトランジスタM17によるコンプリメンタリのA級出力段が接続される。この出力段から、出力端子outに演算増幅回路の出力信号が取り出される。
【0033】
電流源(トランジスタM11,M12,M13)によるバイアス電流Ibias1,Ibias2,Ibias3と及びバイアス電圧Vbias1,Vbias2を決定するために、ダイオード接続されたトランジスタM18,M19,M20,M21と電流源I4によるバイアス回路がVdd電源とVss電源間に接続されている。
【0034】
第1の実施形態で説明したバイアス電圧Vbias1の決定は、バイアス回路内のトランジスタM19によって行われる。トランジスタM19ゲート(ドレイン)電圧は、電流源I4の電流によるダイオード接続された二つのPMOSトランジスタM18,M19の電圧降下によって決定される。
【0035】
本実施形態による演算増幅回路は、差動対D1,D2の両方が同時に能動状態になる入力同相電圧範囲を広く設定した場合一例である。差動回路装置の出力端子out+,out−から得られる差動出力電流の和は、電流源(トランジスタM11,M12,M13)によって決定される。
【0036】
電流源トランジスタM11によるバイアス電流Ibias1は、入力同相電圧VCに応じて差動対D2,D3のいずれかを流れる。バイアス電流Ibias1の流れた方の差動対から、二分された電流Ibias1/2が電流源トランジスタM12,M13に流れ込む。電流源トランジスタM12,M13によるバイアス電流Ibias2,Ibias3は、回路の相対性のため等しい電流値が与えられているものとする。
【0037】
従ってIbias2−Ibias1/2及びIbias3−Ibias1/2という減算が行われ、これらの減算によって得られるバイアス電流がそれぞれトランジスタM7,M8とM9,M10に流れる。
【0038】
本実施形態では、入力同相電圧VCの大きさによって以下のように動作する。
【0039】
(i)入力同相電圧VCが差動対D1の動作できる下限の電圧Vgs1,2+Vds8,9sat+VI2,3よりも低い場合;
差動対D1は非能動状態にあり、トランジスタM8,M9は電流を流すことができない。従って、上述の減算によって得られる電流Ibias2−Ibias1/2及びIbias3−Ibias1/2は、トランジスタM7,M10をそれぞれ流れる。このとき、出力端子out+,out−を流れる電流の合計はIbias2−Ibias1/2+Ibias3−Ibias1/2=2×Ibias2−Ibias1となる。
【0040】
(ii)入力同相電圧VCが差動対D1の動作できる下限の電圧よりも高い場合;差動対D1は能動状態となる。このときトランジスタM7〜M10はそれぞれ等しいゲート・ソース間電圧を持っているので、等しい電流が流れる。トランジスタM8,M9を流れる電流は、差動対D1で一度加算された後、出力端子out+,out−にそれぞれ2分の1の電流が出力され、出力端子out+,out−においてトランジスタM7,M10を流れる電流と加算される。出力端子out+,out−に流れる差動出力電流の合計は、2×Ibias2−Ibias1となる。
【0041】
従って、入力同相電圧VCの動作点に関係なく、差動出力電流の和を決定することができるので、抵抗負荷を駆動するような差動増幅回路として使用した場合でも、安定した出力を得ることができる。
【0042】
図4は、図3に示す演算増幅回路における入力同相電圧と出力端子out+,out−における出力電圧との関係を示した図であり、バイアス電圧Vbias,Vbias2についても示してある。図5は、入力同相電圧と各差動対D1,D2,D3から出力される正負の出力電流の和との関係を示した図である。
【0043】
図4に示すように、差動回路の出力端子であるout+,out−からは同相入力電圧によらず安定出力が得られる。また、図5に示すように、入力同相電圧がバイアス電圧Vbias1の付近で各差動対D1,D2,D3に流れる流す電流が変化し、差動対D1,D2,D3の状態(能動状態、非能動状態)が切り替わっていることが分かる。
【0044】
(第4の実施形態)
図6は、本発明の第4の実施形態に係る演算増幅回路であり、第3の実施形態で説明した演算増幅回路を一部変形した例である。本実施形態においては、バイアス電圧Vbias1とVbias2が共通となっており、Vbias1=Vbias2の決定はVdd電源とVss電源間に接続されたダイオード接続のトランジスタM18,M19,M20,M21と電流源I4によるバイアス回路内のトランジスタM20によって行われている。
【0045】
本実施形態のように、Vbias1とVbias2を等しくとった場合でも、式(1)(2)に示した条件式を満たすことができる。このときのバイアス電圧Vbias1=Vbias2は、電流源I4の電流によるダイオード接続された二つのNMOSトランジスタM20,M21の電圧降下によって決定される。この電圧はNMOSトランジスタM1,M2による差動対D1の動作できる下限の電圧に近い値をとるため、図6に示す構成では差動対D1,D2の両方が動作する入力同相電圧範囲は、比較的狭い範囲となるように決定されている。
【0046】
図7は、図6に示す演算増幅回路における入力同相電圧と出力端子out+,out−における出力電圧との関係を示した図であり、バイアス電圧Vbias,Vbias2についても示してある。図8は、入力同相電圧と各差動対D1,D2,D3から出力される正負の出力電流の和との関係を示した図である。
【0047】
図8に示すように、本実施形態ではバイアス電圧Vbias1は上述のように差動対D1の動作できる下限の電圧付近に設定されているため、差動対D1,D2の両方が動作する範囲は狭い範囲となっている。図6におけるバイアス回路のトランジスタM19を省略することも可能であり、それによってバイアス回路の簡略化ができる。
【0048】
以上の実施形態では、MOSトランジスタすなわちFETを用いた場合について述べたが、バイポーラトランジスタを用いて同様の差動回路ないし演算増幅回路を実現できることはいうまでもない。バイポーラトランジスタを用いる場合、FETのドレイン電極、ソース電極及びゲート電極をそれぞれコレクタ電極、エミッタ電極及びベース電極に置き換えて考えればよい。この場合、先の条件式(1)〜(4)はそれぞれ以下のように書き換えることができる。
【0049】
Vcc−|Vbe3,4|≧Vbias1≧Vbe1,2+Vce8,9sat+VI2,3 (5)
Vbias1+|Vbe5,6|≧Vbias2−Vgs7−10+|Vce5,6sat| (6)
Vee+|Vbe3,4|≦Vbias1≦Vee−|Vgs1,2|−|Vce8,9sat|−|VI2,3|
(7)
Vbias1−Vbe5,6≦Vbias2+|Vbe7−10|−|Vce5,6sat| (8)
但し、Vccは高電位側電源電圧、Veeは低電位側電源電圧、Vbeはベース・エミッタ間電圧、Vcex,ysatはトランジスタが飽和領域で動作するのに必要なコレクタ・エミッタ間電圧である。
【0050】
その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することが可能である。
以上に述べた本発明の差動回路装置は、例えばLCD(液晶ディスプレイ)、スイッチトキャパシタ回路などの離散時間係の回路への適用に特に効果を発揮する。
【0051】
【発明の効果】
以上説明したように、本発明によれば入力同相電圧の動作範囲を広くしつつ、差動出力電流の和が入力同相電圧の動作点に依存しない差動回路装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る差動回路装置の回路図及び各差動対の入力同相電圧範囲の説明図
【図2】本発明の第2の実施形態に係る差動回路装置の回路図
【図3】本発明の第3の実施形態に係る演算増幅回路の回路図
【図4】第3の実施形態における入力同相電圧と出力信号電圧との関係の一例をバイアス電圧と共に示す図
【図5】第3の実施形態における入力同相電圧と各差動対の出力電流との関係の一例を示す図
【図6】本発明の第4の実施形態に係る演算増幅回路の回路図
【図7】第4の実施形態における入力同相電圧と出力信号電圧との関係の一例をバイアス電圧と共に示す図
【図8】第4の実施形態における入力同相電圧と各差動対の出力電流との関係の一例を示す図
【符号の説明】
in+,in−:入力端子
out+,out−:出力端子
D1〜D3:第1〜第3の差動対
M1〜M10:第1〜第10のトランジスタ
Vbias1,Vbias2:バイアス電圧
Claims (7)
- 差動入力信号が入力される第1及び第2の入力端子と;
第1の共通主電極を持つ第1導電型の第1及び第2のトランジスタを有し、前記差動入力信号及び第1のバイアス電流を受けて第1及び第2の電流を出力する第1導電型の第1及び第2のトランジスタを有する第1の差動対と;
第2の共通主電極を持つ第2導電型の第3及び第4のトランジスタを有し、前記差動入力信号及び第2のバイアス電流を受けて第3及び第4の電流を出力する第2の差動対と;
前記第2の共通主電極に接続された第3の共通主電極を持つ第2導電型の第5及び第6のトランジスタを有し、第1のバイアス電圧及び第3のバイアス電流を受けて第5及び第6の電流を出力する第3の差動対と;
第2のバイアス電圧を受けて前記第3及び第5の電流の加算電流を前記第1の共通主電極と第1の電流パスに分配する第1の電流分配回路と;
前記第2のバイアス電圧を受けて前記第4及び第6の電流の加算電流を前記第1の共通主電極と第2の電流パスに分配する第2の電流分配回路と;
前記第1の電流と前記第1の電流パスを流れる電流の加算電流を出力する第1の出力端子と;
前記第2の電流と前記第2の電流パスを流れる電流の加算電流を出力する第2の出力端子とを具備する差動回路装置。 - 差動入力信号が入力される第1及び第2の入力端子と;
第1の共通主電極を持つ第1導電型の第1及び第2のトランジスタを有し、前記差動入力信号及び第1のバイアス電流を受けて第1及び第2の電流を出力する第1導電型の第1及び第2のトランジスタを有する第1の差動対と;
第2の共通主電極を持つ第2導電型の第3及び第4のトランジスタを有し、前記差動入力信号及び第2のバイアス電流を受けて第3及び第4の電流を出力する第2の差動対と;
前記第2の共通主電極に接続された第3の共通主電極を持つ第2導電型の第5及び第6のトランジスタを有し、第1のバイアス電圧及び第3のバイアス電流を受けて第及び第6の電流を出力する第3の差動対と;
第2のバイアス電圧及び第3のバイアス電流を受けて前記第3及び第5の電流の加算電流を前記第1の共通主電極と第1の電流パスに分配する第7及び第8のトランジスタと;
前記第2のバイアス電圧及び第4のバイアス電流を受けて前記第4及び第6の電流の加算電流を前記第1の共通主電極と第2の電流パスに分配する第9及び第10のトランジスタと;
前記第1の電流と前記第1の電流パスを流れる電流の加算電流を出力する第1の出力端子と;
前記第2の電流と前記第2の電流パスを流れる電流の加算電流を出力する第2の出力端子と;
前記第2及び第3の差動対トランジスタに前記第1及び第2のバイアス電流を供給する第1の電流源と;
前記第7及び第8のトランジスタに前記第3のバイアス電流を供給する第2の電流源と;
前記第9及び第10のトランジスタに前記第4のバイアス電流を供給する第3の電流源とを具備する差動回路装置。 - 前記第1及び第2のバイアス電圧は、
(a)前記第1及び第2の差動対は、前記差動入力信号の同相電圧に応じていずれか一方もしくは両方が能動状態となる;
(b)前記第1及び第2の差動対が前記差動入力信号の同相電圧に応じていずれか一方もしくは両方が能動状態となる電圧範囲は、前記第1のバイアス電圧により決定される;
(c)前記第2の差動対の非能動状態時には、前記第1の電流源の出力電流が全て前記第3の差動対を流れる;
(d)前記第1の差動対の非能動状態時には、前記第1の電流パスを流れる電流が全て前記第1出力端子に流れると共に、前記第2の電流パスを流れる電流が全て前記第2出力端子に流れる;
なる動作条件を満たすように選定される請求項2に記載の差動回路装置。 - 前記第1及び第2のトランジスタはN型MOSトランジスタ、第3乃至第6のトランジスタはP型MOSトランジスタであり、前記第1のバイアス電圧は以下の条件式;
Vdd−|Vgs3,4|≧Vbias1≧Vgs1,2+Vds8,9sat+VI2,3
(但し、Vdd:第1の電流源が接続される電源電圧、Vbias1:第1のバイアス電圧、Vgs1,2:第1及び第2のトランジスタのゲート・ソース間電圧、Vgs3,4:第3及び第4のトランジスタのゲート・ソース間電圧、Vds8,9sat:第8及び第9のトランジスタが飽和領域で動作するのに必要なドレイン・ソース間電圧、VI2,3:第2及び第3の電流源の正常動作に必要な該電圧源の両端電圧)
を満たすように選定される請求項2に記載の差動回路装置。 - 前記第1及び第2のトランジスタはN型MOSトランジスタ、第3乃至第6のトランジスタはP型MOSトランジスタであり、前記第1及び第2のバイアス電圧は以下の条件式;
Vbias1+|Vgs5,6|≧Vbias2−Vgs7−10+|Vds5,6sat|
(但し、Vbias1:第1のバイアス電圧、Vbias2:第2のバイアス電圧、Vgs5,6:第5及び第6のトランジスタのゲート・ソース間電圧、Vgs7−10:第7乃至第10のトランジスタのゲート・ソース間電圧、Vds5,6sat:第5及び第6のトランジスタが飽和領域で動作するのに必要なドレイン・ソース間電圧)
を満たすように選定される請求項2に記載の差動回路装置。 - 前記第1及び第2のトランジスタはP型MOSトランジスタ、前記第3乃至第6のトランジスタはN型MOSトランジスタであり、前記第1のバイアス電圧は以下の条件式;
Vss+|Vgs3,4|≦Vbias1≦Vdd−|Vgs1,2|−|Vds8,9sat|−|VI2,3|
(但し、Vss:第1の電流源が接続される電源電圧、Vbias1:第1のバイアス電圧、Vgs3,4:第3及び第4のトランジスタのゲート・ソース間電圧、Vds8,9sat:第8及び第9のトランジスタが飽和領域で動作するのに必要なドレイン・ソース間電圧、VI2,3:第2及び第3の電流源が正常に動作するのに必要な該電流源の両端電圧)
を満たすように選定される請求項2に記載の差動回路装置。 - 前記第1及び第2のトランジスタはP型MOSトランジスタ、前記第3乃至第6のトランジスタはN型MOSトランジスタであり、前記第1及び第2のバイアス電圧は以下の条件式;
Vbias1−Vgs5,6≦Vbias2+|Vgs7−10|−|Vds5,6sat|
(但し、Vbias1:第1のバイアス電圧、Vbias2:第2のバイアス電圧、Vgs5,6:第5及び第6のトランジスタのゲート・ソース間電圧、Vgs7−10:第7乃至第10のトランジスタのゲート・ソース間電圧、Vds5,6sat:第5及び第6のトランジスタが飽和領域で動作するのに必要なドレイン・ソース間電圧)
を満たすように選定される請求項2に記載の差動回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003087649A JP3828503B2 (ja) | 2003-03-27 | 2003-03-27 | 差動回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003087649A JP3828503B2 (ja) | 2003-03-27 | 2003-03-27 | 差動回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004297491A true JP2004297491A (ja) | 2004-10-21 |
JP3828503B2 JP3828503B2 (ja) | 2006-10-04 |
Family
ID=33401990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003087649A Expired - Fee Related JP3828503B2 (ja) | 2003-03-27 | 2003-03-27 | 差動回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3828503B2 (ja) |
-
2003
- 2003-03-27 JP JP2003087649A patent/JP3828503B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP3828503B2 (ja) | 2006-10-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6100762A (en) | Operational amplifier having a wide input/output range and an improved slew rate | |
JP3875392B2 (ja) | 演算増幅器 | |
JP4850669B2 (ja) | 低電圧低電力ab級出力段 | |
JPH08204470A (ja) | 演算増幅器 | |
JP2002185272A (ja) | 差動増幅器 | |
JP4070533B2 (ja) | 半導体集積回路装置 | |
US7295067B2 (en) | Current source circuit and differential amplifier | |
JP2004248014A (ja) | 電流源および増幅器 | |
JPH06326528A (ja) | 差動増幅器およびそれを備えたバンドギャップ電圧発生器 | |
JPH0993055A (ja) | 演算増幅器 | |
TW201838327A (zh) | 跨導放大器 | |
JP2005303664A (ja) | 差動増幅回路 | |
US20070024367A1 (en) | Operational amplifier and constant-current generation circuit using the same | |
KR20060004260A (ko) | 자체 바이어스 차동 증폭기 | |
JP2002368557A (ja) | オペアンプ回路 | |
JP4724670B2 (ja) | 半導体集積回路装置 | |
JP6949463B2 (ja) | シングル差動変換回路 | |
JP5974998B2 (ja) | 演算増幅器 | |
JP3828503B2 (ja) | 差動回路装置 | |
US7012465B2 (en) | Low-voltage class-AB output stage amplifier | |
JP3341945B2 (ja) | 演算増幅器 | |
EP1601100A1 (en) | Transistor amplifying stage | |
JP5937302B2 (ja) | オペアンプ | |
EP1624568A1 (en) | Symmetrical pulse signal generator | |
US7852157B2 (en) | Differential amplifier |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Effective date: 20060324 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060704 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060706 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090714 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100714 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110714 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |