【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板にトランジスタを有するＳＯＩデバイスに適用して好適な半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、デバイスの低消費電力化や高速化を目的に、バルクシリコンウエーハに代わってＳＯＩウエーハが用いられるようになってきた。ＳＯＩウエーハ（ＳＯＩ基板）とは、半導体ウエーハ（半導体基板）上に絶縁層が設けられ、この絶縁層上に半導体層が設けられた３層構造を有するウエーハ（基板）である。この半導体層、例えば単結晶のシリコン層にＭＯＳトランジスタ等の素子を形成すると、素子間を完全に分離することができる。また、ＭＯＳトランジスタにおけるソース又はドレイン（以下で、ソース／ドレインという）の容量を低減することができるので、その動作速度を向上させることができる。
【０００３】
このようなＳＯＩ基板にＭＯＳトランジスタ等の素子を有するＳＯＩデバイスの製造方法は周知のとおりである。すなわち、このＳＯＩ基板のシリコン層に素子分離層を形成した後、この素子分離層で囲まれた領域のシリコン層にゲート絶縁膜と、ゲート電極部を順次形成する。次に、このゲート電極部の側壁にサイドウォールを形成する。そして、このサイドウォールが形成されたゲート電極部をマスクにして、リンや、ボロン等の導電型不純物をシリコン層に高濃度にイオン注入する。このとき、ソース又はドレインを形成する領域（以下で、ソース／ドレイン形成領域という）の、シリコン層の上側の部位は導電型不純物の通過によってアモルファス化（非晶質化）される。
【０００４】
その後、このＳＯＩ基板を熱処理して導電型不純物を活性化させ、ＭＯＳトランジスタのソース／ドレインをシリコン層に形成する。また、アモルファス化したシリコン層は、この熱処理の過程で、このシリコン層の下側にある単結晶のシリコン層（種結晶）をもとに再結晶化される。
【０００５】
【特許文献１】
特開２００２−２０８７０６号公報
【０００６】
【発明が解決しようとする課題】
ところで、従来例に係るＳＯＩデバイスの製造方法によれば、ソース／ドレイン形成領域にあるアモルファス化されたシリコン層は、このシリコン層の下側にある単結晶のシリコン層をもとにして再結晶化されていた。
しかしながら、最近では、トランジスタのゲート長は０．１μｍ以下まで微細化しつつあり、ＳＯＩ基板のシリコン層もチャネル領域の厚みに合わせて５０ｎｍ以下まで極薄膜化しつつある。そして、現在のイオン注入技術では、このような極薄膜のシリコン層に導電型不純物を高濃度にイオン注入する場合には、その打ち込み深さを精度良く制御することができない。
【０００７】
このような事情から、従来の技術に係るＳＯＩデバイスの製造方法では、トランジスタの微細化に伴ってＳＯＩ基板のシリコン層が極薄膜化すると、ソース／ドレイン形成領域において、アモルファス化したシリコン層の結晶回復のもととなる単結晶のシリコン層が少なくなってしまう。それゆえ、アモルファス化されたシリコン層を十分に結晶回復させることができないという問題があった。
【０００８】
このような問題を解決する一つの方法として、特許文献１では、ソース／ドレイン形成領域のシリコン層をチャネル領域のシリコン層よりも厚く形成することで、ソース／ドレイン形成領域のシリコン層に種結晶を確保する方法が開示されている。しかしながら、この特許文献１に開示された方法では、ＭＯＳトランジスタのゲート電極部を形成する前に、リソグラフィ技術を用いてダミーゲートパターンをいちいち形成する必要があり、手間がかかるという問題があった。
【０００９】
そこで、この発明はこのような問題を解決したものであって、ソース又はドレインを形成する領域において、導電型不純物の注入によって非晶質化される半導体層を容易に再結晶化できるようにした半導体装置の製造方法の提供を目的とする。
【００１０】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置の製造方法は、半導体基板、絶縁層及び単結晶の半導体層を積層して成る積層基板のうち、ソース又はドレインを形成する領域の半導体層の上側の部位に導電型不純物を注入する工程と、この導電型不純物が注入された半導体層を熱酸化処理することによって、当該半導体層上に所定の厚みの酸化膜を形成すると共に、ソース又はドレインを形成する領域の当該半導体層を再結晶化する工程と、この半導体層から酸化膜を除去する工程と、を含むことを特徴とするものである。
【００１１】
また、本発明に係る第２の半導体装置の製造方法は、上記の第１の半導体装置の製造方法において、導電型不純物を注入する工程と、熱酸化処理との間に、選択エピタキシャル成長法によって、ソース又はドレインを形成する領域の半導体層を厚膜化する工程、を含むことを特徴とするものである。
本発明に係る第１、第２の半導体装置の製造方法によれば、ソース又はドレイン形成用の導電型不純物を半導体層に注入した後で、この半導体層の全面を薄膜化することができる。従って、従来方式と比べて、半導体層の厚みの大きい積層基板を用いてトランジスタを形成することができ、ソース又はドレインを形成する領域で非晶質化される半導体層を容易に再結晶化することができる。
【００１２】
また、本発明に係る第２の半導体装置の製造方法によれば、上記の第１の半導体装置の製造方法と比べて、ソース又はドレインを形成する領域の半導体層を厚膜化するので、ソース及びドレインの寄生抵抗を低減することができる。
【００１３】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置の製造方法について説明する。
（１） 第１実施形態
図１（Ａ）〜図２（Ｃ）は、本発明の第１実施形態に係るＳＯＩデバイス１００の製造方法を示す工程図である。この工程図は、チャネル領域におけるシリコン層の厚みの設計値（以下で、厚み設計値という）が例えば５０［ｎｍ］以下まで極薄膜化されたＭＯＳトランジスタを、ＳＯＩ基板１０に形成する方法を手順に沿って示したものである。
【００１４】
まず始めに、図１（Ａ）に示すように、シリコン基板１１と、埋め込み酸化膜１２と、単結晶のシリコン層１３とからなる３層構造のＳＯＩ基板を用意する。ここで、ＳＯＩ基板には、チャネル領域におけるシリコン層の厚み設計値よりも、シリコン層１３の厚みが大きいものを用意する。例えば、図１（Ａ）では、シリコン層１３の厚みが１００［ｎｍ］程度のＳＯＩ基板を用意する。このような３層構造を有するＳＯＩ基板は、例えば周知技術のＳＩＭＯＸ（ｓｉｌｉｃｏｎ ｉｍｐｌａｎｔｅｄ ｏｘｉｄｅ）法又は、貼り合わせ法によって形成される。
【００１５】
次に、このＳＯＩ基板の素子分離領域に、例えば周知のＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法を用いて、素子分離層１４を形成する。この素子分離層１４の厚みは、例えば２００［ｎｍ］程度である。
次に、図１（Ｂ）に示すように、ＭＯＳトランジスタのソース／ドレインを形成する領域（以下で、ソース／ドレイン形成領域という）を開口し、他の領域を覆うようなレジストパターン１５をシリコン層１３上及び素子分離層１４上に形成する。このレジストパターン１５の形成は、フォトリソグラフィー技術で行う。そして、このレジストパターン１５をマスクにして、シリコン層１３の上側の部位に導電型不純物を高濃度にイオン注入し、第１不純物注入層１６を形成する。この第１不純物注入層１６は、高濃度の導電型不純物の通過によって、その結晶構造がアモルファス化されている。
【００１６】
図１（Ｂ）に示す工程では、ＳＯＩ基板に形成するＭＯＳトランジスタがｎ型の場合には、導電型不純物として例えばリンや、ヒ素等のｎ型不純物をイオン注入する。このｎ型不純物のイオン注入条件は、例えばドーズ量（注入量）が２×１０１５［ｃｍ−２］、注入エネルギーが１０［ＫｅＶ］程度である。
また、ＭＯＳトランジスタがｐ型の場合には、導電型不純物として例えばボロン等のｐ型不純物をイオン注入する。このｐ型不純物のイオン注入条件は、例えばドーズ量が２×１０１５［ｃｍ−２］、注入エネルギーが４［ＫｅＶ］程度である。これらのイオン注入によって、第１不純物注入層はシリコン層１３の表面から例えば３０［ｎｍ］程度の深さまで形成される。
【００１７】
次に、シリコン層１３上のレジストパターン１５をアッシングして除去する。そして、図１（Ｃ）に示すように、このＳＯＩ基板を酸化ガス雰囲気中で熱酸化処理し、シリコン層１３上及び第１不純物注入層１６上にＳｉＯ２からなる熱酸化膜１７を形成する。この熱酸化膜１７の膜厚は、例えば約１００［ｎｍ］程度である。この熱酸化処理によって、この第１不純物注入層１６に含まれる導電型不純物は下側にあるシリコン層１３へ熱拡散して濃縮される。また、この熱酸化処理によって、第１不純物拡散層１６はアモルファスな状態から単結晶な状態に向かって結晶回復、すなわち再結晶化される。
【００１８】
次に、図２（Ａ）に示すように、シリコン層１３上及び第１不純物注入層１６上に形成された熱酸化膜を除去する。この熱酸化膜の除去は、例えばフッ酸（ＨＦ）溶液を用いたウエットエッチングによって行う。図１（Ｃ）に示した熱酸化処理と、図２（Ａ）のウエットエッチングによって、第１不純物注入層１６を含むシリコン層１３は、その厚みが約１００［ｎｍ］から約５０［ｎｍ］程度にまで薄膜化される。
【００１９】
そして、図２（Ａ）に示すように、チャネル領域２８のシリコン層１３上にゲート酸化膜２６と、ゲート電極部１８を形成する。すなわち、図２（Ａ）において、ＳＯＩ基板を熱酸化処理して、シリコン層１３上にＳｉＯ２膜からなるゲート酸化膜２６を形成する。次に、このゲート酸化膜２６上にリン等の導電型不純物を含むポリシリコン膜を堆積する。このポリシリコン膜の堆積は、例えばＣＶＤにより行う。そして、このポリシリコン膜上にチャネル領域のみを開口し、他の領域を覆うようなレジストパターンを形成する。このレジストパターンの形成は、フォトリソグラフィー技術で行う。
【００２０】
次に、このレジストパターンをマスクにしてポリシリコン膜と、ゲート酸化膜２６とをドライエッチングし、ゲート電極部１８を形成する。図２（Ａ）において、チャネル領域２８のシリコン層１３と、第１不純物注入層１６との間に残された隙間の領域が、ＭＯＳトランジスタのＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）となる領域である。
【００２１】
次に、図２（Ｂ）に示すように、このゲート電極部１８をマスクにして、シリコン層１３の上側の部位と、第１不純物注入層１６の上側の部位とに導電型不純物を注入し、第２不純物注入層１９を形成する。
図２（Ｂ）に示す工程では、ＭＯＳトランジスタがｎ型の場合には、導電型不純物として例えばリンや、ヒ素等のｎ型不純物をイオン注入する。このｎ型不純物のイオン注入条件は、例えばドーズ量が１．５×１０１５［ｃｍ−２］、注入エネルギーが６［ＫｅＶ］程度である。
【００２２】
また、ＭＯＳトランジスタがｐ型の場合には、導電型不純物として例えばボロン等のｐ型不純物をイオン注入する。このｐ型不純物のイオン注入条件は、例えばドーズ量が１．５×１０１５［ｃｍ−２］、注入エネルギーが２［ＫｅＶ］程度である。この第２不純物注入層１９の形成工程では、当該第２不純物注入層１９の結晶構造が後工程の熱履歴だけで十分に回復するように、導電型不純物のドーズ量と、その注入エネルギー（注入深さ）をそれぞれ低く抑えておく。
【００２３】
図２（Ｂ）において、第２不純物注入層１９と第１不純物注入層１６とが重なった部分がＭＯＳトランジスタのソース／ドレインである。また、ゲート電極部１８直下のシリコン層１３と、第１不純物注入層１６とに挟まれた領域の第２不純物注入層１９が、ＭＯＳトランジスタのＬＤＤである。
次に、図２（Ｃ）に示すように、ゲート電極部１８の側壁にＳｉＯ２からなるサイドウォール部２０を形成して、ＭＯＳトランジスタのＬＤＤを覆う。そして、このサイドウォール部２０を形成した後に、周知のサリサイドプロセスにより、ゲート電極部１８上と、ＭＯＳトランジスタのソース／ドレイン上とに、チタンシリサイド（ＴｉＳｉＸ）等からなるシリサイド部２１を形成する。これにより、ＳＯＩデバイス１００を完成させる。
【００２４】
このように、本発明に係るＳＯＩデバイス１００によれば、ソース又はドレイン形成用の導電型不純物をシリコン層１３に注入した後で、このシリコン層１３の全面を薄膜化することができる。
従って、従来方式と比べて、シリコン層の厚みの大きいＳＯＩ基板を用いてＭＯＳトランジスタを形成することができ、ソース／ドレイン形成領域のアモルファスなシリコン層１３を容易に再結晶化することができる。
【００２５】
この第１実施形態では、シリコン基板１１が本発明の半導体基板に対応し、埋め込み酸化膜１２が本発明の絶縁層に対応し、シリコン層１３が本発明の半導体層に対応している。また、熱酸化膜１７が本発明の酸化膜に対応し、ＳＯＩデバイス１００が本発明の半導体装置に対応している。
（２） 第２実施形態
上述の第１実施形態では、ＭＯＳトランジスタのソース／ドレイン形成領域に第１不純物注入層１６を形成した後、この第１不純物注入層１６を含むシリコン層１３上に熱酸化膜１７を形成し、次に、この熱酸化膜１７を除去することによって、シリコン層１３を例えば５０［ｎｍ］以下まで極薄膜化する場合について説明した。しかしながら、この方法では、ＭＯＳトランジスタのソース／ドレインも５０［ｎｍ］以下まで極薄膜化された状態となる。従って、シリコン層１３の厚みが例えば１００［ｎｍ］程度のＭＯＳトランジスタと比べて、ソース／ドレインの寄生抵抗は高い。
【００２６】
そこで、この第２実施形態では、ソース／ドレイン形成領域のアモルファスなシリコン層１３を容易に再結晶化することができ、しかも、上述の第１実施形態と比べて、ソース／ドレインの寄生抵抗を低減できるようにしたＳＯＩデバイス２００の製造方法について説明する。なお、図３（Ａ）〜図４（Ｃ）において、図１（Ａ）〜図２（Ｃ）に対応する部分には同一符号を付し、その詳細な説明は省略する。
【００２７】
図３（Ａ）において、ＳＯＩ基板に素子分離層１４を形成する工程までは第１実施形態と同様である。ＳＯＩ基板に素子分離層１４を形成した後、図３（Ａ）に示すように、ＭＯＳトランジスタのソース／ドレイン形成領域を開口し、他の領域を覆うような窒化（ＳｉＮ）膜パターン２２をシリコン層１３上及び素子分離層１４上に形成する。この窒化膜パターン２２は、例えば、シリコン層１３上及び素子分離層１４上に窒化膜をＣＶＤで堆積し、この窒化膜をフォトリソグラフィー技術とドライエッチング技術を用いてパターニングすることによって形成する。
【００２８】
次に、この窒化膜パターン２２をマスクにして、シリコン層１３の上側の部位に導電型不純物を高濃度にイオン注入し、第１不純物注入層１６を形成する。この第１不純物注入層１６は、高濃度の導電型不純物の通過によって、その結晶構造がアモルファスになっている。
図３（Ａ）に示す工程では、ＭＯＳトランジスタがｎ型の場合には、導電型不純物として例えばリンや、ヒ素等のｎ型不純物をイオン注入する。このｎ型不純物のイオン注入条件は、例えばドーズ量（注入量）が２×１０１５［ｃｍ−２］、注入エネルギーが１０［ＫｅＶ］程度である。
【００２９】
また、ＭＯＳトランジスタがｐ型の場合には、導電型不純物として例えばボロン等のｐ型不純物をイオン注入する。このｐ型不純物のイオン注入条件は、例えばドーズ量が２×１０１５［ｃｍ−２］、注入エネルギーが４［ＫｅＶ］程度である。
次に、ＳＯＩ基板を酸化ガス雰囲気中で熱酸化処理し、第１不純物注入層１６上にＳｉＯ２からなる熱酸化膜（図示せず）を例えば１００［ｎｍ］程度形成する。この熱酸化処理によって、第１不純物注入層１６に含まれる導電型不純物はその下側にあるシリコン層１３へ熱拡散して濃縮される。また、この熱酸化処理によって、第１不純物拡散層１６は再結晶化される。
【００３０】
次に、図３（Ｂ）に示すように、第１不純物注入層１６上の熱酸化膜をウエットエッチングして除去し、ソース／ドレイン形成領域のシリコン層１３を、例えば、約１００［ｎｍ］から約５０［ｎｍ］程度の厚みまで薄膜化する。次に、図３（Ｃ）に示すように、選択エビタキシャル成長法を用いて、ソース／ドレイン形成領域のシリコン層１３上に、単結晶のシリコン（Ｓｉ）からなるエピタキシャル成長層２３を例えば約１００［ｎｍ］程度結晶成長させ、ソース／ドレイン形成領域のシリコン層を厚膜化する。
【００３１】
次に、窒化膜パターン２２を除去する。そして、図４（Ａ）に示すように、ＳＯＩ基板を再び酸化ガス雰囲気中で酸化処理し、シリコン層１３上及びエピタキシャル成長層２３上に熱酸化膜２４を形成する。この熱酸化膜２４の膜厚は、例えば約１００［ｎｍ］程度である。この熱酸化処理によって、この第１不純物注入層１６に含まれる導電型不純物はその上側にあるエピタキシャル成長層２３へ熱拡散する。
【００３２】
次に、シリコン層１３上及びエピタキシャル成長層２３上に形成された熱酸化膜２４をウエットエッチングして除去する。このウエットエッチングによって、ソース／ドレイン形成領域でのエピタキシャル成長層２３とシリコン層１３とを合わせた厚みは、例えば、約１５０［ｎｍ］から約１００［ｎｍ］程度まで薄膜化される。また、ソース／ドレイン形成領域以外のシリコン層１３の厚みは、例えば約１００［ｎｍ］から約５０［ｎｍ］程度まで薄膜化される。
【００３３】
この後の工程は、第１実施形態と同様である。すなわち、図４（Ｂ）に示すように、チャネル領域２８のシリコン層１３上にゲート酸化膜２６と、ゲート電極部１８を形成する。
次に、図２（Ｂ）に示すように、このゲート電極部１８をマスクにして、シリコン層１３の上側の部位と、第１不純物注入層１６の上側の部位とに導電型不純物を注入し、第２不純物注入層１９を形成する。この第２不純物注入層１９を形成するための導電型不純物のイオン注入条件は、第１実施形態と同様である。第２不純物注入層１９の結晶構造が後工程の熱履歴だけで十分に回復するように、導電型不純物のドーズ量と、その注入エネルギー（注入深さ）をそれぞれ低く抑えておく。
【００３４】
そして、図４（Ｃ）に示すように、ゲート電極部１８の側壁にＳｉＯ２からなるサイドウォール部２０を形成する。サイドウォール部２０を形成した後に、周知のサリサイドプロセスを用いて、ゲート電極部１８上と、ＭＯＳトランジスタのソース／ドレイン上とに、チタンシリサイド（ＴｉＳｉＸ）等からなるシリサイド部２１を形成する。これにより、ＳＯＩデバイス２００を完成させる。
【００３５】
このように、本発明の第２実施形態に係るＳＯＩデバイス２００の製造方法によれば、上述の第１実施形態に係るＳＯＩデバイス１００と同様の作用効果を得ることができる。また、第１実施形態に係るＳＯＩデバイス１００と比べて、ソース／ドレイン形成領域のシリコン層を厚くしているので、ソース／ドレインの寄生抵抗を低減することができる。
【００３６】
この発明では、従来方式と比べて、厚みの大きいシリコン層１３を有するＳＯＩ基板を用意し、このシリコン層１３にソース／ドレイン形成用の導電型不純物をイオン注入する。そして、このイオン注入の後で、熱酸化およびフッ酸によるエッチングでシリコン層１３の薄膜化を行う。従って、イオン注入によってアモルファス化したソース／ドレインを良好に再結晶化することができ、ＭＯＳトランジスタのチャネル領域におけるシリコン層の薄膜化に貢献することができる。
【００３７】
また、ソース／ドレイン形成領域のシリコン層の上側の部位にイオン注入された導電型不純物は、熱酸化によってこのシリコン層１３中で濃縮されることになる。従って、従来方式と比べて、導電型不純物のドーズ量も少なくすることができ、結晶回復をより一層容易にすることができる。
【図面の簡単な説明】
【図１】ＳＯＩデバイス１００の製造方法（その１）を示す図。
【図２】ＳＯＩデバイス１００の製造方法（その２）を示す図。
【図３】ＳＯＩデバイス２００の製造方法（その１）を示す図。
【図４】ＳＯＩデバイス２００の製造方法（その２）を示す図。
【符号の説明】
１１ シリコン基板、１２ 埋め込み酸化膜、１３ シリコン層、１４ 素子分離層、１５ レジストパターン、１６ 第１不純物注入層、１７ 熱酸化膜、１８ ゲート電極部、１９ 第２不純物注入層、２０ サイドウォール部、２１シリサイド部、２２ 窒化膜パターン、２３ エピタキシャル成長層、２４ 熱酸化膜、２６ ゲート酸化膜、２８ チャネル領域、１００、２００、ＳＯＩデバイス[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device suitable for application to an SOI device having a transistor on a silicon-on-insulator (SOI) substrate.
[0002]
[Prior art]
In recent years, SOI wafers have been used in place of bulk silicon wafers for the purpose of reducing the power consumption and increasing the speed of devices. An SOI wafer (SOI substrate) is a wafer (substrate) having a three-layer structure in which an insulating layer is provided on a semiconductor wafer (semiconductor substrate) and a semiconductor layer is provided on the insulating layer. When an element such as a MOS transistor is formed in this semiconductor layer, for example, a single crystal silicon layer, the elements can be completely separated. Further, since the capacity of the source or the drain (hereinafter, referred to as a source / drain) in the MOS transistor can be reduced, the operation speed can be improved.
[0003]
A method for manufacturing an SOI device having an element such as a MOS transistor on such an SOI substrate is well known. That is, after an element isolation layer is formed on the silicon layer of the SOI substrate, a gate insulating film and a gate electrode portion are sequentially formed on the silicon layer in a region surrounded by the element isolation layer. Next, a sidewall is formed on a side wall of the gate electrode portion. Then, using the gate electrode portion on which the sidewalls are formed as a mask, a conductive impurity such as phosphorus or boron is ion-implanted into the silicon layer at a high concentration. At this time, a region above the silicon layer in a region where a source or a drain is formed (hereinafter, referred to as a source / drain formation region) is made amorphous by passing a conductive impurity.
[0004]
Thereafter, the SOI substrate is heat-treated to activate the conductive impurities, and the source / drain of the MOS transistor is formed in a silicon layer. The amorphous silicon layer is recrystallized in the course of the heat treatment based on a single-crystal silicon layer (seed crystal) below the silicon layer.
[0005]
[Patent Document 1]
JP-A-2002-208706
[Problems to be solved by the invention]
By the way, according to the conventional method for manufacturing an SOI device, an amorphous silicon layer in a source / drain formation region is recrystallized based on a single crystal silicon layer below the silicon layer. Had been converted.
However, recently, the gate length of the transistor has been reduced to 0.1 μm or less, and the silicon layer of the SOI substrate has also become extremely thin to 50 nm or less in accordance with the thickness of the channel region. In the current ion implantation technology, when a conductive impurity is ion-implanted into such an ultra-thin silicon layer at a high concentration, the implantation depth cannot be accurately controlled.
[0007]
Under such circumstances, in the method of manufacturing an SOI device according to the conventional technique, when the silicon layer of the SOI substrate becomes extremely thin with the miniaturization of the transistor, the crystal of the amorphous silicon layer is formed in the source / drain formation region. The number of single-crystal silicon layers that cause recovery is reduced. Therefore, there has been a problem that it is not possible to sufficiently recover the crystal of the amorphous silicon layer.
[0008]
As one method for solving such a problem, in Patent Document 1, a seed crystal is formed in a silicon layer in a source / drain formation region by forming a silicon layer in a source / drain formation region thicker than a silicon layer in a channel region. Are disclosed. However, in the method disclosed in Patent Document 1, it is necessary to form a dummy gate pattern by using a lithography technique before forming a gate electrode portion of a MOS transistor, which is troublesome.
[0009]
Therefore, the present invention has solved such a problem, and has made it possible to easily recrystallize a semiconductor layer which is made amorphous by implantation of a conductive impurity in a region where a source or a drain is formed. It is an object of the present invention to provide a method for manufacturing a semiconductor device.
[0010]
[Means for Solving the Problems]
In order to solve the above-described problem, a first method for manufacturing a semiconductor device according to the present invention forms a source or a drain in a stacked substrate in which a semiconductor substrate, an insulating layer, and a single-crystal semiconductor layer are stacked. Implanting a conductive impurity into a region above the semiconductor layer in the region, and thermally oxidizing the semiconductor layer into which the conductive impurity has been implanted, thereby forming an oxide film having a predetermined thickness on the semiconductor layer. In addition, the method includes a step of recrystallizing the semiconductor layer in a region where a source or a drain is formed, and a step of removing an oxide film from the semiconductor layer.
[0011]
Further, in the second method for manufacturing a semiconductor device according to the present invention, in the first method for manufacturing a semiconductor device, a selective epitaxial growth method may be used between the step of implanting a conductive impurity and the thermal oxidation treatment. Thickening a semiconductor layer in a region where a source or a drain is formed.
According to the first and second methods of manufacturing a semiconductor device according to the present invention, after injecting a conductive impurity for forming a source or a drain into a semiconductor layer, the entire surface of the semiconductor layer can be thinned. Therefore, a transistor can be formed using a stacked substrate having a large thickness of a semiconductor layer as compared with a conventional method, and a semiconductor layer to be amorphized in a region where a source or a drain is formed is easily recrystallized. be able to.
[0012]
According to the second method for manufacturing a semiconductor device of the present invention, the thickness of the semiconductor layer in a region where a source or a drain is formed is increased as compared with the first method for manufacturing a semiconductor device. And the parasitic resistance of the drain can be reduced.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.
(1) First Embodiment FIGS. 1A to 2C are process diagrams showing a method for manufacturing an SOI device 100 according to a first embodiment of the present invention. This process chart shows a procedure for forming a MOS transistor whose thickness is designed to be extremely thin to, for example, 50 [nm] or less on the SOI substrate 10 in the channel region, for example, the thickness of the silicon layer is 50 nm or less. It is shown along.
[0014]
First, as shown in FIG. 1A, an SOI substrate having a three-layer structure including a silicon substrate 11, a buried oxide film 12, and a single-crystal silicon layer 13 is prepared. Here, an SOI substrate having a thickness of the silicon layer 13 larger than a designed thickness of the silicon layer in the channel region is prepared. For example, in FIG. 1A, an SOI substrate in which the thickness of the silicon layer 13 is about 100 [nm] is prepared. The SOI substrate having such a three-layer structure is formed, for example, by a well-known SIMOX (silicon implanted oxide) method or a bonding method.
[0015]
Next, an element isolation layer 14 is formed in the element isolation region of the SOI substrate by using, for example, the well-known LOCOS (local oxidation of silicon) method. The thickness of the element isolation layer 14 is, for example, about 200 [nm].
Next, as shown in FIG. 1B, a resist pattern 15 that opens a region for forming the source / drain of the MOS transistor (hereinafter, referred to as a source / drain formation region) and covers the other region is formed by silicon. It is formed on the layer 13 and the element isolation layer 14. The formation of the resist pattern 15 is performed by a photolithography technique. Then, using the resist pattern 15 as a mask, a conductive impurity is ion-implanted at a high concentration into a portion above the silicon layer 13 to form a first impurity-implanted layer 16. The crystal structure of the first impurity implantation layer 16 is made amorphous by the passage of high-concentration impurities of the conductivity type.
[0016]
In the step shown in FIG. 1B, when the MOS transistor formed on the SOI substrate is an n-type, an n-type impurity such as phosphorus or arsenic is ion-implanted as a conductive impurity. The ion implantation conditions for the n-type impurity are, for example, a dose amount (implantation amount) of 2 × 10 15 [cm −2 ] and an implantation energy of about 10 [KeV].
When the MOS transistor is a p-type, a p-type impurity such as boron is ion-implanted as a conductive impurity. The ion implantation conditions for the p-type impurity are, for example, a dose amount of 2 × 10 15 [cm −2 ] and an implantation energy of about 4 [KeV]. By these ion implantations, the first impurity implantation layer is formed from the surface of the silicon layer 13 to a depth of, for example, about 30 [nm].
[0017]
Next, the resist pattern 15 on the silicon layer 13 is removed by ashing. Then, as shown in FIG. 1C, the SOI substrate is thermally oxidized in an oxidizing gas atmosphere to form a thermal oxide film 17 made of SiO 2 on the silicon layer 13 and the first impurity implantation layer 16. . The thickness of the thermal oxide film 17 is, for example, about 100 [nm]. By this thermal oxidation treatment, the conductivity type impurities contained in the first impurity implantation layer 16 are thermally diffused into the underlying silicon layer 13 and concentrated. Further, by this thermal oxidation treatment, the first impurity diffusion layer 16 is crystal-recovered from an amorphous state to a single-crystal state, that is, recrystallized.
[0018]
Next, as shown in FIG. 2A, the thermal oxide film formed on the silicon layer 13 and the first impurity implantation layer 16 is removed. The removal of the thermal oxide film is performed by, for example, wet etching using a hydrofluoric acid (HF) solution. By the thermal oxidation treatment shown in FIG. 1C and the wet etching shown in FIG. 2A, the silicon layer 13 including the first impurity implantation layer 16 has a thickness of about 100 [nm] to about 50 [nm]. It is thinned to the extent.
[0019]
Then, as shown in FIG. 2A, a gate oxide film 26 and a gate electrode portion 18 are formed on the silicon layer 13 in the channel region 28. That is, in FIG. 2A, the SOI substrate is thermally oxidized to form a gate oxide film 26 made of a SiO 2 film on the silicon layer 13. Next, a polysilicon film containing a conductive impurity such as phosphorus is deposited on the gate oxide film 26. This polysilicon film is deposited by, for example, CVD. Then, a resist pattern is formed on the polysilicon film so that only the channel region is opened and the other region is covered. The formation of this resist pattern is performed by photolithography technology.
[0020]
Next, the polysilicon film and the gate oxide film 26 are dry-etched using the resist pattern as a mask to form a gate electrode portion 18. In FIG. 2A, a gap region left between the silicon layer 13 of the channel region 28 and the first impurity implantation layer 16 is a region that becomes an LDD (lightly doped drain) of the MOS transistor.
[0021]
Next, as shown in FIG. 2B, using the gate electrode portion 18 as a mask, a conductive impurity is implanted into a portion above the silicon layer 13 and a portion above the first impurity implantation layer 16. Then, a second impurity implantation layer 19 is formed.
In the step shown in FIG. 2B, when the MOS transistor is an n-type, an n-type impurity such as phosphorus or arsenic is ion-implanted as a conductive impurity. The ion implantation conditions for the n-type impurity are, for example, a dose amount of 1.5 × 10 15 [cm −2 ] and an implantation energy of about 6 [KeV].
[0022]
When the MOS transistor is a p-type, a p-type impurity such as boron is ion-implanted as a conductive impurity. The ion implantation conditions for the p-type impurity are, for example, a dose amount of 1.5 × 10 15 [cm −2 ] and an implantation energy of about 2 [KeV]. In the step of forming the second impurity-implanted layer 19, the dose of the conductive impurity and the implantation energy (implantation energy) are set so that the crystal structure of the second impurity-implanted layer 19 can be sufficiently recovered only by the heat history of the subsequent step. Depth) is kept low.
[0023]
In FIG. 2B, the portion where the second impurity implantation layer 19 and the first impurity implantation layer 16 overlap is the source / drain of the MOS transistor. Further, the second impurity implantation layer 19 in a region sandwiched between the silicon layer 13 immediately below the gate electrode portion 18 and the first impurity implantation layer 16 is the LDD of the MOS transistor.
Next, as shown in FIG. 2C, a sidewall portion 20 made of SiO 2 is formed on the side wall of the gate electrode portion 18 to cover the LDD of the MOS transistor. After the formation of the sidewall portion 20, a silicide portion 21 made of titanium silicide (TiSi x ) or the like is formed on the gate electrode portion 18 and on the source / drain of the MOS transistor by a well-known salicide process. . Thus, the SOI device 100 is completed.
[0024]
As described above, according to the SOI device 100 according to the present invention, after injecting a conductive impurity for forming a source or a drain into the silicon layer 13, the entire surface of the silicon layer 13 can be thinned.
Therefore, a MOS transistor can be formed using an SOI substrate having a thicker silicon layer than in the conventional method, and the amorphous silicon layer 13 in the source / drain formation region can be easily recrystallized.
[0025]
In the first embodiment, the silicon substrate 11 corresponds to the semiconductor substrate of the present invention, the buried oxide film 12 corresponds to the insulating layer of the present invention, and the silicon layer 13 corresponds to the semiconductor layer of the present invention. The thermal oxide film 17 corresponds to the oxide film of the present invention, and the SOI device 100 corresponds to the semiconductor device of the present invention.
(2) Second Embodiment In the above-described first embodiment, after the first impurity implantation layer 16 is formed in the source / drain formation region of the MOS transistor, heat is applied on the silicon layer 13 including the first impurity implantation layer 16. The case has been described where the oxide film 17 is formed and then the thermal oxide film 17 is removed to make the silicon layer 13 extremely thin, for example, to 50 [nm] or less. However, according to this method, the source / drain of the MOS transistor is also extremely thinned to 50 [nm] or less. Therefore, the parasitic resistance of the source / drain is higher than that of a MOS transistor in which the thickness of the silicon layer 13 is, for example, about 100 [nm].
[0026]
Therefore, in the second embodiment, the amorphous silicon layer 13 in the source / drain formation region can be easily recrystallized, and the parasitic resistance of the source / drain can be reduced as compared with the first embodiment. A method for manufacturing the SOI device 200 that can be reduced will be described. 3 (A) to 4 (C), the same reference numerals are given to portions corresponding to FIGS. 1 (A) to 2 (C), and detailed description thereof will be omitted.
[0027]
In FIG. 3A, the steps up to the step of forming the element isolation layer 14 on the SOI substrate are the same as in the first embodiment. After the element isolation layer 14 is formed on the SOI substrate, as shown in FIG. 3A, a source / drain formation region of the MOS transistor is opened, and a nitride (SiN) film pattern 22 is formed to cover the other region. It is formed on the layer 13 and the element isolation layer 14. The nitride film pattern 22 is formed, for example, by depositing a nitride film on the silicon layer 13 and the element isolation layer 14 by CVD, and patterning the nitride film using photolithography and dry etching.
[0028]
Next, using the nitride film pattern 22 as a mask, a conductive impurity is ion-implanted at a high concentration into a portion above the silicon layer 13 to form the first impurity-implanted layer 16. The crystal structure of the first impurity implantation layer 16 is amorphous due to the passage of high-concentration impurities of the conductivity type.
In the step shown in FIG. 3A, when the MOS transistor is an n-type, an n-type impurity such as phosphorus or arsenic is ion-implanted as a conductive impurity. The ion implantation conditions for the n-type impurity are, for example, a dose amount (implantation amount) of 2 × 10 15 [cm −2 ] and an implantation energy of about 10 [KeV].
[0029]
When the MOS transistor is a p-type, a p-type impurity such as boron is ion-implanted as a conductive impurity. The ion implantation conditions for the p-type impurity are, for example, a dose amount of 2 × 10 15 [cm −2 ] and an implantation energy of about 4 [KeV].
Next, the SOI substrate is thermally oxidized in an oxidizing gas atmosphere, and a thermal oxide film (not shown) made of SiO 2 is formed on the first impurity-implanted layer 16, for example, to have a thickness of about 100 nm. Due to this thermal oxidation treatment, the conductivity type impurities contained in the first impurity implantation layer 16 are thermally diffused into the silicon layer 13 thereunder and concentrated. Further, the first impurity diffusion layer 16 is recrystallized by this thermal oxidation treatment.
[0030]
Next, as shown in FIG. 3B, the thermal oxide film on the first impurity implantation layer 16 is removed by wet etching, and the silicon layer 13 in the source / drain formation region is, for example, about 100 [nm]. To a thickness of about 50 [nm]. Next, as shown in FIG. 3C, an epitaxial growth layer 23 made of single crystal silicon (Si) is formed on the silicon layer 13 in the source / drain formation region by, for example, about 100 Crystal growth of about [nm] is performed to increase the thickness of the silicon layer in the source / drain formation region.
[0031]
Next, the nitride film pattern 22 is removed. Then, as shown in FIG. 4A, the SOI substrate is again oxidized in an oxidizing gas atmosphere to form a thermal oxide film 24 on the silicon layer 13 and the epitaxial growth layer 23. The thickness of the thermal oxide film 24 is, for example, about 100 [nm]. By this thermal oxidation treatment, the conductivity type impurities contained in the first impurity implantation layer 16 are thermally diffused into the epitaxial growth layer 23 on the upper side thereof.
[0032]
Next, the thermal oxide film 24 formed on the silicon layer 13 and the epitaxial growth layer 23 is removed by wet etching. By this wet etching, the total thickness of the epitaxial growth layer 23 and the silicon layer 13 in the source / drain formation region is reduced, for example, from about 150 [nm] to about 100 [nm]. Further, the thickness of the silicon layer 13 other than the source / drain formation region is reduced, for example, from about 100 [nm] to about 50 [nm].
[0033]
Subsequent steps are the same as in the first embodiment. That is, as shown in FIG. 4B, the gate oxide film 26 and the gate electrode portion 18 are formed on the silicon layer 13 in the channel region 28.
Next, as shown in FIG. 2B, using the gate electrode portion 18 as a mask, a conductive impurity is implanted into a portion above the silicon layer 13 and a portion above the first impurity implantation layer 16. Then, a second impurity implantation layer 19 is formed. The ion implantation conditions of the conductivity type impurity for forming the second impurity implantation layer 19 are the same as in the first embodiment. In order that the crystal structure of the second impurity-implanted layer 19 can be sufficiently recovered only by the thermal history of the subsequent process, the dose of the conductive impurity and the implantation energy (implantation depth) thereof are kept low.
[0034]
Then, as shown in FIG. 4C, a sidewall portion 20 made of SiO 2 is formed on the sidewall of the gate electrode portion 18. After forming the sidewall portion 20, a silicide portion 21 made of titanium silicide (TiSi x ) or the like is formed on the gate electrode portion 18 and on the source / drain of the MOS transistor by using a well-known salicide process. Thus, the SOI device 200 is completed.
[0035]
As described above, according to the method for manufacturing the SOI device 200 according to the second embodiment of the present invention, the same operation and effect as those of the SOI device 100 according to the above-described first embodiment can be obtained. In addition, since the silicon layer in the source / drain formation region is thicker than the SOI device 100 according to the first embodiment, the source / drain parasitic resistance can be reduced.
[0036]
In the present invention, an SOI substrate having a silicon layer 13 having a larger thickness than that of the conventional method is prepared, and a conductive impurity for forming a source / drain is ion-implanted into the silicon layer 13. After the ion implantation, the silicon layer 13 is thinned by thermal oxidation and etching with hydrofluoric acid. Therefore, the source / drain which has been made amorphous by the ion implantation can be favorably recrystallized, which can contribute to thinning the silicon layer in the channel region of the MOS transistor.
[0037]
In addition, the conductivity-type impurity ion-implanted into a portion of the source / drain formation region above the silicon layer is concentrated in the silicon layer 13 by thermal oxidation. Therefore, as compared with the conventional method, the dose of the conductive impurity can be reduced, and the crystal recovery can be further facilitated.
[Brief description of the drawings]
FIG. 1 is a view showing a manufacturing method (part 1) of an SOI device 100;
FIG. 2 is a view showing a manufacturing method (part 2) of the SOI device 100;
FIG. 3 is a view showing a manufacturing method (part 1) of the SOI device 200;
FIG. 4 is a view showing a manufacturing method (part 2) of the SOI device 200;
[Explanation of symbols]
Reference Signs List 11 silicon substrate, 12 buried oxide film, 13 silicon layer, 14 element isolation layer, 15 resist pattern, 16 first impurity injection layer, 17 thermal oxide film, 18 gate electrode section, 19 second impurity injection layer, 20 sidewall section , 21 silicide portion, 22 nitride film pattern, 23 epitaxial growth layer, 24 thermal oxide film, 26 gate oxide film, 28 channel region, 100, 200, SOI device
