JP3240174B2 - Method for manufacturing semiconductor device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 74
- 238000000034 method Methods 0.000 title claims description 50
- 239000004065 semiconductor Substances 0.000 title claims description 47
- 239000012535 impurity Substances 0.000 claims description 66
- 239000000758 substrate Substances 0.000 claims description 59
- 238000009792 diffusion process Methods 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 19
- 238000005468 ion implantation Methods 0.000 claims description 16
- 230000000694 effects Effects 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 5
- 230000003213 activating effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 48
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 27
- 238000002513 implantation Methods 0.000 description 19
- 229910021332 silicide Inorganic materials 0.000 description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 17
- 229910021417 amorphous silicon Inorganic materials 0.000 description 15
- 238000007796 conventional method Methods 0.000 description 13
- 229910004298 SiO 2 Inorganic materials 0.000 description 12
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 12
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000007790 solid phase Substances 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000007791 liquid phase Substances 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、より詳しくはＬＤＤＭＯＳＦＥＴの製造方法に関
する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing an LDD MOSFET.
【０００２】[0002]
【従来の技術】従来、ポケット構造ＬＤＤＭＯＳトラン
ジスタの製造方法は「特開平２−１９３８」に開示され
るものがある。以下、これについて、図３７〜図４０を
参照して説明する。2. Description of the Related Art Conventionally, a method of manufacturing a pocket-structured LDDMOS transistor is disclosed in Japanese Unexamined Patent Publication (Kokai) No. 2-1938. Hereinafter, this will be described with reference to FIGS.
【０００３】先ず、素子分離用フィ−ルド酸化膜１２２
が形成されたＰ型半導体基板１２１の能動領域上にゲ−
ト酸化膜１２４を介してゲート電極１２３を形成し、こ
のゲート電極１２３の両側にｎ型低濃度不純物注入領域
１２６ａを形成する（図３７）。First, a field oxide film 122 for element isolation is used.
The gate is formed on the active region of the P-type semiconductor substrate 121 on which is formed.
A gate electrode 123 is formed via the oxide film 124, and n-type low-concentration impurity implantation regions 126a are formed on both sides of the gate electrode 123 (FIG. 37).
【０００４】その後、全面に、Ｐ型不純物を含むＣＶＤ
膜１２５ａを堆積する（図３８）。次に、前記ＣＶＤ膜
１２５ａを異方性エッチングし、ゲート電極１２３の側
面にＰ型不純物を含むサイドウォール１２５を形成す
る。更に、サイドウォール１２５の下部に接した半導体
基板１２１にＰ型不純物を拡散し、ｎ型低濃度不純物注
入領域１２６ａの下側にパンチスルー効果の阻止領域と
なる高濃度のＰ型不純物拡散領域１２７を形成する（図
３９）。[0004] Thereafter, the entire surface is subjected to CVD containing P-type impurities.
A film 125a is deposited (FIG. 38). Next, the CVD film 125 a is anisotropically etched to form a sidewall 125 containing a P-type impurity on a side surface of the gate electrode 123. Further, a P-type impurity is diffused into the semiconductor substrate 121 in contact with a lower portion of the sidewall 125, and a high-concentration P-type impurity diffusion region 127 serving as a punch-through effect blocking region is formed below the n-type low-concentration impurity implantation region 126a. Is formed (FIG. 39).
【０００５】その後、ゲート電極１２３及びサイドウォ
ール１２５をマスクとして、ｎ型不純物をイオン注入
し、サイドウォール１２５の両側にｎ型高濃度不純物注
入領域１２６ｂを形成し、ポケット構造ＬＤＤＭＯＳト
ランジスタを製造していた（図４０）。After that, using the gate electrode 123 and the side wall 125 as a mask, an n-type impurity is ion-implanted to form an n-type high-concentration impurity implantation region 126b on both sides of the side wall 125, thereby manufacturing a pocket structure LDDMOS transistor. (FIG. 40).
【０００６】また、ＬＤＤＭＯＳトランジスタの他の製
造方法について図４１〜図４３を参照して述べる。Further, another method of manufacturing the LDDMOS transistor will be described with reference to FIGS.
【０００７】先ず、Ｐ型半導体基板１２１上にゲート酸
化膜１２４を形成した後、このゲート酸化膜１２４上に
ゲート電極材料を堆積させる。そして、レジストパタ−
ンをマスクとして前記ゲート電極材料をエッチングし、
ゲート電極１２３を形成する。次いで、ゲート電極１２
３をマスクにしてｎ型不純物のイオン注入を行い、ゲー
ト電極１２３の両側にｎ型低濃度不純物注入領域１２８
を形成する。更に、全面に、ＳｉＮまたはＳｉＯ2 を堆
積し、ＲＩＥ法によりゲート電極１２３の側面にサイド
ウォール１２５を形成する（図４１）。First, after a gate oxide film 124 is formed on a P-type semiconductor substrate 121, a gate electrode material is deposited on the gate oxide film 124. And resist pattern
Etching the gate electrode material using the mask as a mask,
A gate electrode 123 is formed. Next, the gate electrode 12
3 is used as a mask to perform ion implantation of an n-type impurity, and an n-type low-concentration impurity implantation region 128 is formed on both sides of the gate electrode 123.
To form Further, SiN or SiO 2 is deposited on the entire surface, and sidewalls 125 are formed on the side surfaces of the gate electrode 123 by RIE (FIG. 41).
【０００８】その後、ゲート電極１２３及びサイドウォ
ール１２５をマスクとして、ゲート酸化膜１２４をエッ
チング除去する。次に、エッチングにより露出した半導
体基板面をシートにして８５０℃でＳｉを選択的にエピ
タキシャル成長させ、エピタキシャル層１２９を形成す
る。その後、このエピタキシャル層１２９にｎ型不純物
をイオン注入し、９５０℃のＲＴＡで活性化させる（図
４２）。Thereafter, the gate oxide film 124 is removed by etching using the gate electrode 123 and the side wall 125 as a mask. Next, Si is selectively epitaxially grown at 850 ° C. using the semiconductor substrate surface exposed by the etching as a sheet to form an epitaxial layer 129. Thereafter, an n-type impurity is ion-implanted into the epitaxial layer 129 and activated by RTA at 950 ° C. (FIG. 42).
【０００９】しかる後、全面に、例えばＴｉ、ＴｉＮあ
るいはＮｉをスパッタして、ＲＴＡでエピタキシャル層
１２９をシリサイド化し、シリサイド層１３０を形成す
る。斯くして、ＬＤＤＭＯＳトランジスタを完成してい
た（図４３）。After that, for example, Ti, TiN or Ni is sputtered on the entire surface to silicide the epitaxial layer 129 by RTA to form a silicide layer 130. Thus, the LDDMOS transistor was completed (FIG. 43).
【００１０】さらに、ソース／ドレイン領域が絶縁膜上
にあるＭＯＳトランジスタの製造方法について図４４〜
図４９を参照して述べる。Further, a method of manufacturing a MOS transistor having a source / drain region on an insulating film will be described with reference to FIGS.
This will be described with reference to FIG.
【００１１】先ず、Ｓｉ基板１４１上にＳｉＯ2 膜１４
２，耐酸化性のＳｉＮ膜１４３，レジスト１４４を順次
堆積した後、レジスト１４４をパターニングし、ＳｉＮ
膜１４３をエッチングする（図４４）。First, an SiO 2 film 14 is formed on a Si substrate 141.
2. After sequentially depositing an oxidation-resistant SiN film 143 and a resist 144, the resist 144 is patterned,
The film 143 is etched (FIG. 44).
【００１２】次に、レジスト１４４の剥離を行った後、
熱酸化によりＳｉＮ膜１４３以外の部分を膨脹酸化し酸
化膜１４５を形成する（図４５）。Next, after the resist 144 is peeled off,
A portion other than the SiN film 143 is expanded and oxidized by thermal oxidation to form an oxide film 145 (FIG. 45).
【００１３】その後、ＳｉＮ膜１４３を選択的に剥離し
た後、Ｓｉ基板１４１上の薄いＳｉＯ2 膜１４２を除去
し、アモルファスＳｉ層１４８をＳｉ基板１４１全面に
堆積する。このとき、アモルファスＳｉ層１４８は低温
のアニールによりＳｉ基板１４１をシードして固相成長
をはじめ、Ｓｉ基板１４１に近い領域からＳｉ単結晶層
１４７が形成される（図４６）。Then, after selectively removing the SiN film 143, the thin SiO 2 film 142 on the Si substrate 141 is removed, and an amorphous Si layer 148 is deposited on the entire surface of the Si substrate 141. At this time, the amorphous Si layer 148 is seeded from the Si substrate 141 by low-temperature annealing to start solid phase growth, and a Si single crystal layer 147 is formed from a region near the Si substrate 141 (FIG. 46).
【００１４】次に、素子間の分離を行うために酸化膜１
４５上のアモルファスＳｉ層１４８の部分に酸化膜１５
１を形成する（図４７）。Next, an oxide film 1 is used to separate elements.
The oxide film 15 is formed on the portion of the amorphous Si layer 148
1 is formed (FIG. 47).
【００１５】そして、チャネルとなるＳｉ単結晶層１４
７に不純物をイオン注入し、しきい値電圧を最適化した
後、Ｓｉ単結晶層１４７及びアモルファスＳｉ層１４８
上にゲート酸化膜１４９を形成する。その後、全面にゲ
ート電極材の堆積を行い、レジストのパターニング及び
異方性エッチングによりＳｉ単結晶層１４７上にゲート
酸化膜１４９を介してゲート電極１５０を形成する（図
４８）。The Si single crystal layer 14 serving as a channel
7 is ion-implanted to optimize the threshold voltage, and then the Si single crystal layer 147 and the amorphous Si layer 148 are formed.
A gate oxide film 149 is formed thereon. Thereafter, a gate electrode material is deposited on the entire surface, and a gate electrode 150 is formed on the Si single crystal layer 147 via a gate oxide film 149 by patterning and anisotropic etching of a resist (FIG. 48).
【００１６】しかる後、ゲート電極１５０をマスクとし
てイオン注入を行い、ゲート電極１５０の両側のＳｉ単
結晶層１４７及びアモルファスＳｉ層１４８にソース／
ドレイン領域１５２を形成し、ＭＯＳトランジスタを完
成していた（図４９）。Thereafter, ion implantation is performed using the gate electrode 150 as a mask, so that the source / silicon single crystal layer 147 and the amorphous Si layer 148 on both sides of the gate electrode 150 are subjected to ion implantation.
The drain region 152 was formed to complete the MOS transistor (FIG. 49).
【００１７】[0017]
【００１８】[0018]
【発明が解決しようとする課題】上述した従来のＭＯＳ
トランジスタの製造方法において、ｎ型低濃度不純物注
入領域１２８を形成後、８５０℃の選択エピタキシャル
成長及び拡散層の活性化を目的とする９５０℃のＲＴＡ
を行うため、ｎ型低濃度不純物注入領域１２８を拡散に
より広がり、ショートチャネル効果が生じるという問題
点があった。SUMMARY OF THE INVENTION The conventional MOS described above
In the method for manufacturing a transistor, after forming the n-type low-concentration impurity-implanted region 128, 950 ° C. RTA for the purpose of selective epitaxial growth at 850 ° C. and activation of the diffusion layer
Therefore, there is a problem that the n-type low-concentration impurity-implanted region 128 is expanded by diffusion, and a short channel effect occurs.
【００１９】[0019]
【００２０】本発明の目的は、上述した問題点に鑑み、
ジャンクション容量の低減により、動作スピートが向上
できると共に、ソース／ドレイン拡散層の広がりを抑制
し、ショートチャネル効果が防止でき、チャネルが結晶
性の良いＳｉ層に形成できる半導体装置の製造方法を提
供するものである。In view of the above-mentioned problems, an object of the present invention is to provide
Provided is a method for manufacturing a semiconductor device in which the operation speed can be improved by reducing the junction capacitance, the spread of the source / drain diffusion layers can be suppressed, the short channel effect can be prevented, and the channel can be formed in a Si layer having good crystallinity. Things.
【００２１】[0021]
【００２２】[0022]
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、上述した目的を達成するため、半導体
基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜
上にゲート電極を形成する工程と、ゲート電極の側面に
サイドウォールを形成する工程と、ゲート電極及びサイ
ドウォールの領域を除くゲート絶縁膜をエッチング除去
する工程と、エッチングにより露出した半導体基板面を
選択的にエピタキシャル成長させ、半導体基板面より高
い成長表面を有するエピタキシャル成長層を形成する工
程と、エピタキシャル成長層形成後、エピタキシャル成
長層に不純物イオンを注入し、活性化し、ソース/ドレ
イン領域に相当する拡散層を形成する工程と、拡散層を
形成後、サイドウォールを剥離する工程と、サイドウォ
ールを剥離後、ゲート電極をマスクにして、該半導体基
板と逆導電型の不純物イオン注入を行い、半導体基板の
ゲート電極とエピタキシャル成長層との間にＬＤＤ領域
に相当する第１の不純物拡散領域を形成する工程とを有
することを特徴とする。さらに、本発明の第２の半導体
装置の製造方法は、上記第１の半導体装置の製造方法の
特徴に加えて、サイドウォールを剥離後、さらに、ゲー
ト電極をマスクにして、該半導体基板と同一導電型の不
純物イオン注入を行い、半導体基板のゲート電極とエピ
タキシャル成長層との間にパンチスルー効果を阻止する
第２の不純物拡散領域を形成する工程を有することを特
徴とする。 According to a first method of manufacturing a semiconductor device of the present invention, a step of forming a gate insulating film on a semiconductor substrate and a step of forming a gate electrode on the gate insulating film to achieve the above object. Forming, forming a sidewall on a side surface of the gate electrode, removing a gate insulating film excluding a region of the gate electrode and the sidewall by etching, and selectively epitaxially growing a semiconductor substrate surface exposed by etching. Higher than the semiconductor substrate surface
Forming an epitaxial growth layer having a stable growth surface, and, after forming the epitaxial growth layer, implanting and activating impurity ions into the epitaxial growth layer to form a source / drain.
Forming a diffusion layer corresponding to the in-region, the diffusion layer
After formation, the step of removing the sidewall, Saidowo
After removing the tool, the semiconductor substrate is
LDD regions are implanted between the gate electrode of the semiconductor substrate and the epitaxial growth layer by implanting impurity ions of the opposite conductivity type to the substrate.
Forming a first impurity diffusion region corresponding to the above. Further, in the second method for manufacturing a semiconductor device according to the present invention, in addition to the features of the first method for manufacturing a semiconductor device, after removing the sidewalls,
Using the gate electrode as a mask, an electrode of the same conductivity type as the semiconductor substrate is used.
Pure ion implantation is performed, and the gate electrode of the semiconductor substrate is
Prevent punch-through effect between the epitaxial growth layer
A step of forming a second impurity diffusion region.
Sign.
【００２３】[0023]
【００２４】[0024]
【００２５】[0025]
【作用】本発明の第１の半導体装置の製造方法によれ
ば、エピタキシャル成長層形成後、ソース/ドレイン領
域に相当する拡散層、およびＬＤＤ領域に相当する第１
の不純物拡散領域を形成するので、ＬＤＤ領域が熱処理
工程の影響を受けない。従って、ＬＤＤ領域の不純物拡
散領域での広がりが抑制される。 さらに、本発明の第２
の半導体装置の製造方法によれば、エピタキシャル層に
形成されたソース/ドレイン領域とゲート電極との間に
セルフアライン的にパンチスルー効果を阻止する第２の
不純物拡散領域が形成できるので、ジャンクション容量
を低減させることができる。 According to the first method of manufacturing a semiconductor device of the present invention,
For example, after forming the epitaxial growth layer,
Diffusion layer corresponding to the region, and a first region corresponding to the LDD region.
LDD region is subjected to heat treatment.
Not affected by the process. Therefore, impurity expansion in the LDD region is performed.
Spreading in the scattering region is suppressed. Further, the second aspect of the present invention
According to the semiconductor device manufacturing method of
Between the formed source / drain region and the gate electrode
The second to prevent the punch-through effect in a self-aligned manner
Since an impurity diffusion region can be formed, the junction capacitance
Can be reduced.
【００２６】[0026]
【実施例】本発明の半導体装置の製造方法に係わる第１
〜第５の参考例および第１と第２の実施例を図１〜図２
６に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment
FIGS. 1 to 2 show the fifth to fifth reference examples and the first and second embodiments .
6 will be described.
【００２７】最初に、第１の参考例に係るＭＯＳＦＥＴ
の製造方法について図１〜図５により述べる。First, the MOSFET according to the first reference example
1 will be described with reference to FIGS.
【００２８】先ず、素子分離酸化膜２により素子分離さ
れたＰ型半導体基板１の活性領域上にゲ−ト酸化膜３を
介して多結晶シリコンゲート電極４を形成し、この多結
晶シリコンゲート電極４上にＣＶＤ酸化膜１２をデポす
ると共に、ｎ型ソース／ドレイン低濃度領域５，６、ゲ
ート電極４及びＣＶＤ酸化膜１２の露出面を熱酸化膜１
３で覆う（図１）。First, a polysilicon gate electrode 4 is formed on an active region of a P-type semiconductor substrate 1 separated by a device isolation oxide film 2 via a gate oxide film 3, and this polysilicon gate electrode is formed. The CVD oxide film 12 is deposited on the substrate 4, and the exposed surfaces of the n-type source / drain low-concentration regions 5 and 6, the gate electrode 4 and the CVD oxide film 12 are exposed to the thermal oxide film 1.
3 (FIG. 1).
【００２９】その後、多結晶シリコンから成るサイドウ
ォール１４をゲート電極４の側面に形成する。ｎ型ソー
ス／ドレイン低濃度領域５，６と同一導電型の不純物を
基板面に垂直な方向よりイオン注入し、サイドウォール
１４の両側にｎ型高濃度ソース／ドレイン領域１０，１
１を形成する。このとき、サイドウォール１４の下部の
みセルフアライン的にｎ型ソース／ドレイン低濃度領域
５，６が形成され、ＬＤＤ構造が得られる（図２）。Thereafter, a sidewall 14 made of polycrystalline silicon is formed on the side surface of the gate electrode 4. Impurities of the same conductivity type as the n-type source / drain low-concentration regions 5 and 6 are ion-implanted from a direction perpendicular to the substrate surface, and n-type high-concentration source / drain regions 10 and 1 are formed on both sides of the sidewall 14.
Form one. At this time, the n-type source / drain low-concentration regions 5 and 6 are formed in a self-aligned manner only in the lower portion of the side wall 14, and an LDD structure is obtained (FIG. 2).
【００３０】次いで、全面に、ＣＶＤ酸化膜１５，レジ
スト１６を順次デポする（図３）。続いて、全面を、多
結晶シリコンのサイドウォール１４の上面が露出するま
で、異方性ＲＩＥによりエッチバックする（図４）。Next, a CVD oxide film 15 and a resist 16 are sequentially deposited on the entire surface (FIG. 3). Subsequently, the entire surface is etched back by anisotropic RIE until the upper surface of the polysilicon sidewall 14 is exposed (FIG. 4).
【００３１】その後、多結晶シリコンのサイドウォール
１４を等方性のＣＤＥで剥離する。このとき、ＣＶＤ酸
化膜１２は多結晶シリコンゲート電極４を保護する。そ
して、Ｐ型半導体基板１と同一導電型の不純物を基板面
に垂直な方向から等しい角度、例えば３０度傾けた複数
の方向より加速エネルギ−１６０ＫｅＶ及びド−ズ量１
×１０13／cm2 でイオン注入し、セルフアライン的にｎ
型ソース／ドレイン低濃度領域５，６の下側にパンチス
ルー効果を阻止するＰ型高濃度注入領域７，８を形成す
る。このとき、イオン注入を複数の斜め方向より行うの
は、ゲート電極４の向きに関係なくＰ型高濃度注入領域
７，８の注入不純物濃度を等しくするためであり、でき
るだけＰ型高濃度注入領域７，８をｎ型ソース／ドレイ
ン低濃度領域５，６のチャネル側に形成するためである
（図５）。Thereafter, the side wall 14 of the polycrystalline silicon is peeled off by isotropic CDE. At this time, the CVD oxide film 12 protects the polysilicon gate electrode 4. An impurity having the same conductivity type as that of the P-type semiconductor substrate 1 is accelerated at an energy of 160 KeV and a dose of 1 from a plurality of directions inclined at an equal angle, for example, 30 degrees from a direction perpendicular to the substrate surface.
Ion implantation at × 10 13 / cm 2 and self-aligned n
P-type high-concentration implantation regions 7 and 8 for preventing a punch-through effect are formed below the low-concentration source / drain regions 5 and 6. At this time, the reason why the ion implantation is performed in a plurality of oblique directions is to make the implantation impurity concentrations of the P-type high-concentration implantation regions 7 and 8 equal regardless of the direction of the gate electrode 4. 7 and 8 are formed on the channel side of the n-type source / drain low concentration regions 5 and 6 (FIG. 5).
【００３２】従って、かかる第１の参考例によれば、Ｐ
型高濃度注入領域７，８はｎ型ソース／ドレイン低濃度
領域５，６の下側にセルフアライン的に形成されるの
で、Ｐ型高濃度注入領域７，８の不純物プロファイルの
制御性が向上する。よって、Ｐ型高濃度注入領域７，８
は必要な部分にのみ形成され、ＭＯＳＦＥＴの寄生容量
となるジャンクション容量が低減する。また、ｎ型ソー
ス／ドレイン低濃度領域５，６、Ｐ型高濃度注入領域
７，８及びｎ型高濃度ソース／ドレイン領域１０，１１
は個別のイオン注入により形成されるため、各領域の濃
度及びプロファイルの制御が容易となり、ＬＤＤプロフ
ァイルの最適化が容易になる。Therefore, according to the first embodiment , P
Since the high-type high-concentration implantation regions 7 and 8 are formed below the n-type source / drain low-concentration regions 5 and 6 in a self-aligned manner, the controllability of the impurity profiles of the P-type high-concentration implantation regions 7 and 8 is improved. I do. Therefore, the P-type high-concentration implantation regions 7 and 8
Is formed only in a necessary part, and the junction capacitance which becomes a parasitic capacitance of the MOSFET is reduced. Further, n-type source / drain low-concentration regions 5 and 6, P-type high-concentration implantation regions 7 and 8, and n-type high-concentration source / drain regions 10 and 11
Is formed by individual ion implantation, the concentration and profile of each region are easily controlled, and the LDD profile is easily optimized.
【００３３】次に、第２の参考例に係るＭＯＳＦＥＴの
製造方法について図６及び図７により述べる。Next, a method of manufacturing a MOSFET according to a second reference example will be described with reference to FIGS.
【００３４】先ず、Ｐ型半導体基板１上にＬＯＣＯＳ素
子分離酸化膜２を形成し、この素子分離酸化膜２で囲ま
れた領域にゲート酸化膜３を形成する。その後、前記ゲ
ート酸化膜３の所定部分上に多結晶シリコンゲート電極
４を形成する。そして、ｎ型不純物の注入を行い、半導
体基板１のゲート電極４の両側にｎ型ソース／ドレイン
低濃度領域５，６をセルフアライン的に形成する。次
に、Ｐ型不純物を基板面に垂直な方向から等しい角度に
傾けた複数の方向よりイオン注入し、ｎ型ソース／ドレ
イン低濃度領域５，６の下側にパンチスルー効果の阻止
領域としてのＰ型高濃度注入領域７，８を形成する（図
６）。First, a LOCOS device isolation oxide film 2 is formed on a P-type semiconductor substrate 1, and a gate oxide film 3 is formed in a region surrounded by the device isolation oxide film 2. Thereafter, a polysilicon gate electrode 4 is formed on a predetermined portion of the gate oxide film 3. Then, n-type impurities are implanted to form self-aligned n-type source / drain low-concentration regions 5 and 6 on both sides of the gate electrode 4 of the semiconductor substrate 1. Next, a P-type impurity is ion-implanted from a plurality of directions inclined at an equal angle from a direction perpendicular to the substrate surface to form a punch-through blocking region below the n-type source / drain low-concentration regions 5 and 6. P-type high-concentration implantation regions 7 and 8 are formed (FIG. 6).
【００３５】その後、ゲート電極４の側面にシリコン酸
化膜から成るサイドウォール９を形成する。この場合、
サイドウォール９の形成は一様な等方性酸化膜成長及び
異方性エッチバックにより行なう。そして、ｎ型ソース
／ドレイン低濃度領域５，６と同一導電型の不純物を基
板面に垂直な方向よりイオン注入し、サイドウォール９
の両側にあってｎ型ソース／ドレイン低濃度領域５，６
及びＰ型高濃度注入領域７，８の部分を覆うようにｎ型
高濃度ソース／ドレイン領域１０，１１を形成する。こ
のとき、サイドウォール９の下部にのみセルフアライン
的にｎ型ソース／ドレイン低濃度領域５，６が形成さ
れ、所謂ＬＤＤ構造が形成される。同時に、サイドウォ
ール９の下部を除くＰ型高濃度注入領域７，８はｎ型高
濃度ソース／ドレイン領域１０，１１の形成により打ち
消される。つまり、Ｐ型高濃度注入領域７，８がセルフ
アライン的に形成される（図７）。Thereafter, a side wall 9 made of a silicon oxide film is formed on the side surface of the gate electrode 4. in this case,
The formation of the side wall 9 is performed by uniform growth of an isotropic oxide film and anisotropic etch back. Then, an impurity of the same conductivity type as that of the n-type source / drain low-concentration regions 5 and 6 is ion-implanted from a direction perpendicular to the substrate surface to form a side wall 9.
N-type source / drain low concentration regions 5 and 6
Then, n-type high-concentration source / drain regions 10 and 11 are formed so as to cover the P-type high-concentration implantation regions 7 and 8. At this time, the n-type source / drain low-concentration regions 5 and 6 are formed in a self-aligned manner only under the sidewalls 9 to form a so-called LDD structure. At the same time, the P-type high-concentration implanted regions 7 and 8 except for the lower portion of the sidewall 9 are canceled by the formation of the n-type high-concentration source / drain regions 10 and 11. That is, the P-type high-concentration implantation regions 7 and 8 are formed in a self-aligned manner (FIG. 7).
【００３６】斯くして、かかる第２の参考例によれば、
Ｐ型高濃度注入領域７，８がセルフアライン的に制御性
良く必要な部分にのみ形成されるので、基板１とｎ型ソ
ース／ドレイン領域５，６，１０，１１との接するジャ
ンクション領域の大部分で、基板１側の不純物濃度が小
さくなり、ジャンクション容量が低減する。Thus, according to the second reference example ,
Since the P-type high-concentration implantation regions 7 and 8 are formed only in necessary portions in a self-aligned manner with good controllability, the junction region where the substrate 1 is in contact with the n-type source / drain regions 5, 6, 10 and 11 is large. In the portion, the impurity concentration on the substrate 1 side is reduced, and the junction capacitance is reduced.
【００３７】次に、第３の参考例に係るＭＯＳＦＥＴの
製造方法について図８〜図１２により述べる。ここで、
図８は図１に同様であり、図９は図２に同様なので、図
８及び図９の説明を割愛し、それ以降の工程について順
に述べる。Next, a method of manufacturing a MOSFET according to a third reference example will be described with reference to FIGS. here,
8 is the same as FIG. 1 and FIG. 9 is the same as FIG. 2, so that the description of FIGS. 8 and 9 will be omitted, and the subsequent steps will be described in order.
【００３８】即ち、Ｐ型半導体基板１の全面にレジスト
１６をデポし、多結晶シリコンのサイドウォール１４の
上面が露出するまで、全面を異方性ＲＩＥによりエッチ
バックする（図１０）。That is, a resist 16 is deposited on the entire surface of the P-type semiconductor substrate 1, and the entire surface is etched back by anisotropic RIE until the upper surface of the sidewall 14 of polycrystalline silicon is exposed (FIG. 10).
【００３９】その後、多結晶シリコンのサイドウォール
１４を等方性のＣＤＥで剥離する。このとき、ＣＶＤ酸
化膜１２は多結晶シリコンゲート電極４を保護する。そ
して、半導体基板１と同一導電型の不純物を基板面に垂
直な方向から等しい角度、例えば３０度傾けた複数の方
向より加速エネルギ−１４０ＫｅＶ及びド−ズ量１×１
０14／cm2 でイオン注入し、ｎ型ソース／ドレイン低濃
度領域５，６の下側にＰ型高濃度注入領域７，８を形成
する（図１１）。Thereafter, the side wall 14 of polycrystalline silicon is peeled off by isotropic CDE. At this time, the CVD oxide film 12 protects the polysilicon gate electrode 4. Then, an impurity of the same conductivity type as that of the semiconductor substrate 1 is accelerated at an energy of -140 KeV and a dose of 1 × 1 from a plurality of directions inclined at an equal angle from a direction perpendicular to the substrate surface, for example, 30 degrees.
Ion implantation is performed at 0 14 / cm 2 to form P-type high-concentration implanted regions 7 and 8 below n-type source / drain low-concentration regions 5 and 6 (FIG. 11).
【００４０】最後に、レジスト１６を剥離する（図１
２）。Finally, the resist 16 is peeled off (FIG. 1).
2).
【００４１】斯くして、第３の参考例によれば、ジャン
クション容量の低減は勿論、ＣＶＤ酸化膜１５のデポ工
程がないので、製造工程が短縮化する。Thus, according to the third embodiment , not only the junction capacitance is reduced, but also the step of depositing the CVD oxide film 15 is omitted , so that the manufacturing process is shortened.
【００４２】次に、第４の参考例に係るＭＯＳＦＥＴの
製造方法について図１３〜図１９により述べる。Next, a method of manufacturing a MOSFET according to a fourth reference example will be described with reference to FIGS.
【００４３】先ず、素子分離酸化膜２により素子分離さ
れたＰ型半導体基板１の素子形成領域にレジストブロッ
クのための熱酸化膜１７を形成した後、ゲート領域にフ
ォトレジストパターン１６を形成する（図１３）。First, after a thermal oxide film 17 for a resist block is formed in an element formation region of the P-type semiconductor substrate 1 which has been element-isolated by the element isolation oxide film 2, a photoresist pattern 16 is formed in a gate region ( (FIG. 13).
【００４４】その後、基板面に垂直な方向からｎ型不純
物のイオン注入を行い、Ｐ型半導体基板１のフォトレジ
ストパターン１６の両側にｎ型高濃度ソース／ドレイン
領域１０，１１を形成する（図１４）。Thereafter, ion implantation of n-type impurities is performed in a direction perpendicular to the substrate surface to form n-type high-concentration source / drain regions 10 and 11 on both sides of the photoresist pattern 16 of the P-type semiconductor substrate 1 (FIG. 14).
【００４５】次に、Ｐ型半導体基板１上のレジストパタ
ーン１６の存在しない領域に選択的に酸化膜１８を堆積
形成する。これは、フォトレジストパターン１６に対し
て反選択性を有する膜堆積プロセス、例えば液相成長法
を用いて行なう（図１５）。そして、フォトレジストパ
ターン１６を除去し、熱酸化膜１７をエッチング除去し
た後、熱酸化によりゲート酸化膜３を形成する。その
後、全面に、減圧ＣＶＤ法を用いてゲート電極材料とな
る多結晶シリコン膜１９を堆積形成する（図１６）。Next, an oxide film 18 is selectively formed on the P-type semiconductor substrate 1 in a region where the resist pattern 16 does not exist. This is performed by using a film deposition process having antiselectivity to the photoresist pattern 16, for example, a liquid phase growth method (FIG. 15). Then, after removing the photoresist pattern 16 and removing the thermal oxide film 17 by etching, the gate oxide film 3 is formed by thermal oxidation. Thereafter, a polycrystalline silicon film 19 serving as a gate electrode material is deposited and formed on the entire surface by using a low pressure CVD method (FIG. 16).
【００４６】続いて、多結晶シリコン膜１９をＲＩＥ等
の異方性エッチングにより酸化膜１８が露出するまで全
面エッチングし、埋め込みのゲート電極４を形成する
（図１７）。Subsequently, the entire surface of the polycrystalline silicon film 19 is etched by anisotropic etching such as RIE until the oxide film 18 is exposed, thereby forming a buried gate electrode 4 (FIG. 17).
【００４７】次に、ＮＨ4 Ｆウェットエッチングなどの
等方性エッチングにより酸化膜１８を所望の膜厚だけエ
ッチングする。このとき、ゲート電極４の側面に接触し
た酸化膜１８はエッチング液のまわりこみにより完全に
除去される（図１８）。Next, oxide film 18 is etched to a desired thickness by isotropic etching such as NH 4 F wet etching. At this time, the oxide film 18 in contact with the side surface of the gate electrode 4 is completely removed by the spread of the etchant (FIG. 18).
【００４８】しかる後、Ｐ型半導体基板１と同一導電型
の不純物を基板面に垂直な方向から等しい角度に傾けた
複数の方向よりイオン注入し、ｎ型高濃度ソース／ドレ
イン領域１０，１１の下側にＰ型高濃度注入領域７，８
を形成する（図１９）。Thereafter, an impurity of the same conductivity type as that of the P-type semiconductor substrate 1 is ion-implanted from a plurality of directions inclined at an equal angle from a direction perpendicular to the substrate surface, to thereby form the n-type high-concentration source / drain regions 10 and 11. P-type high-concentration implantation regions 7 and 8
Is formed (FIG. 19).
【００４９】従って、第４の参考例によれば、Ｐ型高濃
度注入領域７，８はセルフアライン的に形成されるの
で、Ｐ型高濃度注入領域７，８の不純物プロファイルの
制御性が向上し、ジャンクション容量が低減する。ま
た、埋め込みゲートＭＯＳＦＥＴ構造を採用しているの
で、多結晶シリコンゲートＲＩＥ工程が不要となり、製
造工程が容易になる。Therefore, according to the fourth embodiment , since the P-type high-concentration implantation regions 7 and 8 are formed in a self-aligned manner, the controllability of the impurity profiles of the P-type high-concentration implantation regions 7 and 8 is improved. As a result, the junction capacity is reduced. Further, since the buried gate MOSFET structure is adopted, the polycrystalline silicon gate RIE process is not required, and the manufacturing process is simplified.
【００５０】次に、本発明の第１の実施例に係るＭＯＳ
ＦＥＴの製造方法について図２０〜図２２により述べ
る。Next, the MOS according to the first embodiment of the present invention will be described.
The method of manufacturing the FET will be described with reference to FIGS.
【００５１】先ず、半導体基板１上にゲート酸化膜３を
形成する。そして、ゲート酸化膜３上に多結晶シリコン
膜を堆積し、この多結晶シリコン膜に不純物をドープし
た後、この上にレジストを堆積させ、これをパターニン
グする。その後、パターン化されたレジストをマスクと
して、多結晶シリコン膜をエッチングし、ゲート電極４
を形成する。次に、ＳｉＮあるいはＳｉＯ2 を全面に堆
積させ、ＲＩＥを行うことでゲート電極４の側面にゲー
ト側壁２０を形成する（図２０）。First, a gate oxide film 3 is formed on a semiconductor substrate 1. Then, a polycrystalline silicon film is deposited on the gate oxide film 3, and after doping the polycrystalline silicon film with an impurity, a resist is deposited thereon and patterned. Thereafter, the polycrystalline silicon film is etched using the patterned resist as a mask, and the gate electrode 4 is etched.
To form Next, SiN or SiO 2 is deposited on the entire surface, and RIE is performed to form a gate side wall 20 on the side surface of the gate electrode 4 (FIG. 20).
【００５２】その後、ゲート電極４及びゲート側壁２０
の領域以外のゲート酸化膜３をエッチング除去する。そ
して、エッチングにより露出したＳｉをシードにして選
択的にＳｉを８５０℃でエピタキシャル成長し、エピタ
キシャル成長層２１を形成する。次に、エピタキシャル
成長層２１に拡散層を形成するための不純物イオンを注
入し、これを９５０℃のＲＴＡで活性化させる（図２
１）。Thereafter, the gate electrode 4 and the gate side wall 20 are formed.
The gate oxide film 3 other than the region is removed by etching. Then, Si is selectively epitaxially grown at 850 ° C. using the Si exposed by etching as a seed to form an epitaxially grown layer 21. Next, impurity ions for forming a diffusion layer are implanted into the epitaxial growth layer 21 and activated by RTA at 950 ° C. (FIG. 2).
1).
【００５３】次いで、例えば、Ｔｉ、ＴｉＮあるいはＮ
ｉを全面にスパッタし、エピタキシャル成長層２１をシ
リサイド化し、シリサイド層２２を形成する。その後、
シリサイド層２２がＮｉシリサイドで、ゲート側壁２０
がＳｉＮのとき、熱リン酸のエッチング液によりゲート
側壁２０を剥離し、ゲート側壁２０がＳｉＯ2 のとき、
ＨＦ系のエッチング液によりゲート側壁２０を剥離す
る。また、シリサイド層２２がＴｉシリサイドで、ゲー
ト側壁２０がＳｉＮのとき、熱リン酸によりゲート側壁
２０を剥離する。最後に、ゲート電極４をマスクにし
て、イオン注入を行い、半導体基板１のゲート電極４と
シリサイド層２２との間に不純物拡散領域２３を形成す
る（図２２）。Next, for example, Ti, TiN or N
i is sputtered on the entire surface to silicide the epitaxial growth layer 21 to form a silicide layer 22. afterwards,
The silicide layer 22 is made of Ni silicide, and the gate side wall 20 is formed.
Is SiN, the gate side wall 20 is peeled off by hot phosphoric acid etching solution, and when the gate side wall 20 is SiO 2 ,
The gate side wall 20 is peeled off using an HF-based etchant. When the silicide layer 22 is Ti silicide and the gate side wall 20 is SiN, the gate side wall 20 is peeled off by hot phosphoric acid. Finally, ion implantation is performed using the gate electrode 4 as a mask to form an impurity diffusion region 23 between the gate electrode 4 of the semiconductor substrate 1 and the silicide layer 22 (FIG. 22).
【００５４】従って、本発明の第１の実施例によれば、
不純物拡散領域２３形成の後に熱処理工程がないので、
不純物拡散領域２３の拡散による広がりはない。よっ
て、ショ−トチャネル効果が抑制される。Therefore, according to the first embodiment of the present invention ,
Since there is no heat treatment step after the formation of the impurity diffusion region 23,
There is no spread due to diffusion of the impurity diffusion region 23. Therefore, the short channel effect is suppressed.
【００５５】次に、本発明の第２の実施例に係るＭＯＳ
ＦＥＴの製造方法について図２３〜図２６により述べ
る。Next, the MOS according to the second embodiment of the present invention will be described.
The method of manufacturing the FET will be described with reference to FIGS.
【００５６】先ず、半導体基板１上にゲート酸化膜３を
形成した後、このゲート酸化膜３上に多結晶シリコン膜
を堆積する。そして、多結晶シリコン膜に不純物をドー
プした後、多結晶シリコン膜上にレジストを堆積し、こ
れをパターニングする。続いて、パターン化されたレジ
ストをマスクにして、多結晶シリコン膜をエッチング
し、ゲート電極４を形成する。次に、全面に、ＳｉＯ2
あるいはＳｉＮを堆積し、ＲＩＥを行うことでゲート電
極４の側面にゲート側壁２０を形成する（図２３）。First, after a gate oxide film 3 is formed on the semiconductor substrate 1, a polycrystalline silicon film is deposited on the gate oxide film 3. Then, after doping impurities into the polycrystalline silicon film, a resist is deposited on the polycrystalline silicon film and is patterned. Subsequently, the gate electrode 4 is formed by etching the polycrystalline silicon film using the patterned resist as a mask. Next, on the entire surface, SiO 2
Alternatively, a gate sidewall 20 is formed on the side surface of the gate electrode 4 by depositing SiN and performing RIE (FIG. 23).
【００５７】そして、ゲート電極４及びゲート側壁２０
の領域以外のゲート酸化膜３をエッチング除去し、エッ
チングすることで現れたＳｉをシードにして選択的にＳ
ｉを８５０℃でエピタキシャル成長させ、エピタキシャ
ル成長層２１を形成する。次に、このエピタキシャル成
長層２１に拡散層を形成するための不純物イオンを注入
し、９５０℃のＲＴＡで活性化する（図２４）。Then, the gate electrode 4 and the gate side wall 20 are formed.
The gate oxide film 3 in the region other than the region is removed by etching, and Si that appears by etching is used as a seed to selectively remove S.
i is epitaxially grown at 850 ° C. to form an epitaxially grown layer 21. Next, impurity ions for forming a diffusion layer are implanted into the epitaxial growth layer 21 and activated by RTA at 950 ° C. (FIG. 24).
【００５８】その後、全面に、例えばＴｉ、ＴｉＮある
いはＮｉをスパッタして、ＲＴＡで選択的にエピ成長し
たエピタキシャル成長層２１をシリサイド化し、シリサ
イド層２２を形成する。次に、シリサイド層２２がＮｉ
シリサイドで、ゲート側壁２０がＳｉＮのとき、熱リン
酸のエッチング液によりゲート側壁２０を剥離し、ゲー
ト側壁２０がＳｉＯ2 のとき、ＨＦ系のエッチング液に
よりゲート側壁２０を剥離する。また、シリサイド層２
２がＴｉシリサイドで、ゲート側壁２０がＳｉＮのと
き、熱リン酸によりゲート側壁２０を剥離する。その
後、ゲート電極４をマスクにして、半導体基板１と同一
導電型の不純物を角度をつけてイオン注入し、半導体基
板１のゲート電極４とシリサイド層２２との間にパンチ
スルー効果を阻止する高濃度拡散層２４を形成する（図
２５）。Thereafter, for example, Ti, TiN or Ni is sputtered on the entire surface to silicide the epitaxially grown layer 21 which has been selectively epitaxially grown by RTA to form a silicide layer 22. Next, the silicide layer 22 is made of Ni.
In silicide, when the gate side wall 20 is SiN, the gate side wall 20 is peeled off by an etchant of hot phosphoric acid, and when the gate side wall 20 is SiO 2 , the gate side wall 20 is peeled off by an HF-based etchant. In addition, silicide layer 2
When 2 is Ti silicide and the gate sidewall 20 is SiN, the gate sidewall 20 is peeled off by hot phosphoric acid. Thereafter, using the gate electrode 4 as a mask, an impurity of the same conductivity type as that of the semiconductor substrate 1 is ion-implanted at an angle to prevent the punch-through effect between the gate electrode 4 of the semiconductor substrate 1 and the silicide layer 22. A concentration diffusion layer 24 is formed (FIG. 25).
【００５９】更に、ゲート電極４をマスクにして、半導
体基板１と逆導電型の不純物をイオン注入し、高濃度拡
散層２４の上部に不純物拡散領域２３を形成する（図２
６）。Further, using the gate electrode 4 as a mask, an impurity of a conductivity type opposite to that of the semiconductor substrate 1 is ion-implanted to form an impurity diffusion region 23 above the high concentration diffusion layer 24.
6).
【００６０】斯くして、本発明の第２の実施例によれ
ば、ショ−トチャネル効果が抑制されることは勿論、高
濃度拡散層２４はセルフアライン的に制御性良く形成さ
れるので、ジャンクション容量が低減する。Thus, according to the second embodiment of the present invention, not only the short channel effect is suppressed, but also the high concentration diffusion layer 24 is formed in a self-aligned manner with good controllability. Junction capacity is reduced.
【００６１】次に、第５の参考例に係るＭＯＳＦＥＴの
製造方法を図２７〜図３６により述べる。Next, a method of manufacturing the MOSFET according to the fifth reference example will be described with reference to FIGS.
【００６２】ここで、図２７ａ、図２７ｂ、図２８ａ、
図２９、図３０、図３１ａ、図３１ｄ、図３２、図３４
ａ、図３５及び図３６はゲート長方向の断面図、図３１
ｂ、図３１ｅ、図３３ａ及び図３４ｂはゲート幅方向の
断面図、図２８ｂ、図３１ｃ、図３１ｆ及び図３３ｂは
平面図を示す。Here, FIGS. 27a, 27b, 28a,
29, 30, 30, 31a, 31d, 32, and 34
a, FIG. 35 and FIG. 36 are sectional views in the gate length direction, FIG.
b, 31e, 33a and 34b are sectional views in the gate width direction, and FIGS. 28b, 31c, 31f and 33b are plan views.
【００６３】先ず、Ｓｉ基板３１上に絶縁膜、例えばＳ
ｉＯ2 膜３２を堆積させた後、この上にレジスト３４を
塗布しパターニングを行った後、ＳｉＯ2 膜３２をエッ
チングする（図２７ａ）。或いは、Ｓｉ基板３１上にレ
ジスト３４を堆積し、これをパターニングした後、液相
中でＳｉＯ2 膜４４をレジスト３４の存在しないＳｉ基
板３１上の領域にのみ選択的に堆積させ、レジスト３４
の剥離を行う（図２７ｂ）。First, an insulating film, for example, S
After depositing the iO 2 film 32, a resist 34 is applied thereon and patterned, and then the SiO 2 film 32 is etched (FIG. 27a). Alternatively, after a resist 34 is deposited on the Si substrate 31 and patterned, the SiO 2 film 44 is selectively deposited in a liquid phase only on the region on the Si substrate 31 where the resist 34 does not exist.
Is peeled off (FIG. 27b).
【００６４】このようにして、ＳｉＯ2 膜３２の開口部
３６を形成する（図２８ａ，図２８ｂ）。Thus, the opening 36 of the SiO 2 film 32 is formed (FIGS. 28A and 28B).
【００６５】次に、残存したＳｉＯ2 膜３２をマスクに
してイオン注入を行い、Ｓｉ基板３１のうちＳｉ開口部
３６のみに不純物をドーピングし不純物領域４３を形成
する。このとき、不純物領域４３は後工程で形成するソ
ース／ドレイン領域とは逆導電型である（図２９）。Next, ion implantation is performed using the remaining SiO 2 film 32 as a mask, and only the Si opening 36 in the Si substrate 31 is doped with an impurity to form an impurity region 43. At this time, the impurity region 43 has a conductivity type opposite to that of a source / drain region formed in a later step (FIG. 29).
【００６６】次に、全面に多結晶Ｓｉ膜を堆積し、Ｓｉ
イオンをイオン注入することで多結晶Ｓｉ膜をアモルフ
ァスＳｉ膜３８にするか、或いは、全面にアモルファス
Ｓｉ膜３８を堆積する。その後、６００〜７００℃のア
ニールにより開口部３６のアモルファスＳｉ膜３８をＳ
ｉ基板３１をシードにして固相成長させ、単結晶Ｓｉ膜
３７を形成する。このとき、単結晶Ｓｉ膜３７の結晶性
はＳｉ基板３１に近い領域ほど良好となる。また、固相
成長の際の温度は低温であるため不純物領域４３からの
不純物の拡散が抑制され、単結晶Ｓｉ膜３７の不純物プ
ロファイルは不純物領域４３の影響を受けない。このた
め、単結晶Ｓｉ膜３７の不純物プロファイルが急峻に形
成される（図３０）。Next, a polycrystalline Si film is deposited on the entire surface,
The polycrystalline Si film is converted into the amorphous Si film 38 by ion implantation, or the amorphous Si film 38 is deposited on the entire surface. Then, the amorphous Si film 38 in the opening 36 is formed by annealing at 600 to 700 ° C.
The single-crystal Si film 37 is formed by solid phase growth using the i-substrate 31 as a seed. At this time, the crystallinity of the single crystal Si film 37 becomes better in a region closer to the Si substrate 31. Further, since the temperature during the solid phase growth is low, diffusion of impurities from the impurity region 43 is suppressed, and the impurity profile of the single crystal Si film 37 is not affected by the impurity region 43. Therefore, the impurity profile of single crystal Si film 37 is formed steeply (FIG. 30).
【００６７】次に、アモルファスＳｉ膜３８上に熱酸化
膜（図示略す）を形成した後、素子となる領域にレジス
ト３４をパターニングする。そして、このレジスト３４
をマスクとして熱酸化膜を異方性エッチングし、素子分
離を行う（図３１ａ，図３１ｂ，図３１ｃ）。或いは、
ＳｉＯ2 膜３２上のアモルファスＳｉ膜３８の部分を酸
化することで酸化膜４１を形成し、素子間の分離を行っ
ても良い（図３１ｄ，図３１ｅ，図３１ｆ）。Next, after forming a thermal oxide film (not shown) on the amorphous Si film 38, a resist 34 is patterned in a region to be an element. Then, this resist 34
Is used as a mask to perform anisotropic etching of the thermal oxide film to perform element isolation (FIGS. 31a, 31b, and 31c). Or,
An oxide film 41 may be formed by oxidizing a portion of the amorphous Si film 38 on the SiO 2 film 32 to separate elements (FIGS. 31d, 31e, 31f).
【００６８】その後、レジスト３４を剥離した後、全面
に絶縁膜、例えばＳｉＮ膜４５を堆積し、このＳｉＮ膜
４５を異方性エッチングにより単結晶Ｓｉ膜３７及びア
モルファスＳｉ膜３８の側壁にのみ残す（図３２）。Thereafter, after the resist 34 is removed, an insulating film, for example, a SiN film 45 is deposited on the entire surface, and the SiN film 45 is left only on the side walls of the single crystal Si film 37 and the amorphous Si film 38 by anisotropic etching. (FIG. 32).
【００６９】続いて、単結晶Ｓｉ膜３７及びアモルファ
スＳｉ膜３８上に熱酸化膜（図示略す）を形成した後、
チャネルとなるＳｉ基板３１上の単結晶Ｓｉ膜３７に不
純物をイオン注入し、しきい値電圧を最適値に合わせ
る。そして、前記熱酸化膜を除去した後、単結晶Ｓｉ膜
３７上にゲート酸化膜３９を形成し、多結晶Ｓｉ層４０
を全面に堆積する。その後、後述するゲート電極のコン
タクト部となる部分にレジスト３４をパターニングする
（図３３ａ，図３３ｂ）。Subsequently, after forming a thermal oxide film (not shown) on the single crystal Si film 37 and the amorphous Si film 38,
Impurities are ion-implanted into the single crystal Si film 37 on the Si substrate 31 serving as a channel, and the threshold voltage is adjusted to an optimum value. Then, after removing the thermal oxide film, a gate oxide film 39 is formed on the single crystal Si film 37, and a polycrystalline Si layer 40 is formed.
Is deposited on the entire surface. Thereafter, a resist 34 is patterned on a portion to be a contact portion of a gate electrode described later (FIGS. 33a and 33b).
【００７０】次に、多結晶Ｓｉ層４０をエッチバック
し、多結晶Ｓｉ層４０を開口部３６に残存させゲート電
極４０ａを形成すると共に、多結晶Ｓｉ層４０をＳｉＯ
2 膜３２上のゲート電極４０ａのコンタクトとなる部分
に残存させる（図３４ａ，図３４ｂ）。Next, the polycrystalline Si layer 40 is etched back, and the polycrystalline Si layer 40 is left in the opening 36 to form the gate electrode 40a.
It is left on the portion of the second film 32 which will be the contact of the gate electrode 40a (FIGS. 34a and 34b).
【００７１】しかる後、イオン注入を行い、ゲート電極
４０ａの両側の単結晶Ｓｉ膜３７及びアモルファスＳｉ
膜３８に高濃度のソース／ドレイン領域４２を形成する
と共に、ゲート電極４０ａにも高濃度の不純物をドーピ
ングし、ＭＯＳトランジスタが完成する（図３５）。Thereafter, ion implantation is performed to form the single-crystal Si film 37 and the amorphous Si film 37 on both sides of the gate electrode 40a.
A high concentration source / drain region 42 is formed in the film 38, and a high concentration impurity is also doped in the gate electrode 40a to complete the MOS transistor (FIG. 35).
【００７２】また、ＳｉＮ膜４５を選択的に除去した
後、イオン注入を行い、単結晶Ｓｉ膜３７に低濃度のソ
ース／ドレイン領域（図示略す）を形成することにより
ＬＤＤ構造のＭＯＳトランジスタが完成する（図３
６）。After the SiN film 45 is selectively removed, ion implantation is performed to form low-concentration source / drain regions (not shown) in the single-crystal Si film 37, thereby completing the MOS transistor having the LDD structure. (Figure 3
6).
【００７３】従って、第５の参考例によれば、ソース／
ドレイン領域４２の大部分はＳｉＯ2 膜３２上にあり、
ゲート電極４０ａ下のＳｉ基板３１にはソース／ドレイ
ン領域４２と逆導電型の不純物領域４３が形成されてい
るので、接合容量を上げずにショートチャネル効果が抑
制される。また、ゲート電極４０ａは開口部３６の領域
にセルフアラインで形成されるので、チャネルは常に結
晶性が最も良い単結晶Ｓｉ膜３７に形成される。さら
に、ＳｉＯ2 膜３２上にアモルファスＳｉ膜３８を堆積
させる工程及び側壁（ＳｉＮ膜）４５の形成により開口
部３６の幅を狭めることができ、ゲート長をリソグラフ
ィー技術の限界よりも小さくできる。また、ゲート電極
４０ａは多結晶Ｓｉ層４０を開口部３６の中に埋め込む
ことで形成されるので、ゲート電極４０ａは多結晶Ｓｉ
層４０とゲート酸化膜３９とのエッチングの選択比には
全く依らずに形成される。Therefore, according to the fifth reference example , the source /
Most of the drain region 42 is on the SiO2 film 32,
Since the impurity region 43 of the opposite conductivity type to the source / drain region 42 is formed in the Si substrate 31 below the gate electrode 40a, the short channel effect is suppressed without increasing the junction capacitance. Since the gate electrode 40a is formed in a self-aligned manner in the region of the opening 36, the channel is always formed on the single crystal Si film 37 having the best crystallinity. Further, the width of the opening 36 can be reduced by the step of depositing the amorphous Si film 38 on the SiO2 film 32 and the formation of the side wall (SiN film) 45, and the gate length can be made smaller than the limit of the lithography technology. Since the gate electrode 40a is formed by embedding the polycrystalline Si layer 40 in the opening 36, the gate electrode 40a is formed of polycrystalline Si.
It is formed irrespective of the etching selectivity between the layer 40 and the gate oxide film 39.
【００７４】[0074]
【００７５】[0075]
【発明の効果】以上説明したように、本発明によれば、
エピタキシャル成長層の形成及び不純物活性化のための
熱工程行った後、ＬＤＤ領域に相当する第１の不純物拡
散領域を形成するので、不純物拡散領域は上記熱工程の
影響を受けない。従ってＬＤＤ領域の広がりが抑制され
るのでショートチャネル効果が防止できる。As described above, according to the present invention,
After performing the thermal process for forming the epitaxial growth layer and performing the impurity activation, the first impurity diffusion region corresponding to the LDD region is formed, so that the impurity diffusion region is not affected by the thermal process. Therefore, the spread of the LDD region is suppressed, so that the short channel effect can be prevented.
【００７６】[0076]
【００７７】[0077]
【図１】本発明方法の第１の参考例に係わる製造工程図
である。FIG. 1 is a manufacturing process diagram according to a first reference example of the method of the present invention.
【図２】本発明方法の第１の参考例に係わる製造工程図
である。FIG. 2 is a manufacturing process diagram according to a first reference example of the method of the present invention.
【図３】本発明方法の第１の参考例に係わる製造工程図
である。FIG. 3 is a manufacturing process diagram according to a first reference example of the method of the present invention.
【図４】本発明方法の第１の参考例に係わる製造工程図
である。FIG. 4 is a manufacturing process diagram according to a first reference example of the method of the present invention.
【図５】本発明方法の第１の参考例に係わる製造工程図
である。FIG. 5 is a manufacturing process diagram according to a first reference example of the method of the present invention.
【図６】本発明方法の第２の参考例に係わる製造工程図
である。FIG. 6 is a manufacturing process diagram according to a second reference example of the method of the present invention.
【図７】本発明方法の第２の参考例に係わる製造工程図
である。FIG. 7 is a manufacturing process diagram according to a second reference example of the method of the present invention.
【図８】本発明方法の第３の参考例に係わる製造工程図
である。FIG. 8 is a manufacturing process diagram according to a third reference example of the method of the present invention.
【図９】本発明方法の第３の参考例に係わる製造工程図
である。FIG. 9 is a manufacturing process diagram according to a third reference example of the method of the present invention.
【図１０】本発明方法の第３の参考例に係わる製造工程
図である。FIG. 10 is a manufacturing process diagram according to a third reference example of the method of the present invention.
【図１１】本発明方法の第３の参考例に係わる製造工程
図である。FIG. 11 is a manufacturing process diagram according to a third reference example of the method of the present invention.
【図１２】本発明方法の第３の参考例に係わる製造工程
図である。FIG. 12 is a manufacturing process chart according to a third reference example of the method of the present invention.
【図１３】本発明方法の第４の参考例に係わる製造工程
図である。FIG. 13 is a manufacturing process diagram according to a fourth reference example of the method of the present invention.
【図１４】本発明方法の第４の参考例に係わる製造工程
図である。FIG. 14 is a manufacturing process diagram according to a fourth reference example of the method of the present invention.
【図１５】本発明方法の第４の参考例に係わる製造工程
図である。FIG. 15 is a manufacturing process diagram according to a fourth reference example of the method of the present invention.
【図１６】本発明方法の第４の参考例に係わる製造工程
図である。FIG. 16 is a manufacturing process diagram according to a fourth reference example of the method of the present invention.
【図１７】本発明方法の第４の参考例に係わる製造工程
図である。FIG. 17 is a manufacturing process diagram according to a fourth reference example of the method of the present invention.
【図１８】本発明方法の第４の参考例に係わる製造工程
図である。FIG. 18 is a manufacturing process diagram according to a fourth reference example of the method of the present invention.
【図１９】本発明方法の第４の参考例に係わる製造工程
図である。FIG. 19 is a manufacturing process diagram according to a fourth reference example of the method of the present invention.
【図２０】本発明方法の第１の実施例に係わる製造工程
図である。FIG. 20 is a manufacturing process diagram according to the first embodiment of the method of the present invention.
【図２１】本発明方法の第１の実施例に係わる製造工程
図である。FIG. 21 is a manufacturing process diagram according to the first embodiment of the method of the present invention.
【図２２】本発明方法の第２の実施例に係わる製造工程
図である。FIG. 22 is a manufacturing process diagram according to the second embodiment of the method of the present invention.
【図２３】本発明方法の第２の実施例に係わる製造工程
図である。FIG. 23 is a manufacturing process diagram according to the second embodiment of the method of the present invention.
【図２４】本発明方法の第２の実施例に係わる製造工程
図である。FIG. 24 is a manufacturing process diagram according to the second embodiment of the method of the present invention.
【図２５】本発明方法の第２の実施例に係わる製造工程
図である。FIG. 25 is a manufacturing process diagram according to the second embodiment of the method of the present invention.
【図２６】本発明方法の第２の実施例に係わる製造工程
図である。FIG. 26 is a manufacturing process diagram according to the second embodiment of the method of the present invention.
【図２７】本発明方法の第５の参考例に係わる製造工程
図である。FIG. 27 is a manufacturing process diagram according to a fifth reference example of the method of the present invention.
【図２８】本発明方法の第５の参考例に係わる製造工程
図である。FIG. 28 is a manufacturing process diagram according to the fifth reference example of the method of the present invention.
【図２９】本発明方法の第５の参考例に係わる製造工程
図である。FIG. 29 is a manufacturing process diagram according to the fifth reference example of the method of the present invention.
【図３０】本発明方法の第５の参考例に係わる製造工程
図である。FIG. 30 is a manufacturing process diagram according to a fifth reference example of the method of the present invention.
【図３１】本発明方法の第５の参考例に係わる製造工程
図である。FIG. 31 is a manufacturing process diagram according to a fifth reference example of the method of the present invention.
【図３２】本発明方法の第５の参考例に係わる製造工程
図である。FIG. 32 is a manufacturing process diagram according to a fifth reference example of the method of the present invention.
【図３３】本発明方法の第５の参考例に係わる製造工程
図である。FIG. 33 is a manufacturing process diagram according to the fifth reference example of the method of the present invention.
【図３４】本発明方法の第５の参考例に係わる製造工程
図である。FIG. 34 is a manufacturing process diagram according to the fifth reference example of the method of the present invention.
【図３５】本発明方法の第５の参考例に係わる製造工程
図である。FIG. 35 is a manufacturing process diagram according to the fifth reference example of the method of the present invention.
【図３６】本発明方法の第５の参考例に係わる製造工程
図である。FIG. 36 is a manufacturing step diagram according to a fifth reference example of the method of the present invention.
【図３７】第１の従来方法に係る製造工程図である。FIG. 37 is a manufacturing process diagram according to the first conventional method.
【図３８】第１の従来方法に係る製造工程図である。FIG. 38 is a manufacturing process diagram according to the first conventional method.
【図３９】第１の従来方法に係る製造工程図である。FIG. 39 is a manufacturing process diagram according to the first conventional method.
【図４０】第１の従来方法に係る製造工程図である。FIG. 40 is a manufacturing process diagram according to the first conventional method.
【図４１】第２の従来方法に係る製造工程図である。FIG. 41 is a manufacturing process diagram according to the second conventional method.
【図４２】第２の従来方法に係る製造工程図である。FIG. 42 is a manufacturing process diagram according to the second conventional method.
【図４３】第２の従来方法に係る製造工程図である。FIG. 43 is a manufacturing process diagram according to the second conventional method.
【図４４】第３の従来方法に係る製造工程図である。FIG. 44 is a manufacturing process diagram according to the third conventional method.
【図４５】第３の従来方法に係る製造工程図である。FIG. 45 is a manufacturing process diagram according to the third conventional method.
【図４６】第３の従来方法に係る製造工程図である。FIG. 46 is a manufacturing process diagram according to the third conventional method.
【図４７】第３の従来方法に係る製造工程図である。FIG. 47 is a manufacturing process diagram according to the third conventional method.
【図４８】第３の従来方法に係る製造工程図である。FIG. 48 is a manufacturing process diagram according to the third conventional method.
【図４９】第３の従来方法に係る製造工程図である。FIG. 49 is a manufacturing process diagram according to the third conventional method.
１ Ｐ型半導体基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５，６ ｎ型ソース／ドレイン低濃度領域 ７，８ Ｐ型高濃度注入領域 １０，１１ ｎ型高濃度ソース／ドレイン領域 １２，１５ ＣＶＤ酸化膜 １３ 熱酸化膜 １４ サイドウォール １６ レジスト ２０ ゲ−ト側壁 ２１ エピタキシャル成長層 ２２ シリサイド層 ２３ 不純物拡散領域 ３１ Ｓｉ基板 ３２，４４ ＳｉＯ2 膜 ３４ レジスト ３６ 開口部 ３７ 単結晶Ｓｉ膜 ３８ アモルファスＳｉ膜 ３９ ゲート酸化膜 ４０ａ ゲート電極 ４１ 酸化膜 ４２ ソース／ドレイン領域 ４３ 不純物領域 ４５ ＳｉＮ膜 DESCRIPTION OF SYMBOLS 1 P-type semiconductor substrate 2 Element isolation oxide film 3 Gate oxide film 4 Gate electrode 5,6 n-type source / drain low-concentration area 7,8 P-type high-concentration implantation area 10,11 n-type high-concentration source / drain area 12, DESCRIPTION OF SYMBOLS 15 CVD oxide film 13 Thermal oxide film 14 Side wall 16 Resist 20 Gate side wall 21 Epitaxial growth layer 22 Silicide layer 23 Impurity diffusion region 31 Si substrate 32,44 SiO2 film 34 Resist 36 Opening 37 Single crystal Si film 38 Amorphous Si film 39 gate oxide film 40a gate electrode 41 oxide film 42 source / drain region 43 impurity region 45 SiN film
フロントページの続き (56)参考文献 特開 平１−265564（ＪＰ，Ａ) 特開 昭61−20369（ＪＰ，Ａ) 特開 平１−189919（ＪＰ，Ａ) 特開 昭64−66967（ＪＰ，Ａ) 特開 昭60−94778（ＪＰ，Ａ) 実開 昭57−87545（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 Continuation of the front page (56) References JP-A-1-265564 (JP, A) JP-A-61-20369 (JP, A) JP-A-1-189919 (JP, A) JP-A-64-66967 (JP) JP-A-60-94778 (JP, A) JP-A-57-87545 (JP, U) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 29/78 H01L 21/336
Claims (3)
工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極の側面にサイドウォールを形成する工程
と、 前記ゲート電極及び前記サイドウォールの領域を除く前
記ゲート絶縁膜をエッチング除去する工程と、 前記エッチングにより露出した前記半導体基板面を選択
的にエピタキシャル成長させ、前記半導体基板面より高
い成長表面を有するエピタキシャル成長層を形成する工
程と、前記エピタキシャル成長層形成後 、前記エピタキシャル
成長層に不純物イオンを注入し、活性化し、ソース/ド
レイン領域に相当する拡散層を形成する工程と、前記拡散層を形成後 、前記サイドウォールを剥離する工
程と、前記サイドウォールを剥離後 、前記ゲート電極をマスク
にして、該半導体基板と逆導電型の不純物イオン注入を
行い、前記半導体基板の前記ゲート電極と前記エピタキ
シャル成長層との間にＬＤＤ領域に相当する第１の不純
物拡散領域を形成する工程とを有することを特徴とする
半導体装置の製造方法。A step of forming a gate insulating film on a semiconductor substrate; a step of forming a gate electrode on the gate insulating film; a step of forming a sidewall on a side surface of the gate electrode; wherein the step of the gate insulating film except for the region of the sidewalls is etched away, selectively epitaxially growing the semiconductor substrate surface exposed by the etching, the high from the semiconductor substrate surface
Forming an epitaxial growth layer having a growing surface, and after forming the epitaxial growth layer, implanting and activating impurity ions into the epitaxial growth layer to form a source / drain.
Forming a diffusion layer corresponding to rain region, after forming the diffusion layer, and a step of removing the side wall, after peeling off the side wall, and the gate electrode as a mask, the semiconductor substrate and the opposite conductive Forming a first impurity diffusion region corresponding to an LDD region between the gate electrode and the epitaxial growth layer of the semiconductor substrate by performing a type impurity ion implantation. Semiconductor device manufacturing method.
電型の不純物イオン注入を行い、前記半導体基板の前記
ゲート電極と前記エピタキシャル成長層との間にパンチ
スルー効果を阻止する第２の不純物拡散領域を形成する
工程を有することを特徴とする請求項１に記載の半導体
装置の製造方法 。2. The semiconductor device according to claim 1 , further comprising , after peeling off the side wall, further using the gate electrode as a mask to form the same conductive pattern as the semiconductor substrate.
Impurity type impurity ion implantation, the semiconductor substrate
Punch between the gate electrode and the epitaxially grown layer
Forming a second impurity diffusion region for preventing a through effect
2. The semiconductor according to claim 1, comprising a step.
Device manufacturing method .
程において、 前記第２の不純物拡散領域底部を、前記エピタキシャル
成長層底部と概略等しい深さに形成し、 前記第１の不純物拡散領域を形成する工程において、 前記第１の不純物拡散領域底部を前記第２の不純物拡散
領域底部より浅く形成することを特徴とする請求項２に
記載の半導体装置の製造方法。 3. A process for forming said second impurity diffusion region.
In the step, the bottom of the second impurity diffusion region is
In the step of forming the first impurity diffusion region at a depth substantially equal to the depth of the growth layer bottom, the bottom of the first impurity diffusion region is formed by the second impurity diffusion.
3. The structure according to claim 2, wherein the region is formed shallower than the bottom of the region.
The manufacturing method of the semiconductor device described in the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08082792A JP3240174B2 (en) | 1991-10-03 | 1992-04-02 | Method for manufacturing semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-256676 | 1991-10-03 | ||
| JP25667691 | 1991-10-03 | ||
| JP08082792A JP3240174B2 (en) | 1991-10-03 | 1992-04-02 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152321A JPH05152321A (en) | 1993-06-18 |
| JP3240174B2 true JP3240174B2 (en) | 2001-12-17 |
Family
ID=26421799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08082792A Expired - Fee Related JP3240174B2 (en) | 1991-10-03 | 1992-04-02 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3240174B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421899B1 (en) * | 1994-11-25 | 2004-05-06 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
| JP3125726B2 (en) * | 1997-08-26 | 2001-01-22 | 日本電気株式会社 | Method for manufacturing semiconductor device |
| JP2001168323A (en) * | 1999-12-06 | 2001-06-22 | Mitsubishi Electric Corp | Method of manufacturing semiconductor device |
| US8541269B2 (en) * | 2010-04-29 | 2013-09-24 | Qualcomm Incorporated | Native devices having improved device characteristics and methods for fabrication |
-
1992
- 1992-04-02 JP JP08082792A patent/JP3240174B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152321A (en) | 1993-06-18 |
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