JP2004288104A

JP2004288104A - Memory device

Info

Publication number: JP2004288104A
Application number: JP2003082201A
Authority: JP
Inventors: Tetsukazu Nakae; 哲一仲江
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2003-03-25
Filing date: 2003-03-25
Publication date: 2004-10-14

Abstract

<P>PROBLEM TO BE SOLVED: To provide a memory device for reducing access time required for reading-writing in a memory device having a memory for reading-writing a plurality of digit data composed of the prescribed bit number. <P>SOLUTION: This memory device has a first RAM 162 and a second RAM 163 for storing the digit data composed of 1 bit or more, and outputting two or more of digit data. An output control circuit 27 takes out and outputs the continuous digit data among annular data by regarding the digit data as the annular data connected in a ring shape by connecting the two or more of digit data respectively outputted from the first RAM 162 and the second RAM 163. Thus, the digit data can be read out by one time read access. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、データを記憶するための記憶手段を備えたメモリ装置に関するものである。
【０００２】
【従来の技術】
ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等の自由に読み書きできるメモリにおいて、ｍビット（ｍは１以上の整数）で構成されるデジットデータｎ個（ｎは２以上の整数）について読み書きを行う場合、読み書きを開始するアドレスによっては２回のアクセスが必要であった。
【０００３】
例えば、図１２に示すように、ＲＡＭ等で構成されるメモリＭにおいて、アドレス（００）ｈからデータＳ、データＴ、データＵ及びデータＶが順次記憶されており、アドレス（０１）ｈからデータＷ、データＸ、データＹ及びデータＺが順次記憶されているとする。メモリＭは、アドレス（００）ｈ、（０１）ｈ、（０２）ｈ、・・と（０１）ｈ毎にアクセス可能である。
【０００４】
ここで、例えば、データＵ、データＶ、データＷ及びデータＸを読み出す場合、まずアドレス（００）ｈから記憶されているデータＳ〜Ｖを読み出し、次にアドレス（０１）ｈから記憶されているデータＷ〜Ｚを読み出す。このように２回に渡って読み出したデータから、データＵ、データＶ、データＷ及びデータＸを抽出して出力していた。
【０００５】
また、メモリセルに２本のビットラインを接続して、それぞれのビットラインを１サイクルずつ交互に動作させることにより、１本のビットラインにおいてプリチャージ及びメモリセルの読み書きにかかる時間を従来の２倍確保する技術が知られている（特許文献１参照）。この特許文献１によれば、基本クロックの周期を１／２に短縮することができるため、結果的にメモリアクセスを２倍にすることができ、高速アクセスが可能なメモリを実現することができる。
【０００６】
また特許文献２の技術として次の技術が知られている。即ち、チップイネーブル信号をデコード回路を介さず直接メモリに入力させ、アウトプットイネーブル信号、ライトイネーブル信号をデコード回路を用いてメモリに入力させることにより、デコード回路の動作時間分遅延してチップイネーブル信号がメモリに入力されることがなくなり、その分メモリの動作開始を早くすることのできる技術である。その結果、メモリのアクセス時間を低下させることができる（特許文献２参照）。
【０００７】
【特許文献１】
特開平１１−２７３３５３号公報
【特許文献２】
特開平１１−３２８０１１号公報
【０００８】
【発明が解決しようとする課題】
上述したように、メモリＭにおいてデータの読み書きを行う場合、読み書きを開始するアドレスによっては２回のアクセスが必要であった。このようにアクセスの回数が増えると処理時間が増加するため、回路動作の高速化を妨げていた。
【０００９】
また、特許文献１のような技術を適用するとなると、ビットラインを増加させるためにメモリのレイアウトを大幅に変更する必要があり、簡単に回路動作を高速化するための手段としては現実的ではなかった。
【００１０】
更に、特許文献２のような技術を適用しても、上述したようなメモリＭにおいて読み書きを開始するアドレスによってはデータの読み書きに２回のアクセスが必要なため、アクセス時間を顕著に短縮することはできなかった。
【００１１】
本発明の目的は、所定ビット数で構成されるデジットデータを読み書きするメモリを有するメモリ装置において、読み書きにかかるアクセス時間を低減させるメモリ装置を提供することである。
【００１２】
【課題を解決するための手段】
以上の課題を解決するために、請求項１に記載の発明のメモリ装置は、１ビット以上で構成されるデジットデータを記憶し、２個以上のデジットデータを出力する複数の記憶手段（例えば、図１の第１ＲＡＭ１６２及び第２ＲＡＭ１６３）と、前記複数の記憶手段から出力される２個以上のデジットデータをリング状に連結して環状データとみなし、当該環状データのうちの連続するデジットデータを取り出して出力する出力データ制御手段（例えば、図２の出力コントロール回路２７）と、を備えることを特徴としている。
【００１３】
この請求項１に記載の発明によれば、デジットデータを記憶する手段として複数の記憶手段を備えることにより、１ビット以上で構成される２個以上のデジットデータを１回で読み出すことができる。これにより、複数の記憶手段に対するアクセス時間を削減することができ、メモリ装置の動作の高速化を図ることができる。
【００１４】
請求項２に記載の発明のメモリ装置は、１ビット以上で構成されるデジットデータを記憶し、２個以上のデジットデータを出力する第１記憶手段及び第２記憶手段（例えば、図１の第１ＲＡＭ１６２及び第２ＲＡＭ１６３）と、前記第１記憶手段及び前記第２記憶手段それぞれから出力される２個以上のデジットデータをリング状に連結して環状データとみなし、当該環状データのうちの連続するデジットデータを取り出して出力する出力データ制御手段（例えば、図２の出力コントロール回路２７）と、アドレスデータが示すアドレスに整数を加算し変形アドレスデータとして出力するアドレス制御手段（例えば、図２の加算回路２４）と、前記第１記憶手段は、変形アドレスデータが示すアドレスに基づいて２個以上のデジットデータを読み出して出力する手段であり、
前記第２記憶手段は、アドレスデータが示すアドレスに基づいてデジットデータを読み出して出力する手段であることを特徴としている。
【００１５】
この請求項２に記載の発明によれば、アドレス制御手段を備えることにより、第１記憶手段と第２記憶手段から連続した２個以上のデジットデータを常に読み出すことができる。
【００１６】
請求項３に記載の発明は、請求項２に記載のメモリ装置であって、前記第１記憶手段は前記変形アドレスデータの下位ビットを切り捨てた上位ビットで表されるアドレスに記憶されたデジットデータから２個以上のデジットデータを読み出して出力する手段であり、前記第２記憶手段は前記アドレスデータの下位ビットを切り捨てた上位ビットで表されるアドレスに記憶されたデジットデータから２個以上のデジットデータを読み出して出力する手段であり、前記出力データ制御手段は、デジットデータを取り出す前記環状データ中の位置を前記アドレスデータの切り捨てたビットデータで表されるアドレスに従って決定する手段であることを特徴としている。
【００１７】
この請求項３に記載の発明によれば、出力データ制御手段がデジットデータを取り出すための環状データ中の位置をアドレスデータの切り捨てたビットデータで表されるアドレスに従って決定することにより、第１記憶手段及び第２記憶手段にまたがって記憶されていたデジットデータを１回で読み出すことができる。
【００１８】
請求項４に記載の発明のメモリ装置は、１ビット以上で構成されるデジットデータを記憶し、２個以上のデジットデータを出力する第１記憶手段及び第２記憶手段（例えば、図１の第１ＲＡＭ１６２及び第２ＲＡＭ１６３）と、アドレスデータが示すアドレスに２以上の整数を加算し変形アドレスデータとして出力するアドレス制御手段（例えば、図２の加算回路２４）と、２個以上のデジットデータから成る書込データを入力し、当該書込データに含まれるデジットデータを第１書込データと第２書込データとに振り分ける振分手段（例えば、図２のデータコントロール回路２６）と、前記第１記憶手段は、前記変形アドレスデータが示すアドレスに基づく位置に前記第１書込データに含まれるデジットデータを書き込む第１書込手段（例えば、図１の第１ＲＡＭ１６２）を有し、前記第２記憶手段は、前記アドレスデータが示すアドレスに基づく位置に前記第２書込データに含まれるデジットデータを書き込む第２書込手段（例えば、図１の第２ＲＡＭ１６３）を有することを特徴としている。
【００１９】
この請求項４に記載の発明によれば、振分手段によって書込データに含まれるデジットデータを振り分けることによって、アドレスデータによって指定されたアドレスからデジットデータを第１記憶手段、第２記憶手段に振り分けて記憶することができる。
【００２０】
請求項５に記載の発明は、請求項４に記載のメモリ装置であって、前記アドレスデータと、前記書込データに含まれるデジットデータの数を示すデータ長データ及び前記アドレスデータとを入力し、前記第１書込データの内のデジットデータを含まない部分をマスクする第１マスクデータと、前記第２書込データの内のデジットデータを含まない部分をマスクする第２マスクデータとを生成するマスクデータ生成手段（例えば、図２にマスクコントロール回路２５）を更に備え、前記第１書込手段は、前記第１書込データの内の前記第１マスクデータによるマスク対象部分以外のデータを書き込むことにより当該第１書込データに含まれるデジットデータを書き込む手段であり、前記第２書込手段は、前記第２書込データの内の前記第２マスクデータによるマスク対象部分以外のデータを書き込むことにより当該第２書込データに含まれるデジットデータを書き込む手段である、ことを特徴としている。
【００２１】
この請求項５に記載の発明によれば、第１マスクデータに従って第１記憶手段に第１書込データを書き込むことにより、デジットデータを含まない部分に対応する第１記憶手段内の領域への書き込みを防止することができる。同様に、第２マスクデータに従って第２記憶手段に第２書込データを書き込むことにより、デジットデータを含まない部分に対応する第２記憶手段内の領域への書き込みを防止することができる。
【００２２】
【発明の実施の形態】
以下、図１〜図１１を参照して、本発明に係るメモリ装置の実施の形態について詳細に説明する。尚、以下においては、本発明を、計算機能を有する関数電卓に適用した場合を例にとって説明するが、本発明が適用可能な実施形態は、これに限定されるものではなく、パソコンやＰＤＡ（パーソナルデジタルアシスタント）等、関数電卓以外の各種演算装置でも適用することができる。
【００２３】
図１は、関数電卓１の構成を示すブロック図である。同図に示すように、関数電卓１は、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）１１、入力部１２、表示部１３、通信制御部１４、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）１５、記憶部１６及び外部記憶メモリ１７によって構成されており、各部はバス１８によって接続されている。
【００２４】
ＣＰＵ１１は、入力部１２の操作に従って対応したデータを入力し、ＲＯＭ１５に予め記憶されているメインプログラム等の命令に従って、入力したデータの処理を行う。そして、処理結果を第１ＲＡＭ１６２及び第２ＲＡＭ１６３へ記憶すると共に、当該処理結果を表示部１３に出力する等の回路各部の動作の制御を行う。
【００２５】
入力部１２は、ユーザが数値や演算処理の実行指示等を入力する手段である。そしてユーザに操作されたキーに対応する操作信号がＣＰＵ１１に出力される。
【００２６】
表示部１３は、入力部１２の操作によって入力された文字や符号、ＣＰＵ１１から出力される表示データに基づいた演算結果やグラフ表示等、関数電卓１を使用するために必要な各種データが表示される部分である。
【００２７】
通信制御部１４は、外部機器と通信回線網を介して各種データを送受信するためのインターフェースであり、ＣＰＵ１１からの信号によって動作する。
【００２８】
ＲＯＭ１５は、各種設定処理、各種演算処理等の関数電卓１の動作に係る各種処理プログラムや、関数電卓１の備える種々の機能を実現するためのアプリケーション等を記憶する。
【００２９】
記憶部１６は、ＲＡＭ制御部１６１、第１ＲＡＭ１６２及び第２ＲＡＭ１６３を備え、ＣＰＵ１１が実行する各種プログラムや、これらのプログラムの実行にかかるデータ等を記憶する。ＲＡＭ制御部１６１は、第１ＲＡＭ１６２及び第２ＲＡＭ１６３へのデータ読み出し／書き込みを制御する機能部であり、バス１８を通じてアドレスデータや各種制御信号等が入力されると、併せて入力された入力データを当該アドレスデータに従って第１ＲＡＭ１６２と第２ＲＡＭ１６３に記憶させたり、第１ＲＡＭ１６２と第２ＲＡＭ１６３に記憶されているデータを読み出して、バス１８上に出力する。
【００３０】
第１ＲＡＭ１６２及び第２ＲＡＭ１６３は、ＲＡＭ制御部１６１と接続され、ＲＡＭ制御部１６１から出力される信号に従ってデータの読み書きを行う。尚、記憶部１６については詳細を後述する。
【００３１】
外部記憶メモリ１７は、例えば、メモリカード、ハードディスク等の記憶媒体であって、ＣＰＵ１１からの指示信号に従って、各種データの読み書きを行う。
【００３２】
図２は記憶部１６の一例を示す回路ブロック図である。図２において、ＲＡＭ制御部１６１は第１ＲＡＭ１６２及び第２ＲＡＭ１６３を除く構成要素、即ち、ＮＯＲ回路２１、インバータ回路２２及び２３、加算回路２４、マスクコントロール回路２５、データコントロール回路２６、出力コントロール回路２７を含む。
【００３３】
ＮＯＲ回路２１には信号ＲＡＭＷｅ及び信号ＲＡＭＯｅが入力される。信号ＲＡＭＷｅは第１ＲＡＭ１６２及び第２ＲＡＭ１６３の書き込み許可信号であり、信号ＲＡＭＯｅは第１ＲＡＭ１６２及び第２ＲＡＭ１６３の読み出し許可信号である。ＮＯＲ回路２１から出力された信号はチップイネーブル信号（チップ動作許可信号）として、第１ＲＡＭ１６２の端子ｃｅ１及び第２ＲＡＭ１６３の端子ｃｅ２に入力される。
【００３４】
インバータ回路２２は入力された信号ＲＡＭＷｅを反転させて、第１ＲＡＭ１６２の端子ｗｅ１及び第２ＲＡＭ１６３の端子ｗｅ２に出力する。インバータ回路２３は入力された信号ＲＡＭＯｅを反転させて、第１ＲＡＭ１６２の端子ｏｅ１及び第２ＲＡＭ１６３の端子ｏｅ２に出力する。
【００３５】
信号Ａｄｒｓ［１０：０］は信号Ａｄｒｓ０〜Ａｄｒｓ１０の１１ビットのアドレス信号であり、加算回路２４に入力される。加算回路２４は入力された信号Ａｄｒｓ［１０：０］の示すデータに（１００）ｂを加算する。そして加算した結果のうち下位３ビットを除く上位ビットを信号ＲＡＭＡｄｒｓ［１０：３］として第１ＲＡＭ１６２の端子ａｉ１に出力する。また第２ＲＡＭ１６３の端子ａｉ２には、信号Ａｄｒｓ［１０：３］が入力される。
【００３６】
マスクコントロール回路２５には、信号Ａｄｒｓ［２：０］と信号Ｌｅｎｇｔｈ［２：０］が入力される。信号Ｌｅｎｇｔｈ［２：０］は信号ＤａｔａＩｎ［１５：０］に含まれるデジットデータの数を示す３ビットの信号である。
【００３７】
マスクコントロール回路２５は信号Ａｄｒｓ［２：０］及び信号Ｌｅｎｇｔｈ［２：０］に基づいて、第１ＲＡＭ１６２及び第２ＲＡＭ１６３にデータを書き込む際のマスク信号を生成する。マスクコントロール回路２５によって生成された信号Ｍａｓｋ［３１：０］のうち、信号Ｍａｓｋ［１５：０］は第１ＲＡＭ１６２の端子ｄｉ１に、Ｍａｓｋ［３１：１６］は第２ＲＡＭ１６３の端子ｄｉ２にそれぞれ入力される。
【００３８】
データコントロール回路２６には、信号Ａｄｒｓ［２：０］と信号ＤａｔａＩｎ［１５：０］が入力される。信号ＤａｔａＩｎ［１５：０］は第１ＲＡＭ１６２及び／又は第２ＲＡＭ１６３に記憶させるデジットデータを含む信号である。データコントロール回路２６は、信号Ａｄｒｓ［２：０］に基づいて信号ＤａｔａＩｎ［１５：０］に含まれるデジットデータを第１ＲＡＭ１６２、第２ＲＡＭ１６３に振り分ける回路であり、振り分けたデジットデータを信号Ｒｉｎ１［１５：０］及び信号Ｒｉｎ２［１５：０］として出力する。そして信号Ｒｉｎ１［１５：０］は第１ＲＡＭ１６２の端子ｗｅｍｉ１に入力され、信号Ｒｉｎ２［１５：０］は第２ＲＡＭ１６３の端子ｗｅｍｉ２に入力される。
【００３９】
出力コントロール回路２７には第１ＲＡＭ１６２から出力される信号Ｒｏｕｔ１［１５：０］、第２ＲＡＭ１６３から出力される信号Ｒｏｕｔ２［１５：０］及び信号Ａｄｒｓ［２：０］が入力される。出力コントロール回路２７は、Ａｄｒｓ［２：０］に基づいて、信号Ｒｏｕｔ１［１５：０］と信号Ｒｏｕｔ２［１５：０］に含まれる８個のデジットデータから、出力すべき４個のデジットデータを抽出し、信号ＤａｔａＯｕｔ［１５：０］として出力する。
【００４０】
図３は第１ＲＡＭ１６２及び第２ＲＡＭ１６３のデータ構成を説明するための図である。第１ＲＡＭ１６２及び第２ＲＡＭ１６３には、４ビットで構成されるデジットデータが記憶されている。例えば、第１ＲＡＭ１６２にはデータＡ、Ｂ、Ｃ、Ｄ、・・のデジットデータが記憶されている。
【００４１】
アドレス値として第１ＲＡＭ１６２には信号ＲＡＭＡｄｒｓ［１０：３］が、第２ＲＡＭ１６３には信号Ａｄｒｓ［１０：３］が入力される。例えば、リードサイクル時において、第１ＲＡＭ１６２に入力された信号ＲＡＭＡｄｒｓ［１０：３］の示すデータが（００）ｈの場合、第１ＲＡＭ１６２はデータＤ、Ｃ、Ｂ及びＡの４つのデジットデータを信号Ｒｏｕｔ１［１５：０］として出力する。また、第２ＲＡＭ１６３に入力された信号Ａｄｒｓ［１０：３］の示すデータが（０１）ｈの場合、第２ＲＡＭ１６３はデータＲ、Ｑ、Ｐ及びＮの４つのデジットデータを信号Ｒｏｕｔ２［１５：０］として出力する。
【００４２】
このように第１ＲＡＭ１６２及び第２ＲＡＭ１６３はデジットデータを記憶し、１回のリードアクセスで、指定されたアドレスから４つのデジットデータを読み出して出力する。同様に１回のライトアクセスで、入力された４つ以下のデジットデータを指定されたアドレスから記憶する。
【００４３】
尚、本実施の形態では１つのデジットデータは４ビットで構成されるデータとして説明するがこれに限らない。更に、第１ＲＡＭ１６２及び第２ＲＡＭ１６３は１回のリードアクセスで４つのデジットデータを出力することとして説明するが、２個以上のデジットデータであればよい。
【００４４】
また、出力コントロール回路２７は１回のリードアクセスで４つのデジットデータを読み出して出力することとして説明するが、ｎを１回のリードアクセスで第１ＲＡＭ１６２及び第２ＲＡＭ１６３から読み出される数（本実施の形態では“４”）、ｋを記憶部１６に含まれるＲＡＭの数（本実施の形態では“２”）としたときに、出力されるデジットデータの数は１以上｛ｎ×（ｋ−１）＋１｝以下（即ち、ＲＡＭの数が２個の場合、１以上（ｎ＋１）以下）であればよい。同様、１回のライトアクセスで記憶されるデジットデータの数は、１以上｛ｎ×（ｋ−１）＋１｝（即ち、ＲＡＭの数が２個の場合、１以上（ｎ＋１）以下）以下の整数であればよい。
【００４５】
またこの場合、加算回路２４において信号Ａｄｒｓ［１０：０］に加算される数値はａは１以上の整数からなる２^ａとなる。そして加算回路２４から出力される信号ＲＡＭＡｄｒｓ［１０：３］は、本来のビット幅である［１０：０］の下位（ａ＋１）ビットを切り捨てた上位ビットで構成される。また、第２ＲＡＭ１６３には、信号Ａｄｒｓ［１０：０］のうち下位（ａ＋１）ビットを切り捨てた上位ビットがアドレスデータとして入力される。更に、出力コントロール回路２７は信号Ａｄｒｓ［１０：０］のうち、下位（ａ＋１）ビット分のデータで表されるアドレスに従って、デジットデータを取り出す環状データの位置を決定する。
【００４６】
図３、４及び５を用いて、図２に示した記憶部１６のリードアクセス時の動作について説明する。図４は記憶部１６のリードアクセス時の動作を説明するためのタイミングチャートの一例であり、図５は記憶部１６の動作の過程における各信号の状態の一例を示した図である。
【００４７】
尚、以下、図３において、第１ＲＡＭ１６２及び第２ＲＡＭ１６３に記憶されているデジットデータを変数（“Ａ”、“Ｂ”、“Ｃ”、・・）で表し、１６進数で表記する。つまり、第１ＲＡＭ１６２のアドレス（００）ｈからはデータ（ＤＣＢＡ）ｈが、第２ＲＡＭ１６３のアドレス（００）ｈからはデータ（ＨＧＦＥ）ｈが記憶されていることとして説明する。
【００４８】
図４において、時間ｔ４１で信号Ａｄｒｓ［１０：０］が加算回路２４に入力されると、加算回路２４はＡｄｒｓ［１０：０］に（１００）ｂを加算する。例えば、信号Ａｄｒｓ［１０：０］の示すデータが（２）ｄの場合、（０００００００００１０）ｂ＋（１００）ｂ＝（００００００００１１０）ｂとなる。そして加算回路２４は、この演算結果の下位３ビットを除く上位ビットを信号ＲＡＭＡｄｒｓ［１０：３］として出力する。即ち、信号ＲＡＭＡｄｒｓ［１０：３］＝（００００００００）ｂが第１ＲＡＭ１６２の端子ａｉ１に入力される。
【００４９】
一方、第２ＲＡＭ１６３の端子ａｉ２には、Ａｄｒｓ［１０：３］＝（００００００００）ｂが入力される。
【００５０】
そして、時間ｔ４２において信号ＲＡＭＯｅが立ちあがると、第１ＲＡＭ１６２及び第２ＲＡＭ１６３はデータ読み取り可能な状態となる。つまり、第１ＲＡＭ１６２は端子ａｉ１に入力されたアドレスに従ってデータを読み出し、読み出した信号を信号Ｒｏｕｔ１［１５：０］として出力する。第２ＲＡＭ１６３は端子ａｉ２に入力されたアドレスに従ってデータを読み出し、読み出した信号をＲｏｕｔ２［１５：０］として出力する。
【００５１】
具体的には、端子ａｉ１に（００００００００）ｂが入力された場合、第１ＲＡＭ１６２のアドレス（００００００００）ｂ、即ち（００）ｈ番地から記憶されている４［ｄｉｇｉｔ］（４つのデジットデータを示す）のデータが読み出される。つまりデータ（ＤＣＢＡ）ｈが読み出される。また端子ａｉ２に（００００００００）ｂが入力された場合、第２ＲＡＭ１６３のアドレス（００００００００）ｂ、即ち（００）ｈ番地から記憶されている４［ｄｉｇｉｔ］のデータ、つまり、データ（ＨＧＦＥ）ｈが読み出される。
【００５２】
第１ＲＡＭ１６２及び第２ＲＡＭ１６３において読み出されたデータは、それぞれ信号Ｒｏｕｔ１［１５：０］、信号Ｒｏｕｔ２［１５：０］として出力コントロール回路２７に入力される。出力コントロール回路２７では信号Ｒｏｕｔ１［１５：０］のデータを下位４［ｄｉｇｉｔ］、信号Ｒｏｕｔ２［１５：０］のデータを上位４［ｄｉｇｉｔ］とする合計８［ｄｉｇｉｔ］のデータとして連結し、信号Ａｄｒｓ［２：０］に示すデータ分デジット単位で右シフトする。
【００５３】
図５（ａ）を用いて具体的に説明する。信号Ｒｏｕｔ１［１５：０］としてデータ（ＤＣＢＡ）ｈ、信号Ｒｏｕｔ２［１５：０］としてデータ（ＨＧＦＥ）ｈが出力コントローラ回路２７に入力されたとすると、２つの信号は１つのデータ（ＨＧＦＥＤＣＢＡ）ｈに連結される。連結されたデータはリング状に連結された環状データとみなされる。
【００５４】
このとき、信号Ａｄｒｓ［２：０］は（０１０）ｂであるため、データ（ＨＧＦＥＤＣＢＡ）ｈについて２回デジット単位で右シフトする。データ（ＨＧＦＥＤＣＢＡ）ｈはリング状に連結された環状データであるため、シフトする際、ＬＳＢ（最下位ビット）はＭＳＢ（最上位ビット）にコピーされる。つまりシフト後のデータは（ＢＡＨＧＦＥＤＣ）ｈとなる。
【００５５】
そして出力コントロール回路２７は、シフト後のデータにおいて下位４［ｄｉｇｉｔ］を信号ＤａｔａＯｕｔ［１５：０］として出力する。つまり、シフト後のデータが（ＢＡＨＧＦＥＤＣ）ｈの場合、信号ＤａｔａＯｕｔ［１５：０］はデータ（ＦＥＤＣ）ｈを出力する。
【００５６】
更に、時間ｔ４３で信号Ａｄｒｓ［１０：０］として（７）ｄが入力された場合、加算回路２４において（００００００００１１１）ｂ＋（１００）ｂ＝（０００００００１０１１）ｂの演算が行われる。そして加算回路２４は、演算結果の下位３ビットを除く上位ビットを信号ＲＡＭＡｄｒｓ［１０：３］として出力する。即ち、信号ＲＡＭＡｄｒｓ［１０：３］＝（０００００００１）ｂが第１ＲＡＭ１６２の端子ａｉ１に入力される。
【００５７】
一方、第２ＲＡＭ１６３の端子ａｉ２には、Ａｄｒｓ［１０：３］＝（００００００００）ｂが入力される。
【００５８】
そして、時間ｔ４４において信号ＲＡＭＯｅが立ちあがると、第１ＲＡＭ１６２及び第２ＲＡＭ１６３はデータ読み取り可能な状態となる。つまり、第１ＲＡＭ１６２の端子ａｉ１には（０００００００１）ｂが入力されるため、第１ＲＡＭ１６２のアドレス（０００００００１）ｂ、即ち（０１）ｈ番地から記憶されているデータ（ＭＬＫＪ）ｈが読み出される。また第２ＲＡＭ１６３の端子ａｉ２には（００００００００）ｂが入力されるため、第２ＲＡＭ１６３のアドレス（００００００００）ｂ、即ち（００）ｈ番地から記憶されているデータ（ＨＧＦＥ）ｈが読み出される。
【００５９】
第１ＲＡＭ１６２及び第２ＲＡＭ１６３において読み出されたデータは、信号Ｒｏｕｔ１［１５：０］及び信号Ｒｏｕｔ２［１５：０］として出力コントロール回路２７に入力される。２つのデータは出力コントロール回路２７で連結され、データ（ＨＧＦＥＭＬＫＪ）ｈとなる。
【００６０】
連結されたデータは、信号Ａｄｒｓ［２：０］が示すデータ分デジット単位で右シフトされる。データ（ＨＧＦＥＭＬＫＪ）ｈはリング状に連結された環状データであるため、シフトする際、ＬＳＢはＭＳＢにコピーされる。つまり、シフト後のデータは（ＧＦＥＭＬＫＪＨ）ｈとなる。
【００６１】
そして出力コントロール回路２７は、シフト後のデータにおいて下位４［ｄｉｇｉｔ］を信号ＤａｔａＯｕｔ［１５：０］として出力する。つまり、シフト後のデータが（ＧＦＥＭＬＫＪＨ）ｈの場合、信号ＤａｔａＯｕｔ［１５：０］はデータ（ＬＫＪＨ）ｈを出力する。
【００６２】
次に、図６、７及び８を用いて、図２に示した記憶部１６のライトアクセス時の動作について説明する。図６は記憶部１６のライトアクセス時の動作を説明するためのタイミングチャートの一例であり、図７及び８は記憶部１６の動作の過程における各信号の状態の一例を示した図である。
【００６３】
時間ｔ６１で信号Ａｄｒｓ［１０：０］として（１０）ｄが入力された場合、加算回路２４において（０００００００１０１０）ｂ＋（１００）ｂ＝（０００００００１１１０）ｂの演算が行われる。そして加算回路２４は、この演算結果の下位３ビットを除く上位ビットを信号ＲＡＭＡｄｒｓ［１０：３］として出力する。即ち、信号ＲＡＭＡｄｒｓ［１０：３］＝（０００００００１）ｂが第１ＲＡＭ１６２の端子ａｉ１に入力される。
【００６４】
一方、第２ＲＡＭ１６３の端子ａｉ２には、信号Ａｄｒｓ［１０：３］＝（０００００００１）ｂが入力される。また、マスクコントロール回路２５には、信号Ａｄｒｓ［２：０］と信号Ｌｅｎｇｔｈ［２：０］とが入力される。
【００６５】
ここで、図７（ａ）に示すように、マスクコントロール回路２５に信号Ｌｅｎｇｔｈ［２：０］＝（０１１）ｂが入力されたこととする。ここで、信号Ｌｅｎｇｔｈ［２：０］の示すデータは、ＤａｔａＩｎ［１５：０］に含まれるデジットデータの数である。
【００６６】
マスクコントロール回路２５は予め８［ｄｉｇｉｔ］分の記憶領域を有し、当該記憶領域にマスクデータとしてデータ（ＦＦＦＦＦＦＦＦ）ｈを格納している。そしてマスクコントロール回路２５は、当該マスクデータについて、信号Ｌｅｎｇｔｈ［２：０］の示すデータ分を下位ｄｉｇｉｔからクリアする。つまり、信号Ｌｅｎｇｔｈ［２：０］＝（０１１）ｂ＝（３）ｄであるため、マスクデータは（ＦＦＦＦＦ０００）ｈとなる。
【００６７】
更にこのマスクデータについて、信号Ａｄｒｓ［２：０］の示すデータ分デジット単位で左シフトする。シフトする際、ＭＳＢをＬＳＢにコピーする。つまり、信号Ａｄｒｓ［２：０］＝（０１０）ｂ＝（２）ｄであるため、シフト後のマスクデータは（ＦＦＦ０００ＦＦ）ｈとなる。そしてマスクコントロール回路２５はシフト後のマスクデータを信号Ｍａｓｋ［３１：０］として出力する。即ち、信号Ｍａｓｋ［１５：０］＝（００ＦＦ）ｈを第１ＲＡＭ１６２へ、信号Ｍａｓｋ［３１：１６］＝（ＦＦＦ０）ｈを第２ＲＡＭ１６３へ出力する。
【００６８】
一方、データコントロール回路２６には、信号Ａｄｒｓ［２：０］と信号ＤａｔａＩｎ［１５：０］とが入力される。図７（ａ）に示すように、信号ＤａｔａＩｎ［１５：０］としてデータ（ｃｂａ）ｈが入力されたこととする。
【００６９】
データコントロール回路２６は、８［ｄｉｇｉｔ］分の書込データ用記憶領域を有する。そして入力されたデータ（ｃｂａ）ｈを書込データ用記憶領域に格納する。つまり書込データ用記憶領域にはデータ（０００００ｃｂａ）ｈが格納される。
【００７０】
次にデータコントロール回路２６は、信号Ａｄｒｓ［２：０］の示すデータ分デジット単位で左シフトする。シフトする際、ＭＳＢをＬＳＢにコピーする。つまり信号Ａｄｒｓ［２：０］＝（０１０）ｂ＝（２）ｄであるため、書込データ用記憶領域のデータは（０００ｃｂａ００）ｈとなる。
【００７１】
そしてデータコントロール回路２６は、シフト後のデータの下位４ｄｉｇｉｔを信号Ｒｉｎ１［１５：０］として、上位４ｄｉｇｉｔを信号Ｒｉｎ２［１５：０］としてそれぞれ出力する。つまり信号Ｒｉｎ１［１５：０］＝（ｂａ００）ｈ、信号Ｒｉｎ２［１５：０］＝（０００ｃ）ｈを出力する。
【００７２】
時間ｔ６２において、信号ＲＡＭＷｅが立ち上がると、第１ＲＡＭ１６２及び第２ＲＡＭ１６３はデータ書き込み可能な状態となる。すると、第１ＲＡＭ１６２及び第２ＲＡＭ１６３のデータの書き込みが開始するアドレスから、信号Ｍａｓｋ［１５：０］、信号Ｍａｓｋ［３１：１６］に従って、領域のマスクが行われ、マスクされない領域に信号Ｒｉｎ１［１５：０］及び信号Ｒｉｎ２［１５：０］の示すデータが書き込まれる。
【００７３】
具体的には、第１ＲＡＭ１６２において、書き込みを開始するアドレスが（０１）ｈであり、信号Ｍａｓｋ［１５：０］＝（００ＦＦ）ｈが入力された場合、アドレス（０１）ｈから数えて２［ｄｉｇｉｔ］分の領域は記憶不可であり、更に次の２［ｄｉｇｉｔ］分の領域は記憶可能となる。つまり信号Ｍａｓｋ［１５：０］のデータが（Ｆ）ｈに相当するデジットデータの領域は書き込み不可であり、（０）ｈに相当するデジットデータの領域は書き込み可能となる。
【００７４】
従って、第１ＲＡＭ１６２のアドレス（０１）ｈから信号Ｒｉｎ［１５：０］の示すデータ（ｂａ００）ｈが書き込まれるが、信号Ｍａｓｋ［１５：０］の示すデータが（００ＦＦ）ｈであるため、アドレス（０１）ｈから数えて４ｄｉｇｉｔ分の領域において下位２［ｄｉｇｉｔ］分の領域には何も記憶されず、上位２［ｄｉｇｉｔ］分の領域に（ｂａ）ｈが記憶される。
【００７５】
同様に、第２ＲＡＭ１６３には信号Ｍａｓｋ［３１：１６］＝（ＦＦＦ０）ｈが入力されるため、アドレス（０１）ｈに（ｃ）ｈが書き込まれ、次ぐ３ｄｉｇｉｔ分の領域はマスクされて何も書き込まれない。図７（ｂ）はデータ書き込み後の第１ＲＡＭ１６２及び第２ＲＡＭ１６３のデータ構成を示している。
【００７６】
更に、時間ｔ６３で信号Ａｄｒｓ［１０：０］として（２０）ｄが入力された場合、加算回路２４において（００００００１０１００）ｂ＋（１００）ｂ＝（００００００１１０００）ｂの演算が行われる。そして加算回路２４は、この演算結果の下位３ビットを除いた上位ビットを信号ＲＡＭＡｄｒｓ［１０：３］として出力する。即ち、信号ＲＡＭＡｄｒｓ［１０：３］＝（００００００１１）ｂが第１ＲＡＭ１６２の端子ａｉ１に入力される。
【００７７】
一方、第２ＲＡＭ１６３の端子ａｉ２には、信号Ａｄｒｓ［１０：３］＝（００００００１０）ｂが入力される。また、マスクコントロール回路２５には、信号Ａｄｒｓ［２：０］＝（１００）ｂと信号Ｌｅｎｇｔｈ［２：０］＝（１００）ｂとが入力される。
【００７８】
次にマスクコントロール回路２５は、記憶領域にマスクデータとして予め格納されている８［ｄｉｇｉｔ］のデータ（ＦＦＦＦＦＦＦＦ）ｈについて、信号Ｌｅｎｇｔｈ［２：０］の示すデータ分を下位ｄｉｇｉｔからクリアする。つまり、信号Ｌｅｎｇｔｈ［２：０］＝（１００）ｂ＝（４）ｄであるため、マスクデータは（ＦＦＦＦ００００）ｈとなる。
【００７９】
更にこのマスクデータについて、信号Ａｄｒｓ［２：０］の示すデータ分デジット単位で左シフトする。信号Ａｄｒｓ［２：０］＝（１００）ｂ＝（４）ｄであるため、シフト後のマスクデータは（００００ＦＦＦＦ）ｈとなる。そしてマスクコントロール回路２５はシフト後のマスクデータを信号Ｍａｓｋ［３１：０］として出力する。即ち、信号Ｍａｓｋ［１５：０］＝（ＦＦＦＦ）ｈを第１ＲＡＭ１６２へ、信号Ｍａｓｋ［３１：１６］＝（００００）ｈを第２ＲＡＭ１６３へ出力する。
【００８０】
一方、データコントロール回路２６には、信号Ａｄｒｓ［２：０］＝（１００）ｂと信号ＤａｔａＩｎ［１５：０］＝（ｓｒｑｐ）ｈが入力される。するとデータコントロール回路２６は、入力されたデータ（ｓｒｑｐ）ｈを書込データ用記憶領域に格納する。つまり書込データ用記憶領域にはデータ（００００ｓｒｑｐ）ｈが格納される。
【００８１】
次にデータコントロール回路２６は、信号Ａｄｒｓ［２：０］の示すデータ分デジット単位で左シフトする。つまり信号Ａｄｒｓ［２：０］＝（１００）ｂ＝（４）ｄであるため、書込データ用領域のデータは（ｓｒｑｐ００００）ｈとなる。
【００８２】
そしてデータコントロール回路２６はシフト後のデータの下位４ｄｉｇｉｔを信号Ｒｉｎ１［１５：０］として、上位４［ｄｉｇｉｔ］を信号Ｒｉｎ２［１５：０］としてそれぞれ出力する。つまり信号Ｒｉｎ１［１５：０］＝（００００）ｈ、信号Ｒｉｎ２［１５：０］＝（ｓｒｑｐ）ｈを出力する。
【００８３】
時間ｔ６４において、信号ＲＡＭＷｅが立ち上がると、第１ＲＡＭ１６２及び第２ＲＡＭ１６３はデータ書き込み可能な状態となる。すると、第１ＲＡＭ１６２及び第２ＲＡＭ１６３のデータの書き込みが開始するアドレスから、信号Ｍａｓｋ［１５：０］、信号Ｍａｓｋ［３１：１６］に従って、領域のマスクが行われ、マスクされない領域に信号Ｒｉｎ１［１５：０］及び信号Ｒｉｎ２［１５：０］の示すデータが書き込まれる。
【００８４】
具体的には、第１ＲＡＭ１６２において、書き込みを開始するアドレスが（０３）ｈであり、信号Ｍａｓｋ［１５：０］＝（ＦＦＦＦ）ｈが入力されるため、アドレス（０３）ｈから４［ｄｉｇｉｔ］分の領域は記憶不可となる。つまり、第１ＲＡＭ１６２には信号Ｒｉｎ１［１５：０］＝（００００）ｈが入力されるが、データの記憶は行われない。
【００８５】
一方、第２ＲＡＭ１６３には信号Ｍａｓｋ［３１：１６］＝（００００）ｈが入力されるため、アドレス（０２）ｈから信号Ｒｉｎ２［１５：０］の示すデータ（ｓｒｑｐ）ｈが記憶される。図８（ｂ）はデータ書き込み後の第１ＲＡＭ１６２及び第２ＲＡＭ１６３のデータ構成を示している。
【００８６】
図９は、リードアクセス時の記憶部１６の動作の流れを示したフローチャートである。まず加算回路２４において信号Ａｄｒｓ［１０：０］に（１００）ｂが加算され、演算結果の下位３ビットを除く上位ビットが信号ＲＡＭＡｄｒｓ［１０：３］として出力される（ステップＡ１）。
【００８７】
そして、信号ＲＡＭＡｄｒｓ［１０：３］の示すアドレス値から記憶された４ｄｉｇｉｔ分のデータが第１ＲＡＭ１６２から信号Ｒｏｕｔ１［１５：０］として出力される（ステップＡ２）。同時に、信号Ａｄｒｓ［１０：３］の示すアドレス値から記憶された４［ｄｉｇｉｔ］分のデータが、第２ＲＡＭ１６３から信号Ｒｏｕｔ２［１５：０］として出力される（ステップＡ３）。
【００８８】
次に出力コントロール回路２７において、信号Ｒｏｕｔ１［１５：０］と信号Ｒｏｕｔ２［１５：０］の示すデータが８［ｄｉｇｉｔ］分のデータに連結される。連結されたデータは、信号Ａｄｒｓ［２：０］の示すデータ分デジット単位で右シフトされる（ステップＡ４）。シフトされたデータのうち、下位４ｄｉｇｉｔのデータがＤａｔａＯｕｔ［１５：０］として出力コントロール回路２７から出力される（ステップＡ５）。
【００８９】
図１０は、ライトアクセス時の記憶部１６の動作の流れを示したフローチャートである。まず加算回路２４において信号Ａｄｒｓ［１０：０］に（１００）ｂが加算され、演算結果の下位３ビットを除く上位ビットが信号ＲＡＭＡｄｒｓ［１０：３］として出力される（ステップＢ１）。
【００９０】
そしてマスクコントロール回路２５の有する８［ｄｉｇｉｔ］分の記憶領域にマスクデータとして（ＦＦＦＦＦＦＦＦ）ｈが格納される（ステップＢ２）。次に当該記憶領域に格納されたマスクデータについて、信号Ａｄｒｓ［２：０］の示すデータ分デジット単位で下位デジットからクリアされ（ステップＢ３）、クリア後のデータについて信号Ｌｅｎｇｔｈ［２：０］の示すデータ分デジット単位で左シフトされる（ステップＢ４）。
【００９１】
一方、データコントロール回路２６の有する８［ｄｉｇｉｔ］分の書込データ用記憶領域の上位４［ｄｉｇｉｔ］に（００００）ｈ、下位４［ｄｉｇｉｔ］に信号ＤａｔａＩｎ［１５：０］の示すデータが格納される。そして書込データ用記憶領域に格納されたデータは、信号Ａｄｒｓ［２：０］の示すデータ分デジット単位で左シフトされる（ステップＢ５）。
【００９２】
シフト後のデータは、上位４ｄｉｇｉｔを信号Ｒｉｎ２［１５：０］、下位４ｄｉｇｉｔを信号Ｒｉｎ１［１５：０］として第１ＲＡＭ１６２、第２ＲＡＭ１６３にそれぞれ出力される（ステップＢ６）。
【００９３】
そして信号ＲＡＭＡｄｒｓ［１０：３］及び信号Ｍａｓｋ［１５：０］に従って、信号Ｒｉｎ１［１５：０］の示すデータが第１ＲＡＭ１６２に記憶され、信号Ａｄｒｓ［１０：３］及び信号Ｍａｓｋ［３１：１６］に従って、信号Ｒｉｎ２［１５：０］の示すデータが第２ＲＡＭ１６３に記憶される（ステップＢ７）。
【００９４】
このように、所定ビット数で構成されたデジットデータを読み書きする記憶手段（第１ＲＡＭ１６２及び第２ＲＡＭ１６３）を備える関数電卓１において、記憶手段を２つ設置することにより、データの読み書きを１回のアクセスで行うことができる。従って、記憶手段のアクセス時間を短縮することができ、回路動作の高速化を図ることができる。
【００９５】
尚、本実施の形態では、記憶部１６は第１ＲＡＭ１６２及び第２ＲＡＭ１６３の２個のＲＡＭを有することとして説明したが、記憶部１６は同様のＲＡＭを３個以上有していてもよい。
【００９６】
例えば、記憶部１６が３個のＲＡＭを有している場合、各ＲＡＭから４［ｄｉｇｉｔ］のデータが出力コントロール回路に入力される。即ち、出力コントロール回路には１２［ｄｉｇｉｔ］のデータが入力されることなる。出力コントロール回路は各ＲＡＭから入力されたデータを連結してシフト演算等を行い、８［ｄｉｇｉｔ］（即ち、３２ビット）のデータを１回のアクセスで出力することができる。
【００９７】
このように、ｋが２以上の整数からなるｋ個のＲＡＭを記憶部１６が有する場合、記憶部１６は１回のアクセスで４×（ｋ−１）［ｄｉｇｉｔ］のデータを出力することができる。尚、この場合、出力コントロール回路の出力データ幅は１６×（ｋ−１）ビットとする。
【００９８】
次に本実施の形態の有用性について説明する。図１１は下記の式（１）に基づいて筆算で平方根を求める方法を示した図である。この方法は一般的に知られているため、詳しい説明を省略する。
【数１】

【００９９】
式（１）の計算を関数電卓１で実現するとした場合、例えば、図１１（ｄ）において、▲１▼の示す「１１００」は「２００−１８９」の演算結果「１１」を１００倍した数であるため、記憶部１６は次の様に機能する。即ち、まず演算結果「１１」が第１ＲＡＭ１６２のアドレス（００）ｈの２デジット目から１桁ずつ記憶されているとする。
【０１００】
次に演算結果「１１」を１００倍するために、アドレス（００）ｈの４ｄｉｇｉｔ目と、第２ＲＡＭ１６３のアドレス（００）ｈの１デジット目のそれぞれに「０」が記憶される。しかし「１１００」は第１ＲＡＭ１６２と第２ＲＡＭ１６３にまたがって記憶されるが、１回のリードアクセスで読み出すことができる。
【０１０１】
つまり、第１ＲＡＭ１６２のアドレス（００）ｈの２ｄｉｇｉｔ目から第２ＲＡＭ１６３のアドレス（００）ｈの１デジット目にかけて「１１００」が記憶された後、この「１１００」を読み出したい場合、信号Ａｄｒｓ［１０：０］＝（００００００００００１）ｂとすれば、第１ＲＡＭ１６２のアドレス（００）ｈから記憶された４つのデジットデータと、第２ＲＡＭ１６３のアドレス（００）ｈから記憶された４つのデジットデータとが読み出されて、出力コントロール回路２７に入力される。
【０１０２】
次に出力コントロール回路２７においてデジットデータの連結が行われ、信号Ａｄｒｓ［２：０］＝（００１）ｂ＝（１）ｄに従って、連結された８個のデジットデータはデジット単位で１回右シフトされる。そしてシフト後のデータの下位４［ｄｉｇｉｔ］のデータ、即ち「１１００」が出力される。本実施の形態を適用した関数電卓１においてこのような計算を実行した場合、計算処理速度が速めることができ、製品に対する満足度を高めるのに有用である。
【０１０３】
以上、本発明を適用した実施の形態を説明したが、本発明は上述の実施の形態についてのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【０１０４】
例えば、記憶部１６が１回に出力可能なデジットデータの数（２^ａ個；本実施の形態では４個）や、書き込み可能なデジットデータの数（ｑ個；本実施の形態では１〜４個）を任意に設定可能とし、当該設定に応じて第１ＲＡＭ１６２及び第２ＲＡＭ１６３のアドレス空間を構成してもよい。
【０１０５】
【発明の効果】
請求項１に記載の発明によれば、デジットデータを記憶する手段として複数の記憶手段を備えることにより、１ビット以上で構成される２個以上のデジットデータを１回で読み出すことができる。これにより、複数の記憶手段に対するアクセス時間を削減することができ、メモリ装置の動作の高速化を図ることができる。
【０１０６】
請求項２に記載の発明によれば、アドレス制御手段を備えることにより、第１記憶手段と第２記憶手段から連続した２個以上のデジットデータを常に読み出すことができる。
【０１０７】
請求項３に記載の発明によれば、出力データ制御手段がデジットデータを取り出すための環状データ中の位置をアドレスデータの切り捨てたビットデータで表されるアドレスに従って決定することにより、第１記憶手段及び第２記憶手段にまたがって記憶されていたデジットデータを１回で読み出すことができる。
【０１０８】
請求項４に記載の発明によれば、振分手段によって書込データに含まれるデジットデータを振り分けることによって、アドレスデータによって指定されたアドレスからデジットデータを第１記憶手段、第２記憶手段に振り分けて記憶することができる。
【０１０９】
請求項５に記載の発明によれば、第１マスクデータに従って第１記憶手段に第１書込データを書き込むことにより、デジットデータを含まない部分に対応する第１記憶手段内の領域への書き込みを防止することができる。同様に、第２マスクデータに従って第２記憶手段に第２書込データを書き込むことにより、デジットデータを含まない部分に対応する第２記憶手段内の領域への書き込みを防止することができる。
【図面の簡単な説明】
【図１】関数電卓の内部構成を示すブロック図。
【図２】メモリ装置の回路構成図の一例を示す図。
【図３】第１ＲＡＭ及び第２ＲＡＭのデータ構成を示す図。
【図４】リードアクセス時における記憶部１６の動作を示すタイミングチャート。
【図５】リードアクセス時における記憶部１６の各種信号の状態を説明する為の図。
【図６】ライトアクセス時における記憶部１６の動作を示すタイミングチャート。
【図７】ライトアクセス時における記憶部１６の各種信号の状態を説明する為の図。
【図８】ライトアクセス時における記憶部１６の各種信号の状態を説明する為の図。
【図９】リードアクセス時における記憶部１６の動作を説明する為のフローチャート。
【図１０】ライトアクセス時における記憶部１６の動作を説明する為のフローチャート。
【図１１】本発明の適用例を説明する為の図。
【図１２】従来の記憶手段のデータ構成を示す図。
【符号の説明】
１関数電卓
１１ＣＰＵ
１２入力部
１３表示部
１４通信制御部
１５ＲＯＭ
１６記憶部
１６１ＲＡＭ制御部
２１ＮＯＲ回路
２２、２３インバータ回路
２４加算回路
２５マスクコントロール回路
２６データコントロール回路
２７出力コントロール回路
１６２第１ＲＡＭ
１６３第２ＲＡＭ
１７外部記憶メモリ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a memory device provided with a storage unit for storing data.
[0002]
[Prior art]
When reading and writing n digit data (n is an integer of 2 or more) composed of m bits (m is an integer of 1 or more) in a freely readable and writable memory such as a RAM (Random Access Memory), the reading and writing are started. Depending on the address to be accessed, two accesses were required.
[0003]
For example, as shown in FIG. 12, in a memory M composed of a RAM or the like, data S, data T, data U, and data V are sequentially stored from an address (00) h, and a data from an address (01) h. It is assumed that W, data X, data Y, and data Z are sequentially stored. The memory M can be accessed for each of the addresses (00) h, (01) h, (02) h,... And (01) h.
[0004]
Here, for example, when reading data U, data V, data W, and data X, first, data S to V stored from address (00) h are read, and then data from address (01) h are stored. Read data W to Z. Data U, data V, data W, and data X are extracted from the data read twice and output.
[0005]
In addition, two bit lines are connected to the memory cell, and each bit line is alternately operated one cycle at a time, so that the time required for precharging and reading / writing of the memory cell in one bit line is reduced by the conventional two bits. There is known a technique of double securing (see Patent Document 1). According to Patent Document 1, since the period of the basic clock can be reduced to half, the memory access can be doubled as a result, and a memory that can be accessed at high speed can be realized. .
[0006]
Further, the following technique is known as the technique of Patent Document 2. That is, the chip enable signal is directly input to the memory without passing through the decode circuit, and the output enable signal and the write enable signal are input to the memory using the decode circuit. Is no longer input to the memory, and the operation of the memory can be started earlier. As a result, the access time of the memory can be reduced (see Patent Document 2).
[0007]
[Patent Document 1]
JP-A-11-273353
[Patent Document 2]
JP-A-11-328011
[0008]
[Problems to be solved by the invention]
As described above, when reading and writing data in the memory M, two accesses are required depending on the address at which reading and writing are started. As the number of accesses increases, the processing time increases, which hinders a high-speed circuit operation.
[0009]
In addition, if a technique such as Patent Document 1 is applied, it is necessary to significantly change the layout of the memory in order to increase the number of bit lines, and this is not practical as a means for easily speeding up the circuit operation. Was.
[0010]
Furthermore, even if a technique such as that of Patent Document 2 is applied, two accesses are required to read and write data depending on the address at which reading and writing are started in the memory M as described above. Could not.
[0011]
SUMMARY OF THE INVENTION It is an object of the present invention to provide a memory device having a memory for reading and writing digit data composed of a predetermined number of bits, in which the access time required for reading and writing is reduced.
[0012]
[Means for Solving the Problems]
In order to solve the above problem, a memory device according to the first aspect of the present invention stores a plurality of storage means (for example, a plurality of storage means for storing digit data composed of one or more bits and outputting two or more digit data). The first RAM 162 and the second RAM 163 in FIG. 1) and two or more digit data output from the plurality of storage means are connected in a ring and regarded as ring data, and continuous digit data of the ring data is extracted. Output data control means (for example, the output control circuit 27 in FIG. 2) for outputting the data.
[0013]
According to the first aspect of the present invention, since a plurality of storage means are provided as means for storing digit data, two or more digit data comprising one bit or more can be read at one time. Thus, the access time to a plurality of storage units can be reduced, and the operation speed of the memory device can be increased.
[0014]
According to a second aspect of the present invention, there is provided a memory device which stores digit data composed of one or more bits and outputs two or more digit data. 1 RAM 162 and the second RAM 163) and two or more digit data output from each of the first storage means and the second storage means are connected in a ring shape and regarded as ring data. Output data control means (for example, the output control circuit 27 in FIG. 2) for extracting and outputting data, and address control means (for example, the addition circuit in FIG. 2) for adding an integer to the address indicated by the address data and outputting the result as modified address data 24) and the first storage means stores two or more digit data based on the address indicated by the modified address data. It is a means for outputting out look,
The second storage means is means for reading and outputting digit data based on the address indicated by the address data.
[0015]
According to the second aspect of the present invention, the provision of the address control means enables continuous reading of two or more digit data from the first storage means and the second storage means.
[0016]
The invention according to claim 3 is the memory device according to claim 2, wherein the first storage means stores digit data stored at an address represented by upper bits obtained by truncating lower bits of the modified address data. Means for reading and outputting two or more digit data from the address data, wherein the second storage means stores two or more digit data from the digit data stored at the address represented by the upper bit obtained by truncating the lower bit of the address data. Means for reading and outputting data, wherein said output data control means is means for determining a position in said annular data from which digit data is to be taken out according to an address represented by truncated bit data of said address data. And
[0017]
According to the third aspect of the present invention, the output data control means determines the position in the circular data for extracting the digit data in accordance with the address represented by the truncated bit data of the address data, so that the first storage is performed. The digit data stored across the means and the second storage means can be read at one time.
[0018]
According to a fourth aspect of the present invention, there is provided a memory device which stores digit data composed of one or more bits and outputs two or more digit data. A first RAM 162 and a second RAM 163), address control means (for example, an adder circuit 24 in FIG. 2) for adding an integer of 2 or more to the address indicated by the address data and outputting the result as modified address data, and a writing unit comprising two or more digit data. Distribution means (e.g., data control circuit 26 in FIG. 2) for inputting write data and distributing digit data included in the write data into first write data and second write data; Means for writing digit data included in the first write data at a position based on the address indicated by the modified address data (eg, a first write means) For example, the second storage means includes a first RAM 162 of FIG. 1 and the second storage means writes the digit data included in the second write data at a position based on the address indicated by the address data (for example, It is characterized by having the second RAM 163) of FIG.
[0019]
According to the fourth aspect of the present invention, the digit data included in the write data is sorted by the sorting means, so that the digit data is transferred from the address specified by the address data to the first storage means and the second storage means. It can be sorted and stored.
[0020]
The invention according to claim 5 is the memory device according to claim 4, wherein the address data, data length data indicating the number of digit data included in the write data, and the address data are input. Generating first mask data that masks a portion of the first write data that does not include digit data, and second mask data that masks a portion of the second write data that does not include digit data. And a mask data generating unit (for example, a mask control circuit 25 shown in FIG. 2), wherein the first writing unit converts data other than a portion to be masked by the first mask data in the first write data. Means for writing digit data included in the first write data by writing, wherein the second write means includes the second mask of the second write data. A means for writing the digit data included in the second write data by writing data other than masked portion by the data, and characterized in that.
[0021]
According to the fifth aspect of the present invention, by writing the first write data to the first storage means in accordance with the first mask data, the area in the first storage means corresponding to the portion not including the digit data is written. Writing can be prevented. Similarly, by writing the second write data to the second storage means according to the second mask data, it is possible to prevent writing to an area in the second storage means corresponding to a portion not including digit data.
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of a memory device according to the present invention will be described in detail with reference to FIGS. In the following, a case where the present invention is applied to a scientific calculator having a calculation function will be described as an example. However, embodiments to which the present invention can be applied are not limited thereto, and a personal computer or a PDA ( Various arithmetic devices other than the scientific calculator, such as a personal digital assistant, can be applied.
[0023]
FIG. 1 is a block diagram showing a configuration of the scientific calculator 1. As shown in FIG. 1, the scientific calculator 1 includes a CPU (Central Processing Unit) 11, an input unit 12, a display unit 13, a communication control unit 14, a ROM (Read Only Memory) 15, a storage unit 16, and an external storage memory 17. The components are connected by a bus 18.
[0024]
The CPU 11 inputs corresponding data in accordance with an operation of the input unit 12 and processes the input data in accordance with a command such as a main program stored in the ROM 15 in advance. Then, the processing result is stored in the first RAM 162 and the second RAM 163, and the operation of each circuit unit is controlled, such as outputting the processing result to the display unit 13.
[0025]
The input unit 12 is a unit for the user to input a numerical value, an instruction to execute a calculation process, and the like. Then, an operation signal corresponding to the key operated by the user is output to the CPU 11.
[0026]
The display unit 13 displays various data necessary for using the scientific calculator 1, such as characters and codes input by operation of the input unit 12, calculation results based on display data output from the CPU 11, graph display, and the like. Part.
[0027]
The communication control unit 14 is an interface for transmitting and receiving various data to and from an external device via a communication network, and operates by a signal from the CPU 11.
[0028]
The ROM 15 stores various processing programs related to the operation of the scientific calculator 1 such as various setting processes and various arithmetic processes, applications for realizing various functions of the scientific calculator 1, and the like.
[0029]
The storage unit 16 includes a RAM control unit 161, a first RAM 162, and a second RAM 163, and stores various programs executed by the CPU 11, data related to the execution of these programs, and the like. The RAM control unit 161 is a functional unit that controls data read / write to the first RAM 162 and the second RAM 163. When address data, various control signals, and the like are input through the bus 18, the RAM control unit 161 converts the input data. According to the address data, the data is stored in the first RAM 162 and the second RAM 163, or the data stored in the first RAM 162 and the second RAM 163 is read and output to the bus 18.
[0030]
The first RAM 162 and the second RAM 163 are connected to the RAM control unit 161 and read and write data according to signals output from the RAM control unit 161. The details of the storage unit 16 will be described later.
[0031]
The external storage memory 17 is, for example, a storage medium such as a memory card or a hard disk, and reads and writes various data according to an instruction signal from the CPU 11.
[0032]
FIG. 2 is a circuit block diagram illustrating an example of the storage unit 16. 2, a RAM control unit 161 includes components other than a first RAM 162 and a second RAM 163, that is, a NOR circuit 21,

inverter circuits

22 and 23, an addition circuit 24, a mask control circuit 25, a data control circuit 26, and an output control circuit 27. Including.
[0033]
The signal RAMWe and the signal RAMOe are input to the NOR circuit 21. The signal RAMWe is a write enable signal for the first RAM 162 and the second RAM 163, and the signal RAMOe is a read enable signal for the first RAM 162 and the second RAM 163. The signal output from the NOR circuit 21 is input to the terminal ce1 of the first RAM 162 and the terminal ce2 of the second RAM 163 as a chip enable signal (chip operation permission signal).
[0034]
The inverter circuit 22 inverts the input signal RAMWe and outputs the inverted signal to the terminal we1 of the first RAM 162 and the terminal we2 of the second RAM 163. The inverter circuit 23 inverts the input signal RAMOe and outputs the inverted signal to the terminal oe1 of the first RAM 162 and the terminal oe2 of the second RAM 163.
[0035]
The signal Adrs [10: 0] is an 11-bit address signal of the signals Adrs0 to Adrs10, and is input to the addition circuit 24. The adding circuit 24 adds (100) b to the data indicated by the input signal Adrs [10: 0]. Then, of the result of the addition, the upper bits excluding the lower 3 bits are output to the terminal ai1 of the first RAM 162 as the signal RAMAdrs [10: 3]. The signal Adrs [10: 3] is input to the terminal ai2 of the second RAM 163.
[0036]
The signal Adrs [2: 0] and the signal Length [2: 0] are input to the mask control circuit 25. The signal Length [2: 0] is a 3-bit signal indicating the number of digit data included in the signal DataIn [15: 0].
[0037]
The mask control circuit 25 generates a mask signal for writing data in the first RAM 162 and the second RAM 163 based on the signals Adrs [2: 0] and the signal Length [2: 0]. Of the signals Mask [31: 0] generated by the mask control circuit 25, the signal Mask [15: 0] is input to the terminal di1 of the first RAM 162, and the Mask [31:16] is input to the terminal di2 of the second RAM 163. .
[0038]
The data control circuit 26 receives the signals Adrs [2: 0] and the signal DataIn [15: 0]. The signal DataIn [15: 0] is a signal including digit data to be stored in the first RAM 162 and / or the second RAM 163. The data control circuit 26 is a circuit that distributes the digit data included in the signal DataIn [15: 0] to the first RAM 162 and the second RAM 163 based on the signal Adrs [2: 0], and distributes the distributed digit data to the signal Rin1 [15: 0] and a signal Rin2 [15: 0]. Then, the signal Rin1 [15: 0] is input to the terminal wemi1 of the first RAM 162, and the signal Rin2 [15: 0] is input to the terminal wemi2 of the second RAM 163.
[0039]
The signal Rout1 [15: 0] output from the first RAM 162, the signal Rout2 [15: 0] and the signal Adrs [2: 0] output from the second RAM 163 are input to the output control circuit 27. The output control circuit 27 outputs four digit data to be output from the eight digit data included in the signals Rout1 [15: 0] and Rout2 [15: 0] based on Adrs [2: 0]. It is extracted and output as a signal DataOut [15: 0].
[0040]
FIG. 3 is a diagram for explaining the data configuration of the first RAM 162 and the second RAM 163. The first RAM 162 and the second RAM 163 store digit data composed of 4 bits. For example, the first RAM 162 stores digit data of data A, B, C, D,.
[0041]
The signal RAMAdrs [10: 3] is input to the first RAM 162 and the signal Adrs [10: 3] is input to the second RAM 163 as address values. For example, when the data indicated by the signal RAMAdrs [10: 3] input to the first RAM 162 is (00) h in the read cycle, the first RAM 162 outputs the four digit data of data D, C, B, and A to the signal Rout1. Output as [15: 0]. When the data indicated by the signal Adrs [10: 3] input to the second RAM 163 is (01) h, the second RAM 163 outputs the four digit data of data R, Q, P, and N to the signal Rout2 [15: 0]. Is output as
[0042]
As described above, the first RAM 162 and the second RAM 163 store digit data, and read and output four digit data from a designated address by one read access. Similarly, in one write access, four or less input digit data are stored from a designated address.
[0043]
In the present embodiment, one digit data is described as data composed of 4 bits, but the present invention is not limited to this. Further, the first RAM 162 and the second RAM 163 will be described as outputting four digit data in one read access, but it is sufficient if the digit data is two or more.
[0044]
The output control circuit 27 will be described as reading and outputting four digit data in one read access. However, n is the number read from the first RAM 162 and the second RAM 163 in one read access (this embodiment). In this case, when “4”) and k is the number of RAMs included in the storage unit 16 (“2” in the present embodiment), the number of digit data to be output is 1 or more Δn × (k−1) +1} or less (that is, 1 or more and (n + 1) or less when the number of RAMs is two). Similarly, the number of digit data stored in one write access is 1 or more and {n × (k−1) +1} (that is, 1 or more and (n + 1) or less when there are two RAMs). It may be an integer.
[0045]
In this case, the value added to the signal Adrs [10: 0] in the adder circuit 24 is such that a is an integer of 1 or more. ^a It becomes. The signal RAMAdrs [10: 3] output from the adder circuit 24 is composed of upper bits obtained by truncating lower (a + 1) bits of [10: 0], which is the original bit width. Further, upper bits of the signal Adrs [10: 0] obtained by truncating lower (a + 1) bits are input to the second RAM 163 as address data. Further, the output control circuit 27 determines the position of the ring data from which the digit data is to be extracted, according to the address represented by the data of the lower (a + 1) bits in the signal Adrs [10: 0].
[0046]
The operation at the time of read access of the storage unit 16 shown in FIG. 2 will be described with reference to FIGS. FIG. 4 is an example of a timing chart for explaining the operation of the storage unit 16 at the time of read access, and FIG. 5 is a diagram showing an example of the state of each signal in the course of the operation of the storage unit 16.
[0047]
Hereinafter, in FIG. 3, the digit data stored in the first RAM 162 and the second RAM 163 is represented by variables ("A", "B", "C",...) And represented by hexadecimal numbers. That is, it is assumed that data (DCBA) h is stored from the address (00) h of the first RAM 162, and data (HGFE) h is stored from the address (00) h of the second RAM 163.
[0048]
In FIG. 4, when the signal Adrs [10: 0] is input to the addition circuit 24 at time t41, the addition circuit 24 adds (100) b to Adrs [10: 0]. For example, when the data indicated by the signal Adrs [10: 0] is (2) d, (000000000010) b + (100) b = (000000000110) b. Then, the adder circuit 24 outputs the upper bits excluding the lower 3 bits of the operation result as the signal RAMAdrs [10: 3]. That is, the signal RAMAdrs [10: 3] = (00000000) b is input to the terminal ai1 of the first RAM 162.
[0049]
On the other hand, Adrs [10: 3] = (00000000) b is input to the terminal ai2 of the second RAM 163.
[0050]
Then, when the signal RAMOe rises at time t42, the first RAM 162 and the second RAM 163 enter a data readable state. That is, the first RAM 162 reads data in accordance with the address input to the terminal ai1, and outputs the read signal as a signal Rout1 [15: 0]. The second RAM 163 reads data in accordance with the address input to the terminal ai2, and outputs the read signal as Rout2 [15: 0].
[0051]
Specifically, when (00000000) b is input to the terminal ai1, 4 [digit] (indicating four digit data) stored from the address (00000000) b of the first RAM 162, that is, the address (00) h. Is read out. That is, the data (DCBA) h is read. When (00000000) b is input to the terminal ai2, the data of 4 [digit] stored from the address (00000000) b of the second RAM 163, that is, the address (00) h, that is, the data (HGFE) h is read. It is.
[0052]
The data read from the first RAM 162 and the second RAM 163 are input to the output control circuit 27 as a signal Rout1 [15: 0] and a signal Rout2 [15: 0], respectively. The output control circuit 27 connects the data of the signal Rout1 [15: 0] to the lower 4 [digits] and the data of the signal Rout2 [15: 0] to the upper 4 [digits] and concatenates the data as a total of 8 [digits]. The data is shifted to the right by the digit indicated by Adrs [2: 0].
[0053]
This will be specifically described with reference to FIG. Assuming that data (DCBA) h is input as signal Rout1 [15: 0] and data (HGFE) h is input as signal Rout2 [15: 0] to output controller circuit 27, the two signals are converted into one data (HGFEDCBA) h. Be linked. The linked data is considered as ring data linked in a ring.
[0054]
At this time, since the signal Adrs [2: 0] is (010) b, the data (HGFEDCBA) h is right-shifted twice in units of digits. Since the data (HGFEDCBA) h is ring data connected in a ring, the LSB (least significant bit) is copied to the MSB (most significant bit) when shifting. That is, the data after the shift is (BAHGFEDC) h.
[0055]
Then, the output control circuit 27 outputs the lower 4 digits of the shifted data as a signal DataOut [15: 0]. That is, when the shifted data is (BAHGFEDC) h, the signal DataOut [15: 0] outputs data (FEDC) h.
[0056]
Further, when (7) d is input as the signal Adrs [10: 0] at time t43, the arithmetic operation of (000000000111) b + (100) b = (00000001011) b is performed in the adder circuit 24. Then, the adding circuit 24 outputs the upper bits excluding the lower 3 bits of the operation result as the signal RAMAdrs [10: 3]. That is, the signal RAMAdrs [10: 3] = (00000001) b is input to the terminal ai1 of the first RAM 162.
[0057]
On the other hand, Adrs [10: 3] = (00000000) b is input to the terminal ai2 of the second RAM 163.
[0058]
Then, when the signal RAMOe rises at time t44, the first RAM 162 and the second RAM 163 enter a data readable state. That is, since (00000001) b is input to the terminal ai1 of the first RAM 162, the data (MLKJ) h stored from the address (00000001) b of the first RAM 162, that is, the address (01) h is read. Since (00000000) b is input to the terminal ai2 of the second RAM 163, the stored data (HGFE) h is read from the address (00000000) b of the second RAM 163, that is, the address (00) h.
[0059]
The data read from the first RAM 162 and the second RAM 163 is input to the output control circuit 27 as a signal Rout1 [15: 0] and a signal Rout2 [15: 0]. The two data are connected by the output control circuit 27 to become data (HGFELKJ) h.
[0060]
The concatenated data is right-shifted by the data indicated by the signal Adrs [2: 0] in digit units. Since the data (HGFELKJ) h is circular data connected in a ring, the LSB is copied to the MSB when shifting. That is, the data after the shift is (GFEMLKJH) h.
[0061]
Then, the output control circuit 27 outputs the lower 4 digits of the shifted data as a signal DataOut [15: 0]. That is, when the shifted data is (GFEMLKJH) h, the signal DataOut [15: 0] outputs data (LKJH) h.
[0062]
Next, an operation at the time of write access to the storage unit 16 shown in FIG. 2 will be described with reference to FIGS. FIG. 6 is an example of a timing chart for explaining the write access operation of the storage unit 16, and FIGS. 7 and 8 are diagrams showing an example of the state of each signal during the operation of the storage unit 16.
[0063]
When (10) d is input as the signal Adrs [10: 0] at the time t61, the addition circuit 24 performs an operation of (0000001010) b + (100) b = (00000001110) b. Then, the adder circuit 24 outputs the upper bits excluding the lower 3 bits of the operation result as the signal RAMAdrs [10: 3]. That is, the signal RAMAdrs [10: 3] = (00000001) b is input to the terminal ai1 of the first RAM 162.
[0064]
On the other hand, the signal Adrs [10: 3] = (00000001) b is input to the terminal ai2 of the second RAM 163. Further, the signal Adrs [2: 0] and the signal Length [2: 0] are input to the mask control circuit 25.
[0065]
Here, it is assumed that the signal Length [2: 0] = (011) b is input to the mask control circuit 25 as shown in FIG. Here, the data indicated by the signal Length [2: 0] is the number of digit data included in DataIn [15: 0].
[0066]
The mask control circuit 25 has a storage area for 8 [digits] in advance, and stores data (FFFFFFFF) h as mask data in the storage area. Then, the mask control circuit 25 clears the data indicated by the signal Length [2: 0] from the lower digit of the mask data. That is, since the signal Length [2: 0] = (011) b = (3) d, the mask data is (FFFFF000) h.
[0067]
Further, the mask data is shifted leftward in data units indicated by the signal Adrs [2: 0]. When shifting, the MSB is copied to the LSB. That is, since the signal Adrs [2: 0] = (010) b = (2) d, the mask data after the shift is (FFF000FF) h. Then, the mask control circuit 25 outputs the shifted mask data as a signal Mask [31: 0]. That is, the signal Mask [15: 0] = (00FF) h is output to the first RAM 162, and the signal Mask [31:16] = (FFF0) h is output to the second RAM 163.
[0068]
On the other hand, the signal Adrs [2: 0] and the signal DataIn [15: 0] are input to the data control circuit 26. As shown in FIG. 7A, it is assumed that data (cba) h is input as a signal DataIn [15: 0].
[0069]
The data control circuit 26 has a storage area for write data for 8 [digits]. Then, the input data (cba) h is stored in the write data storage area. That is, the data (00000cba) h is stored in the write data storage area.
[0070]
Next, the data control circuit 26 shifts to the left by the data indicated by the signal Adrs [2: 0] in digit units. When shifting, the MSB is copied to the LSB. That is, since the signal Adrs [2: 0] = (010) b = (2) d, the data in the write data storage area is (000cba00) h.
[0071]
Then, the data control circuit 26 outputs the lower 4 digits of the shifted data as a signal Rin1 [15: 0] and outputs the upper 4 digits as a signal Rin2 [15: 0]. That is, the signal Rin1 [15: 0] = (ba00) h and the signal Rin2 [15: 0] = (000c) h are output.
[0072]
At time t62, when the signal RAMWe rises, the first RAM 162 and the second RAM 163 enter a state in which data can be written. Then, according to the signals Mask [15: 0] and Signal [31:16], the area is masked from the address where the data writing of the first RAM 162 and the second RAM 163 starts, and the signal Rin1 [15: 0] and the signal Rin2 [15: 0] are written.
[0073]
Specifically, in the first RAM 162, when the address to start writing is (01) h and the signal Mask [15: 0] = (00FF) h is input, 2 [is counted from the address (01) h. The area corresponding to [digit] cannot be stored, and the area corresponding to the next 2 [digit] can be stored. That is, the area of the digit data corresponding to the signal Mask [15: 0] corresponding to (F) h is not writable, and the area of the digit data corresponding to (0) h is writable.
[0074]
Accordingly, the data (ba00) h indicated by the signal Rin [15: 0] is written from the address (01) h of the first RAM 162. However, since the data indicated by the signal Mask [15: 0] is (00FF) h, the address In the area of 4 digits counted from (01) h, nothing is stored in the area of the lower 2 [digits], and (ba) h is stored in the area of the upper 2 [digits].
[0075]
Similarly, since the signal Mask [31:16] = (FFF0) h is input to the second RAM 163, (c) h is written in the address (01) h, and the area for the next 3 digits is masked and nothing is written. Not written. FIG. 7B shows the data configuration of the first RAM 162 and the second RAM 163 after data writing.
[0076]
Further, when (20) d is input as the signal Adrs [10: 0] at the time t63, the addition circuit 24 performs the calculation of (00000010100) b + (100) b = (0000000011000) b. Then, the addition circuit 24 outputs the upper bits of the operation result excluding the lower 3 bits as the signal RAMAdrs [10: 3]. That is, the signal RAMAdrs [10: 3] = (0000011) b is input to the terminal ai1 of the first RAM 162.
[0077]
On the other hand, the signal Adrs [10: 3] = (00000010) b is input to the terminal ai2 of the second RAM 163. The mask control circuit 25 receives the signal Adrs [2: 0] = (100) b and the signal Length [2: 0] = (100) b.
[0078]
Next, the mask control circuit 25 clears the data indicated by the signal Length [2: 0] from the lower digit for the 8 [digit] data (FFFFFFFF) h previously stored as mask data in the storage area. That is, since the signal Length [2: 0] = (100) b = (4) d, the mask data is (FFFF0000) h.
[0079]
Further, the mask data is shifted to the left in data units indicated by the signal Adrs [2: 0] in units of digits. Since the signal Adrs [2: 0] = (100) b = (4) d, the mask data after the shift is (0000FFFF) h. Then, the mask control circuit 25 outputs the shifted mask data as a signal Mask [31: 0]. That is, the signal Mask [15: 0] = (FFFF) h is output to the first RAM 162, and the signal Mask [31:16] = (0000) h is output to the second RAM 163.
[0080]
On the other hand, the signal Adrs [2: 0] = (100) b and the signal DataIn [15: 0] = (srqp) h are input to the data control circuit 26. Then, the data control circuit 26 stores the input data (srqp) h in the write data storage area. That is, data (0000srqp) h is stored in the write data storage area.
[0081]
Next, the data control circuit 26 shifts to the left by the data indicated by the signal Adrs [2: 0] in digit units. That is, since the signal Adrs [2: 0] = (100) b = (4) d, the data in the write data area is (srqp0000) h.
[0082]
The data control circuit 26 outputs the lower 4 digits of the shifted data as the signal Rin1 [15: 0] and the upper 4 digits as the signal Rin2 [15: 0]. That is, the signal Rin1 [15: 0] = (0000) h and the signal Rin2 [15: 0] = (srqp) h are output.
[0083]
At time t64, when the signal RAMWe rises, the first RAM 162 and the second RAM 163 enter a state in which data can be written. Then, according to the signals Mask [15: 0] and Signal [31:16], the area is masked from the address where the data writing of the first RAM 162 and the second RAM 163 starts, and the signal Rin1 [15: 0] and the signal Rin2 [15: 0] are written.
[0084]
Specifically, in the first RAM 162, the address at which writing is started is (03) h, and the signal Mask [15: 0] = (FFFF) h is input, so 4 [digit] from the address (03) h The minute area cannot be stored. That is, the signal Rin1 [15: 0] = (0000) h is input to the first RAM 162, but the data is not stored.
[0085]
On the other hand, since the signal Mask [31:16] = (0000) h is input to the second RAM 163, data (srqp) h indicated by the signal Rin2 [15: 0] is stored from the address (02) h. FIG. 8B shows the data configuration of the first RAM 162 and the second RAM 163 after data writing.
[0086]
FIG. 9 is a flowchart showing the flow of the operation of the storage unit 16 at the time of read access. First, (100) b is added to the signal Adrs [10: 0] in the adding circuit 24, and the upper bits excluding the lower 3 bits of the operation result are output as the signal RAMAdrs [10: 3] (step A1).
[0087]
Then, data of 4 digits stored from the address value indicated by the signal RAMAdrs [10: 3] is output from the first RAM 162 as a signal Rout1 [15: 0] (step A2). At the same time, data of 4 digits stored from the address value indicated by the signal Adrs [10: 3] is output from the second RAM 163 as a signal Rout2 [15: 0] (step A3).
[0088]
Next, in the output control circuit 27, the data indicated by the signals Rout1 [15: 0] and Rout2 [15: 0] is connected to data of 8 [digits]. The concatenated data is right-shifted by the data indicated by the signal Adrs [2: 0] in digit units (step A4). Out of the shifted data, the lower 4 digits of data are output from the output control circuit 27 as DataOut [15: 0] (step A5).
[0089]
FIG. 10 is a flowchart showing the flow of the operation of the storage unit 16 at the time of write access. First, (100) b is added to the signal Adrs [10: 0] in the adding circuit 24, and the upper bits excluding the lower three bits of the operation result are output as the signal RAMAdrs [10: 3] (step B1).
[0090]
Then, (FFFFFFFF) h is stored as mask data in the storage area for 8 [digits] of the mask control circuit 25 (step B2). Next, the mask data stored in the storage area is cleared from the lower digit in data units indicated by the signal Adrs [2: 0] in units of digits (step B3), and the cleared data is cleared by the signal Length [2: 0]. The data is shifted leftward by the indicated data in digit units (step B4).
[0091]
On the other hand, (0000) h is stored in the upper 4 [digits] and data indicated by the signal DataIn [15: 0] is stored in the lower 4 [digits] of the write data storage area for 8 [digits] included in the data control circuit 26. Is done. Then, the data stored in the write data storage area is shifted to the left by the data indicated by the signal Adrs [2: 0] in digit units (step B5).
[0092]
The shifted data is output to the first RAM 162 and the second RAM 163 with the upper 4 digits as the signal Rin2 [15: 0] and the lower 4 digits as the signal Rin1 [15: 0] (step B6).
[0093]
Then, in accordance with the signal RAMAdrs [10: 3] and the signal Mask [15: 0], the data indicated by the signal Rin1 [15: 0] is stored in the first RAM 162, and the signal Adrs [10: 3] and the signal Mask [31:16] , The data indicated by the signal Rin2 [15: 0] is stored in the second RAM 163 (step B7).
[0094]
As described above, in the scientific electronic calculator 1 including the storage means (the first RAM 162 and the second RAM 163) for reading and writing digit data composed of a predetermined number of bits, by installing two storage means, it is possible to read and write data once. Can be done with Therefore, the access time of the storage means can be reduced, and the speed of the circuit operation can be increased.
[0095]
In the present embodiment, the storage unit 16 has been described as having two RAMs, the first RAM 162 and the second RAM 163, but the storage unit 16 may have three or more similar RAMs.
[0096]
For example, when the storage unit 16 has three RAMs, 4 [digit] data is input from each RAM to the output control circuit. That is, 12 digit data is input to the output control circuit. The output control circuit concatenates the data input from each RAM, performs a shift operation and the like, and can output 8 digit (ie, 32 bits) data in one access.
[0097]
As described above, when the storage unit 16 includes k RAMs where k is an integer of 2 or more, the storage unit 16 can output 4 × (k−1) [digit] data in one access. it can. In this case, the output data width of the output control circuit is 16 × (k−1) bits.
[0098]
Next, usefulness of the present embodiment will be described. FIG. 11 is a diagram showing a method of calculating a square root by handwriting based on the following equation (1). Since this method is generally known, a detailed description is omitted.
(Equation 1)

[0099]
If the calculation of the equation (1) is realized by the scientific calculator 1, for example, in FIG. 11D, “1100” indicated by (1) is a number obtained by multiplying the calculation result “11” of “200-189” by 100. Therefore, the storage unit 16 functions as follows. That is, first, it is assumed that the calculation result “11” is stored digit by digit from the second digit of the address (00) h in the first RAM 162.
[0100]
Next, in order to multiply the calculation result “11” by 100, “0” is stored in each of the fourth digit of the address (00) h and the first digit of the address (00) h in the second RAM 163. However, although "1100" is stored across the first RAM 162 and the second RAM 163, it can be read by one read access.
[0101]
That is, after “1100” is stored from the second digit of the address (00) h of the first RAM 162 to the first digit of the address (00) h of the second RAM 163, if the “1100” is to be read, the signal Adrs [10: 0] = (000000000001) b, the four digit data stored from the address (00) h of the first RAM 162 and the four digit data stored from the address (00) h of the second RAM 163 are read out. Then, it is input to the output control circuit 27.
[0102]
Next, the digit data is concatenated in the output control circuit 27, and the concatenated eight digit data is right-shifted once in digit units according to the signal Adrs [2: 0] = (001) b = (1) d. Is done. Then, the lower 4 [digit] data of the shifted data, that is, “1100” is output. When such a calculation is performed in the scientific electronic calculator 1 to which the present embodiment is applied, the calculation processing speed can be increased, which is useful for increasing the satisfaction with the product.
[0103]
The embodiment to which the present invention is applied has been described above. However, the present invention is not limited only to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention. It is.
[0104]
For example, the number of digit data that the storage unit 16 can output at one time (2 ^a Number; four in this embodiment) and the number of writable digit data (q; 1-4 in this embodiment) can be arbitrarily set, and the first RAM 162 and the second RAM 163 are set according to the setting. May be configured.
[0105]
【The invention's effect】
According to the first aspect of the present invention, by providing a plurality of storage means as means for storing digit data, it is possible to read out two or more digit data composed of one or more bits at one time. Thus, the access time to a plurality of storage units can be reduced, and the operation speed of the memory device can be increased.
[0106]
According to the second aspect of the present invention, the provision of the address control means enables continuous reading of two or more digit data from the first storage means and the second storage means.
[0107]
According to the third aspect of the present invention, the output data control means determines the position in the circular data for extracting the digit data in accordance with the address represented by the truncated bit data of the address data, so that the first storage means And the digit data stored across the second storage means can be read at one time.
[0108]
According to the fourth aspect of the present invention, the digitizing data included in the write data is distributed by the distribution unit, so that the digit data is distributed to the first storage unit and the second storage unit from the address specified by the address data. Can be memorized.
[0109]
According to the fifth aspect of the present invention, by writing the first write data to the first storage means in accordance with the first mask data, writing to an area in the first storage means corresponding to a portion not including digit data. Can be prevented. Similarly, by writing the second write data to the second storage means according to the second mask data, it is possible to prevent writing to an area in the second storage means corresponding to a portion not including digit data.
[Brief description of the drawings]
FIG. 1 is a block diagram showing the internal configuration of a scientific calculator.
FIG. 2 is a diagram illustrating an example of a circuit configuration diagram of a memory device.
FIG. 3 is a diagram showing a data configuration of a first RAM and a second RAM.
FIG. 4 is a timing chart showing an operation of a storage unit 16 at the time of read access.
FIG. 5 is a diagram for explaining states of various signals in a storage unit 16 at the time of read access.
FIG. 6 is a timing chart showing the operation of the storage unit 16 during a write access.
FIG. 7 is a diagram for explaining states of various signals of a storage unit 16 at the time of write access.
FIG. 8 is a diagram for explaining states of various signals of a storage unit 16 at the time of write access.
FIG. 9 is a flowchart for explaining the operation of the storage unit 16 at the time of read access.
FIG. 10 is a flowchart for explaining the operation of the storage unit 16 at the time of write access.
FIG. 11 is a diagram for explaining an application example of the present invention.
FIG. 12 is a diagram showing a data configuration of a conventional storage unit.
[Explanation of symbols]
1 Scientific calculator
11 CPU
12 Input section
13 Display
14 Communication control unit
15 ROM
16 Storage unit
161 RAM control unit
21 NOR circuit
22, 23 Inverter circuit
24 Addition circuit
25 Mask control circuit
26 Data control circuit
27 Output control circuit
162 First RAM
163 2nd RAM
17 External storage memory

Claims

A plurality of storage means for storing digit data composed of one or more bits and outputting two or more digit data;
Output data control means for concatenating two or more digit data output from the plurality of storage means in a ring shape and assuming ring data, extracting and outputting continuous digit data from the ring data;
A memory device comprising:

First storage means and second storage means for storing digit data composed of one or more bits and outputting two or more digit data;
An output in which two or more digit data output from each of the first storage means and the second storage means are connected in a ring and regarded as ring data, and continuous digit data of the ring data is extracted and output. Data control means;
Address control means for adding an integer to the address indicated by the address data and outputting as modified address data;
The first storage means is means for reading and outputting two or more digit data based on an address indicated by the modified address data,
The second storage means is means for reading and outputting digit data based on an address indicated by the address data,
A memory device characterized by the above-mentioned.

The first storage means is means for reading and outputting two or more digit data from digit data stored at an address represented by an upper bit obtained by truncating lower bits of the modified address data,
The second storage means is means for reading and outputting two or more digit data from digit data stored at an address represented by an upper bit obtained by truncating lower bits of the address data,
The output data control means is means for determining a position in the circular data from which digit data is to be taken out according to an address represented by truncated bit data of the address data.
3. The memory device according to claim 2, wherein:

First storage means and second storage means for storing digit data composed of one or more bits and outputting two or more digit data;
Address control means for adding an integer of 2 or more to the address indicated by the address data and outputting the result as modified address data;
Distribution means for inputting write data composed of two or more digit data and distributing digit data included in the write data into first write data and second write data;
The first storage means includes first writing means for writing digit data included in the first write data at a position based on an address indicated by the modified address data,
The second storage unit includes a second writing unit that writes digit data included in the second writing data at a position based on an address indicated by the address data.
A memory device characterized by the above-mentioned.

A first input unit that inputs the address data, data length data indicating the number of digit data included in the write data, and the address data, and masks a portion of the first write data that does not include digit data; Mask data generating means for generating mask data and second mask data for masking a portion of the second write data that does not include digit data,
The first writing unit is a unit that writes digit data included in the first write data by writing data other than a portion to be masked by the first mask data in the first write data,
The second writing unit is a unit that writes digit data included in the second write data by writing data other than a portion to be masked by the second mask data in the second write data.
The memory device according to claim 4, wherein: