【０００１】
【発明の属する技術分野】
この発明は、積層モジュールの構成に関し、特に複数のチップを積層して構成する積層モジュールに関する。
【０００２】
【従来の技術】
【非特許文献１】日経エレクトロニクス、２００２年２月１１日号
（第１１６〜第１１９頁）
【０００３】
積層モジュールの構成に関する従来技術を、図１７を参照しながら説明する。日経エレクトロニクス２００２年２月１１日号 １１６〜１１９ 頁（非特許文献１）の開示によると、積層するチップ１０２ を単体で検査することは難しいので、積層前に検査を行うために、積層するチップ１０２ それぞれに子基板（１０３ ）を接合することが一般的に行われており、積層モジュールの製造の際、その子基板１０３ を積層して積層モジュール１０１ を構成していた。なお、図１７において、１０４ は実装基板、１０５ はチップ１０２ を接合した子基板１０３ を他の子基板１０３ 又は基板１０４ に実装するための実装用端子、１０６ は他の基板との接続用パッドである。そして、積層を行った後は、積層モジュール全体としての検証が行われ、モジュールとしての良否判定が行われるようになっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記構成の積層モジュールにおいては、積層するチップ１０２ それぞれに子基板１０３ を接合して構成しているので、積層モジュール１０１ の大きさが増大するという問題があり、また、積層モジュールを構成する部品数が増え、製造にかかる時間や手間がかかる。また、積層を行った後に検査を行い、積層モジュール全体としての検査結果が不良となった場合、その積層モジュールは不良とされ、歩留りが悪いという問題点がある。
【０００５】
本発明は、従来の積層モジュールにおける上記問題点を解消するためになされたもので、積層するチップの単体検証を時間や手間をかけずに行い、また、積層を行った後にでも、不良の積層モジュールを修復させることにより、積層モジュールの歩留まりを向上させるようにした積層モジュールを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記問題点を解決するため請求項１に係る発明は、複数のチップを積層して実装構成する積層モジュールにおいて、各チップが、積層方向に垂直な第１の同一平面上に配置された実装の際用いる実装用端子と品質を検査するための検査用端子とを備え、且つ前記第１の同一平面とは異なる第２の同一平面上に配置された隣接する他のチップの前記実装用端子と接続される実装用パッドと前記検査用端子と電気的に導通した検査用パッドとを備えていることを特徴とするものである。
【０００７】
このように構成された積層モジュールにおいては、実装済みのチップの検査用パッドと、積層するチップの検査用端子とを接合し、実装済みチップの、検査用パッドと電気的に導通した検査用端子から検査用信号を入力して検査を行い、検査結果が良好であった場合には、積層する検査済みのチップを、実装済みのチップの同一平面上で移動し、積層するチップの実装用端子を実装済みのチップの実装用パッドに接続して実装を行う。
【０００８】
このように、請求項１に係る積層モジュールによれば、積層する各チップの品質検査を、積層する前に容易に行うことができる。また、積層する各チップに子基板を接合する必要がないために、全体の大きさを小さくでき、更に接合に必要な工数が減るため、製造に必要な時間や手間を減らすことができ、積層モジュールの歩留まりも向上させることが可能となる。
【０００９】
請求項２に係る発明は、請求項１に係る積層モジュールにおいて、前記チップにおける前記検査用端子が占める領域と前記実装用端子が占める領域とが重なっていることを特徴とするものである。
【００１０】
このように構成された積層モジュールにおいては、積層するチップを検査するときと実装するときのチップ領域の一部が重なり、チップの検査時と実装時におけるチップ移動距離を小さくすることができ、効率的にチップの検査と実装を行うことが可能となる。
【００１１】
請求項３に係る発明は、請求項１に係る積層モジュールにおいて、前記チップにおける前記検査用端子が占める領域と前記実装用端子が占める領域とが重なっていないことを特徴とするものである。
【００１２】
このように構成された積層モジュールにおいては、積層するチップを検査するときと、実装するときにおいてチップ領域が重ならないので、チップの検査を、他のチップの影響を受けることなく行うことができる。
【００１３】
請求項４に係る発明は、基板上に複数のチップを積層して形成された積層ユニットと、該積層ユニット上に積層される該積層ユニット中の不良チップの機能を代替えする代替チップと、前記不良チップを不活性化する不活性化手段とで積層モジュールを構成するものである。
【００１４】
このように構成された積層モジュールにおいては、不良チップの機能が代替チップにより代替えされる一方、不活性化手段により、不良チップが不活性化され、積層モジュールの修復が行なえ、積層モジュールの歩留まりを向上させることができる。
【００１５】
請求項５に係る発明は、請求項４に係る積層モジュールにおいて、前記不活性化手段は、チップの活性化／不活性化を設定するために、前記チップに対応して設けられた端子対と、該端子対を接続する結線とを有することを特徴とするものである。
【００１６】
このように構成された積層モジュールにおいては、端子対間に、所定のパターンの結線を行うことで、チップの活性化、不活性化が行なわれるので、積層モジュールの修復を容易に行うことが可能となる。
【００１７】
請求項６に係る発明は、請求項５に係る積層モジュールにおいて、前記端子対は、前記基板上に形成されていることを特徴とするものである。
【００１８】
このように構成された積層モジュールにおいては、端子対間への結線時に、チップに対して物理的な負荷がかからないので、端子対間の結線の物理的強度を高めることができ、また、チップ積層時の工程を減らすこともできる。
【００１９】
請求項７に係る発明は、請求項５に係る積層モジュールにおいて、前記端子対は、前記基板が接続される親基板上に形成されていることを特徴とするものである。
【００２０】
このように構成された積層モジュールにおいては、端子対間への結線時に、チップに対して物理的な負荷がかからないので、端子対間の結線の物理的強度を高めることができ、また積層モジュールから不活性化手段が省かれているため、積層モジュールへの工程を減らすこともできる。
【００２１】
請求項８に係る発明は、請求項５に係る積層モジュールにおいて、前記端子対は、前記積層ユニットに積層される代替チップ上に形成されていることを特徴とするものである。
【００２２】
このように構成された積層モジュールにおいては、代替チップ上で、チップの活性化、不活性化が行なえるので、積層モジュールの占有面積をコンパクトにすることができる。
【００２３】
請求項９に係る発明は、請求項４に係る積層モジュールにおいて、前記不活性化手段は、前記不良チップに関する不良情報を格納するメモリと、該メモリに格納されている不良情報に基づいて対応するチップの活性化／不活性化を制御する手段とを有することを特徴とするものである。
【００２４】
このように構成された積層モジュールにおいては、不活性化手段は、メモリに格納されている不良情報に基づき、活性化／不活性化制御手段により、チップの活性化、不活性化の制御を行なうので、不良チップを特定するための結線等、機械的な作業を省くことができる。
【００２５】
請求項１０に係る発明は、請求項４に係る積層モジュールにおいて、前記不活性化手段は、外部装置に設けられたメモリに格納されている前記不良チップに関する不良情報を読み出し、該不良情報に基づいて対応するチップの活性化／不活性化を制御する手段とを有することを特徴とするものである。
【００２６】
このように構成された積層モジュールにおいては、不良情報を外部装置に設けたメモリから読み出すようにしているので、積層モジュール内のメモリが不要となり、積層モジュールの機能領域を広く確保できる。
【００２７】
請求項１１に係る発明は、請求項４に係る積層モジュールにおいて、前記不活性化手段は、チップ間の情報伝送手順中に前記不良チップに関する不良情報を設定する手段と、該不良情報に基づいて対応するチップの活性化／不活性化を制御する手段とを有することを特徴とするものである。
【００２８】
このように構成された積層モジュールにおいては、チップ間の情報伝送手順（プロトコル）中に、不良情報設定手段により不良チップに関する不良情報が設定され、この不良情報に基づき、活性化／不活性化制御手段により、チップの活性化／不活性化の制御が行なわれる。したがって、予め不良チップを特定した上で情報転送を行なう必要がなく、同一の手順でチップ間の情報転送が行なえるので、情報転送を簡便とすることができる。
【００２９】
請求項１２に係る発明は、請求項４に係る積層モジュールにおいて、前記不活性化手段は、前記積層ユニットの積層順位に対応して前記基板上に形成された複数の領域に前記代替チップを接続することにより不活性化処理を行うことを特徴とするものである。
【００３０】
このように構成された積層モジュールにおいては、基板上には、不良チップを代替えする代替チップが接続される領域が、積層ユニットの積層順位に対応して形成され、不良チップが検出されたときには、その積層順位に応じた領域に、代替チップが接続されるようになっているので、積層モジュールの最大の高さを、不良チップの有無に関わらず一定にできる。
【００３１】
請求項１３に係る発明は、請求項１又は請求項４に係る積層モジュールにおいて、前記チップの代わりに、基板上にチップが少なくとも一つ接続されたチップ集積基板を積層することを特徴とするものである。
【００３２】
このように構成された積層モジュールにおいては、チップの代わりに、基板上にチップが少なくとも一つ接続されたチップ集積基板を積層するようにしているので、積層モジュールを更に複数積層した複合積層モジュールが得られる。
【００３３】
【発明の実施の形態】
次に、図面を参照して本発明の実施の形態について説明する。
（第１の実施の形態）
図１は、本発明に係る積層モジュールの第１の実施の形態を示す断面図である。本実施の形態に係る積層モジュールは、基板２上に、チップ１を複数積層（図示例では３層積層）して構成されている。各チップ１には、その上面に実装用パッド３と検査用導通パッド４が配置されており、下面に実装用端子５と検査用端子６が配置されている。検査用端子６は、更に、検査用の信号をより上位のチップ１あるいは下位のチップ１に伝達する検査用導通端子６ａと、検査用の信号が入力されると共にその入力に対するチップ１内の回路の応答を出力するための検査信号用端子６ｂとに分けられている。検査用導通端子６ａと検査用導通パッド４とは、チップ１の上下面に貫通して形成されているビア７により電気的に導通している。
【００３４】
また、基板２は、その上面にチップ１の検査用導通端子６ａが接合される検査用接合部１０が配置されており、その下面には、他の基板と接続するための実装用端子８，検査用導通端子９が配置されている。そして、検査用接合部１０と検査用導通端子９とは、基板２の上下面に貫通して形成されているビア１１により、電気的に導通している。
【００３５】
図２は、チップ１の上面における実装用パッド３及び検査用導通パッド４の配置例である。上面の中央部に斜線入りで示す円が検査用導通パッド４で、その周囲に配置されている円が実装用パッド３である。なお、破線で囲んだ領域１２に対応する下面に、検査信号用端子６ｂが位置している。また、検査用導通パッド４に対応する下面に、検査用導通端子６ａが位置している。検査の際は、積層する検査対象チップ１の検査信号用端子６ｂと、すでに積層済みのチップ１の検査用導通パッド４を接触させて検査を行う。なお、下位のチップ１の設計によっては、検査の際に実装用パッド３を検査に利用することも可能である。
【００３６】
図３は、積層済みのチップ上に他のチップを積層して実装する際に、実装を行う前の検査を行っている状態を示す平面図である。ここでは、積層するチップ１′は、その下面の検査信号用端子６ｂを、積層済みのチップ１の検査用導通パッド４と接合させるため、実装位置よりずれた位置に配置されている様子が示されている。
【００３７】
図４は、図３のＡ−Ａ′線に沿った断面図である。検査は、次のようにして行われる。まず、図４に示すような位置関係にチップ１，１′をずらして接合した後、基板２の検査用導通端子９に検査用信号１４を入力する。検査用信号１４は、基板２のビア１１，検査用接合部１０，チップ１の検査用導通端子６ａ，ビア７及び検査用導通パッド４を介して、検査対象のチップ１′の検査信号用端子６ｂへ伝達される。すなわち、基板２の検査用導通端子９に入力された検査用信号１４は、まず最も下位のチップ１の検査用導通端子６ａへ伝達される。チップ１の検査用導通端子６ａと検査用導通パッド４は、ビア７により電気的に導通しており、検査用導通パッド４は、上位のチップ１′の検査信号用端子６ｂと積層の際に接合される。
【００３８】
これにより、基板２の検査用導通端子９は、チップ１の検査用導通パッド４まで電気的に導通状態となる。よって、基板２の検査用導通端子９に入力された検査用信号１４は、チップ１の検査用導通パッド４まで伝達される。チップ１の検査用導通パッド４は、検査対象のチップ１′の検査信号用端子６ｂに接触しているために、検査用信号１４が基板２の検査信号用端子９から検査対象のチップ１′まで伝達されることになる。同様に、チップ１′の検査信号用端子６ｂからの出力信号も基板２の検査信号用端子９へ伝達される。
【００３９】
ここでは、基板２の検査信号用端子９のみを利用して検査を行っている。検査が終了し、検査結果が良好であった場合には、検査済みのチップ１′を実装する位置へ移動してチップ１と重ね合わせ、実装を行う。図５は、検査済みのチップ１′を実装位置へ移動した状態を示す平面図である。図１は、図５のＢ−Ｂ′断面に対応する図となっている。
【００４０】
以上説明したように、本実施の形態では、チップ１の上面に実装用パッド３と検査用導通パッド４を、下面に実装用端子５と検査用端子６（６ａ，６ｂ）を、それぞれ配置することにより、積層するチップ１それぞれに子基板を接合することなく、基板２の検査用導通端子９を用いて、検査用信号１４を検査対象のチップ１′に伝達させることができるため、積層される各チップの検査を容易に行うことができる。
【００４１】
また、チップ１に子基板を接合する必要がないために、全体の大きさを小さくでき、更に子基板への接合に必要な工数が減るため、製造に必要な時間や手間を減らすことができる。更に、図２において説明したように、検査信号用端子６ｂが占める領域１２と実装用端子５が占める領域とが重なっているために、チップ１の検査時と実装時との移動距離を小さくすることができる。
【００４２】
これに対し、従来の積層モジュールにおいては、まず、積層するチップを単体で検証することは難しいため、積層するチップそれぞれに子基板を取り付けた上で、その子基板を積層して積層モジュールを構成していたので、積層対象のチップそれぞれに子基板を接合することで積層モジュールの大きさが増大し、積層モジュールを構成する部品数が増え、製造にかかる時間や手間がかかっていた。
【００４３】
次に、本実施の形態の変形例について、図６から図９までを用いて説明する。なお、以下の説明では、上述の構成要素と同一の構成要素については同一の符号を付して、その説明を省略する。図６は、本変形例を示す断面図、図７は平面図で、図６は図７のＢ−Ｂ′線に沿った断面図である。図６及び図７に示すように、基板２に接する最下位のチップ１Ａにのみ、その下面に実装用端子５及び検査用導通端子６ａを、上面に実装用パッド３及び検査用導通パッド４を配置すると共に、実装用パッド３が占める領域と検査用導通パッド４が占める領域とを、重ねずに構成していることに特徴がある（当然、実装用端子５が占める領域と検査用導通端子６ａが占める領域とも重ならない）。なお、最下位チップ１Ａの検査用導通端子６ａと検査用導通パッド４とは、ビア７により電気的に導通されている。
【００４４】
一方、最下位チップ１Ａ以外の、チップＡ上に積層されるチップ１においては、下面には実装用端子５のみ、上面には実装用パッド３のみが配置されている。なお、チップ１の実装用端子５は、検査時には検査信号用端子６ｂとしても使われる。チップ１を積層する際には、図８にチップ１′として示すように、先ず、チップ１Ａの検査用導通パッド４にチップ１′の実装用端子５（検査時には、検査信号用端子６ｂとして機能する）を接合して、チップ１Ａ上にチップ１′を載置し、チップ１′の検査を行う。そして、良品と判断された場合にのみ、図８に示した例では積層済みのチップ１の位置へチップ１′を移動し、積層済みチップ１の実装用パッド３へチップ１′の実装用端子５を接合して、積層を行う。
【００４５】
図９は、図８に示した積層されるチップ１′の検査時の態様を上から見た模式図（平面図）であり、図８は、図９のＣ−Ｃ′線に沿った断面図である。図８及び図９に示す通り、検査用のチップ１′は、チップ１Ａの検査用導通パッド４の上に、その実装用端子５が接合されて検査される。チップ１Ａの検査用導通パッド４と実装用パッド３とは、重ならない位置に配設されているため、検査用チップ１′は実装済みのチップ１とは別の位置に存在することとなる。
【００４６】
一方、チップ１Ａの検査用導通パッド４は、基板２の検査用導通端子９まで導通状態にされている。よって、基板２の検査用導通端子９に供給された検査用信号１４は、チップ１Ａを介して検査対象のチップ１′まで伝達される。また、チップ１′からの検査用信号１４に対する応答の出力は、同様に基板２の検査用導通端子９まで伝達されている。
【００４７】
以上のように構成することにより、図１〜図５に示した第１の実施の形態では、いくつかの検査対象のチップの中に、どこにも接触しない端子が存在し、また検査用端子６（６ｂ）及び実装用端子５が下位の実装用パッド３と重なるため、完全に全ての端子を独立させて検査はできなかったが、本変形例においては全ての端子を独立して検査できるため、より確実な検査が可能となる。
【００４８】
（第２の実施の形態）
次に、本発明の第２の実施の形態を、図１０から図１３までの図面を用いて説明する。ここで、図１１は、修復処理後の積層モジュールを示す平面図、図１０は、図１１のＤ−Ｄ′線に沿った断面図である。なお、図１１では、各積層チップ１，１′及び１″が識別できるように、各々ずらして示している。
【００４９】
本実施の形態は、図１０，図１１において１′で示す不良と診断されたチップ（不良チップ）の機能を代替えする１″で示すチップ（代替チップ）を更に積層すると共に、結線１５を用いて、不良チップ１′を不活性化し、代替チップ１″を活性化する処理を行って、修復した積層モジュールを構成するようにした点に特徴を有する。
【００５０】
積層モジュールの修復処理は、以下のようにして行われる。まず、チップが基板２に、図示例では３層積層されて積層ユニットを形成した後、積層ユニット全体の検査を行なう。そして、検査の結果、不良を起こしているチップ１′が存在した場合には、この不良チップ１′の機能を代替えする代替チップ１″を、積層ユニット上に更に積層する。そして、代替チップ１″を積層した後、不良チップ１′の機能を不活性化するために、最上位のチップ、ここでは代替チップ１″の検査用導通パッド４−１〜４−１２の一対を用いて所定パターンの結線１５を行なって、不良チップ１′を特定して不活性化する。以上のようにして、修復された積層モジュールが得られる。
【００５１】
ここで、一対のパッド間を接続する結線１５のパターンとしては、例えば、電源供給を利用する手段が挙げられる。最上位の代替チップ１″の所定の検査用導通パッド４−１に基板２より供給された電源を導通させ、また、各積層チップへの電源供給は、最上位の代替チップ１″の、所定の検査用導通パッド、図示例ではパッド４−４〜４−７より行うようにするものである。すなわち、代替チップ１″及び良品チップ１に対応する検査用導通パッド４−４，４−６，４−７と、基板２より電源が供給される検査用導通パッド４−１とは、それぞれ結線１５で接続して活性可能とする一方、不良チップ１′に対応する検査用導通パッド４−５とは結線１５で接続しないことにより、不良チップ１′には電源を供給せず不活性とする。図１１において１５′で示す破線は、不良チップ１′を不活性とするために、結線１５が形成されないことを示している。
【００５２】
以上のように構成することにより、従来、不良の発生した積層モジュールは廃棄されていたが、本実施の形態では、不良が発生しても代替チップを更に積層することにより修復できるようにしているため、積層モジュール全体の歩留まりを上げることができる。また、検査用導通パッド（電源供給用のパッド）４−５を不良チップ１′を不活性化するためのパターンに利用することにより、不良チップ１′を完全に不活性にして電力消費を削減できる。
【００５３】
次に、本実施の形態の変形例について、図１２及び図１３を用いて説明する。ここで、図１３は、修復処理後の積層モジュールの平面図、図１２は、図１３のＥ−Ｅ′線に沿った断面図である。なお、図１３でも、積層した複数（図示例では４層）の各チップ１，１′及び１″が識別できるように、各々ずらして示している。本変形例は、不良チップ１′の不活性化に係る処理を、基板２上に形成した端子２ｐ，２ｓ−１，２ｓ−２，２ｓ−３，２ｓ−４の一対に対して、所定パターンの結線１５を形成して行うことに特徴がある。
【００５４】
まず、積層した３層の積層ユニットのチップ中に不良を起こしているチップ１′が存在した場合に、この不良チップ１′の機能を代替えする代替チップ１″を、積層ユニット上に更に積層するまでは、上述の第２の実施の形態と同様である。次に、代替チップ１″を積層した後、不良チップ１′の機能を不活性化するために、基板２上に形成された端子２ｐ，２ｓ−１〜２ｓ−４に所定パターンの結線１５を行なって、不良チップ１′を特定して不活性化する。
【００５５】
結線１５のパターンとしては、例えば、上述の第２の実施の形態と同様に、電源供給を利用する手段が挙げられる。ここで、基板２の端子２ｐを電源端子とし、電源端子２ｐと各積層チップに対応して設けられる電源供給端子２ｓ−１〜２ｓ−４とを結線１５により結線することにより、各積層チップへの電源供給を行なうものである。すなわち、２枚の良品のチップ１及び代替チップ１″に対応する電源供給端子２ｓ−１，２ｓ−３，２ｓ−４と電源端子２ｐとは結線１５で結線して活性可能とする一方、不良チップ１′に対応する電源供給端子２ｓ−２とは、点線１５′で示すように、結線１５で接続しないことにより、不良チップ１′には電源を供給せず不活性とする。
【００５６】
以上のような構成とすることにより、電源端子２ｐと電源供給端子２ｓ−１〜２ｓ−４間の結線時に、積層チップに対して物理的な負荷がかからないので、端子間の結線１５の物理的強度を高めることができ、またチップ積層時の工程を減らすことができる。なお、不良チップの不活性化に係る処理を行うため、基板２上に形成する端子２ｐ，２ｓ−１〜２ｓ−４を、積層モジュールが組み込まれる親基板上に設け、これらの端子間の結線により不活性化処理を行わせることもできる。
【００５７】
（第３の実施の形態）
次に、本発明の第３の実施の形態を、図１４を用いて説明する。図１４は、修復処理後の積層モジュールの断面を示している。本実施の形態は、図１４に１′で示す不良と診断されたチップ（不良チップ）の機能を代替えする１″で示すチップ（代替チップ）を、積層ユニットに更に積層すると共に、積層モジュール内に、不良チップ１′を特定する情報を記録しておく不良情報記録メモリ１８を設け、不良チップ１′の特定情報を、不良情報記録装置１７を用いて不良情報記録メモリ１８に記録し、不良チップ１′を不活性化するように構成したことに特徴がある。
【００５８】
まず、積層した複数（図示例では３層）のチップからなる積層ユニットのチップ中に不良を起こしているチップ１′が存在した場合に、この不良チップ１′の機能を代替えする代替チップ１″を、積層ユニット上に更に積層するまでは、第２の実施の形態と同様である。次に、代替チップ１″を積層した後、不良情報記録装置１７を用い、不良チップ１′の特定情報を、ここでは最下位配置のチップ１内に設けられた不良情報記録メモリ１８に記録し、不良チップ１を不活性化して修復処理を行う。
【００５９】
以上のようにして、不良チップ１′を不活性とする、修復処理された積層モジュールが得られる。この積層モジュールでは、不良情報記録メモリ１８に記録された特定情報に基づき、不良チップ１′の不活性化処理が行なわれるが、具体的には次のようにして行われる。例えば、この積層モジュールが組み込まれる外部装置が、メモリ１８に記録された特定情報を予め読み出し、不良チップ１′へのアクセスを行なわないように積層モジュールへのアクセスを制御するようにしたり、あるいは、積層モジュール内の良品チップ１がこの特定情報をもとに、外部装置からの不良チップ１′へのアクセスを代替チップ１″へ切り換えたり、更には、良品チップ１自体に不良チップ１′へのアクセスを切り換えたりして、不良チップ１′の不活性化を行なう。
【００６０】
以上のように構成することにより、第２の実施の形態の効果に加え、結線の必要がないために信頼性が高く、電気的に不活性にできるために製造装置の削減ができる。なお、不良情報記録メモリ１８に記録する特定情報には、代替チップ１″に関する情報を含めてもよい。また、上記実施の形態では、特定情報を記録するメモリ１８を積層モジュール内に設けたものを示したが、積層モジュール以外の外部装置の記憶装置を用いるようにしてもよく、この場合には、積層モジュールの機能領域を広く確保できる。
【００６１】
（第４の実施の形態）
次に、本発明の第４の実施の形態を、図１５を用いて説明する。この実施の形態に係る積層モジュールの構成は、不良情報記録メモリ１８を特に必要としないこと以外は、図１４に示した第３の実施の形態と同一である。本実施の形態は、図１５に１′で示す不良と診断されたチップ（不良チップ）の機能を代替えする１″で示すチップ（代替チップ）を更に積層すると共に、各積層チップにＩＤを割り当て、且つ、代替チップ１″には代替えする不良チップ１′と同じＩＤと更に特別な符号「′」を与え、積層チップ間の情報伝送手順（プロトコル）中にＩＤを設定し、同じＩＤを持つチップが複数存在したとき、符号「′」を持つチップのみを情報伝送の対象とすることで、不良チップ１′を不活性とするように構成した点に特徴がある。
【００６２】
まず、積層ユニット中に不良を起こしているチップ１′が存在した場合に、この不良チップ１′の機能を代替えする代替チップ１″を、積層ユニット上に更に積層するまでは、第２の実施の形態と同様である。次に、代替チップ１″を積層した後、各積層チップにＩＤを割り当てると共に、代替チップ１″には代替えする不良チップ１′と同じＩＤ（図示例では「２」）と更に特別な符号「′」を与える。ここで、ＩＤや符号の与え方としては種々の方法があり、例えば、チップ内のメモリを利用する方法や結線で行う方法などがある。
【００６３】
以上のようにして、不良チップ１′を不活性とする、修復処理された積層モジュールが得られる。この積層モジュールでは、各積層チップは、このＩＤを情報伝送手順（プロトコル）中に設定した上で、通信路１９を介して情報伝送を行うが、同じＩＤを持つチップが複数存在したときには、符号「′」を持つチップ１のみを情報伝送の対象とする。これにより、不良チップ１′は、情報伝送ができず不活性となる。このように情報伝送手順（プロトコル）を利用して、不良チップの不活性化を行う。なお、情報伝送手順（プロトコル）は、この方法のみならず事情にあわせて構成することにより、不良チップ１′の内、不具合のない一部機能を利用することも可能である。この場合は、チップ毎ではなく各チップの機能（例えばマイクロプロセッサ機能、ＲＡＭ機能、ＲＯＭ機能など）毎に、それぞれＩＤを割り当て、不良チップのうち、使用できる機能は、代替チップの同一機能と共に使用できるようにし、代替チップの上記同一機能が処理中の場合には、不良チップ中の上記使用できる機能にアクセスできるようにする。
【００６４】
以上のように構成することにより、第２の実施の形態の効果に加え、予め不良チップ１′を特定した上で情報転送を行なう必要がなく、同一の手順で積層チップ間の情報転送が行なえるので、情報転送が簡便なものとなる。また、動作を工夫することにより不良チップ１′の一部機能を利用することも可能である。
【００６５】
（第５の実施の形態）
次に、本発明の第５の実施の形態を、図１６を用いて説明する。図１６は、修復処理後の積層モジュールを示す平面図であり、積層ユニットのチップ１，１′及び代替チップ１″が識別できるように、各々ずらして示している。本実施の形態は、基板２上に、積層ユニット中の不良チップの積層順位に応じて代替チップ１″を接続する代替領域２Ｂ，２Ｃ及び２Ｄを、積層ユニット領域２Ａに隣接して設けておき、積層ユニット中に不良チップ１′が見つかった場合には、その不良チップ１′の積層順位に応じた代替領域に代替チップ１″を実装することで、不良チップ１′を不活性化して修復するように構成することに特徴がある。
【００６６】
積層ユニット修復処理は、以下のようにして行われる。まず、複数（図示例では３枚）のチップが、基板２上の積層領域２Ａに積層されて積層ユニットが形成された後、積層ユニット全体の検査を行なう。そして、検査の結果、不良を起こしているチップ１′が検出された場合には、この不良チップ１′の機能を代替えする代替チップ１″を、不良チップ１′の積層位置に対応する基板２上の所定の代替領域（２Ｂ，２Ｃ，２Ｄ）に実装する。図１６の図示例では、積層順位が下から３番目のチップが不良チップ１′であり、対応する代替領域２Ｃに代替チップ１″が実装されている。不良チップ１′が下から２番目であれば代替領域２Ｂに、最上位であれば代替領域２Ｄに、代替チップ１″がそれぞれ実装されることになる。
【００６７】
以上のようにして、修復された積層モジュールが得られる。この積層モジュールでは、代替領域２Ｂ，２Ｃ及び２Ｄに対する代替チップ１″の実装状態に基づき、不良チップ１′の不活性化処理が行なわれる。例えば、この積層モジュールが組み込まれる外部装置が実装状態を検査し、不良チップ１′へのアクセスを行なわないように積層モジュールへのアクセスを制御するようにしたり、あるいは、積層モジュール内のチップに実装状態を記憶しておき、外部装置からの不良チップ１′へのアクセスを代替チップ１″へ切り換えたり、更には、良品チップ１自体をアクセスの切り換えに用いたりして、不良チップ１′の不活性化を行なう。
【００６８】
以上のように構成することにより、従来、不良チップの発生した積層モジュールは廃棄されていたが、本実施の形態では、不良チップが発生しても代替チップ１″を対応する代替領域２Ｂ，２Ｃあるいは２Ｄに実装することにより修復できるようにしているため、積層モジュール全体の歩留まりを上げることができ、また、積層モジュールの高さを一定に保てる。
【００６９】
なお、上記第１から５までの実施の形態では、基板２上にチップ１を積層した積層モジュールについて説明したが、チップ１の代わりに、基板２とは異なる基板２′上にチップ１が少なくとも一つ接続されたチップ集積基板（積層モジュール）を、基板２上に積層するようにしてもよく、この場合には、積層モジュールを更に複数積層した複合積層モジュールが得られる。
【００７０】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、積層するチップの単体検証を時間や手間をかけずに行なうことができ、また、チップを積層構成とした後にでも、不良の積層モジュールの修復により、積層モジュールの歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る積層モジュールの第１の実施の形態を示す断面図である。
【図２】図１に示した第１の実施の形態におけるチップの平面図である。
【図３】第１の実施の形態においてチップの積層実装を行う前の検査を行っている状態を示す平面図である。
【図４】図３のＡ−Ａ′線に沿った断面を示す断面図である。
【図５】検査済みのチップを積層実装位置へ移動させた状態を示す平面図である。
【図６】第１の実施の形態に係る変形例を示す断面図である。
【図７】図６に示した変形例の平面図である。
【図８】図６に示した変形例において、積層されるチップの検査時の態様を示す断面図である。
【図９】図８に示した積層されるチップの検査時の態様を示す平面図である。
【図１０】第２の実施の形態を示す断面図である。
【図１１】図１０に示した第２の実施の形態の平面図である。
【図１２】第２の実施の形態に係る変形例を示す断面図である。
【図１３】図１２に示した変形例の平面図である。
【図１４】第３の実施の形態を示す断面図である。
【図１５】第４の実施の形態を説明するための説明図である。
【図１６】第５の実施の形態を示す平面図である。
【図１７】従来の積層モジュールの構成例を示す断面図である。
【符号の説明】
１ チップ
２ 基板
３ 実装用パッド
４ 検査用導通パッド
５ 実装用端子
６ 検査用端子
６ａ 検査用導通端子
６ｂ 検査信号用端子
７ ビア
８ 実装用端子
９ 検査用導通端子
１０ 検査用接合部
１１ ビア
１２ 検査信号用端子領域
１４ 検査用信号
１５ 結線
１７ 不良情報記録装置
１８ 不良情報記録メモリ
１９ 通信路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a stacked module, and more particularly, to a stacked module configured by stacking a plurality of chips.
[0002]
[Prior art]
[Non-Patent Document 1] Nikkei Electronics, February 11, 2002
(Pages 116 to 119)
[0003]
The prior art relating to the configuration of the stacked module will be described with reference to FIG. According to the disclosure of Nikkei Electronics, February 11, 2002, pages 116 to 119 (Non-Patent Document 1), it is difficult to inspect the chip 102 to be laminated alone, so the chip to be laminated is inspected before the lamination. It is common practice to bond a sub-substrate (103) to each of the sub-modules 102, and when manufacturing a laminated module, the sub-substrates 103 are laminated to form a laminated module 101. In FIG. 17, reference numeral 104 denotes a mounting substrate, 105 denotes mounting terminals for mounting the sub-substrate 103 to which the chip 102 has been bonded to another sub-substrate 103 or the substrate 104, and 106 denotes pads for connection to another substrate. is there. After the stacking is performed, verification of the entire stacked module is performed, and the quality of the module is determined.
[0004]
[Problems to be solved by the invention]
However, in the stacked module having the above-described configuration, since the daughter board 103 is bonded to each of the chips 102 to be stacked, there is a problem that the size of the stacked module 101 is increased. The number of parts increases, and the time and labor required for manufacturing are increased. In addition, when the inspection is performed after the lamination is performed and the inspection result of the entire laminated module is defective, the laminated module is determined to be defective and the yield is low.
[0005]
The present invention has been made in order to solve the above-described problem in the conventional laminated module, and performs a single verification of chips to be laminated without taking time and effort, and even after lamination, defective lamination is performed. It is an object of the present invention to provide a laminated module in which the yield of the laminated module is improved by repairing the module.
[0006]
[Means for Solving the Problems]
In order to solve the above problem, the invention according to claim 1 is directed to a stacked module in which a plurality of chips are stacked and mounted, wherein each chip is mounted on a first same plane perpendicular to the stacking direction. And a mounting terminal used for testing the quality of the chip, and a mounting terminal of another adjacent chip arranged on a second same plane different from the first same plane. It is characterized by comprising a mounting pad to be connected and a test pad electrically connected to the test terminal.
[0007]
In the stacked module configured as described above, the test pads of the mounted chip are joined to the test terminals of the chip to be stacked, and the test terminals of the mounted chip are electrically connected to the test pads. Inspection is performed by inputting an inspection signal from the device. If the inspection result is good, the inspected chip to be stacked is moved on the same plane as the mounted chip, and the mounting terminals of the stacked chip are mounted. Is connected to the mounting pads of the mounted chip to perform mounting.
[0008]
As described above, according to the stacked module of the first aspect, the quality inspection of each chip to be stacked can be easily performed before stacking. In addition, since there is no need to bond a child substrate to each chip to be stacked, the overall size can be reduced, and the number of steps required for bonding can be reduced, so that the time and labor required for manufacturing can be reduced. It is also possible to improve the module yield.
[0009]
According to a second aspect of the present invention, in the stacked module according to the first aspect, an area occupied by the inspection terminal and an area occupied by the mounting terminal in the chip overlap with each other.
[0010]
In the stacked module configured as described above, a part of the chip area overlaps when the chip to be stacked is inspected and when the chip is mounted, so that the chip moving distance between the chip inspection and the mounting can be reduced, and the efficiency can be reduced. Inspection and mounting of the chip can be performed effectively.
[0011]
According to a third aspect of the present invention, in the stacked module according to the first aspect, an area occupied by the inspection terminal and an area occupied by the mounting terminal in the chip do not overlap.
[0012]
In the stacked module configured as described above, the chip areas do not overlap when the chip to be stacked is inspected and when the chip is mounted, so that the chip can be inspected without being affected by other chips.
[0013]
The invention according to claim 4 is a stacked unit formed by stacking a plurality of chips on a substrate, an alternative chip that replaces a function of a defective chip in the stacked unit stacked on the stacked unit, A stacked module is constituted by inactivating means for inactivating a defective chip.
[0014]
In the laminated module configured as described above, the function of the defective chip is replaced by the substitute chip, while the defective chip is deactivated by the deactivating means, the laminated module can be repaired, and the yield of the laminated module can be reduced. Can be improved.
[0015]
According to a fifth aspect of the present invention, in the stacked module according to the fourth aspect, the inactivating means includes a pair of terminals provided corresponding to the chip for setting activation / inactivation of the chip. , And a connection for connecting the pair of terminals.
[0016]
In the stacked module configured as described above, by connecting a predetermined pattern between the terminal pairs, the chip is activated and deactivated, so that the stacked module can be easily repaired. It becomes.
[0017]
The invention according to claim 6 is the stacked module according to claim 5, wherein the terminal pair is formed on the substrate.
[0018]
In the laminated module configured as described above, a physical load is not applied to the chip at the time of connection between the terminal pairs, so that the physical strength of the connection between the terminal pairs can be increased. Time steps can be reduced.
[0019]
The invention according to claim 7 is the stacked module according to claim 5, wherein the terminal pair is formed on a parent substrate to which the substrate is connected.
[0020]
In the stacked module configured as described above, a physical load is not applied to the chip at the time of connection between the terminal pairs, so that the physical strength of the connection between the terminal pairs can be increased. Since the inactivating means is omitted, the number of steps for the stacked module can be reduced.
[0021]
According to an eighth aspect of the present invention, in the laminated module according to the fifth aspect, the terminal pair is formed on a substitute chip laminated on the laminated unit.
[0022]
In the stacked module configured as described above, the chip can be activated and deactivated on the alternative chip, so that the area occupied by the stacked module can be reduced.
[0023]
According to a ninth aspect of the present invention, in the stacked module according to the fourth aspect, the deactivating means corresponds to a memory for storing defect information on the defective chip based on the defect information stored in the memory. Means for controlling activation / inactivation of the chip.
[0024]
In the stacked module thus configured, the deactivating means controls the activation and deactivation of the chip by the activation / deactivation control means based on the defect information stored in the memory. Therefore, mechanical work such as connection for identifying a defective chip can be omitted.
[0025]
According to a tenth aspect of the present invention, in the stacked module according to the fourth aspect, the inactivating means reads out defect information on the defective chip stored in a memory provided in an external device, and based on the defect information. Means for controlling activation / inactivation of a corresponding chip.
[0026]
In the stacked module configured as described above, since the failure information is read from the memory provided in the external device, the memory in the stacked module becomes unnecessary, and a wide functional area of the stacked module can be secured.
[0027]
According to an eleventh aspect of the present invention, in the stacked module according to the fourth aspect, the deactivating means sets a defect information relating to the defective chip during an information transmission procedure between the chips, based on the defect information. Means for controlling activation / inactivation of a corresponding chip.
[0028]
In the stacked module configured as described above, during the information transmission procedure (protocol) between the chips, the defect information setting unit sets the defect information on the defective chip. Based on the defect information, the activation / inactivation control is performed. The means controls the activation / deactivation of the chip. Therefore, it is not necessary to perform information transfer after specifying a defective chip in advance, and information transfer between chips can be performed in the same procedure, so that information transfer can be simplified.
[0029]
According to a twelfth aspect of the present invention, in the stacked module according to the fourth aspect, the deactivating means connects the alternative chip to a plurality of regions formed on the substrate in accordance with the stacking order of the stacked units. In this case, the deactivation process is performed.
[0030]
In the stacked module configured as described above, on the substrate, a region to which a replacement chip for replacing the defective chip is connected is formed in accordance with the stacking order of the stacked unit, and when a defective chip is detected, Since the alternative chip is connected to a region corresponding to the stacking order, the maximum height of the stacked module can be made constant regardless of the presence or absence of a defective chip.
[0031]
According to a thirteenth aspect of the present invention, in the laminated module according to the first or fourth aspect, a chip integrated substrate having at least one chip connected to a substrate is laminated instead of the chip. It is.
[0032]
In the laminated module configured as described above, instead of the chip, a chip integrated substrate in which at least one chip is connected to the substrate is laminated, so that a composite laminated module in which a plurality of laminated modules are further laminated is used. can get.
[0033]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, an embodiment of the present invention will be described with reference to the drawings.
(First Embodiment)
FIG. 1 is a sectional view showing a first embodiment of the laminated module according to the present invention. The stacked module according to the present embodiment is configured by stacking a plurality of chips 1 (three layers in the illustrated example) on a substrate 2. Each chip 1 has a mounting pad 3 and an inspection conductive pad 4 arranged on the upper surface thereof, and a mounting terminal 5 and an inspection terminal 6 arranged on the lower surface thereof. The inspection terminal 6 further includes an inspection conduction terminal 6a for transmitting an inspection signal to the upper chip 1 or the lower chip 1, and a circuit in the chip 1 for receiving the inspection signal and for receiving the input. And a test signal terminal 6b for outputting the response of The inspection conductive terminal 6 a and the inspection conductive pad 4 are electrically connected to each other by vias 7 formed through the upper and lower surfaces of the chip 1.
[0034]
On the upper surface of the substrate 2, an inspection bonding portion 10 to which the inspection conductive terminal 6 a of the chip 1 is bonded is arranged, and on the lower surface thereof, a mounting terminal 8 for connecting to another substrate is provided. An inspection conductive terminal 9 is provided. The inspection joint 10 and the inspection conduction terminal 9 are electrically connected to each other by a via 11 formed through the upper and lower surfaces of the substrate 2.
[0035]
FIG. 2 is an arrangement example of the mounting pads 3 and the inspection conductive pads 4 on the upper surface of the chip 1. The circle shown with diagonal lines in the center of the upper surface is the conductive pad 4 for inspection, and the circle arranged around it is the mounting pad 3. The inspection signal terminal 6b is located on the lower surface corresponding to the region 12 surrounded by the broken line. Further, on the lower surface corresponding to the inspection conductive pad 4, the inspection conductive terminal 6a is located. At the time of the inspection, the inspection is performed by bringing the inspection signal terminal 6b of the chip 1 to be inspected into contact with the inspection conductive pad 4 of the already laminated chip 1. Note that, depending on the design of the lower chip 1, the mounting pads 3 can be used for inspection at the time of inspection.
[0036]
FIG. 3 is a plan view showing a state where an inspection is performed before mounting when another chip is stacked and mounted on the stacked chip. Here, the chip 1 ′ to be laminated is arranged at a position shifted from the mounting position in order to join the inspection signal terminal 6 b on the lower surface thereof to the conduction pad 4 for inspection of the laminated chip 1. Have been.
[0037]
FIG. 4 is a cross-sectional view taken along line AA ′ of FIG. The inspection is performed as follows. First, after joining the chips 1 and 1 ′ while shifting them in the positional relationship as shown in FIG. 4, an inspection signal 14 is input to the inspection conduction terminal 9 of the substrate 2. The inspection signal 14 is transmitted to the inspection signal terminal of the chip 1 ′ to be inspected via the via 11 of the substrate 2, the inspection joint 10, the inspection conduction terminal 6 a of the chip 1, the via 7, and the inspection conduction pad 4. 6b. That is, the inspection signal 14 input to the inspection conduction terminal 9 of the substrate 2 is first transmitted to the inspection conduction terminal 6a of the lowest chip 1. The inspection conductive terminal 6a and the inspection conductive pad 4 of the chip 1 are electrically connected to each other by the via 7, and the inspection conductive pad 4 is stacked with the inspection signal terminal 6b of the upper chip 1 '. Joined.
[0038]
As a result, the inspection conductive terminal 9 of the substrate 2 is electrically connected to the inspection conductive pad 4 of the chip 1. Therefore, the inspection signal 14 input to the inspection conduction terminal 9 of the substrate 2 is transmitted to the inspection conduction pad 4 of the chip 1. Since the inspection conduction pad 4 of the chip 1 is in contact with the inspection signal terminal 6b of the inspection target chip 1 ', the inspection signal 14 is transmitted from the inspection signal terminal 9 of the substrate 2 to the inspection target chip 1'. Will be transmitted to Similarly, an output signal from the inspection signal terminal 6b of the chip 1 'is also transmitted to the inspection signal terminal 9 of the substrate 2.
[0039]
Here, the inspection is performed using only the inspection signal terminals 9 of the substrate 2. When the inspection is completed and the inspection result is good, the inspected chip 1 ′ is moved to a position where the chip 1 ′ is to be mounted, superimposed on the chip 1, and mounted. FIG. 5 is a plan view showing a state where the inspected chip 1 'has been moved to the mounting position. FIG. 1 is a view corresponding to the BB ′ section of FIG.
[0040]
As described above, in the present embodiment, the mounting pad 3 and the inspection conductive pad 4 are arranged on the upper surface of the chip 1, and the mounting terminal 5 and the inspection terminal 6 (6a, 6b) are arranged on the lower surface. This makes it possible to transmit the inspection signal 14 to the chip 1 ′ to be inspected by using the inspection conductive terminal 9 of the substrate 2 without bonding the daughter board to each of the chips 1 to be laminated. Inspection of each chip can be easily performed.
[0041]
In addition, since it is not necessary to bond the sub-substrate to the chip 1, the overall size can be reduced, and the number of steps required for bonding to the sub-substrate is reduced, so that the time and labor required for manufacturing can be reduced. . Further, as described with reference to FIG. 2, since the region 12 occupied by the inspection signal terminal 6b and the region occupied by the mounting terminal 5 overlap, the moving distance between the inspection and mounting of the chip 1 is reduced. be able to.
[0042]
On the other hand, in the conventional laminated module, first, it is difficult to verify a chip to be laminated by itself. Therefore, a child substrate is attached to each of the chips to be laminated, and the child substrates are laminated to form a laminated module. Therefore, the size of the laminated module is increased by bonding the sub-substrates to the respective chips to be laminated, the number of components constituting the laminated module is increased, and the time and labor required for manufacturing are increased.
[0043]
Next, a modified example of the present embodiment will be described with reference to FIGS. In the following description, the same components as those described above are denoted by the same reference numerals, and description thereof will be omitted. FIG. 6 is a cross-sectional view showing this modification, FIG. 7 is a plan view, and FIG. 6 is a cross-sectional view along the line BB 'in FIG. As shown in FIGS. 6 and 7, only the lowermost chip 1A in contact with the substrate 2 has the mounting terminal 5 and the inspection conductive terminal 6a on the lower surface thereof, and the mounting pad 3 and the inspection conductive pad 4 on the upper surface thereof. In addition to the arrangement, the area occupied by the mounting pads 3 and the area occupied by the inspection conductive pads 4 are not overlapped. 6a does not overlap). The inspection conductive terminal 6a of the lowermost chip 1A and the inspection conductive pad 4 are electrically connected by the via 7.
[0044]
On the other hand, in the chips 1 stacked on the chip A other than the lowest chip 1A, only the mounting terminals 5 are arranged on the lower surface, and only the mounting pads 3 are arranged on the upper surface. Note that the mounting terminals 5 of the chip 1 are also used as inspection signal terminals 6b during inspection. When the chips 1 are stacked, first, as shown in FIG. 8 as a chip 1 ′, first, the mounting terminals 5 of the chip 1 ′ (function as inspection signal terminals 6 b at the time of inspection) are connected to the inspection conductive pads 4 of the chip 1 A. The chip 1 'is mounted on the chip 1A, and the chip 1' is inspected. Only when it is determined that the chip is good, in the example shown in FIG. 8, the chip 1 ′ is moved to the position of the stacked chip 1, and the mounting terminals 3 of the chip 1 ′ are mounted on the mounting pads 3 of the stacked chip 1. 5 are joined to perform lamination.
[0045]
FIG. 9 is a schematic view (plan view) of the aspect of the inspection of the stacked chips 1 ′ shown in FIG. 8 when viewed from above, and FIG. 8 is a cross-section taken along line CC ′ of FIG. FIG. As shown in FIGS. 8 and 9, the inspection chip 1 'is inspected by mounting the mounting terminals 5 on the inspection conduction pads 4 of the chip 1A. Since the inspection conductive pad 4 and the mounting pad 3 of the chip 1A are arranged at positions not overlapping each other, the inspection chip 1 'is located at a different position from the mounted chip 1.
[0046]
On the other hand, the inspection conductive pad 4 of the chip 1A is in a conductive state to the inspection conductive terminal 9 of the substrate 2. Therefore, the inspection signal 14 supplied to the inspection conduction terminal 9 of the substrate 2 is transmitted to the inspection target chip 1 'via the chip 1A. The output of the response to the inspection signal 14 from the chip 1 ′ is transmitted to the inspection conduction terminal 9 of the substrate 2.
[0047]
With the above-described configuration, in the first embodiment shown in FIGS. 1 to 5, some of the chips to be inspected have terminals that do not contact anywhere, and (6b) and the mounting terminal 5 overlap with the lower mounting pad 3, so that it was not possible to completely inspect all the terminals independently. However, in this modification, all the terminals can be inspected independently. , More reliable inspection becomes possible.
[0048]
(Second embodiment)
Next, a second embodiment of the present invention will be described with reference to FIGS. Here, FIG. 11 is a plan view showing the stacked module after the repair processing, and FIG. 10 is a cross-sectional view along the line DD ′ in FIG. In FIG. 11, the stacked chips 1, 1 'and 1 "are shown shifted from each other so that they can be identified.
[0049]
In this embodiment, a chip (alternate chip) indicated by 1 "that substitutes the function of a chip (defective chip) diagnosed as defective in 1 'in FIGS. 10 and 11 (alternate chip) is further stacked, and the connection 15 is used. Thus, the process is characterized in that a process for inactivating the defective chip 1 'and activating the alternative chip 1 "is performed to constitute a repaired laminated module.
[0050]
The repair processing of the laminated module is performed as follows. First, after a chip is laminated on the substrate 2 in the illustrated example to form a laminated unit, three layers are laminated, and then the entire laminated unit is inspected. As a result of the inspection, if there is a defective chip 1 ', the alternative chip 1 "for replacing the function of the defective chip 1' is further laminated on the laminated unit. After stacking "", in order to inactivate the function of the defective chip 1 ', a predetermined pattern is formed by using a pair of the conductive pads 4-1 to 4-12 for inspection of the uppermost chip, here the alternative chip 1 ". The connection 15 is performed to specify and inactivate the defective chip 1 ', thereby obtaining the repaired laminated module.
[0051]
Here, as a pattern of the connection 15 for connecting the pair of pads, for example, a unit using power supply is used. The power supplied from the substrate 2 is conducted to the predetermined inspection conduction pad 4-1 of the uppermost alternative chip 1 ", and the power supply to each laminated chip is performed by the predetermined power supply of the uppermost alternative chip 1". In this case, the inspection is performed from the inspection conductive pads (pads 4-4 to 4-7 in the illustrated example). That is, the conduction pads for inspection 4-4, 4-6, and 4-7 corresponding to the alternative chip 1 ″ and the conforming chip 1 are connected to the conduction pads for inspection 4-1 to which power is supplied from the substrate 2, respectively. 15 to make it active, while not connecting it to the test conductive pad 4-5 corresponding to the defective chip 1 'by the connection 15, so that no power is supplied to the defective chip 1' to make it inactive. 11, the broken line 15 'indicates that the connection 15 is not formed in order to make the defective chip 1' inactive.
[0052]
With the above-described configuration, a stack module in which a defect has occurred is conventionally discarded. However, in the present embodiment, even if a defect occurs, it can be repaired by further stacking alternative chips. Therefore, the yield of the entire stacked module can be increased. In addition, by using the conductive pads for inspection (pads for supplying power) 4-5 as a pattern for inactivating the defective chip 1 ', the defective chip 1' is completely inactivated and the power consumption is reduced. it can.
[0053]
Next, a modified example of the present embodiment will be described with reference to FIGS. Here, FIG. 13 is a plan view of the laminated module after the repair processing, and FIG. 12 is a cross-sectional view along the line EE ′ of FIG. 13 also shows a plurality of stacked (four layers in the illustrated example) chips 1, 1 'and 1 "which are shifted from each other so that they can be identified. The process related to the activation is performed by forming a connection 15 having a predetermined pattern on a pair of terminals 2p, 2s-1, 2, 2s-2, 2s-3, and 2s-4 formed on the substrate 2. There is.
[0054]
First, in the case where a defective chip 1 'exists in the chips of the laminated three-layer unit, an alternative chip 1 "for replacing the function of the defective chip 1' is further laminated on the laminated unit. After that, after the alternative chip 1 ″ is stacked, the terminals formed on the substrate 2 in order to inactivate the function of the defective chip 1 ′. The connection 15 of a predetermined pattern is made to 2p, 2s-1 to 2s-4, and the defective chip 1 'is specified and inactivated.
[0055]
As a pattern of the connection 15, for example, as in the above-described second embodiment, a unit using power supply may be used. Here, the terminal 2p of the substrate 2 is used as a power supply terminal, and the power supply terminal 2p and the power supply terminals 2s-1 to 2s-4 provided corresponding to the respective laminated chips are connected by the connection 15 to connect the respective laminated chips. Power supply. That is, the power supply terminals 2 s-1, 2 s-3, and 2 s-4 corresponding to the two non-defective chips 1 and the replacement chip 1 ″ are connected to the power supply terminal 2 p by the connection 15 to enable activation, while defective. The power supply terminal 2s-2 corresponding to the chip 1 'is not connected to the power supply terminal 2s-2 by the connection 15 as shown by the dotted line 15', so that no power is supplied to the defective chip 1 'and the chip is inactive.
[0056]
With such a configuration, a physical load is not applied to the laminated chip at the time of connection between the power supply terminal 2p and the power supply terminals 2s-1 to 2s-4. The strength can be increased, and the number of steps for stacking chips can be reduced. In order to perform a process related to the inactivation of a defective chip, terminals 2p and 2s-1 to 2s-4 formed on the substrate 2 are provided on a parent substrate on which the laminated module is incorporated, and connection between these terminals is performed. To perform the inactivation process.
[0057]
(Third embodiment)
Next, a third embodiment of the present invention will be described with reference to FIG. FIG. 14 shows a cross section of the laminated module after the restoration processing. In this embodiment, a chip (alternate chip) indicated by 1 "which substitutes the function of a chip (defective chip) diagnosed as defective indicated by 1 'in FIG. A defect information recording memory 18 for recording information for identifying the defective chip 1 ′ is provided, and the identification information of the defective chip 1 ′ is recorded on the defect information recording memory 18 using the defect information recording device 17. It is characterized in that the chip 1 'is configured to be inactivated.
[0058]
First, when a defective chip 1 'is present in a chip of a stacked unit composed of a plurality of stacked chips (three layers in the illustrated example), an alternative chip 1 "for replacing the function of the defective chip 1'. Is the same as that of the second embodiment until this is further stacked on the stacking unit.Next, after the alternative chip 1 ″ is stacked, the defective information recording device 17 is used to specify the specific information of the defective chip 1 ′. Is recorded in the defect information recording memory 18 provided in the chip 1 at the lowest position, and the defective chip 1 is deactivated to perform a repair process.
[0059]
As described above, a repaired laminated module that makes the defective chip 1 'inactive is obtained. In this laminated module, the deactivation process of the defective chip 1 'is performed based on the specific information recorded in the defect information recording memory 18. Specifically, the deactivation process is performed as follows. For example, an external device in which the stacked module is incorporated reads out specific information recorded in the memory 18 in advance, and controls access to the stacked module so as not to access the defective chip 1 ′, or The non-defective chip 1 in the laminated module switches access to the defective chip 1 ′ from the external device to the alternative chip 1 ″ based on the specific information, and further, the non-defective chip 1 itself transfers the defective chip 1 ′ to the defective chip 1 ′. The defective chip 1 'is inactivated by switching the access.
[0060]
With the above-described configuration, in addition to the effects of the second embodiment, there is no need for connection, so that the reliability is high, and the device can be electrically inactive, so that the number of manufacturing devices can be reduced. Note that the specific information recorded in the defect information recording memory 18 may include information on the alternative chip 1 ″. In the above embodiment, the memory 18 for recording the specific information is provided in the stacked module. However, a storage device of an external device other than the stacked module may be used, and in this case, a large functional area of the stacked module can be secured.
[0061]
(Fourth embodiment)
Next, a fourth embodiment of the present invention will be described with reference to FIG. The configuration of the laminated module according to this embodiment is the same as that of the third embodiment shown in FIG. 14 except that the defect information recording memory 18 is not particularly required. In the present embodiment, a chip (alternate chip) indicated by 1 "which substitutes the function of a chip (defective chip) diagnosed as defective (defective chip) indicated by 1 'in FIG. 15 is further laminated, and an ID is assigned to each laminated chip. In addition, the same ID as that of the defective chip 1 'to be replaced and the special code "'" are given to the replacement chip 1 ", and the ID is set during the information transmission procedure (protocol) between the stacked chips and has the same ID. When there are a plurality of chips, only the chip having the code "'" is targeted for information transmission, so that the defective chip 1' is inactivated.
[0062]
First, when there is a defective chip 1 'in the stacked unit, the second embodiment is repeated until an alternative chip 1 "for replacing the function of the defective chip 1' is further stacked on the stacked unit. Next, after stacking the alternative chips 1 ″, an ID is assigned to each of the stacked chips, and the same ID as the defective chip 1 ′ to be replaced (“2” in the illustrated example) is assigned to the replacement chip 1 ″. ) And the special symbol "'". Here, there are various methods for giving an ID and a code, for example, a method using a memory in a chip, a method for performing connection, and the like.
[0063]
As described above, a repaired laminated module that makes the defective chip 1 'inactive is obtained. In this laminated module, each laminated chip transmits the information via the communication path 19 after setting this ID in the information transmission procedure (protocol). Only the chip 1 having “′” is targeted for information transmission. As a result, the defective chip 1 'cannot transmit information and becomes inactive. In this way, the defective chip is inactivated by using the information transmission procedure (protocol). Note that the information transmission procedure (protocol) can be configured not only by this method but also in accordance with the circumstances, so that a part of the defective chip 1 'that does not have a defect can be used. In this case, an ID is assigned to each function (for example, a microprocessor function, a RAM function, a ROM function, etc.) instead of each chip, and a usable function among defective chips is used together with an identical function of a substitute chip. If the same function of the replacement chip is being processed, the usable function in the defective chip can be accessed.
[0064]
With the above configuration, in addition to the effect of the second embodiment, it is not necessary to perform information transfer after specifying the defective chip 1 'in advance, and it is possible to perform information transfer between stacked chips in the same procedure. Therefore, information transfer becomes simple. Further, by devising the operation, it is also possible to use some functions of the defective chip 1 '.
[0065]
(Fifth embodiment)
Next, a fifth embodiment of the present invention will be described with reference to FIG. FIG. 16 is a plan view showing the stacked module after the restoration processing, and the chips are shifted from each other so that the chips 1 and 1 'and the alternative chip 1 "of the stacked unit can be identified. 2, replacement areas 2B, 2C, and 2D for connecting the replacement chips 1 ″ in accordance with the stacking order of the defective chips in the stacked unit are provided adjacent to the stacked unit area 2A, and the defective chips in the stacked unit are provided. If the defective chip 1 'is found, the defective chip 1' is inactivated and repaired by mounting the alternative chip 1 "in an alternative area corresponding to the stacking order of the defective chip 1 '. There are features.
[0066]
The stacking unit repair processing is performed as follows. First, after a plurality of (three in the illustrated example) chips are stacked in the stacked area 2A on the substrate 2 to form a stacked unit, the entire stacked unit is inspected. As a result of the inspection, if a defective chip 1 'is detected, an alternative chip 1 "for substituting the function of the defective chip 1' is replaced with the substrate 2 corresponding to the stacking position of the defective chip 1 '. In the example shown in Fig. 16, the third chip from the bottom in the stacking order is the defective chip 1 ', and the replacement chip 1 is placed in the corresponding alternative area 2C. ″ Has been implemented. If the defective chip 1 ′ is second from the bottom, the replacement chip 1 ″ is mounted in the replacement area 2 B, and if it is the highest, the replacement chip 1 ″ is mounted in the replacement area 2 D.
[0067]
As described above, a repaired laminated module is obtained. In this laminated module, the defective chip 1 'is deactivated based on the mounting state of the replacement chip 1 "in the replacement areas 2B, 2C, and 2D. For example, the mounting state of an external device in which this laminated module is incorporated is changed. Inspection is performed to control access to the laminated module so as not to access the defective chip 1 ′, or the mounting state is stored in a chip in the laminated module, and the defective chip 1 , The defective chip 1 'is deactivated by switching the access to the alternative chip 1 "or using the good chip 1 itself for the access switching.
[0068]
With the above-described configuration, the stacked module in which the defective chip has occurred has been conventionally discarded. However, in the present embodiment, even if a defective chip occurs, the alternative area 1B corresponding to the alternative chip 1 ″ is replaced. Alternatively, since it can be repaired by being mounted in 2D, the yield of the entire stacked module can be increased, and the height of the stacked module can be kept constant.
[0069]
In the first to fifth embodiments, the stacked module in which the chip 1 is stacked on the substrate 2 has been described. However, instead of the chip 1, at least the chip 1 is mounted on a substrate 2 ′ different from the substrate 2. One connected chip integrated substrate (laminated module) may be laminated on the substrate 2. In this case, a composite laminated module in which a plurality of laminated modules are further laminated is obtained.
[0070]
【The invention's effect】
As described above based on the embodiments, according to the present invention, it is possible to perform verification of a single unit of a chip to be stacked without taking time or effort, and even after a chip has a stacked configuration, a failure By repairing the stacked module, the yield of the stacked module can be improved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a first embodiment of a laminated module according to the present invention.
FIG. 2 is a plan view of the chip according to the first embodiment shown in FIG.
FIG. 3 is a plan view showing a state where an inspection is performed before stacking and mounting chips in the first embodiment;
FIG. 4 is a sectional view showing a section taken along line AA ′ of FIG. 3;
FIG. 5 is a plan view showing a state where the inspected chip has been moved to a lamination mounting position.
FIG. 6 is a sectional view showing a modified example according to the first embodiment.
FIG. 7 is a plan view of the modification shown in FIG. 6;
FIG. 8 is a cross-sectional view showing a state at the time of inspection of stacked chips in the modification shown in FIG.
FIG. 9 is a plan view showing an aspect of the stacked chips shown in FIG. 8 at the time of inspection.
FIG. 10 is a sectional view showing a second embodiment.
FIG. 11 is a plan view of the second embodiment shown in FIG.
FIG. 12 is a sectional view showing a modification according to the second embodiment.
FIG. 13 is a plan view of the modification shown in FIG.
FIG. 14 is a sectional view showing a third embodiment.
FIG. 15 is an explanatory diagram for describing a fourth embodiment.
FIG. 16 is a plan view showing a fifth embodiment.
FIG. 17 is a cross-sectional view illustrating a configuration example of a conventional laminated module.
[Explanation of symbols]
1 chip
2 substrate
3 Mounting pad
4 Conductive pads for inspection
5 Mounting terminals
6 Inspection terminals
6a Conductive terminal for inspection
6b Test signal terminal
7 Via
8 Mounting terminals
9 Conducting terminals for inspection
10 Inspection joint
11 Via
12 Terminal area for inspection signal
14. Inspection signal
15 Connection
17 Defect information recording device
18 Failure information recording memory
19 Communication Channel
