JP2004281573A - Semiconductor device and its fabricating method - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、SOI(silicon on insulator)基板に電界効果トランジスタを有するLSIに適用して好適な半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
近年、絶縁基体上に単結晶シリコン層が設けられたSOI基板の製造技術はさらに進歩しつつあり、その大口径化や、低価額化が進みつつある。このようなSOI基板にMOSトランジスタを形成すると、トランジスタを完全に素子分離して形成することができ、また拡散層の容量を低減することができるので、トランジスタの高集積化や、動作速度の高速化に有利であることが広く知られている。
【0003】
図11は、従来例に係る半導体装置90の構成例を示す平面図である。また、図12(A)及び(B)は、図11に示す半導体装置90のX1´−X2´及びY1´−Y2´矢視断面図である。尚、図11では、説明の便宜上から図12(A)に示す層間絶縁膜と、プラグ電極と、メタル配線の図示を省略している。
図12(A)に示すように、この半導体装置90は、支持基板91A上に絶縁層(以下で、BOX:ボックスという)91Bが形成され、さらにこのボックス91B上に半導体層(以下で、BODY:ボディという)91Cが形成されたSOI基板91を備えている。図11に示すように、このSOI基板91には素子分離層95が形成されており、この素子分離層95で囲まれたボディにnMOSトランジスタ99が形成されている。
【0004】
図11に示すように、このnMOSトランジスタ99のゲート電極部92は、平面視でT字状になっている。このため、半導体装置90は、T−Gate型とも呼ばれる。また、このゲート電極部92の左右両側のボディには、ドレイン用のN+層93Aと、ソース用のN+層93Bとがそれぞれ形成されている。さらに、このゲート電極部92から突き出すようにして、ボディコンタクト用のP+層96がSOI基板91に形成されている。ボディ91Cの導電型はP型である。
【0005】
図12(B)において、破線で分割されるボディ(P−)91Cの右側の領域はチャネルとして機能する領域(以下で、チャネル領域という)である。また、このボディ1Cの左側の領域は、チャネル領域とボディコンタクト用のP+層96とを接続する接続領域である。半導体装置90では、このP+層96を通してチャネル領域の電位を調整するように設計されている。この接続領域や、接続領域上のゲート電極部92は、図11に示したように、あたかもハンマーのヘッドのような形状を有しているので、ハンマーヘッドとも呼ばれる。
【0006】
これらのN+層93A及び93Bや、P+層96は、図12(A)に示すサイドウォール97の形成後に、フォトリソグラフィによりレジストパターンが形成され、このレジストパターンとゲート電極部92とをマスクにしてボディ91Cにヒ素等の不純物がイオン注入され形成される。また、図12(B)に示すように、このゲート電極部92や、ボディコンタクト用のP+層96の上面には、シリサイド98がそれぞれ設けられている。さらに、図12(A)に示すように、ドレイン用のN+層93の上面と、ソース用のN+層93の上面にもシリサイド98がそれぞれ設けられている。これらのシリサイドは、サリサイドによって形成されたものである。
【0007】
ところで、図12(B)に示すように、このゲート電極部92がチャネル領域の上方だけでなく、接続領域の上方まで延設されている理由は、主に二つある。第1の理由は、図12(A)に示すようなドレイン用のN+層93Aと、ソース用のN+層93Bとを形成する際に、このゲート電極部92をイオン注入に対するマスクに使用するためである。このゲート電極部92によって、接続領域へのヒ素等のイオン注入は阻止されて、N+層93A及び93Bが自己整合的に形成される。
【0008】
第2の理由は、これらのN+層93A及び93B上にシリサイド98を形成する際に、このシリサイド98によるN+層93A又は93Bとボディコンタクト用のP+層96との短絡をサイドウォール97で阻止するためである。nMOSトランジスタは、普通、ドレインに正電圧が印加され、ソースとボディとが接地(0V)された状態で使用される。ところが、ドレイン用のN+層93Aとボディコンタクト用のP+層96とが短絡してしまうと、ボディに正電圧が印加されることになり、チャネル領域の電位を0Vに調整できなくなる。このような理由から、ゲート電極部92は、チャネル領域の上方だけでなく、接続領域の上方まで延設されている
【0009】
【特許文献1】
特開平11−135795号公報
【特許文献2】
特開平7−221314号公報
【特許文献3】
特開平7−74363号公報
【0010】
【発明が解決しようとする課題】
ところで、従来例に係る半導体装置90によれば、nMOSトランジスタ99のゲート電極部92は、チャネル領域から接続領域まで延設されていた。このため、単結晶のシリコン基板に直接形成されるnMOSトランジスタと比べて、半導体装置90のゲート電極部92は寄生容量が大きいという問題があった。ゲート電極部の寄生容量が大きいと、半導体装置の動作速度が低く抑えられてしまう。
【0011】
そこで、本発明は、このような従来技術の問題点を解決したものであって、ゲート電極部の寄生容量を低減できるようにした半導体装置及びその製造方法の提供を目的とする。
【0012】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第1の半導体装置は、絶縁性の基体又は絶縁層上に設けられた半導体層と、この半導体層上に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極部と、このゲート電極部の一方の側にある所定領域の半導体層に設けられたソース又はドレインの一方用の第1不純物拡散層と、ゲート電極部の他方の側にある所定領域の半導体層に設けられたソース又はドレインの他方用の第2不純物拡散層と、ゲート電極部の一方の側であって、第1不純物拡散層と半導体層との境界部分に設けられた絶縁パターンと、この絶縁パターン下から露出する第1不純物拡散層に設けられた第1導電膜と、ゲート電極部の他方の側であって、第2不純物拡散層から半導体層にかけて設けられた第2導電膜とを備えたことを特徴とするものである。
【0013】
ここで、半導体装置のソース又はドレインの一方用の第1不純物拡散層は、通常、ゲート電極部の長手方向に沿って設けられる。それゆえ、この第1不純物拡散層と半導体層との境界部分としては、例えば、以下の4つの境界部分が想定される。
第1の境界部分は、ゲート電極部の長手方向に平行で、ゲート電極部直下のチャネル領域としての半導体層と、第1不純物拡散層とが接する部分である。また、第2の境界部分は、この第1の境界部分と向かい合う側であって第1不純物拡散層と半導体層とが接する部分である。さらに、第3、第4の境界部分は、ゲート電極部の側壁部直下から、当該ゲート電極部の長手方向と直交する方向に延びる第1不純物拡散層と半導体層との接触部分である。
【0014】
本発明における境界部分とは、これらの中で、第2、第3、第4の境界部分を意味するものである。上述した第1の境界部分上に絶縁パターンが設けられていると半導体装置のしきい値が変動してしまうので、本発明の境界部分に第1の境界部分は含まない。
また、第1不純物拡散層は、素子分離用の段差部によって他の素子形成領域から分離される素子形成領域としての半導体層のうち、ゲート電極部の一方の側から段差部に至る領域の半導体層の上方の部位にのみ設けられている場合がある。この場合には、素子分離用の段差部において、第1不純物拡散層と、この第1不純物拡散層下の半導体層との境界部分(第2の境界部分)上は層間絶縁膜によって覆われている。このような場合には、本発明における境界部分とは、特に第3、第4の境界部分を意味する。
【0015】
本発明に係る第2の半導体装置は、上述した第1の半導体装置において、半導体層に設けられた素子分離用の段差部を備え、第1不純物拡散層は、この段差部によって他の素子形成領域から分離される素子形成領域としての半導体層のうち、ゲート電極部の一方の側から当該段差部に至る領域の半導体層に設けられ、絶縁パターンは、ゲート電極部の長手方向と直交する方向に延びる第1不純物拡散層と半導体層との境界部分上に設けられていることを特徴とするものである。
【0016】
本発明に係る第1、第2の半導体装置によれば、ゲート電極部の一方の側では、ソース又はドレインの一方用の第1不純物拡散層と半導体層との境界部分に設けられた絶縁パターンによって、この第1不純物拡散層に設けられた第1導電膜と、半導体層とが隔離される。また、ゲート電極部の他方の側では、ソース又はドレインの他方用の第2不純物拡散層と半導体層とが第2導電膜によって短絡されるので、ソース又はドレインと半導体層とが同電位となる。
【0017】
ここで、半導体装置のソース又はドレイン用の不純物拡散層のどちらか一方は、半導体装置の基板と同電位に設定されることが普通である。従って、従来方式と比べて、ゲート電極部をボディコンタクト用の不純物拡散層まで延設する必要がないので、ゲート電極部の寄生容量を低減することができる。
本発明に係る半導体装置の製造方法は、絶縁性の基体又は絶縁層上に設けられた半導体層上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にゲート電極部を形成する工程と、このゲート電極部の一方の側にある所定領域の半導体層にソース又はドレインの一方用の第1不純物拡散層を形成する工程と、このゲート電極部の他方の側にある所定領域の半導体層にソース又はドレインの他方用の第2不純物拡散層を形成する工程と、このゲート電極部の一方の側であって、第1不純物拡散層と半導体層との境界部分に絶縁パターンを形成する工程と、この絶縁パターン下から露出する第1不純物拡散層に第1導電膜を形成する工程と、このゲート電極部の他方の側であって第2不純物拡散層から半導体層にかけて第2導電膜を形成する工程とを有することを特徴とするものである。
【0018】
本発明に係る半導体装置の製造方法によれば、従来方式と比べて、ゲート電極部をボディコンタクト用の不純物拡散層まで延設しなくても済むので、ゲート電極部の寄生容量を低減することができる。
【0019】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
図1は、本発明の実施形態に係る半導体装置100の構成例を示す平面図である。また、図2(A)及び(B)は、図1に示す半導体装置100のX1−X2及びX3−X4矢視断面図である。この半導体装置100は、例えばSOI基板1にnMOSトランジスタ50を有するLSIである。
【0020】
図2(A)に示すように、この半導体装置100は、半導体層1Cに段差部6が設けられて、素子形成領域としてのトランジスタ形成領域が画定されたSOI基板1と、このトランジスタ形成領域の半導体層1C上に設けられたゲート酸化膜4と、このゲート酸化膜4上に設けられたゲート電極部2と、ゲート電極部2の右側にある所定領域の半導体層1Cに設けられたドレイン拡散層3Aと、ゲート電極部2の左側にある所定領域の半導体層1Cに設けられたソース拡散層3Bとを備えている。
【0021】
また、図1に示すように、この半導体装置100は、ドレイン拡散層3Aと、このドレイン拡散層3Aに続く半導体層1Cとの境界部分に設けられた酸化膜パターン10と、この酸化膜パターン10下から露出したドレイン拡散層3A上に設けられたシリサイド15Aと、ソース拡散層3Bを含む半導体層1C上に設けられたシリサイド15Bと、ゲート電極部2上に設けられたシリサイド15Cを備えている。
【0022】
さらに、図2(A)に示すように、この半導体装置100は、nMOSトランジスタ50上に設けられた層間絶縁膜41と、この層間絶縁膜41上にドレイン拡散層3Aと、ソース拡散層3Bとをそれぞれ引き出すプラグ電極43と、層間絶縁膜41上にゲート電極部2を引き出すプラグ電極(図示せず)と、これらのプラグ電極と接続するように層間絶縁膜41上に配設されたメタル配線45等を備えている。
【0023】
この半導体装置100では、段差部6に層間絶縁膜41が埋め込まれて、素子間が分離されている(メサ分離)。なお、図1では、説明の便宜上から層間絶縁膜41と、プラグ電極43と、メタル配線45等の図示を省略している。
これらの中で、SOI基板1は、図2(A)に示すように、その下方から支持基板1Aと、絶縁層(以下で、BOX:ボックスという)1Bと、半導体層(以下で、BODY:ボディという)1Cとからなる3層構造を有している。例えば、支持基板1Aは単結晶のシリコン基板であり、ボックス1Bはシリコン酸化層であり、ボディ1Cは単結晶のシリコン層である。
【0024】
これらの中で、ボディ1Cが、nMOSトランジスタ50や、抵抗(図示せず)、キャパシタ(図示せず)等の素子を形成される層である。このような3層構造を有するSOI基板1は、例えば周知技術のSIMOX(silicon implanted oxide)又は、貼り合わせによって形成される。図2(A)に示すように、トランジスタ形成領域のボディ1Cのうち、ドレイン拡散層3Aとソース拡散層3B以外の部分は導電型がP型になっている。
【0025】
ゲート酸化膜4は、図2(A)に示すように、N型のドレイン拡散層3Aとソース拡散層3Bとに挟まれたチャネル領域のボディ1C上に設けられている。このゲート酸化膜4は、ボディ1Cが熱酸化されて形成されたシリコン酸化膜であり、その厚みは例えば100Å程度である。
ゲート電極部2は、ゲート酸化膜4を介してチャネル領域のボディ1C上に設けられている。図1に示すように、このゲート電極部2は、チャネル領域のボディ1C上からトランジスタ形成領域外のボックス1B上まで設けられている。このトランジスタ形成領域外のボックス1B上で、ゲート電極部2はプラグ電極(図示せず)と接続するようになっている。
【0026】
このゲート電極部2は、例えばシリコンからなるものである。また、このゲート電極部2の側壁にはシリコン酸化膜等からなるサイドウォール7が設けられている。さらに、このゲート電極部2の上面にはチタンシリサイド(TiSi2)等のシリサイド15Cが設けられている。
ドレイン拡散層3Aとソース拡散層3Bは、図2(A)に示すように、LDD(lightly doped drain)構造を有している。例えば、ドレイン拡散層3Aは、チャネル領域上のゲート電極部2の右側から段差部6に至る領域のボディ1Cに設けられており、その下側の部位はボックス1Bと接している。このドレイン拡散層3Aは、ヒ素等のN型不純物が高濃度に導入されたN+層31Aと、リン、又はヒ素等のN型不純物が低濃度に導入されたN−層33Aと、ボロン等のP型不純物が低濃度に導入されたHalo層(ポケットイオン注入層)35Aとから構成されている。Halo層35Aはパンチスルー対策に設けられた拡散層であり、N−層8Aの外側まで拡がるように形成されている。
【0027】
また、ソース拡散層3Bは、チャネル領域上のゲート電極部2の左側から段差部6に至る領域のボディ1Cに設けられており、その下側の部位はボックス1Bと接している。このソース拡散層3Bは、ヒ素等のN型不純物が高濃度に導入されたN+層31Bと、リン等のN型不純物が低濃度に導入されたN−層33Bと、ボロン等のP型不純物が低濃度に導入されたHalo層35Bとから構成されている。
【0028】
図3は、ドレイン拡散層3Aとボディ1Cとの境界部分23を示す平面図である。図3では、半導体装置100からシリサイド15と酸化膜パターン10とを取り除いた状態を示している。図3に示すように、ドレイン拡散層3Aとソース拡散層3Bは、チャネル領域上にあるゲート電極部2の左右両側から段差部6に至る領域にそれぞれ設けられている。また、これらドレイン拡散層3Aとソース拡散層3Bのそれぞれ上下両側から段差部に至る領域のボディ1Cには、N型の不純物が導入されていないので、その導電型はP型(P−)になっている。以下で、この領域のボディ1CをP−層20という。図3に示すように、境界部分23は、ゲート電極部2の右側であって、ゲート電極部2の長手方向と直行する方向に延びるドレイン拡散層3AとP−層20との境界線を中心にして、所定の寸法幅を有している。
【0029】
図1に示すように、酸化膜パターン10は、この境界部分23(図3参照)上を覆うようにして、ゲート電極部2からボックス1Bにかけて設けられている。この酸化膜パターン10は、例えばCVD(chemical vapor deposition)によって形成されたシリコン酸化膜がパターニングされたものであり、その厚みは例えば3000Å程度である。
【0030】
ところで、図1に示すように、この半導体装置100では、ドレイン拡散層3A上にはシリサイド15Aが設けられている。このシリサイド15Aは、酸化膜パターン10によってP−層20上のシリサイド15Bから電気的に隔離されている。また、ソース拡散層3B上とP−層20上にはシリサイド15Bが設けられている。このシリサイド15Bによって、ソース拡散層3BとP−層20とは短絡されている。
【0031】
これにより、ソース拡散層3BとP−層20は常に同電位となるので(ソースタイ構造)、nMOSトランジスタ50を動作させる際に、ソース拡散層3Bの電位を0Vに設定することで、ボディ1Cの電位も0Vとすることができる。それゆえ、チャネル領域におけるキャリアの意図しない蓄積を防ぐことができ、トランジスタを安定して動作させることができる。
【0032】
このように、本発明の実施形態に係る半導体装置100によれば、図1に示すように、半導体装置90に設けられたハンマーヘッドのように、ゲート電極部2をボディコンタクト用のP+層まで延設しなくても、ボディ1Cの電位を0Vに調整することができる。従って、ゲート電極部の寸法長さを短くすることができ、ゲート電極部の寄生容量を低減することができる。これにより、半導体装置の動作速度をさらに向上させることができる。
【0033】
この実施形態では、ボックス1Bは本発明の絶縁層に対応し、ボディ1Cは本発明の半導体層に対応している。また、ゲート酸化膜4は本発明のゲート絶縁膜に対応している。さらに、ドレイン拡張層3Aは本発明の第1不純物拡散層に対応し、ソース拡散層3Bは本発明の第2不純物拡散層に対応している。また、シリサイド15Aは本発明の第1導電膜に対応し、シリサイド15Bは本発明の第2導電膜に対応している。さらに、酸化膜パターン10は本発明の絶縁パターンに対応している。
【0034】
次に、本発明の実施形態に係る半導体装置100の製造方法について説明する。図4(A)〜図7(C)は半導体装置100の製造方法を示す工程図である。ここでは、図2(A)に示した半導体装置100を、図4(A)〜図7(C)の工程図に沿って製造する場合を想定する。従って、図4(A)〜図7(C)において、図2(A)と対応する部分には同一符号を付す。
【0035】
まず始めに、図4(A)に示すように、ボックス1B上にボディ1Cを備えたSOI基板1を用意する。上述したように、ボックス1Bは例えばシリコン酸化層であり、ボディ1Cは例えば単結晶のシリコン層である。次に、このボディ1Cにボロン等のP型不純物を注入し熱拡散して、このボディ1Cの導電型をP型にしておく。
【0036】
次に、図4(B)に示すように、このボディ(P−)1C上に、段差部6を形成する領域上を開口するような第1のレジストパターン51を形成する。このレジストパターン51の形成は、例えばフォトリソグラフィにより行う。そして、このレジストパターン51をマスクにして、ボディ1CにRIE(reactive ion etching)等のドライエッチングを施し、段差部6を形成する。この段差部6によって、SOI基板1上にトランジスタ形成領域が画定される。この段差部6を形成した後に、レジストパターン51をアッシングして除去する。
【0037】
次に、図4(C)に示すように、段差部6を形成したSOI基板1を熱酸化して、ボディ1C上にゲート酸化膜4を形成する。そして、このゲート酸化膜4が形成されたSOI基板1上にゲート電極部用のポリシリコン膜を形成する。このポリシリコン膜の形成は、例えばCVDにより行う。次に、このポリシリコン膜をフォトリソグラフィ及びドライエッチングによりパターニングして、図5(A)に示すようにゲート電極部2を形成する。次に、このゲート電極部2と、このゲート電極部の両側にある所定領域のボディ1C上を開口する第2のレジストパターン53をSOI基板1上に形成する。
【0038】
図8はレジストパターン53の形状例を示す平面図である。図8に示すように、このレジストパターン53によって、ドレイン拡散層とソース拡散層を形成する領域(以下で、ソース・ドレイン形成領域という)を開口すると共に、その他のボディ1C上を覆う。そして、上述したN−層33A及び33Bを形成するために、図5(B)に示すように、このレジストパターン53とゲート電極部2の両方をマスクにして、ボディ1Cにリン、又はヒ素等のN型不純物をイオン注入する。例えば、この工程におけるヒ素等の注入エネルギは10〜20Kev程度であり、ドーズ量は例えば1e13〜1e15/cm2程度である。
【0039】
また、このN型不純物のイオン注入工程と前後して、上述したHalo層35A及び35Bを形成するためのイオン注入を行う。即ち、図5(B)に示すように、レジストパターン53とゲート電極部2の両方をマスクにして、ボディ1Cにボロン等のP型不純物をイオン注入する。この工程におけるボロン等の注入エネルギは例えば10〜50Kev程度であり、ドーズ量は例えば1e13/cm2程度である。また、SOI基板1に対するボロンイオンの注入角度は、例えば30゜程度である。これら一連のイオン注入工程が終了した後に、レジストパターン53をアッシングして除去する。
【0040】
次に、このSOI基板1を窒素(N2)等の不活性ガス雰囲気中で熱処理(アニール)して、ボディ1Cに注入されたリンイオンやボロンイオンを活性化しながら拡散させる。このようにして、図5(C)に示すように、ゲート電極部2の両側から段差部6に至る領域にあるボディ1Cの上方の部位に、N−層33A及び33Bと、Halo層35A及び35Bとをそれぞれ形成する。次に、CVDによりこのSOI基板1上にシリコン酸化膜を形成し、このシリコン酸化膜をエッチバックしてサイドウォール7を形成する。次に、このゲート電極部2と、このゲート電極部2の両側のN−層33A及びN−層33B上を開口する第3のレジストパターンをSOI基板1上に形成する。
【0041】
図9は第3のレジストパターン55の形状例を示す平面図である。図9に示すように、このレジストパターン55によって、ソース・ドレイン形成領域を開口すると共に、その他のボディ上を覆う。そして、上述したN−層31A及び31Bを形成するために、図6(A)に示すように、このレジストパターン55と、サイドウォール7が形成されたゲート電極部2の両方をマスクにして、ボディ1Cにヒ素等のN型不純物をイオン注入する。この工程におけるヒ素イオンの注入エネルギは例えば50〜70Kev程度であり、ドーズ量は例えば1e15/cm2程度である。このイオン注入後に、レジストパターン55をアッシングして除去する。
【0042】
その後、このSOI基板1を窒素(N2)等の不活性ガス雰囲気中で熱処理(アニール)して、SOI基板1に注入されたヒ素イオンを活性化しながら拡散させる。このようにして、図6(B)に示すように、ゲート電極部2の右側から段差部6に至る領域のボディ1CにN+層31Aを形成し、かつゲート電極部2の左側から段差部6に至る領域のボディ1CにN+層31Bを形成する。
【0043】
このように、半導体装置100の製造工程では、レジストパターン53(図8参照)とレジストパターン55(図9参照)をマスクにしたN型不純物のイオン注入によって、nMOSトランジスタ50のチャネル幅を決定している。
次に、このN+層31A及び31Bを形成したSOI基板1の全面上にシリコン酸化膜9を形成する。このシリコン酸化膜9の膜厚は、例えば3000Å程度である。このシリコン酸化膜9の形成は、例えばCVDにより行う。そして、このシリコン酸化膜9をフォトリソグラフィとドライエッチングとによってパターニングして、上述した境界部分23(図3参照)上に図7(A)に示す酸化膜パターン10を形成する。
【0044】
次に、図7(A)において、ソース拡散層3B上と、酸化膜パターン10下から露出したドレイン拡散層3A上と、ゲート電極部2上と、この酸化膜パターン10下やゲート電極部2下から露出したP−層上に、TiSi2等のシリサイドを形成する。このシリサイドの形成は、例えばサリサイドによって形成する。即ち、酸化膜パターン10を形成したSOI基板1上にチタンを数10nm堆積する。このチタンの堆積は、スパッタリングにより行う。次に、このチタンが堆積されたSOI基板1を500〜700℃の温度範囲でアニールして、チタンとシリコンを反応させる。この反応によりチタンシリサイド(TiSi2)15が形成される。その後、このチタンシリサイド15が形成されたSOI基板をウエットエッチングして、未反応なチタンを除去する。
【0045】
これにより、酸化膜パターン10下から露出したドレイン拡散層3A上にシリサイド15Aを、ソース拡散層3B上とP−層上にシリサイド15Bを、ゲート電極部2上にシリサイド15Cをそれぞれ自己整合的に形成する。この後は、周知の半導体プロセス技術を用いて、層間絶縁膜やプラグ電極、メタル配線等を順次形成していく。これにより、図2(A)に示した半導体装置100を完成させる。
【0046】
このように、本発明の実施形態に係る半導体装置100の製造方法によれば、従来方式の半導体装置90と比べて、ゲート電極部をボディコンタクト用の不純物拡散層まで延設しなくても、ソース拡散層3Bとボディ1Cとを同電位にすることができる。従って、ゲート電極部の寸法長さを短くすることができ、ゲート電極部の寄生容量を低減することができる。
【0047】
なお、この実施形態では、本発明の第1導電膜にシリサイド15Aを、第2導電膜にシリサイド15Bをそれぞれ用いる場合について説明したが、本発明の第1、第2導電膜はシリサイドに限られることはない。例えば、本発明の第1、第2導電膜は、ソース拡散層と、ドレイン拡散層を含むボディ1Cの表層部分にリン等のN型不純物を高濃度に導入して形成する低抵抗なN++層でも良い。この場合でも、ドレイン拡散層3AとP−層20との境界部分上を覆う酸化膜パターン10によって、この境界部分上でのN++層の形成は阻止される。それゆえ、ドレイン拡散層3AとP−層20とを電気的に隔離することができる。
【0048】
また、この実施形態では、図1に示すように、ドレイン拡散層3Aとソース拡散層3Bの上下両側のボディ1CにP−層20をそれぞれ形成する場合について説明したが、このP−層の形成領域はドレイン拡散層3Aとソース拡散層3Bの上下両側に限られることはない。例えば、図10に示すように、ドレイン拡散層3Aとソース拡散層3Bの上側にだけP−層20を設けても良い。この場合には、図1に示した半導体装置100よりも、トランジスタ形成領域を小さくすることができる。
【0049】
さらに、この実施形態では、半導体装置の一例として、nMOSトランジスタ50を備えた半導体装置100について説明したが、本発明はnMOSトランジスタに限られることはなく、pMOSトランジスタでも良い。この場合には、本発明のソース又はドレインの一方用の不純物拡散層に、P型のソース拡散層を対応させることで、上述した半導体装置100と同様の作用効果を得ることができる。
【図面の簡単な説明】
【図1】実施形態に係る半導体装置100の構成例を示す平面図。
【図2】図1に示す半導体装置100の矢視断面図。
【図3】半導体装置100における境界部分23を示す平面図。
【図4】半導体装置100の製造方法(その1)を示す工程図。
【図5】半導体装置100の製造方法(その2)を示す工程図。
【図6】半導体装置100の製造方法(その3)を示す工程図。
【図7】半導体装置100の製造方法(その4)を示す工程図。
【図8】レジストパターン53の形状例を示す平面図。
【図9】レジストパターン55の形状例を示す平面図。
【図10】半導体装置100の変形例。
【図11】従来例に係る半導体装置90の構成例を示す平面図。
【図12】図11に示す半導体装置90の矢視断面図。
【符号の説明】
1 SOI基板、1A 支持基板、1B ボックス、1C ボディ、2 ゲート電極部、3A ドレイン拡散層、3B ソース拡散層、4 ゲート酸化膜、6段差部、7 サイドウォール、15A、15B、15C シリサイド、31A、31B N+層、33A、33B N−層、35A、35B Halo層、41 層間絶縁膜、43 プラグ電極、45 メタル配線、50 nMOSトランジスタ、51、53、55 レジストパターン、100 半導体装置[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device suitable for application to an LSI having a field-effect transistor on a silicon-on-insulator (SOI) substrate and a method of manufacturing the same.
[0002]
[Prior art]
In recent years, the technology for manufacturing an SOI substrate in which a single-crystal silicon layer is provided on an insulating substrate has been further advanced, and its diameter and cost have been increasing. When a MOS transistor is formed over such an SOI substrate, the transistor can be formed with complete element isolation, and the capacity of the diffusion layer can be reduced. Therefore, high integration of the transistor and high operation speed can be achieved. It is widely known that it is advantageous for conversion.
[0003]
FIG. 11 is a plan view showing a configuration example of a
As shown in FIG. 12A, in the
[0004]
As shown in FIG. 11, the
[0005]
In FIG. 12B, the body (P − The area on the right side of 91) C is an area functioning as a channel (hereinafter, referred to as a channel area). The region on the left side of the
[0006]
These N + Layers 93A and 93B, P + A resist pattern is formed on the
[0007]
By the way, as shown in FIG. 12B, there are mainly two reasons why the
[0008]
The second reason is that these N + When the
[0009]
[Patent Document 1]
JP-A-11-135799
[Patent Document 2]
JP-A-7-221314
[Patent Document 3]
JP-A-7-74363
[0010]
[Problems to be solved by the invention]
By the way, in the
[0011]
SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the related art, and has as its object to provide a semiconductor device capable of reducing a parasitic capacitance of a gate electrode portion and a method of manufacturing the same.
[0012]
[Means for Solving the Problems]
In order to solve the above problems, a first semiconductor device according to the present invention includes a semiconductor layer provided on an insulating base or an insulating layer, a gate insulating film provided on the semiconductor layer, A gate electrode portion provided on the gate insulating film; a first impurity diffusion layer for one of a source and a drain provided on a semiconductor layer in a predetermined region on one side of the gate electrode portion; A second impurity diffusion layer for the other of the source or the drain provided on the semiconductor layer in the predetermined region on the other side, and a boundary between the first impurity diffusion layer and the semiconductor layer on one side of the gate electrode portion; An insulating pattern provided in the portion, a first conductive film provided in the first impurity diffusion layer exposed from below the insulating pattern, and a semiconductor layer on the other side of the gate electrode portion, the second impurity diffusion layer The second provided to It is characterized in that a conductive film.
[0013]
Here, the first impurity diffusion layer for one of the source and the drain of the semiconductor device is usually provided along the longitudinal direction of the gate electrode portion. Therefore, for example, the following four boundary portions are assumed as the boundary portion between the first impurity diffusion layer and the semiconductor layer.
The first boundary portion is a portion which is parallel to the longitudinal direction of the gate electrode portion and in which the semiconductor layer as a channel region immediately below the gate electrode portion is in contact with the first impurity diffusion layer. Further, the second boundary portion is a portion facing the first boundary portion and in which the first impurity diffusion layer and the semiconductor layer are in contact with each other. Further, the third and fourth boundary portions are contact portions between the first impurity diffusion layer and the semiconductor layer, which extend in a direction perpendicular to the longitudinal direction of the gate electrode portion from immediately below the sidewall of the gate electrode portion.
[0014]
The boundary portion in the present invention means the second, third, and fourth boundary portions among these. If the insulating pattern is provided on the above-described first boundary portion, the threshold value of the semiconductor device fluctuates. Therefore, the first boundary portion is not included in the boundary portion of the present invention.
The first impurity diffusion layer is a semiconductor layer in a region from one side of the gate electrode portion to the step portion in the semiconductor layer as an element formation region separated from another element formation region by a step portion for element separation. It may be provided only in a portion above the layer. In this case, the boundary portion (second boundary portion) between the first impurity diffusion layer and the semiconductor layer below the first impurity diffusion layer in the step portion for element isolation is covered with an interlayer insulating film. I have. In such a case, the boundary portion in the present invention particularly means the third and fourth boundary portions.
[0015]
According to a second semiconductor device of the present invention, in the first semiconductor device described above, a step portion for element isolation provided in the semiconductor layer is provided, and the first impurity diffusion layer forms another element by the step portion. In the semiconductor layer as an element formation region separated from the region, the semiconductor layer is provided in a region from one side of the gate electrode portion to the step portion, and the insulating pattern is provided in a direction orthogonal to the longitudinal direction of the gate electrode portion. The semiconductor device is provided on a boundary portion between the first impurity diffusion layer and the semiconductor layer extending to the first region.
[0016]
According to the first and second semiconductor devices of the present invention, on one side of the gate electrode portion, the insulating pattern provided at the boundary between the first impurity diffusion layer for one of the source and the drain and the semiconductor layer Thereby, the first conductive film provided in the first impurity diffusion layer is isolated from the semiconductor layer. On the other side of the gate electrode portion, the second impurity diffusion layer for the other of the source and the drain and the semiconductor layer are short-circuited by the second conductive film, so that the source or the drain and the semiconductor layer have the same potential. .
[0017]
Here, one of the source and drain impurity diffusion layers of the semiconductor device is usually set to the same potential as the substrate of the semiconductor device. Therefore, compared with the conventional method, the gate electrode does not need to extend to the impurity diffusion layer for the body contact, so that the parasitic capacitance of the gate electrode can be reduced.
A method for manufacturing a semiconductor device according to the present invention includes a step of forming a gate insulating film on a semiconductor layer provided on an insulating substrate or an insulating layer, and a step of forming a gate electrode portion on the gate insulating film. Forming a first impurity diffusion layer for one of a source and a drain on a semiconductor layer in a predetermined region on one side of the gate electrode portion; and forming a semiconductor layer in a predetermined region on the other side of the gate electrode portion. Forming a second impurity diffusion layer for the other of the source and the drain, and forming an insulating pattern on one side of the gate electrode portion at a boundary between the first impurity diffusion layer and the semiconductor layer Forming a first conductive film on the first impurity diffusion layer exposed from below the insulating pattern; and forming the second conductive film on the other side of the gate electrode portion from the second impurity diffusion layer to the semiconductor layer. Forming work It is characterized in that it has and.
[0018]
According to the method of manufacturing a semiconductor device according to the present invention, the parasitic capacitance of the gate electrode portion can be reduced because the gate electrode portion does not need to be extended to the impurity diffusion layer for body contact as compared with the conventional method. Can be.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a plan view showing a configuration example of a
[0020]
As shown in FIG. 2A, the
[0021]
As shown in FIG. 1, the
[0022]
Further, as shown in FIG. 2A, the
[0023]
In the
Among these, as shown in FIG. 2A, the
[0024]
Among these, the
[0025]
As shown in FIG. 2A,
[0026]
The
As shown in FIG. 2A, the
[0027]
Further, the
[0028]
FIG. 3 is a plan view showing a
[0029]
As shown in FIG. 1, the
[0030]
By the way, as shown in FIG. 1, in the
[0031]
Thereby, the source diffusion layers 3B and P − Since the
[0032]
As described above, according to the
[0033]
In this embodiment, the
[0034]
Next, a method for manufacturing the
[0035]
First, as shown in FIG. 4A, an
[0036]
Next, as shown in FIG. − 1) A first resist
[0037]
Next, as shown in FIG. 4C, the
[0038]
FIG. 8 is a plan view showing an example of the shape of the resist
[0039]
Before and after the ion implantation step of the N-type impurity, ion implantation for forming the above-mentioned
[0040]
Next, this
[0041]
FIG. 9 is a plan view showing an example of the shape of the third resist
[0042]
Thereafter, the
[0043]
As described above, in the manufacturing process of the
Next, this N + A silicon oxide film 9 is formed on the entire surface of the
[0044]
Next, in FIG. 7A, on the
[0045]
Thus, the
[0046]
As described above, according to the method of manufacturing the
[0047]
In this embodiment, the case where the
[0048]
Further, in this embodiment, as shown in FIG. 1, P is applied to the
[0049]
Further, in this embodiment, the
[Brief description of the drawings]
FIG. 1 is a plan view showing a configuration example of a
FIG. 2 is a cross-sectional view of the
FIG. 3 is a plan view showing a
FIG. 4 is a process chart showing a method (part 1) for manufacturing the
FIG. 5 is a process chart showing a method (part 2) of
FIG. 6 is a process chart showing a method (part 3) of
FIG. 7 is a process chart showing a method (part 4) of
FIG. 8 is a plan view showing a shape example of a resist
FIG. 9 is a plan view showing an example of the shape of a resist
FIG. 10 is a modification example of the
FIG. 11 is a plan view showing a configuration example of a
12 is a cross-sectional view of the
[Explanation of symbols]
Claims (3)
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極部と、
前記ゲート電極部の一方の側にある所定領域の半導体層に設けられたソース又はドレインの一方用の第1不純物拡散層と、
前記ゲート電極部の他方の側にある所定領域の半導体層に設けられたソース又はドレインの他方用の第2不純物拡散層と、
前記ゲート電極部の一方の側であって、前記第1不純物拡散層と半導体層との境界部分上に設けられた絶縁パターンと、
前記絶縁パターン下から露出する第1不純物拡散層上に設けられた第1導電膜と、
前記ゲート電極部の他方の側であって、前記第2不純物拡散層から半導体層にかけて設けられた第2導電膜とを備えたことを特徴とする半導体装置。A semiconductor layer provided on an insulating substrate or an insulating layer,
A gate insulating film provided on the semiconductor layer,
A gate electrode portion provided on the gate insulating film;
A first impurity diffusion layer for one of a source and a drain provided in the semiconductor layer in a predetermined region on one side of the gate electrode portion;
A second impurity diffusion layer for the other of the source and the drain provided in the semiconductor layer in a predetermined region on the other side of the gate electrode portion;
An insulating pattern provided on one side of the gate electrode portion and on a boundary between the first impurity diffusion layer and the semiconductor layer;
A first conductive film provided on the first impurity diffusion layer exposed from under the insulating pattern;
A second conductive film provided on the other side of the gate electrode portion from the second impurity diffusion layer to the semiconductor layer.
前記第1不純物拡散層は、前記段差部によって他の素子形成領域から分離される素子形成領域としての半導体層のうち、前記ゲート電極部の一方の側から当該段差部に至る領域の半導体層に設けられ、
前記絶縁パターンは、前記ゲート電極部の長手方向と直交する方向に延びる第1不純物拡散層と半導体層との境界部分上に設けられていることを特徴とする請求項1に記載の半導体装置。Comprising a step portion for element isolation provided in the semiconductor layer,
The first impurity diffusion layer is formed in a semiconductor layer in a region from one side of the gate electrode portion to the step portion among semiconductor layers as an element formation region separated from another element formation region by the step portion. Provided,
2. The semiconductor device according to claim 1, wherein the insulating pattern is provided on a boundary between a first impurity diffusion layer and a semiconductor layer extending in a direction orthogonal to a longitudinal direction of the gate electrode portion.
前記ゲート絶縁膜上にゲート電極部を形成する工程と、
前記ゲート電極部の一方の側にある所定領域の半導体層にソース又はドレインの一方用の第1不純物拡散層を形成する工程と、
前記ゲート電極部の他方の側にある所定領域の半導体層にソース又はドレインの他方用の第2不純物拡散層を形成する工程と、
前記ゲート電極部の一方の側であって、前記第1不純物拡散層と半導体層との境界部分上に絶縁パターンを形成する工程と、
前記絶縁パターン下から露出する第1不純物拡散層上に第1導電膜を形成する工程と、
前記ゲート電極部の他方の側であって前記第2不純物拡散層から半導体層にかけて第2導電膜を形成する工程とを有することを特徴とする半導体装置の製造方法。Forming a gate insulating film over a semiconductor layer provided over the insulating substrate or the insulating layer;
Forming a gate electrode portion on the gate insulating film;
Forming a first impurity diffusion layer for one of a source and a drain on a semiconductor layer in a predetermined region on one side of the gate electrode portion;
Forming a second impurity diffusion layer for the other of the source and the drain on the semiconductor layer in a predetermined region on the other side of the gate electrode portion;
Forming an insulating pattern on one side of the gate electrode portion and on a boundary between the first impurity diffusion layer and the semiconductor layer;
Forming a first conductive film on the first impurity diffusion layer exposed from below the insulating pattern;
Forming a second conductive film on the other side of the gate electrode portion from the second impurity diffusion layer to the semiconductor layer.
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