JP2004258018A - センサ - Google Patents

Abstract

【課題】 静電容量センサにおける容量の変化を測定するための代替技術を提供する。
【解決手段】 検出対象媒体（３，５）の関数として静電結合（Ｃ_ｉ，ｊ）を形成するように構成される導電性プレート（２，２’）のアレイと、前記導電性プレートと関連する複数のセンサ回路装置（Ｕ_ｉ，ｊ）からなるセンサであって、前記回路装置各々がインバータ（Ｉ_ｉ，ｊ）を含み、そして各々のプレート（２，２’）によって検出される媒体の静電結合の関数として時定数（ｔ_ｉ，ｊ）を示し、またセンサ回路装置が前記回路装置の時定数に依存する周波数（ｆ）で振動するリング発振器内で互いに接続されていることを特徴とするセンサ。
【選択図】 図１

Description

本発明は静電容量を検知するためのセンサに関し、そして用途について限定するものではないが、特に、静電容量測定値に基づいてDNA配列を直接検出するためのバイオセンサとして利用することができる。

これまで、静電容量測定によるDNA配列の検出のためのバイオセンサが提案されている。例えば、下記非特許文献１にバイオセンサが記載されている。このバイオセンサは、その上に2ナノメートルの間隔で金のディスク状電極を有する2つのガラス・スライドから成る。DNAを含んでいる液体が、2本の電極間の誘電体として提供される。装置の静電容量は、電極間に異なる周波数のパルスを加えて、それらの間を流れている電流をモニタすることによって測定される。セルの静電容量は、線形回帰法によって電流の測定値から求められる。

電極間の液体中にＤＮＡが存在するために、セルの静電容量が変化する。一方の電極は、特定のDNA鎖を検出するために機能することができる。この機能化は、周知のDNA配列の鎖が金の電極の一端に付着することによって実施される。液体が、相補性DNA鎖を含む電極板の間に導入されると、電極にすでに付着していたその鎖と結合し、その結果2つの金電極間の（電気的）静電容量は変化する。この装置における欠点は、異なる周波数で多くの測定値をとらなければならないことと、セルの静電容量を測定するために線形回帰法が必要となることである。また、特定のＤＮＡ鎖の有無によって起こるごく小さな静電容量の変化を測定する際、寄生容量によって測定誤差が引き起こされる。
「Ａ Ｂｉｏｓｅｎｓｏｒ Ｆｏｒ Ｄｉｒｅｃｔ Ｄｅｔｅｃｔｉｏｎ Ｏｆ ＤＮＡ Ｓｅｑｕｅｎｃｅｓ ＢａｓｅｄＯｎ Ｃａｐａｃｉｔａｎｃｅ Ｍｅａｓｕｒｅｍｅｎｔｓ」（Ｃ．Ｇｕｉｄｕｃｃｉら、ＥＳＳＤＥＲＣ２００２、４７９−４８２頁）

本発明によって、静電容量センサにおける容量の変化を測定するための代替技術が提供される。

本発明によれば、検出対象媒体の関数として、静電結合を形成するように構成された容量素子のアレイとその容量素子に関連する複数のセンサ回路装置からなるセンサであり、前記回路装置はそれぞれが対応する容量素子の静電結合の関数としてそれぞれの時定数を示し、またセンサ回路装置は回路装置の時定数に依存している周波数特性によって振動する回路において相互接続していることを特徴とするセンサが提供される。

前記回路装置は、複数のインバータから構成されてもよい。また、振動性回路は、リング発振器から構成されてもよい。

検出対象の媒体は、容量素子と静電結合を形成する形体から構成されていればよく、それによりセンサが対象物の存在を検出することを可能にする。

または、容量素子は、例えば、特定の分子構造を有するDNA断片を検出するバイオセンサとして使用するために、検知される材料を含んでいる液体によって静電結合を形成するように構成されていてもよい。導電性部材は、予め定められた目的とするDNAを検出するために機能化することができる。

コンデンサ極板は、液体を受け入れる領域を提供するため、導電性部材とは間隔を置いて配置されてもよい。あるいは、前記導電性部材は、液体の特徴を検知するために相互静電結合を形成するように構成されていてもよい。

前記導電性部材は、回路装置と共に基板上に形成される板（プレート）から構成されていてもよい。そして、前記センサは検知される液体を受け入れるウェルを含んでもよく、前記導電性部材はウェルにまで伸びた状態となっている。

前記センサは、回路装置を個々に選ぶための選択回路を含んでもよく、前記振動性回路の周波数特性が主に前記選択された回路装置の静電結合に依存するようにする。

回路装置は、それらの静電結合の関数である時定数を有するインバータから構成されていてもよく、そしてそのインバータは選択的にそれらの時定数を変更する入力を含んでもよい。前記インバータは、相補型トランジスタから構成されてもよい。

センサは、また、振動性回路の振動周波数を検出するための周波数検出回路を含んでもよい。

本発明は、また、液体ベースの検出対象媒体を容量素子に接するように配置し、振動性回路の作動中の周波数をモニタすることからなる、センサを操作する方法を含む。

本発明をより十分に理解するために、添付図面を参照しつつ、実施例を用いて本発明の実施形態を説明する。

図１は、半導体基板１を模式的に示しており、その上にプレート２の形で導電性部材のアレイが、容量センサ素子として作用するように形成されている。その導電性プレート２は、従来の技術によって蒸着及びパターン化することができる金あるいは他の材料の領域から構成されてもよい。

図２は、個々のプレート2が検出される隣接した物質３と静電結合Ｃを形成する方法を示している。

図３は、基板１及び固定されていている導電性プレート４との間で媒体５の特性に因る個々の静電結合Ｃを形成するように、検出対象の媒体５（それはＤＮＡ鎖を含んでいてもよく）が、基板１と固定されているプレート４の間を通っているバイオセンサにおいてプレート２がどのように使用されるかを示している。

電極プレート２は、前記のＧｕｉｄｕｃｃｉらによって記載されているように機能化してもよい。このような方法で、媒体５は、電極２を機能化するために使用されている鎖に、相補性のあるＤＮＡ鎖を含んでいてもよい。その結果、図３に示すように、その結果生じるセルは、機能化されたプレート２のＤＮＡと相補性のあるＤＮＡがそこを通過する際に、静電容量の変化を示す。

図４は、図２及び３に示される静電結合Ｃを検出するために用いる電気回路を示している。センサ回路は、図１に示される導電性プレート２のｎ´ｍのアレイを伴う回路装置Ｕ_１１−Ｕ_ｎｍを含んでいる。回路Ｕ_１１のために、対応するプレート２が静電容量C_１１等を呈するように、導電性プレート２の各々は、ｎ´ｍのアレイの関連する静電容量を発生する。

各々の回路装置Ｕ_ｉｊは、それぞれのインバータＩ_ｉｊを含む。回路装置Ｕ_１１・・・Ｕ_ｎｍはまた、直列に接続され、インバータとしても機能するＮＡＮＤゲート６を介してリング発振器を形成する。そして、回路の振動を促進するためにリング発振器の奇数のインバータ段階を提供する。ＮＡＮＤゲート６は、リング発振器がリセットされるようにリセット入力端７を有する。

出力は、緩衝インバータ８を介してリング発振器から行われ、その出力は、リング発振器の振動周波数を測定する関連する周波数測定装置９を有する出力端子に入力される。緩衝インバータ８は、リング発振器の信号を増幅し、出力端子上のかなりの寄生容量の影響を軽減する。

リング発振器は、各々のインバータＩ_ｉｊの立ち上がり及び立ち下がり時間の合計で決定される振動周期Ｔを有している。
Ｔ ＝ Σ（ｒ_ｒ＋ｒ_ｆ）

式中、ｒ_ｒ及びｒ_ｆは、それぞれのインバータＩ_ｉｊの立ち上がり時定数及び立ち下がり時定数である。立ち上がり及び立ち下がり時定数ｒ_ｒおよびｒ_ｆは、静電容量Ｃ_ｉｊで決定されるインバータＩ_ｉｊの出力ノード上の静電容量の関数である。このように、集積された静電結合ΣＣ_ｉｊは、リング発振器の振動周期Tから決定することができる、そこで、周波数測定装置9で測定される周波数ｆ＝１／Ｔ は、静電容量の測定値を提供する。

図５は、回路要素Ｕｉｊのうちの１つの略回路図である。その中で、インバータＩ_ｉｊは、電圧レールＶ_ＤＤとＶ_ＳＳの間で連続してソース・ドレイン経路に連結されているｐおよびｎ型ＭＯＳＦＥＴ１０、１１を有するＣＭＯＳインバータからなっている。回路要素Ｕ_ｉｊは、入力ノード１２及び出力ノード１３を有している。入力ノード１２は、回路装置Ｕ_{ｉ’，ｊ’}の対応する出力ノードに接続され、一方出力ノード１３は回路装置Ｕ_{ｉ”，ｊ”}の対応する入力ノードに接続されている。対応する導電性プレート２に係る静電容量Ｃ_ｉｊは、関連する抵抗Ｒ_ｉｊを介して、インバータの出力１４に接続されるように図示されている。この抵抗Ｒ_ｉｊは、個別部品である必要はないが、回路要素のための関連する寄生抵抗である必要がある。

回路装置Ｕ_ｉｊの時間遅れｔ_ｉｊは、およそ以下の式によって与えられる。
ｔ_ｉｊ〜Ｃ_ｉｊ（Ｒ_ｉｊ＋ΔＶ／Ｉ_ＯＮ（ｐＭＯＳＦＥＴ）＋ΔＶ／Ｉ_ＯＮ（ｎＭＯＳＦＥＴ））

式中、ΔＶはＶ_ＤＤとＶ_ＳＳの間の電圧差、Ｉ_ＯＮ（ｐＭＯＳＦＥＴ）及びＩ_ＯＮ（ｎＭＯＳＦＥＴ）は、それぞれｐＭＯＳＦＥＴ１０及びｎＭＯＳＦＥＴ１１のオン電流をそれぞれ表している。リング発振器の振動周波数ｆは、以下のようになる。
ｆ＝１／Ｔ
そして、振動周期Ｔは以下の式による。
Ｔ＝Σｔ_ｉｊ

バイアス電圧Ｖ_ＰＳおよびＶ_ＮＳは、トランジスタ１０、１１それぞれのチャネルに、その動作を制御するために、加えることができる。詳細については、後述する。

図６および７は、回路要素Ｕ_ｉｊの概略平面図及び断面図である。まず、図７について説明する。基板１は、相補型トランジスタ１０及び１１がそれぞれ形成されている軽度にドープされたｐ型及びｎ型領域１５、１６と共に形成されている。トランジスタ１１は、ｎ⁺ソース及びドレイン領域１７、１８及びゲート１９を含む。トランジスタ１０は、ソースとドレイン領域２０、２１及びゲート２２を備えている。トランジスタ１０、１１のソース及びドレインは、導体２３上に配置されている供給レールＶ_ＤＤと導体２５上に配置されているソースレールＶ_ＳＳの間を導体２４を介して直列に接続されている。さらにレール２７、２６は、バイアス電圧Ｖ_ＰＳ及びＶ_ＮＳを相補型トランジスタ１０、１１にそれぞれ加えるように、配置されている。絶縁酸化物領域２８は、基板１の前記２つのトランジスタを切り離している。

導電性トラック２３、２４、２５、２６および２７は、トランジスタ１０、１１のそれぞれのドープされた領域に導電性ビア２３’−２７’によって接続されている。導電性ビアは、ポリシリコンあるいは金属（Ａｌ，ＡｌＳｉ，Ｗ，Ｔｉ等）から形成されていてもよい。

導電性ビア２９は、導電性トラック２４の領域１４から導体３０までを接続しており、ポリシリコンから形成されていてもよく、そのため抵抗Ｒ_ｉｊを生じる。図６に示される通り、導体３０は、出力ノード１３に延びる導電性トラック３１へとさらに接続している。導電性ビア３２は、その上に配置されている導電性プレート２を導電性トラック３１に接続している。

図７を用いて説明すると、導電性トラック２３−２８は、絶縁性二酸化ケイ素３３の領域中に形成されている。実際には、領域３３は、ＣＭＯＳ製造技術の当業者にすでに周知となっている、パタニング及びフォトリソグラフィといった一連のしかるべき工程が行われる間、多層酸化物層として形成される。

図８は、バイポーラートランジスタ３３、３４がインバータＩ_ｉｊ形成に使用されている回路装置Ｕ_ｉｊの別の構造を図示したものである。一般的に、このインバータは、図５のＣＭＯＳインバータと同様に作動する。ここで、同等の機能部分には同じ番号を付している。ＰＮＰおよびＮＰＮトランジスタ３３、３４がＩＩＬ（ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ； 集積注入論理）インバータから構成されていることが理解されよう。ＩＩＬインバータの有利な点は、ＣＭＯＳ装置より広い周波数領域に亘って作動することができるという点である。Ｉ_ｉｎｊをインバータの注入電流として、抵抗Ｒ_ｉｊがΔＶ／Ｉ_ｉｎｊより低い場合、インバータの遅れ（遅延）は、遅延時間を示す以下の式によって与えられる。
ｔ_ｉｊ〜Ｃ_ｉｊΔＶ／Ｉ_ｉｎｊ （３）

そして、その結果、振動周波数は、Ｉ_ｉｎｊの適当な値を選択することによって幅広く変えることができる。

本発明の有利な特徴によれば、アレイ中の各々の導電性プレート２と関連する静電容量Ｃ_ｉｊは、必要であれば個々に検出することができる。これについて、図９及び１０を用いて説明する。図９の回路構成は、図４に示されている回路と一般的には類似しており、その中には各々の回路装置が導電性プレート２（図９には図示なし）に対応するアレイに配置され、そして回路装置はＮＡＮＤゲート６、バッファアンプ５および周波数測定装置９を含むリング発振器において接続されている。さらに、図９の回路は、ここにそれら信号を個々に選択するために列及び行の選択信号Ｘ_１．．．Ｘ_ｎ；Ｙ_１．．．Ｙ_ｍを回路装置Ｕ_ｉｊに印加できる列と行のデコーダ（復号器）３５，３６を含む。

図１０は、図９の回路装置Ｕ_ｉｊの中の１つを示したものである。回路装置は、導電性プレート２からの抵抗Ｒ_ｉｊおよび関連する静電容量Ｃ_ｉｊと合わせて、インバータＩ_ｉｊとしてｐおよびｎ型ＭＯＳＦＥＴトランジスタ１０、１１を含んでいる。この構成は、図５の回路に相当している。さらに、図１０の回路装置は、ｐＭＯＳＦＥＴ３７およびｎＭＯＳＦＥＴ３８からなるＣＭＯＳインバータＩ_Ｃを含んでいる。インバータＩ_Ｃへの入力３９は、Ｙ_ｊ行に接続されているゲートとＸ_ｉ列に接続されているソース・ドレイン経路からなるＭＯＳＦＥＴ４０によって制御される。インバータＩ_Ｃは、供給レールＶ_ＮＳＨとＶ_ＮＳＬの間を接続している。インバータＩ_Ｃへの入力３９は、比較的低い電圧供給レールＶ_ＮＳＬに抵抗器Ｒ２を介して接続されている。インバータＩ_Ｃの出力４１は、インバータＩ_ｉｊのｎＭＯＳＦＥＴ１１の基板電圧供給レールＶ_ＮＳに接続されている。

通常、転送用ＭＯＳＦＥＴ４０がオフの状態で、抵抗器Ｒ２はｐＭＯＳＦＥＴ３７およびｎＭＯＳＦＥＴ３８のゲートを低レベルに維持する。その結果、ｎＭＯＳＦＥＴ基板電圧Ｖ_ＮＳは高圧Ｖ_ＮＳＨに維持される。その結果、ｎＭＯＳＦＥＴ１２のオン電流は、比較的高くなる。

トランジスタ４０をオンにするために、Ｘ_ｉ列に高バイアス電圧を、そしてＹ_ｊ行に低電圧を印加する、そしてそれによって、回路装置Ｕ_ｉｊに伴う静電容量Ｃ_ｉｊの値は、測定用に選択される。これにより、ｐＭＯＳＦＥＴ３７およびｎＭＯＳＦＥＴ３８のゲートが高いレベルにバイアスされることになり、したがって、インバータＩ_Ｃの出力に加えられる基板電圧Ｖ_ＮＳは、比較的低いレベルＶ_ＮＳＬに変化する。そして、それはｎＭＯＳＦＥＴ１１のオン電流を比較的低いレベルへ下げる。

式（２）より、リング発振器の周波数ｆは、およそ以下の式によって与えられる。
ｆ〜Ｉ／Σ（Ｃ_ｉｊΔＶ／Ｉ_ＯＮ） （４）
すなわち、 ｆ〜Ｉ／Σｔ_ｉｊ （５）
式中、ｔ_ｉｊ＝Ｃ_ｉｊDＶ／Ｉ_ＯＮ

個々の回路装置Ｕ_ｉｊを考慮すると、対応する列と行のラインＸ_ｉ、Ｙ_ｊをオンにすると、Ｉ_ＯＮの値は比較的低くなる。その結果、対応する列と行のラインＸ_ｉ、Ｙ_ｊがオンでない時に発生する値と比べて、ｔ_ｉｊの対応する値は比較的高いものとなる。

また、アレイ中の他の非選択回路装置Ｕに対して、それらに対応するＩ_ＯＮの値は比較的高く、またその結果、対応するｔの値は、選択されたセルｔ_ｉｊに比べて比較的低くなる。

式（４）から、リング発振器の振動周波数は、選択された回路（すなわち列と行のオン信号Ｘ_ｉ，Ｙ_ｊを受信する回路装置）のｔ_ｉｊの高い値によって主に決定されることが理解できる。非選択回路装置のｔ値は、さらに小さく、リング発振器の振動周波数にそれほど影響を与えていない。このように、個々のプレート２の静電容量は、特定の回路装置を選択することによって、アレイ内で分析することができる。回路装置の選択は、図９のＸおよびＹの復号回路３５、３６から適当なオン信号を適用（印加）することによって、個々にあるいはグループとして行ってもよい。

ここに記載されているセンサには、多数の改良・変形が可能である。図１１および１２は、導電性プレート２’がウェル４１_ｉｊのアレイの側壁に沿って配置されている変更例を示している。図１２に示されるように、この装置の断面構造は図７のそれとほぼ同じで、回路装置Ｕ_ｉｊにインバータを備えるためにトランジスタからなる層領域４２を含む基板１が備わっている。層３３は、図７に示されるそれより厚みがあり、ウェル４１は、フォトリソグラフィおよびエッチングによって従来の方法で形成されている。導電性プレート２’は、ウェル４１の側壁４３に沿って、スパッタリングあるいはその他の適切な技術によって形成されてもよい。プレート２’は、適切なビアおよびレール４４、４５によってトランジスタに接続される。

それぞれの電極プレート２’は、近接の２つのウェルに延びており、それぞれの回路装置は、それぞれのウェルの２枚の導電性プレート間（例えば、図１２にあるようにウェル４１_ｉｊのプレート２’ａおよび２’ｂ）の静電容量に依存する時定数を持つように構成されている。

各々の回路装置Ｕ_ｉｊは、図５を参照してすでに説明した回路を有する、図１２の層領域４２に形成されたインバータＩ_ｉｊを含んでおり、またインバータは、ウェル４１のうちの１つのウェルにある２枚の導電性プレート２’間で測定された静電容量によって決定される関連する平行静電容量Ｃ_ｉｊも同時に有している。静電容量Ｃ_ｉｊが回路装置Ｕ_ｉｊの時定数を決定し、その結果、図１３に示されるリング発振器の振動周波数が、回路装置Ｕ_ｉｊの時定数の集合の関数となっている、と理解される。図１３の回路は、ウェル４１を個々に選択するために図１０を参照にして説明したようなアドレス回路を含むように変形可能であることが理解できる。

ウェル４１を備えることの利点は、装置の表面が図３に比べて開放され、そのため検出対象の媒体を供給しやすくなることである。さらに、固定プレートを必要としないため、偽外部静電容量によって低下したままの周波数を読み取るリスクが軽減される。

図１４を参照しながら説明する。図１の電極プレート２が、図１４（ａ１）に模式的に示されており、図１２の電極プレート２’が図１４（ｂ１）に示されている。電極プレート２、２’は共に、図１４（ｃ１）に示されるＤＣ漏れ抵抗Ｒ_ＤＣを有する等価回路で示されるような、漏れ抵抗のある構成要素を有していてもよい。抵抗Ｒ_ＤＣによるＤＣ漏れは、抑制することが望ましい。この抑制は、プレート２、２’について、それぞれ図１４（ａ２）および１４（ｂ２）に示したようにして実施できる。これによる効果は、図１４（ｃ２）の等価回路に図示したように、ＤＣ構成要素をブロックする追加的なコンデンサＣ_Ｂを含むことである。

図１４（ａ２）に示されるプレート２の適切な変形例としては、プレート２が、導電性プレート２Ａ、２Ｂおよびそれらの間の絶縁層２Ｃからなる複合材料でできている場合があげられる。絶縁層２Ｃは、例えば、ＳｉＯ_２、ＳｉＮ、あるいはＴａ_２Ｏ_５のコーティングからなるものでもよい。

同様の技術を図１４（ｂ２）の電極プレート２’に対して利用してもよい。この構成では、導電層２’Ａ、２’Ｂがその間に絶縁コーティング２’Ｃを有することになる。

図１１、１２および１３の設計に基づいて構成されたＤＮＡセンサには、８×８に配列されたウェル４１（各々０．２μｍ×５μｍ深さ１μｍ）があり、各々の回路装置Ｕ_ｉｊのそれぞれに係る静電容量Ｃ_ｉｊは、１００ｆＦである。図９および１０を参照にして記載されているように、回路装置は、別々にアドレス指定可能である。個々の回路装置Ｃ_ｉｊの静電容量は、１００ｆＦ程度である。インバータＩ_ｉｊのオン電流は、基板電圧Ｖ_ＮＳを変えることで、１００μａから０．０１μａ程度の電流の間で切替えられる。これに関する例としては、Ｖ_ＤＤ＝１．５ＶおよびＶ_ＳＳ＝０Ｖが挙げられる。

選択された回路装置には、遅延時間が１５μｓ程度ある。非選択回路装置には、遅延時間は、１．５ｎｓ×（８×８−１）＝９４．５ｎｓ程度ある。したがって、各々の静電容量Ｃ_ｉｊは１％の範囲内で検出される。振動周波数は、１／１５μｓ＝６６．７ｋＨｚである。

ここに記載されているセンサには、多くの改良・変形が可能である。例えば、ウェル４１を溝を引き伸ばすような形で構成してもよく、また他の表面形状を採用してもよい。また、回路装置は、異なる構成の振動性回路において接続されてもよい。

本発明によるセンサの容量素子の概略斜視図である。 容量近接検出器としての用途のための本発明によるセンサの概略断面図である。 例えば、DNAサンプルを含んでいる液体のような液体媒体を検出するための、本発明によるセンサの概略断面図である。 センサにおいて使用されるリング発振器の回路図である。 図４に示される回路装置に使用されるCMOSインバータの回路図である。 図４に示される回路装置のうち１つの具体的な概略平面図である。 図６に示される回路装置の断面図である。 図４に示される回路装置に使用される別のＩＩＬインバータの回路図である。 センサにおいて使用されるリング発振器の回路図であり、その回路装置は個々にアドレス指定可能である。 図９に示される回路装置において使用されるＣＭＯＳインバータの回路図である。 検出対象の液体を受け入れるウェルを有する、本発明によるセンサの他の実施形態の平面図である。 図１１に示されるセンサの概略断面図である。 図１１及び１２のセンサにおいて使用されるリング発振器の回路図である。 図１及び１１の容量プレート（極板）の変形例を示しており、これらの変形例ではＤＣ漏れ電流を削減している。

Claims (19)

1. 検出対象の媒体の関数として静電結合（Ｃ_ｉ，ｊ）を形成するように構成される容量素子のアレイと、前記容量素子と関連する複数のセンサ回路装置（Ｕ_ｉ，ｊ）からなるセンサであって、
   前記回路装置は、各々の時定数（ｔ_ｉ，ｊ）をその関連する容量素子の静電結合の関数として示し、センサ回路装置が前記回路装置の時定数に依存する周波数特性（ｆ）で振動する回路内で互いに接続されていることを特徴とするセンサ。
2. 前記回路がリング発振器からなることを特徴とする請求項１記載のセンサ。
3. 前記容量素子が、前記検出対象の媒体と静電結合を形成するための導電性部材からなることを特徴とする請求項１または２記載のセンサ。
4. 前記検出対象の媒体が、固体からなり、前記導電性部材がその固体に隣接する際にその固体と静電結合を形成するように構成されていることを特徴とする請求項３記載のセンサ。
5. 前記検出対象の媒体が、液体からなり、前記導電性部材が前記液体の特性の関数である静電容量を有するコンデンサの一部を形成するように構成されることを特徴とする請求項３記載のセンサ。
6. 液体を受け入れる領域を提供するために前記導電性部材から間隔を置いて配置されているコンデンサ極板を含む請求項５記載のセンサ。
7. 前記導電性部材が前記液体の特性を検出するために相互に静電結合を形成するように構成されていることを特徴とする請求項５記載のセンサ。
8. 前記導電性部材が回路装置と共に基板上に形成されているプレートからなることを特徴とする請求項３ないし５のいずれかに記載のセンサ。
9. 検出対象の液体を受け入れるウェルを含むセンサであり、導電性部材が前記ウェルに伸びていることを特徴とする請求項１ないし８のいずれかに記載のセンサ。
10. ＤＮＡセンサとして使用できるように構成されている請求項３ないし９のいずれかに記載のセンサ。
11. 前記導電性部材が、予め定められた目的のＤＮＡターゲットを検出するように機能化されていることを特徴とする請求項１０記載のセンサ。
12. 個々に回路装置を選択する選択回路を含むセンサであって、前記振動性回路の周波数特性が主に前記選択された回路装置の静電結合に依存することを特徴とする、請求項１ないし１１のいずれかに記載のセンサ。
13. 前記回路装置が前記静電結合の関数である時定数を有するインバータ（Ｉ_ｉ，ｊ）からなることを特徴とする請求項１ないし１２のいずれかに記載のセンサ。
14. 前記インバータ各々が選択的にその時定数を変更する入力端を含むことを特徴とする請求項１３記載のセンサ。
15. 前記インバータが、相補型トランジスタからなることを特徴とする、請求項１３または１４記載のセンサ。
16. 前記回路装置各々が、その時定数を変更するために、前記トランジスタの一つのチャンネル電流を変えるように構成される回路を含むことを特徴とする請求項１３ないし１５のいずれかに記載のセンサ。
17. 前記振動性回路の振動周波数を検出する周波数検出回路を含む前項いずれかに記載のセンサ。
18. 液体ベースの検出対象の媒体を前記容量素子に接するように配置し、振動性回路の作動中の周波数をモニタすることを特徴とする請求項１ないし１７のいずれかに記載のセンサを操作する方法。
19. 他の回路装置より時定数が大きい回路装置１つを選択し、それを駆動することことを特徴とする請求項１８に記載の方法。

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