JP2004241620A

JP2004241620A - デュアルダマシン構造の形成方法、および半導体装置の製造方法

Info

Publication number: JP2004241620A
Application number: JP2003029458A
Authority: JP
Inventors: Honje Shin; ホンジェ慎
Original assignee: Semiconductor Leading Edge Technologies Inc
Current assignee: Semiconductor Leading Edge Technologies Inc
Priority date: 2003-02-06
Filing date: 2003-02-06
Publication date: 2004-08-26
Anticipated expiration: 2023-02-06
Also published as: JP4130778B2

Abstract

【課題】低誘電率膜にデュアルダマシン構造を形成する際に、アッシング工程が低誘電率膜に与えるダメージを抑制する。
【解決手段】下層配線１上に第１の低誘電率膜２とエッチストッパ膜３と第２の低誘電率膜４を積層し、さらに第１のマスク５と第２のマスク６を積層する。第２のマスク６の開口６ａを覆うように第３のマスク７を形成する。レジストパターン８をマスクとして第３のマスク７に開口７ａを形成後、レジストパターン８をアッシングにより除去する。第１のマスク５と第２の低誘電率膜４とをエッチングした後、第３のマスク７を除去する。第１のマスク５及びエッチストッパ膜３のエッチング後、第２及び第１のマスク６，５をマスクとしたエッチングにより第２の低誘電率膜４に配線溝１１を形成するとともに、エッチストッパ膜３をマスクとしたエッチングにより第１の低誘電率膜２に下層配線１と接続する接続孔１２を形成する。
【選択図】図１

Description

【０００１】
【発明が属する技術分野】
本発明は、銅配線及び低誘電率膜（Ｌｏｗ−ｋ膜）を用いた半導体装置の製造方法に係り、特にデュアルダマシン構造の形成方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路における配線の微細化に伴い、配線の信号遅延が問題となっている。この信号遅延の問題を解決するため、配線材料に銅を用いて配線抵抗を低減する方法や、層間絶縁膜に低誘電率膜を用いて静電容量を低減する方法が提案されている。
従来、低誘電率膜を用いたデュアルダマシン構造の形成方法が提案されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−１５６１７０号公報（第５−６頁、第１図）
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来のデュアルダマシン構造の形成方法では、第２の層間絶縁膜のエッチングと、この層間絶縁膜上に形成したレジストマスクのアッシングとを同時に行っていた。このため、第２の層間絶縁膜がダメージを受けてしまい、比誘電率が高くなってしまうという問題があった。従って、配線間の静電容量が高くなり、半導体装置の特性が劣化してしまうという問題があった。
【０００５】
本発明は、上記従来の課題を解決するためになされたもので、低誘電率膜にデュアルダマシン構造を形成する際に、アッシング工程が低誘電率膜に与えるダメージを抑制することを目的とする。
【０００６】
【課題を解決する為の手段】
この発明に係るデュアルダマシン構造の形成方法は、下層配線上に、第１の低誘電率膜とエッチストッパ膜と第２の低誘電率膜とを積層する工程と、
前記第２の低誘電率膜上に、第１のマスクと、配線溝形成用の開口を有する第２のマスクとを積層する工程と、
前記配線溝形成用の開口を覆うように第３のマスクを形成する工程と、
前記第３のマスク上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとしたエッチングにより、前記第３のマスクに接続孔形成用の開口を形成する工程と、
前記接続孔形成用の開口を形成した後、前記レジストパターンをアッシングにより除去する工程と、
前記第３のマスクをマスクとして、第１のマスクと第２の低誘電率膜とをエッチングする工程と、
前記第３のマスクを除去する工程と、
前記第２のマスクをマスクとして第１のマスクをエッチングするとともに、前記エッチストッパ膜の露出部分をエッチングする工程と、
前記第２及び第１のマスクをマスクとしたエッチングにより、前記第２の低誘電率膜に配線溝を形成するとともに、前記エッチストッパ膜をマスクとしたエッチングにより、前記第１の低誘電率膜に前記下層配線と接続する接続孔を形成する工程と、
を含むことを特徴とするものである。
【０００７】
この発明に係るデュアルダマシン構造の形成方法において、前記第１のマスクが前記第２の低誘電率膜を覆った状態で、前記レジストパターンを除去することができる。
【０００８】
この発明に係るデュアルダマシン構造の形成方法において、前記第１、第２及び第３のマスクは、炭素と窒素を含有するシリコン系絶縁膜であることが好適である。
【０００９】
この発明に係るデュアルダマシン構造の形成方法において、前記第１及び第２の低誘電率膜の比誘電率は２．５以下であることが好適である。
【００１０】
この発明に係るデュアルダマシン構造の形成方法において、前記第１及び第２の低誘電率膜は、シリコン、炭素、酸素および水素を含有する絶縁膜、又は、水素と炭素を含有するポリマーであることが好適である。
【００１１】
この発明に係る半導体装置の製造方法は、上記デュアルダマシン構造の形成方法を用いて基板上にデュアルダマシン構造を形成する工程を含むことを特徴とするものである。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１３】
図１は、本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である。詳細には、図１（ａ）は第２のマスクを形成した後の状態を示す図であり、図１（ｂ）は第２のマスクに配線溝形成用の開口を形成した後の状態を示す図であり、図１（ｃ）は第３のマスクを形成した後の状態を示す図であり、図１（ｄ）は第３のマスクに接続孔形成用の開口を形成した後の状態を示す図である。また、図１（ｅ）は第１のマスクと第２の低誘電率膜をエッチングした後の状態を示す図であり、図１（ｆ）は第１のマスクとエッチストッパ膜をエッチングした後の状態を示す図であり、図１（ｇ）は配線溝と接続孔を形成した後の状態を示す図である。
【００１４】
先ず、図１（ａ）に示すように、基板上に形成された下層配線１上に第１の低誘電率膜２をＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法又はＳＯＤ（ＳｐｉｎＯｎＤｉｅｌｅｃｔｒｉｃ）法により形成し、その上にエッチストッパ膜３を例えば１０ｎｍ−１５０ｎｍ程度の膜厚で形成し、さらに第２の低誘電率膜４をＣＶＤ法又はＳＯＤ法により形成する。続いて、第２の低誘電率膜４上に第１のマスク５を例えば１０ｎｍ−１５０ｎｍ程度の膜厚で形成し、その上に第２のマスク６を例えば１０ｎｍ−１５０ｎｍ程度の膜厚で形成する。
ここで、図示しないが、基板上には上記下層配線１以外に、各種の半導体素子が形成されている。
また、第１及び第２の低誘電率膜２，４は、比誘電率が２．５以下の無機系又は有機系の層間絶縁膜であり、例えば、シリコン、炭素、酸素および水素を含む絶縁膜や、水素と炭素を含有するポリマー（ハイドロゲン・カーボン・ポリマー）等である。
また、エッチストッパ膜３、並びに、第１及び第２のマスク５，６は、例えば、炭素と窒素を含有するシリコン系の絶縁膜である。
【００１５】
次に、図１（ｂ）に示すように、レジストパターン（図示省略）をマスクとして第２のマスク６をドライエッチングする。ここで、レジストパターンは、配線溝（後述）を形成する位置に開口を有しており、このドライエッチングにより第２のマスク６に配線溝形成用の開口６ａが形成される。
【００１６】
次に、図１（ｃ）に示すように、第２のマスク６の開口を覆うように、第３のマスク７を例えば１０ｎｍ−１５０ｎｍ程度の膜厚で形成する。ここで、第３のマスク７は、例えば、炭素と窒素を含有するシリコン系の絶縁膜である。
【００１７】
次に、図１（ｄ）に示すように、第３のマスク７上にレジストパターン８を形成する。続いて、レジストパターン８をマスクとして、第３のマスク７をドライエッチングする。ここで、レジストパターン８は、接続孔（後述）を形成する位置に開口を有しており、このドライエッチングにより第３のマスク７に接続孔形成用の開口７ａが形成される。
そして、レジストパターン８をアッシングにより除去する。この時、第２の低誘電率膜４は第１のマスク５によって覆われているため、ダメージを受けない。
【００１８】
次に、図１（ｅ）に示すように、第３のマスク７をマスクとして、第１のマスク５と第２の低誘電率膜４をドライエッチングする。
その後、第３のマスク７を除去する。
【００１９】
次に、図１（ｆ）に示すように、第２のマスク６をマスクとして、第１のマスク５をエッチングするとともに、エッチストッパ膜３の露出部分をエッチングする。さらに、エッチングを続けると、図１（ｇ）のような形状になる。
【００２０】
次に、図１（ｈ）に示すように、第２のマスク６および第１のマスク５をマスクとして第２の低誘電率膜４をドライエッチングするとともに、エッチストッパ膜３をマスクとして第１の低誘電率膜２をドライエッチングする。これにより、第２の低誘電率膜４に配線溝（トレンチ）１１が形成されると共に、第１の低誘電率膜２に下層配線１と接続する接続孔（ヴィアホール）１２が形成される。
その後、公知の方法を用いて配線溝１１及び接続孔１２内に銅を埋め込むことにより、デュアルダマシン構造が形成される。
【００２１】
以上説明したように、本実施の形態では、第３のマスク７に接続孔形成用の開口７ａを形成した後、該第３のマスク７上のレジストパターン８をアッシングする際、第２の低誘電率膜４は第１のマスク５により覆われている。このため、レジストパターン８をアッシングする際、第２の低誘電率膜４はダメージを受けることがない。すなわち、３層のハードマスクを用いることによって、アッシング工程が第２の低誘電率膜に与えるダメージを抑制することができる。
従って、配線間の静電容量の増大を防止することができ、半導体装置の特性の劣化を防止することができる。
【００２２】
【発明の効果】
本発明によれば、低誘電率膜にデュアルダマシン構造を形成する際に、アッシング工程が低誘電率膜に与えるダメージを抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である。
【符号の説明】
１下層配線
２第１の低誘電率膜
３エッチストッパ膜
４第２の低誘電率膜
５第１のマスク
６第２のマスク
６ａ開口
７第３のマスク
７ａ開口
８レジストパターン
１１配線溝
１２接続孔

Claims

下層配線上に、第１の低誘電率膜とエッチストッパ膜と第２の低誘電率膜とを積層する工程と、
前記第２の低誘電率膜上に、第１のマスクと、配線溝形成用の開口を有する第２のマスクとを積層する工程と、
前記配線溝形成用の開口を覆うように第３のマスクを形成する工程と、
前記第３のマスク上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとしたエッチングにより、前記第３のマスクに接続孔形成用の開口を形成する工程と、
前記接続孔形成用の開口を形成した後、前記レジストパターンをアッシングにより除去する工程と、
前記第３のマスクをマスクとして、第１のマスクと第２の低誘電率膜とをエッチングする工程と、
前記第３のマスクを除去する工程と、
前記第２のマスクをマスクとして第１のマスクをエッチングするとともに、前記エッチストッパ膜の露出部分をエッチングする工程と、
前記第２及び第１のマスクをマスクとしたエッチングにより、前記第２の低誘電率膜に配線溝を形成するとともに、前記エッチストッパ膜をマスクとしたエッチングにより、前記第１の低誘電率膜に前記下層配線と接続する接続孔を形成する工程と、
を含むことを特徴とするデュアルダマシン構造の形成方法。
請求項１に記載の形成方法において、
前記第１のマスクが前記第２の低誘電率膜を覆った状態で、前記レジストパターンを除去することを特徴とするデュアルダマシン構造の形成方法。
請求項１又は２に記載の形成方法において、
前記第１、第２及び第３のマスクは、炭素と窒素を含有するシリコン系絶縁膜であることを特徴とするデュアルダマシン構造の形成方法。
請求項１から３の何れかに記載の形成方法において、
前記第１及び第２の低誘電率膜の比誘電率は２．５以下であることを特徴とするデュアルダマシン構造の形成方法。
請求項４に記載の形成方法において、
前記第１及び第２の低誘電率膜は、シリコン、炭素、酸素および水素を含有する絶縁膜、又は、水素と炭素を含有するポリマーであることを特徴とするデュアルダマシン構造の形成方法。
請求項１から５の何れかに記載のデュアルダマシン構造の形成方法を用いて基板上にデュアルダマシン構造を形成する工程を含むことを特徴とする半導体装置の製造方法。