JP2004240578A - 電源回路、これを用いた交流信号発生回路、半導体装置及び電子機器 - Google Patents

Abstract

【課題】消費電力が小さく、かつ半導体集積回路のチップサイズが小さく、加算電圧精度の良い電源回路を提供すること。
【解決手段】この電源回路は、カレントミラー回路３０と、第一のトランジスタ１２を含む第一の入力回路１０と、第二のトランジスタ２２を含む第二の入力回路２０を有し、第一の電圧Ｖ１を前記第一のトランジスタ１２のゲート側に印加し、第二の電圧Ｖ２を前記第二のトランジスタ２２のソース側に印加し、前記第二のトランジスタ２２のドレイン側から前記第一の電圧Ｖ１と前記第二の電圧Ｖ２を加算した所定の加算出力電圧Ｖｏを出力する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電圧加算を行う電源回路、これを用いた交流信号発生回路、半導体装置及び電子機器に関する。
【０００２】
【背景技術】
従来、電圧加算を行う電源回路としては、演算増幅器を用いた回路が使われてきた。演算増幅器を用いた電圧加算回路は、複数の抵抗素子を用いて電圧加算出力を得るものであり、少なくとも４個の抵抗素子を使用していた。
【０００３】
具体的には、入力電圧端子−非反転入力端子間の２個の入力抵抗、出力端子−反転入力端子間抵抗、および反転入力端子−グランド間抵抗を使用していた。そして、その加算電圧比率は、各抵抗素子の抵抗値比率で決まっていた。
【０００４】
【特許文献１】
特開平７−９９４４５号公報（第１０頁、図１０）
【０００５】
【発明が解決しようとする課題】
このように、従来の演算増幅器を用いた電源回路では、抵抗素子を少なくとも４個使用しており、かつ各抵抗素子の抵抗値が加算電圧の精度を決めているので、精度の高い加算電圧を得る場合、各抵抗素子の抵抗値を精度よく製造する必要がある。
【０００６】
一方、近年は多くの回路素子を半導体基板上に集積化して、電子回路及び電子装置を小型化することが製造コスト低減や機能向上のために必要であるが、抵抗素子はトランジスタなどに比べて、大きな面積を必要とし、また小型化すると抵抗値の精度が極端に悪くなるなど、集積化に適さない素子である。
【０００７】
従って、従来の電源回路では、各抵抗素子を精度よく製造するためには、設計上抵抗素子の幅や長さを大きくする必要があり、半導体集積回路のチップサイズが大きくなってしまうという課題があった。
【０００８】
また、近年の電子機器、特に携帯可能な電子機器では、電池駆動の長時間化を図るために、消費電力の低減が必要である。しかしながら、従来の電源回路では、各抵抗素子に定常的に電流が流れるため、消費電力を抑えるためには、各抵抗素子の抵抗値を大きくする必要がある。その結果、さらに半導体集積回路のチップサイズが大きくなってしまうという課題があった。
【０００９】
本発明の目的は、消費電力を抑えつつ、かつ半導体集積回路のチップサイズが小さく、加算電圧精度の良い電源回路、これを用いた交流信号発生回路または半導体装置、およびこれらをもちいた電子機器を提供することにある。
【００１０】
【課題を解決するための手段】
（１）上記の課題を解決し本発明の目的を達成するために、本発明の電源回路は、ｐチャンネルＭＯＳトランジスタ及びｎチャンネルＭＯＳトランジスタの一方のタイプのトランジスタで形成され、第一の電源電圧が供給されるカレントミラー回路と、ｐチャンネルＭＯＳトランジスタ及びｎチャンネルＭＯＳトランジスタの他方のタイプのトランジスタで形成され、ドレイン側が前記カレントミラー回路の入力部位に接続され、ソース側に第二の電源電圧が供給され、ゲート側に第一の電圧が印加される第一のトランジスタを含む第一の入力回路と、前記他方のタイプのトランジスタで形成され、ドレイン側が前記カレントミラー回路の出力部位に接続され、ゲート側はドレイン側に接続され、ソース側に第二の電圧が印加される第二のトランジスタを含む第二の入力回路と、を有し、前記第二のトランジスタのドレイン側から前記第一及び第二の電圧を加算した所定の加算出力電圧を提供することを特徴とする。
【００１１】
以上の構成とすることにより、従来の演算増幅器を用いる電源回路では必要であった、入力抵抗、帰還抵抗および増幅度設定用抵抗を用いずに、第一の電圧と、第二の電圧を加算した所定の電圧を提供することができる。
【００１２】
本発明の構成は、従来加算電圧の精度を決めていた抵抗素子を用いないため、抵抗素子のばらつきによる精度劣化がなく、高い加算電圧精度が提供できる。また、従来各抵抗素子に流れていた定常的な電流がないので、消費電力の小さい電源回路が提供できる。
【００１３】
（２）本発明の電源回路は、ｐチャンネルＭＯＳトランジスタ及びｎチャンネルＭＯＳトランジスタの一方のタイプのトランジスタで形成され、第一の電源電圧が供給されるカレントミラー回路と、ｐチャンネルＭＯＳトランジスタ及びｎチャンネルＭＯＳトランジスタの他方のタイプのトランジスタで形成され、ドレイン側が前記カレントミラー回路の入力部位に接続され、ソース側に第二の電源電圧が供給され、ゲート側に第一の電圧が印加される第一のトランジスタを含む第一の入力回路と、前記他方のタイプのトランジスタで形成され、ドレイン側とゲート側が接続されたｎ個の第二のトランジスタを含む第二の入力回路と、を有し、前記第二の入力回路は、前記ｎ個の第二のトランジスタが、前記各第二のトランジスタのドレイン側をそのドレイン側に隣接する前記第二のトランジスタのソース側に接続し、前記各第二のトランジスタのソース側をそのソース側に隣接する前記第二のトランジスタのドレイン側に接続することにより、互いに直列接続されてなり、前記第二の入力回路の、ドレイン側が前記カレントミラー回路の出力部位に接続され、前記第二の入力回路のソース側に第二の電圧が印加され、前記ｎ個の第二のトランジスタのうち、所与の第二のトランジスタのドレイン側から各所定の加算出力電圧を提供することを特徴とする。
【００１４】
以上の構成とすることにより、（１）の作用効果に加えて、第二の電圧と第一の電圧の１〜ｎ倍の電圧を加算した所定の電圧を提供することができる。一例としては、後述する（式７）〜（式９）に示す加算電圧を得ることができる。
【００１５】
本発明の構成は、前記（１）と同様に、抵抗素子を用いないため、加算電圧の精度が良く、また、各抵抗素子に流れる電流がないので、消費電力の小さい電源回路が提供できる。
【００１６】
（３）本発明の電源回路は、（１）（２）のいずれかにおいて、前記第一のトランジスタと前記第二のトランジスタは、同一の半導体基板上に、同一特性で形成されていることを特徴とする。
【００１７】
本発明の構成によれば、同一半導体基板上に、第一のトランジスタと第二のトランジスタを形成できるので、同一特性のトランジスタを形成しやすく、より精度の良い加算電圧を提供することができる。
【００１８】
また、同一半導体基板上に形成する際、その精度とサイズに特に課題のある抵抗素子を用いていないので、高い加算電圧精度を確保しつつ、かつチップサイズの小さい電源回路を提供できる。
【００１９】
（４）本発明の電源回路は、（１）〜（３）のいずれかにおいて、前記加算出力電圧を入力し、インピーダンス変換出力するバッファを備えたことを特徴とする。
【００２０】
本発明の構成によれば、電圧加算出力にバッファを設けたので、出力負荷変動に対して、加算電圧の変化の少ない電源回路を提供できる。
【００２１】
（５）本発明の電源回路は、（１）（２）のいずれかにおいて、前記ｐチャンネルＭＯＳトランジスタを、ｐｎｐバイポーラトランジスタに置き換え、前記ｎチャンネルＭＯＳトランジスタを、ｎｐｎバイポーラトランジスタに置き換えたことを特徴とする。
【００２２】
本発明の厚生によれば、バイポーラトランジスタによる構成で、（１）または（２）の所定の加算電圧を提供することができる。
【００２３】
（６）本発明の交流信号発生回路は、（４）の電源回路であって、前記カレントミラー回路がｐチャンネルＭＯＳトランジスタで形成され、前記第一のトランジスタと前記第二のトランジスタとがｎチャンネルＭＯＳトランジスタで形成された第一の電源回路と、（４）の電源回路であって、前記カレントミラー回路がｎチャンネルＭＯＳトランジスタで形成され、前記第一のトランジスタと前記第二のトランジスタとがｐチャンネルＭＯＳトランジスタで形成された第二の電源回路と、前記第一の電源回路によって提供され、前記第二の電圧に前記第一の電圧の所定倍の電圧を加算した第一の加算出力電圧と、前記第二の電源回路によって提供され、前記第二の電圧から前記第一の電圧の所定倍の電圧を減算した第二の加算出力電圧と、を切り替え出力する切り替え回路と、を有し、前記第一の加算出力電圧と、前記第二の加算出力電圧とを、前記切り替え回路にて切り替え、交流信号として出力することを特徴とする。
【００２４】
ここにおいて、前記第一の電源回路は、外部から供給される前記第二の電源電圧と前記第二の電源電圧より電位が高い前記第一の電源電圧で駆動され、前記第一の電源回路の前記第一の入力回路および前記第二の入力回路に前記第一の電圧と前記第二の電圧が印加され、前記第二の電源回路は、前記第一の加算出力電圧を前記第二の電源回路の第二の電源電圧とし、前記第一の加算出力電圧より低い電位である第三の電源電圧を前記第二の電源回路の第一の電源電圧とし、前記第二の電源回路の前記第一および第二の入力回路に前記第二の電圧が印加されるように、接続されることが好ましい。
【００２５】
以上の構成としたことにより、その中心電圧が前記第二の電圧であり、また中心電圧からの振幅が第一の電圧の所定倍である交流信号を提供することができる。出力される交流信号は、中心電圧と中心電圧からの振幅をそれぞれ第二の電圧と第一の電圧で個々に調整できるので、液晶表示装置の対向電極の交流駆動用などとして使い勝手の良い交流信号発生器が提供できる。
【００２６】
本発明の構成によれば、抵抗素子を用いることがないので、交流信号の電位精度が高く、半導体集積回路化したときにチップサイズの小さい交流信号発生回路が提供できる。
【００２７】
（７）本発明の交流信号発生回路は、（４）の電源回路であって、前記カレントミラー回路がｎチャンネルＭＯＳトランジスタで形成され、前記第一のトランジスタと前記第二のトランジスタとがｐチャンネルＭＯＳトランジスタで形成された第一の電源回路と、（４）の電源回路であって、前記カレントミラー回路がｐチャンネルＭＯＳトランジスタで形成され、前記第一のトランジスタと前記第二のトランジスタとがｎチャンネルＭＯＳトランジスタで形成された第二の電源回路と、前記第一の電源回路から提供され、前記第二の電圧に前記第一の電圧の所定倍の電圧を加算した第一の加算出力電圧と、前記第二の電源回路から提供され、前記第二の電圧から前記第一の電圧の所定倍の電圧を減算した第二の加算出力電圧を切り替え出力する切り替え回路と、を有し、前記第一の加算出力電圧と、前記第二の加算出力電圧とを、前記切り替え回路にて切り替え、交流信号として出力することを特徴とする。
【００２８】
ここにおいて、前記第一の電源回路は、外部から供給される前記第二の電源電圧と前記第二の電源電圧より電位が低い前記第一の電源電圧で駆動され、前記第一の電源回路の前記第一の入力回路および前記第二の入力回路に前記第一の電圧と前記第二の電圧が印加され、前記第二の電源回路は、前記第一の加算出力電圧を前記第二の電源回路の第二の電源電圧とし、前記第一の加算出力電圧より高い電位である第三の電源電圧を前記第二の電源回路の第一の電源電圧とし、前記第二の電源回路の前記第一および第二の入力回路に前記第二の電圧が印加されるように、接続されることが好ましい。
【００２９】
以上の構成としたことにより、（６）と同様の交流信号を提供することができる。
【００３０】
本発明の構成によれば、抵抗素子を用いることがないので、交流信号の電位精度が高く、半導体集積回路化したときにチップサイズの小さい交流信号発生回路が提供できる。
【００３１】
（８）本発明の交流信号発生器は、（６）、（７）のいずれかにおいて、前記ｐチャンネルＭＯＳトランジスタを、ｐｎｐバイポーラトランジスタに置き換え、前記ｎチャンネルＭＯＳトランジスタを、ｎｐｎバイポーラトランジスタに置き換えたことを特徴とする。
【００３２】
本発明の構成によれば、バイポーラトランジスタによる構成で、（６）または（７）のいずれかと同様な交流信号を提供することができる。
【００３３】
（９）本発明の半導体装置は、（１）〜（４）のいずれかの電源回路が、Ｐ型あるいはＮ型いずれかの第一導電型半導体基板上に形成された半導体装置であって、前記第一導電型半導体基板上に、Ｎ型あるいはＰ型いずれかの第二導電型半導体ウェルが形成され、前記第二導電型半導体ウェル内に、さらにＰ型あるいはＮ型いずれかの第一導電型半導体ウェルが形成され、前記カレントミラー回路を構成するＭＯＳトランジスタは、前記第二導電型半導体ウェル内に形成され、前記電源回路の第一のトランジスタと第二のトランジスタは、前記第一導電型半導体ウェル内に形成されたことを特徴とする。
【００３４】
（１）〜（４）の電源回路の第二のトランジスタの基板ゲート電位は、回路上、半導体基板電位と異なるため、分離する必要がある。また、第一のトランジスタは、第二のトランジスタと同一構造にすることが望ましい。
【００３５】
本発明の上記の構成とすることにより、第二のトランジスタの基板ゲートの電位を半導体基板の電位と分離することができるので、本発明の電源回路を含む半導体装置を同一型の半導体基板上に一体形成できる。このことにより、製造効率が良く、チップサイズが小さく、安価な半導体装置が実現できる。
【００３６】
また、第一のトランジスタと第二のトランジスタの構造を同じ構成としたので、加算電圧の精度の良い電源回路および半導体装置を実現できる。
【００３７】
（１０）本発明の電子機器は、（１）〜（５）のいずれかの電源回路または（６）〜（８）のいずれかの交流信号発生回路または（９）の半導体装置を含んで構成されることを特徴とする。
【００３８】
本発明の構成によれば、抵抗素子がなく精度の良い加算電圧を出力する電源回路を使用したので、小型で性能の良い電子機器を提供できる。
【００３９】
また、この電源回路を含み、中心電圧と中心電圧からの振幅を個別に調整できる交流信号発生回路を使用したので、小型で表示性能にすぐれた電子機器を提供できる。
【００４０】
さらに、前記電源回路を半導体基板に一体形成した半導体装置を使用できるので、小型で性能が良く、安価な電子機器を提供できる。
【００４１】
【発明の実施の形態】
次に、本発明の好適な実施の形態を図面に基づいて説明する。
【００４２】
（第一の実施の形態）
図１は、本発明に係わる電源回路の一実施の形態を示す回路図である。本実施の形態の電源回路は、抵抗素子を用いずに、入力した第一の電圧Ｖ１と第二の電圧Ｖ２を加算した出力電圧Ｖｏを得る電源回路である。
【００４３】
まず、本実施の形態の回路構成を説明する。
【００４４】
本実施の形態の電源回路は、カレントミラー回路３０と、第一の電圧Ｖ１を印加する第一の入力回路１０と、第二の電圧Ｖ２を印加する第二の入力回路２０で構成される。
【００４５】
前記カレントミラー回路３０は、第一の電源電圧端子４０に接続され、カレントミラー入力端子３１とカレントミラー出力端子３２を有する。
【００４６】
本実施の形態のカレントミラー回路３０は、同一特性のｐチャンネルＭＯＳトランジスタ３３と３４で構成される。トランジスタ３３のソースは第一の電源電圧端子４０、そのゲートはそのドレインとトランジスタ３４のゲート、そのドレインはカレントミラー入力端子３１にそれぞれ接続される。トランジスタ３４のソースは第一の電源電圧端子４０、そのゲートは、トランジスタ３３のゲート、そのドレインはカレントミラー出力端子３２に接続される。
【００４７】
第一の入力回路１０は、カレントミラー回路３０の入力端子３１に接続され、第二の入力回路２０は、カレントミラー回路３０の出力端子３２と電圧加算出力端子４２に接続される。
【００４８】
前記第一の入力回路１０は、ｎチャンネルＭＯＳトランジスタである第一のトランジスタ１２を含んで構成される。このトランジスタ１２は、そのソース側、ドレイン側がそれぞれ第二の電源電圧端子４１、カレントミラー入力端子３１に接続され、そのゲート側には前記第一の電圧Ｖ１が印加されている。
【００４９】
前記第二の入力回路２０は、ｎチャンネルＭＯＳトランジスタである第二のトランジスタ２２を含んで構成される。このトランジスタ２２は、そのゲート側がドレイン側に接続され、そのドレイン側がカレントミラー出力端子３２と電圧加算出力端子４２に接続され、そのソース側には前記第二の電圧Ｖ２が印加されている。前記第一のトランジスタ１２と前記第二のトランジスタ２２の電流電圧特性は同じものを使用する。
【００５０】
本実施の形態の電源回路は、前記第一の電源電圧端子４０および第二の電源電圧端子４１を有し、それぞれ第一の電源電圧ＶＤＤとこれより低い電位である第二の電源電圧ＶＧＮＤが供給される。本回路は、両電源電圧の電位差により電力供給を受け駆動されるように構成されており、両電源電圧の電位差は、各トランジスタが飽和領域で動作するように十分大きな電位差が与えられている。
【００５１】
本実施の形態は、以上のように抵抗素子のない電源回路構成でありながら、入力された第一の電圧Ｖ１と第二の電圧Ｖ２から加算出力電圧Ｖｏを出力する。
【００５２】
その動作原理は、第一のトランジスタ１２のゲートに印加した第一の電圧Ｖ１が、第二のトランジスタ２２のゲート・ソース間電圧Ｖｇｓ２に転写され、第二の電圧Ｖ２と加算されることによる。転写電圧は、カレントミラー回路３０が入力電流Ｉ１と等しい出力電流Ｉ２を流すことにより発生する。
【００５３】
この動作をさらに詳しく、ＭＯＳトランジスタの電流の式を用いて説明する。
【００５４】
前記第一のトランジスタ１２のドレイン電流Ｉ１は、飽和領域のＭＯＳトランジスタの電流として次式で表される。
【００５５】
【数１】

【００５６】
（式１）において、β１は次式で表される第一のトランジスタの電流係数である。
【００５７】
【数２】

【００５８】
（式１）、（式２）の各記号は以下のとおりである。
【００５９】
Ｖ１：第一の電圧 、 Ｖｔｈ１：しきい値電圧
μ：チャンネル中のキャリア移動度、ε：ゲート絶縁体の誘電率、
ｔｏｘ：ゲート絶縁膜の厚さ、Ｗ：チャンネル幅、Ｌ：チャンネル長、
一方、第二のトランジスタ２２は、ゲートがドレインに接続されているが、同じく飽和領域のＭＯＳトランジスタとして動作し、流れるドレイン電流Ｉ２は、同様に次式で表される。
【００６０】
【数３】

【００６１】
（式３）において、β２は、第二のトランジスタの電流係数であり、（式２）と同じパラメータで表される。また、
Ｖｇｓ２：ゲート・ソース間電圧、Ｖｔｈ２：しきい値電圧
である。
【００６２】
ここで、第一のトランジスタ１２と第二のトランジスタ２２が同一特性であるので、β１＝β２、Ｖｔｈ１＝Ｖｔｈ２であり、また、カレントミラー回路３０の動作として、Ｉ１＝Ｉ２であるから、（式１）と（式３）は等しく、その結果、以下が導き出される。
【００６３】
Ｖ１ ＝ Ｖｇｓ２ （式４）
（式４）は、第一の電圧Ｖ１が、第二のトランジスタ２２のＶｇｓに転写されたことを示している。次に、電圧加算出力端子４２からの加算出力電圧Ｖｏは、第二の電圧Ｖ２と第二のトランジスタ２２のゲート・ソース間電圧Ｖｇｓ２の加算であるので次式で表される。
【００６４】
Ｖｏ ＝ Ｖ２ ＋ Ｖｇｓ２ （式５）
（式４）を代入すると（式６）が導き出される。
【００６５】
Ｖｏ ＝ Ｖ１ ＋ Ｖ２ （式６）
このように、本実施の形態では、従来の演算増幅器を用いる電源回路では必要であった、入力抵抗、帰還抵抗および増幅度設定用抵抗を用いずに、第一の電圧と、第二の電圧を加算した所定の電圧を出力することができる。
【００６６】
本発明の構成は、従来加算電圧の精度を決めていた抵抗素子を用いないため、抵抗素子のばらつきによる精度劣化がなく、高い加算電圧精度が提供できる。また、従来各抵抗素子に流れていた定常的な電流がないので、消費電力が小さい。
【００６７】
ここで、カレントミラー回路３０は、入力電流Ｉ１と出力電流Ｉ２が等しい必要があるが、図１に示す回路構成よりさらに精度の良い、例えば以下の図１４に示すカレントミラー回路を、必要に応じて用いても良い。
【００６８】
図１４は、第一の実施の形態である図１のカレントミラー回路３０をより好適な回路構成にしたものである。図１４において、図１と同じ符号は、同じ部材を示す。図１４のカレントミラー回路３０は、トランジスタを直列接続することで、加算出力電圧の大小が出力電流Ｉ２に影響を与えることを抑制する構成となっている。
【００６９】
すなわち、図１のカレントミラー回路３０では、加算出力電圧Ｖｏが変化すると、トランジスタ３４のドレイン・ソース間電圧が変化して出力電流Ｉ２に多少の影響を与える。一方、図１４のカレントミラー回路３０では、加算出力電圧Ｖｏの変化があっても、トランジスタ３４−２のドレイン・ソース間電圧が緩衝となって、トランジスタ３４−１のドレイン・ソース間電圧に与える影響が少ない。従って、出力電流Ｉ２の変化は少ない。
【００７０】
（第一の実施の形態の回路部品構成）
ここで、本実施の形態による電源回路の回路部品構成を説明する。本発明の電源回路は、上述したように第一のトランジスタ１２と第二のトランジスタ２２の特性が同じあることが重要である。また、カレントミラー回路を構成する二つのｐチャンネルＭＯＳトランジスタ３３、３４の特性も同一特性であることが必要である。
【００７１】
本実施の形態を個別トランジスタで構成する場合、第一のトランジスタ１２と第二のトランジスタ２２は、同じ構造、設計、製造条件で製造されたトランジスタを使用することが望ましく、またカレントミラー回路を構成するトランジスタも相互に、同じ構造、設計、製造条件で製造されたトランジスタを使用することが望ましい。さらには同じ製造ロットで、同じ半導体基板で製造されたトランジスタを用いるか、同一基板上に形成したトランジスタアレイを用いると良い。
【００７２】
しかしながら、関係するトランジスタを同じ特性で作りこむには、本実施の形態の電源回路を同一の半導体基板に形成することが、製造上最も容易であり、より精度の高い加算電圧を提供できる。本実施の形態では、抵抗素子を用いていないので、チップサイズの小型化が同時に行える。
【００７３】
また、周辺回路を含む半導体装置を形成する場合、同一の基板にそれらを形成することができるので、半導体装置の小型化と低価格化につながる。
【００７４】
（第一の実施の形態の半導体装置）
そこで、図１に示す本実施の形態の電源回路および周辺回路を含む半導体装置を、Ｐ型半導体基板で実現する場合について説明する。
【００７５】
図２および図３に、本実施の形態の半導体装置の構造を示す。本実施の形態の特徴は、ｎチャンネルＭＯＳトランジスタである第一および第二のトランジスタ１２、２２の下部に、Ｎ型ウェル５１を形成していることである。
【００７６】
これは、一つには第二のトランジスタ２２の基板ゲート電位Ｓｕｂ１を、Ｐ型導電半導体基板５０の電位Ｓｕｂ３から分離する必要があるためであり、二つには、第一のトランジスタ１２と、第二のトランジスタ２２を同一特性にするために、同一構造にすることが必要であるからである。
【００７７】
図２および図３を用いて、さらに詳しく説明する。図２は、図１の第二のトランジスタ２２とカレントミラー回路３０を構成しているｐチャンネルＭＯＳトランジスタ３４の断面を示している。図３は、図１の第一のトランジスタ１２とカレントミラー回路３０を構成しているｐチャンネルＭＯＳトランジスタ３３の断面を示している。
【００７８】
図２、図３において、５０はＰ型半導体基板であり、５１及び５２はＰ型半導体基板上に形成したＮ型ウェルである。５３、５４は前記Ｎ型ウェル５１内に個々に形成したＰ型ウェルである。
【００７９】
ｐチャンネルＭＯＳトランジスタ３３、３４は、前記Ｎ型ウェル５２内にドレインＤ、ゲートＧ、ソースＳ、基板ゲートＳｕｂ２を形成して成る。また、図２に示す第二のトランジスタ２２は、前記Ｐ型ウェル５３内にドレインＤ、ゲートＧ、ソースＳ、基板ゲートＳｕｂ１を形成して、ｎチャンネルＭＯＳトランジスタを構成している。また、図３に示す第一のトランジスタ１２は、前記Ｎ型ウェル５１内に形成したＰ型ウェル５４内にドレインＤ、ゲートＧ、ソースＳ、基板ゲートＳｕｂ１を形成して、ｎチャンネルＭＯＳトランジスタを構成している。
【００８０】
図２、３において、太線は各部の電気的接続を示し、図１の電気的接続が行われている。Ｎ型ウェル５１は、Ｓｕｂ２により第一の電源電圧ＶＤＤに接続され、Ｐ型ウェル５３、５４とのＰＮ接合部が使用時に逆バイアスとなるようになっている。また、Ｐ型半導体基板５０の基板電位は、Ｓｕｂ３により第二の電源電圧ＶＧＮＤに接続され、Ｎ型ウェル５１、５２とのＰＮ接合部が使用時に逆バイアスとなるようになっている。このことにより、Ｐ型半導体基板５０とＰ型ウェル５３、５４は、互いに電気的に分離されている。
【００８１】
図３における第一のトランジスタ１２は、図２における第二のトランジスタ２２と異なり、回路図上は、Ｐ型ウェル５４をＰ型半導体基板５０から分離する必要はない。しかしながら、前述したように、第一のトランジスタ１２と第二のトランジスタ２２は、同一特性であることが必要であり、構造上同じであることが望ましい。このため、第一のトランジスタ１２と第二のトランジスタ２２は、同じウェル構造としている。
【００８２】
また、図示しないゲートチャンネル長Ｌ、ゲートチャンネル幅Ｗ、ゲート絶縁体の厚さｔｏｘなどの各部の寸法設計、および各部の不純物濃度などの製造条件は同じとし、チャンネル中のキャリア移動度μ、ゲート絶縁体の移動度ε、しきい値電圧Ｖｔｈが同じになるように形成している。
【００８３】
一方、カレントミラー回路３０は、Ｉ１とＩ２の電流を等しくするために、構成するｐチャンネルＭＯＳトランジスタ３３と３４の構造、設計、製造条件を同じにして形成している。
【００８４】
なお、図２及び図３において、Ｎ型ウェル５１と５２は、個別にＰ型半導体基板５０の上に形成したが、近接のトランジスタが互いに干渉しない範囲で、共通化することは可能である。
【００８５】
本発明の上記の構成とすることにより、第二のトランジスタ２２の基板ゲートの電位を半導体基板の電位と分離することができ、本実施の形態の電源回路を含む半導体装置を同一導電型の半導体基板上に一体形成できる。このことにより、製造効率が良く、チップサイズが小さく、安価な半導体装置が実現できる。
【００８６】
また、第一のトランジスタと第二のトランジスタの構造を同じ構成としたので、加算電圧の精度の良い電源回路および半導体装置を実現できる。
【００８７】
（第二の実施の形態）
図４は、本発明に係わる電源回路の第二の実施の形態の回路図を示す。本実施の形態の特徴は、第二の入力回路２０として、３個のトランジスタを直列接続して用い、各電圧加算出力端子４２−１、４２−２、４２−３から次式の加算電圧が出力される点である。
【００８８】
Ｖｏ１ ＝ Ｖ２ ＋ Ｖ１ （式７）
Ｖｏ２ ＝ Ｖ２ ＋ Ｖ１×２ （式８）
Ｖｏ３ ＝ Ｖ２ ＋ Ｖ１×３ （式９）
【００８９】
本実施の形態は、第一のトランジスタ１２のゲートにかけた第一の入力電圧Ｖ１が、第二のトランジスタ２２−１、２２−２、２２−３の各々のＶｇｓ２に転写されることによって、上式に示す３種類の加算電圧が得られる。転写電圧の発生は、第一の実施の形態の場合と同じ作用によるものである。
【００９０】
以下、図４の構成を説明する。図４において、図１に示す符号と同じ符号で示す部材は、図１において説明した部材と同じであるので、これらについての詳細な説明は省略する。
【００９１】
図４において、図１と異なるのは、第二の入力回路２０が第二のトランジスタ２２−１、２２−２、２２−３で示す３個の直列接続されたｎチャンネルＭＯＳトランジスタで構成されている点である。
【００９２】
第二のトランジスタ２２−１、２２−２、２２−３のゲートは各々のドレインに接続されており、３個の第二のトランジスタは、トランジスタ２２−２のドレインをトランジスタ２２−３のソースに接続し、トランジスタ２２−２のソースをトランジスタ２２−１のドレインに接続して互いに直列接続され、第二の入力回路２０を構成している。そして第二の入力回路２０のドレイン側であるトランジスタ２２−３のドレインがカレントミラー出力端子３２に接続され、ソース側であるトランジスタ２２−１のソースが第二の電圧入力端子２１に接続されている。
【００９３】
さらに、各第二のトランジスタ２２−１、２２−２、２２−３のドレインが、各電圧出力端子４２−１、４２−２、４２−３に接続されている。
【００９４】
ここで、第一のトランジスタ１２と第二のトランジスタ２２−１、２２−２、２２−３は、同じ電流電圧特性が得られるように、各トランジスタの設計寸法や製造条件は、同一としている。
【００９５】
次に、本実施の形態の動作を説明する。ここで、第一の実施の形態の動作と重複する部分は省略して説明する。
【００９６】
電圧加算出力端子４２−１、４２−２、４２−３からの出力電圧Ｖｏ１、Ｖｏ２、Ｖｏ３は、第二のトランジスタ２２−１、２２−２、２２−３の特性が同じであるので、各トランジスタのゲート・ソース間電圧をＶｇｓ２として以下の式で表される。
【００９７】
Ｖｏ１ ＝ Ｖ２ ＋ Ｖｇｓ２ （式１０）
Ｖｏ２ ＝ Ｖ２ ＋ Ｖｇｓ２×２ （式１１）
Ｖｏ３ ＝ Ｖ２ ＋ Ｖｇｓ２×３ （式１２）
【００９８】
一方、Ｉ１は、前記第一の実施の形態で説明したように、（式１）で表され、Ｉ２は、第二のトランジスタ２２−１、２２−２、２２−３が直列接続されていて、それぞれに同じ電流が流れるから、同じく（式３）で表される。
【００９９】
また、Ｉ１とＩ２は、第一の実施の形態と同様に、Ｉ１＝Ｉ２である。すなわち、（式１）と（式３）は等しく、その結果以下が導き出される。
【０１００】
Ｖ１ ＝ Ｖｇｓ２ （式１３）
（式１３）を（式１０）〜（式１２）に代入すると、（式７）〜（式９）が得られる。
【０１０１】
本実施の形態によれば、第一の実施の形態に比べ、３個の第二のトランジスタ２２を直列接続することにより、新たに、第二の電圧Ｖ２に第一の電圧Ｖ１の２倍の電圧を加算した出力と、第二の電圧Ｖ２に第一の電圧Ｖ１の３倍の電圧を加算した出力が同時に得られる。
【０１０２】
本実施の形態でも、従来加算電圧の精度を決めていた抵抗素子を用いないため、抵抗素子のばらつきによる精度劣化がなく、高い加算電圧精度が提供できる。また、従来各抵抗素子に流れていた定常的な電流がないので、消費電力が小さい。
【０１０３】
なお、本実施の形態では、第二のトランジスタを３個で説明したが、本発明は３個に限るものではなく、入力電圧と得たい出力電圧によって、ｎ個（ｎは１以上の整数）とすることができる。すなわち、第一の入力電圧Ｖ１のｎ倍の電圧と第二の入力電圧Ｖ２の加算電圧を出力することができ、第一の実施の形態に比べ、低い入力電圧で高い出力電圧を得ることに適する。
【０１０４】
また、本実施の形態では、すべての第二のトランジスタのドレインに電圧加算出力端子を接続して説明したが、本発明はそれに限定されるものではなく、必要な出力電圧が発生する第二のトランジスタのドレインから出力すれば良い。
【０１０５】
さらに、本実施の形態では、図１と同じ構成のカレントミラー回路３０を用いて説明したが、図１４に示すカレントミラー回路を用いても良い。
【０１０６】
（第二の実施の形態の半導体装置）
第二の実施の形態による電源回路、あるいはこの電源回路を用いた半導体装置は、第一の実施の形態と同様に、第一のトランジスタ１２と第二のトランジスタ２２−１、２２−２、２２−３の特性が同じあることが重要である。また、カレントミラー回路を構成する二つのｐチャンネルＭＯＳトランジスタ３３，３４の特性も同一特性であることが必要である。
【０１０７】
本実施の形態においても、関係するトランジスタを同じ特性で作りこむには、各トランジスタを同一半導体基板上に形成することが、製造上最も容易であり、より精度の高い加算電圧を提供できる。
【０１０８】
そこで、本実施の形態をＰ型半導体基板に形成する場合について説明する。本実施の形態では、第二のトランジスタが３個あり、それぞれの基板ゲートが、半導体基板電位と分離されていなければならないが、図２で説明したウェル構造にて実現される。
【０１０９】
すなわち、Ｎ型ウェル５１上に３個のＰ型ウェルを形成し、前記各Ｐ型ウェル内に、それぞれ第二のトランジスタを形成して所定の接続を行う。
【０１１０】
本実施の形態の構造においても、同一半導体基板の上に各トランジスタを形成でき、製造効率が良く、小型で安価な半導体装置が提供できる。
【０１１１】
（第三の実施の形態）
図５は、本発明に係わる電源回路の第三の実施の形態の回路図を示す。なお、図５において、図１と対応する部材は図１と同じ符号で示す。
【０１１２】
本実施の形態の特徴は、第一の電圧Ｖ１が第二の電源電圧ＶＧＮＤより低い電圧である場合に対応して、トランジスタ構成を入れ替えた点である。
【０１１３】
以下にその構成を説明する。本実施の形態では、第一の実施の形態に対し、ｐチャンネルＭＯＳトランジスタで構成していたカレントミラー回路３０をｎチャンネルＭＯＳトランジスタ３３、３４で構成し、ｎチャンネルＭＯＳトランジスタで構成していた第一のトランジスタ１２と第二のトランジスタ２２をｐチャンネルＭＯＳトランジスタで構成している。また、正の電源電圧ＶＤＤを印加していた第一の電源電圧端子４０に、負の電源電圧ＶＳＳを印加している。
【０１１４】
本実施の形態の動作は、電圧の極性が異なるだけで、第一の実施の形態の動作と基本的に同じであるので、詳細な説明は省略する。第一の電圧Ｖ１は第二の電源電圧ＶＧＮＤに対し負の電圧であるが、第二のトランジスタ２２のＶｇｓ２に転写されて、電圧加算出力端子４２より、第一の電圧Ｖ１と第二の電圧Ｖ２の加算出力電圧Ｖｏが出力される。
【０１１５】
本実施の形態によれば、第一の実施の形態に対し、第一の電圧Ｖ１が第二の電源電圧ＶＧＮＤより低い電圧のとき、加算電圧を提供できる。また、第一の実施の形態と同様に、従来加算電圧の精度を決めていた抵抗素子を用いないため、抵抗素子のばらつきによる精度劣化がなく、高い加算電圧精度が提供できる。また、従来各抵抗素子に流れていた定常的な電流がないので、消費電力が小さい。
なお、本実施の形態でも、第一の実施の形態と同様に、他のカレントミラー回路を使用でき、また、第二の実施の形態のように、第二のトランジスタ２２を直列接続して、第一の電圧Ｖ１のｎ倍の電圧と第二の電圧Ｖ２の加算電圧を出力することも可能である。
【０１１６】
（第三の実施の形態の半導体装置）
本実施の形態による電源回路、あるいはこの電源回路を用いた半導体装置は、第一の実施の形態と同様に、第一のトランジスタ１２と第二のトランジスタ２２の特性が同じあることが重要である。また、カレントミラー回路を構成する二つのｎチャンネルＭＯＳトランジスタ３３，３４の特性も同一特性であることが必要である。
【０１１７】
本実施の形態においても、関係するトランジスタを同じ特性で作りこむには、各トランジスタを同一半導体基板上に形成することが、製造上最も容易であり、より精度の高い加算電圧を提供できる。
【０１１８】
そこで、本実施の形態をＮ型半導体基板に形成する場合について説明する。図６および図７に、本発明に係わる第三の実施の形態の半導体装置の構造を示す。図６、図７は、図２、図３の第一の実施の形態の構造と比べると、Ｐ型半導体基板をＮ型半導体基板に、Ｐ型ウェルをＮ型ウェルに、入れ替えた構造となっている。
【０１１９】
本実施の形態の特徴は、図６において、第二のトランジスタ２２の基板ゲート電位Ｓｕｂ２をＮ型半導体基板の電位Ｓｕｂ３から分離するために、Ｐ型ウェル６１を形成していることが特徴である。また、図７に示すように第一のトランジスタ１２は、第二のトランジスタ２２の特性と同一とするために、同様にＰ型ウェル６１の構造をとっていることが特徴である。各部の詳細は、図２、図３の説明と重複するので省略する。
【０１２０】
本発明の上記の構成とすることにより、第二のトランジスタ２２の基板ゲートの電位を半導体基板の電位と分離することができ、本実施の形態の電源回路を含む半導体装置をＮ型半導体基板上に一体形成することができる。このことにより、製造効率が良く、チップサイズが小さく、安価な半導体装置が実現できる。
【０１２１】
また、第一のトランジスタと第二のトランジスタの構造を同じ構造としたので、加算電圧の精度の良い電源回路および半導体装置を実現できる。
【０１２２】
（第四の実施の形態）
第一の実施の形態〜第三の実施の形態まで第二のトランジスタのドレインから加算電圧を出力しているが、前記加算電圧に電気的負荷を接続して負荷に電流を流すと、Ｉ１＝Ｉ２の関係が保てず、正確な電圧加算が行われない場合がある。
【０１２３】
そこで、本実施の形態では、電圧加算出力にバッファを付加して、電気的負荷を接続しても正確な電圧加算出力が行えるようにしている。
【０１２４】
図８は、本発明に係わる第四の実施の形態を示す回路図であり、図１の第一の実施の形態の回路図の加算電圧出力部に、バッファ４５を付加している。バッファ４５は、演算増幅器を用いたボルテージフォロワであり、入力インピーダンスが大きく、出力インピーダンスが小さいため、電圧加算出力端子４２に電気的負荷を接続してもＩ２に変化を生じない。このため、正確な加算電圧が出力できる。
【０１２５】
本実施の形態では、第一の実施の形態をもとに説明したが、第二の実施の形態および第三の実施の形態でもバッファを付加して、同様な効果を得ることができる。
【０１２６】
前記バッファは、本発明の電源回路を含む同一の半導体基板に形成することがサイズの面で好ましく、本実施の形態では、ＭＯＳ型トランジスタを用いたバッファとしている。
【０１２７】
（前記電源回路を用いた交流信号発生回路の第一の実施の形態）
次に、第四の実施の形態の電源回路を含み、ＴＦＴ（薄膜トランジスタ）などを用いた液晶表示装置などに好適な、交流信号発生回路を説明する。
【０１２８】
ＴＦＴなどを用いた液晶表示装置は、対向電極に交流信号を印加することにより、ＴＦＴに印加する電圧を低電圧化して使用する方法が一般的である。このとき、対向電極に印加する交流信号は、その中心電圧をＴＦＴに印加する映像信号などの信号電圧の中心電圧に調整することが必要である。中心電圧が調整されていない場合、フリッカなどが発生し、表示性能に悪影響を与えるからである。また、前記交流信号の振幅は、液晶表示体の明るさに影響を与えるため、中心電圧とは別に調整が必要である。
【０１２９】
すなわち、前記交流信号は、その中心電圧と振幅を個々に調整できる電源に基づいて作成されることが必要である。そこで、以下に液晶表示装置などに好適な、本発明に係わる交流信号発生回路の一実施の形態を説明する。
【０１３０】
本実施の形態では、図１１に示すように、交流信号の上下の電圧を出力する電源回路７０−１、７０−２と、前記二つの出力電圧ＶＨ、ＶＬを切り替え出力する切り替え回路７９によって交流信号を生成出力している。
【０１３１】
まず、電源回路について説明する。図９は、本発明に係わる交流信号発生回路の第一の実施の形態の電源回路図である。本電源回路は、正の入力電圧を加算出力する第一の電源回路７０−１と、負の入力電圧を加算出力する第二の電源回路７０−２を併用することによって、第一の電源回路７０−１に入力した電圧ＶＣを中心にして、同じく第一の電源回路７０−１に入力した振幅電圧ＶＷを加算した電圧ＶＨ（以下、上側電圧と言う）と、振幅電圧ＶＷを減算した電圧ＶＬ（以下、下側電圧と言う）を出力することができる。
【０１３２】
図９、図１０を用いて本実施の形態をさらに詳しく説明する。図１０は、図９の電源回路の電圧変換動作を示す説明図である。図１０の（ａ）〜（ｄ）は、図９に示した（ａ）〜（ｄ）の各入出力部位の電圧を示している。
【０１３３】
図９の第一の電源回路７０−１は図８に示した正の入力電圧の加算を行う電源回路であって、第一の電源電圧であるＶＤＤと第二の電源電圧であるＶＧＮＤが、それぞれ第一の電源電圧端子７３および第二の電源電圧端子７４から供給されている。そして、第一の電源回路７０−１には、図１０（ａ）で示す第一の電圧であるＶＷと、第二の電圧であるＶＣが印加され、図１０（ｂ）で示す上側電圧ＶＨ＝ＶＣ＋ＶＷが出力される。
【０１３４】
ここで、図９の第一の電源回路７０−１におけるＶＷおよびＶＣは、図８における第一の電圧Ｖ１および第二の電圧Ｖ２に対応している。
【０１３５】
図９の第二の電源回路７０−２は、図５で示した負の入力電圧の加算電圧を行う電源回路にバッファを接続した回路であり、電源電圧として、第三の電源電圧ＶＳＳと、前記第一の電源回路７０−１から出力された上側電圧ＶＨが供給されている。前記第三の電源電圧ＶＳＳおよび上側電圧ＶＨは、図５の第一の電源電圧ＶＳＳおよび第二の電源電圧ＶＧＮＤに対応している。第三の電源電圧ＶＳＳは上側電圧ＶＨに対して、トランジスタ１２−２、２２−２及びカレントミラー回路３０−２を構成するトランジスタを飽和領域で動作させるに必要な低い電位の電圧である。
【０１３６】
第二の電源回路７０−２には、第一の電圧と第二の電圧の入力部位（ｃ）に、図１０（ｃ）に示す−ＶＷを入力する。図１０（ｃ）でわかるとおり、−ＶＷはＶＨを基準として見た電圧であるが、ＶＧＮＤを基準として見るとＶＣの電圧と同じであるので、第一の電源回路７０−１に印加した第二の電圧であるＶＣを、第二の電源回路７０−２の第一の電圧と第二の電圧の入力部位（ｃ）に印加している。
【０１３７】
その結果、第二の電源回路７０−２の（ｄ）から、図１０の（ｄ）で示す下側電圧ＶＬ＝ＶＣ−ＶＷが出力される。
【０１３８】
ここで、図９の第二の電源回路７０−２で示す第一および第二の入力部位（ｃ）は、図５の第一の電圧入力端子１１および第二の電圧入力端子２１に相当している。
【０１３９】
次に、切り替え回路７９を含む交流信号発生回路を説明する。図１１は、本実施の形態を示すブロック図である。図１１に示す交流信号発生回路は、上側電圧ＶＨと下側電圧ＶＬ出力する第一の電源回路７０−１と第二の電源回路７０−２を有し、入力交流信号１００を振幅変換して出力する振幅変換回路７８、前記振幅変換回路７８の出力信号のタイミングで前記上側電圧ＶＨと下側電圧ＶＬを切り替え出力する切り替え回路７９で構成されている。前記切り替え回路７９の出力である出力交流信号２００は、前記入力交流信号１００と同期した波形であり、中心電圧ＶＣから上下に同じ振幅電圧ＶＷを有する。
【０１４０】
図１１について、さらに詳しく説明する。第一の電源回路７０−１と第二の電源回路７０−２及び接続は、図９に示すとおりであり、中心電圧ＶＣと振幅電圧ＶＷが入力されて、上側電圧ＶＨと下側電圧ＶＬが出力される。
【０１４１】
入力交流信号１００は、振幅変換回路７８で振幅変換され、切り替え回路７９を動作させる。切り替え回路７９は、前記上側電圧ＶＨと下側電圧ＶＬを入力し、前記入力交流信号１００のタイミングで上側電圧ＶＨと下側電圧ＶＬを切り替えて、出力交流信号２００として出力する。
【０１４２】
交流信号入力端子７６には、図示しないタイミング発生回路から出力された入力交流信号１００を印加する。タイミング発生回路は、通常その消費電力を抑えるために低電圧駆動されており、入力交流信号１００の振幅は小さい。そこで振幅変換回路７８で、切り替え回路７９のトランジスタが切り替え動作可能な振幅に変換している。
【０１４３】
出力交流信号２００は、図１１に示すように、入力交流信号１００と同期した波形であり、中心電圧ＶＣに対して上下に同じ振幅ＶＷを持っている。入力交流信号１００は、例えば液晶表示装置の走査方式によって必要な周波数の交流信号である。
【０１４４】
なお、切り替え回路７９は、図１１ではＭＯＳトランジスタのインバータ形式の切り替え回路を示しているが、リレーなど他の電子式スイッチング素子を用いても良い。
【０１４５】
以上により、本実施の形態の出力交流信号は、その中心電圧ＶＣと振幅電圧ＶＷを、入力電圧ＶＣとＶＷで個別に調整可能であり、液晶表示装置の対向電極交流駆動用などとして、使い勝手が良い。また、抵抗素子を用いないため、小型で精度の良い交流信号発生回路を提供できる。
【０１４６】
（前記電源回路を用いた交流信号発生回路の第二の実施の形態）
交流信号発生回路の第一の実施の形態では、中心電圧ＶＣ及び振幅電圧ＶＷが、ＶＧＮＤに対して正の電圧であるが、負の電圧であっても構成可能である。
【０１４７】
図１２、図１３に本発明に係わる交流信号発生回路の第二の実施の形態の電源回路図及びそれを説明する電圧変換図を示す。図１２、１３において各部の符号は、図９、図１０と同じである。
【０１４８】
本実施の形態では、第一の電源回路７０−１として負の入力電圧の加算を行う電源回路を用い、第二の電源回路７０−２として正の入力電圧の加算を行う電源回路を用いている。図１３の（ａ）〜（ｄ）に示すように、負の電圧である中心電圧ＶＣに、負の電圧である振幅電圧ＶＷを加算した下側電圧ＶＬと、振幅電圧ＶＷを減算した上側電圧ＶＨが取り出すことができる。
【０１４９】
本実施の形態では、交流信号発生回路の第一の実施の形態の図１１で説明した振幅変換回路７８や切り替え回路７９については、基本的に同様の動作をするので説明を省略する。
【０１５０】
以上から、本実施の形態では、中心電圧ＶＣ及び振幅電圧ＶＷがＶＧＮＤに対して負の電圧であるが、その出力交流信号の中心電圧ＶＣと振幅電圧ＶＷを、入力電圧ＶＣとＶＷで個別に調整可能であり、液晶表示装置の液晶表示装置の対向電極交流駆動用として、使い勝手が良く、小型で精度の良い交流信号発生回路が提供できる。
【０１５１】
なお、交流信号発生回路の第一及び第二の実施の形態は、他のカレントミラー回路や、第二のトランジスタを直列接続した電源回路（第二の実施の形態）との組み合わせにても構成できる。
【０１５２】
（その他の実施の形態）
以上の実施の形態は、ＭＯＳ型トランジスタの構成にて説明したが、バイポーラトランジスタによる構成が可能であり、同様な効果を有する。
【０１５３】
バイポーラトランジスタのよる構成について、図１と比較して説明すると、第一の入力回路１０と第二の入力回路２０は、それぞれｎｐｎバイポーラトランジスタとエミッタ抵抗で構成される入力回路に置き換える。またカレントミラー回路３０は、バイポーラトランジスタによる構成回路が、一般に良く知られており、ｐｎｐバイポーラトランジスタに置き換えて構成する。
【０１５４】
バイポーラトランジスタ構成による第一の入力回路１０と第二の入力回路をさらに詳しく説明すると、各エミッタ抵抗は、その一端をそれぞれのｎｐｎバイポーラトランジスタのエミッタに接続し、図１の第一のトランジスタ１２及び第二のトランジスタ２２のゲートとドレインを、各ｎｐｎバイポーラトランジスタのベースとコレクタに対応させ、ソースは、前記各エミッタ抵抗の他端に対応させて結線する。
【０１５５】
第一のトランジスタと第二のトランジスタに用いるｎｐｎバイポーラトランジスタは、同じ電流電圧特性のものを使い、エミッタ抵抗も同じ抵抗値とする。
【０１５６】
このような構成によれば、第一の入力電圧Ｖ１とエミッタ抵抗で決まる電流がＩ１として流れ、同じ電流がＩ２として第二のトランジスタのコレクタ〜エミッタ抵抗に流れる。このとき、Ｖ１と同じ電圧が、第二のトランジスタのエミッタ抵抗とコレクタ間に発生し、電圧加算出力端子４２からは、Ｖｏ＝Ｖ１＋Ｖ２の電圧が出力される。
【０１５７】
以上、バイポーラトランジスタによる構成について、第一の実施の形態である図１をもとに説明したが、第二〜第三の実施の形態、および前記電源回路を用いた交流信号発生回路の実施の形態であっても、ＭＯＳトランジスタをバイポーラトランジスタに置き換えて、構成することができる。このことにより、ＭＯＳトランジスタで構成した場合と同様な効果を有する。
【０１５８】
また、本発明は、前記電源回路、これを用いた交流信号発生回路及び半導体装置を組み込んだ電子機器、例えば、液晶表示装置などを備えた携帯用電話、デジタルスチルカメラ、携帯用のコンピュータ端末など、省スペース、省電力が必要な携帯電子機器に幅広く用いる場合にも極めて効果的なものとなる。
【０１５９】
すなわち、抵抗素子がなく精度の良い加算電圧を出力する電源回路を使用したので、小型で性能の良い電子機器を提供できる。
【０１６０】
また、この電源回路を含み、中心電圧と中心電圧からの振幅を個別に調整できる交流信号発生回路を使用したので、小型で表示性能にすぐれた電子機器を提供できる。
【０１６１】
さらに、前記電源回路を半導体基板に一体形成した半導体装置を使用できるので、小型で性能が良く、安価な電子機器を提供できる。
【図面の簡単な説明】
【図１】第一の実施の形態の電源回路の回路図。
【図２】第一の実施の形態の半導体装置のトランジスタ２２、３４の構造を模式的に表す断面図。
【図３】第一の実施の形態の半導体装置のトランジスタ１２、３３の構造を模式的に表す断面図。
【図４】第二の実施の形態の電源回路の回路図。
【図５】第三の実施の形態の電源回路の回路図。
【図６】第三の実施の形態の半導体装置のトランジスタ２２、３４の構造を模式的に表す断面図。
【図７】第三の実施の形態の半導体装置のトランジスタ１２、３３の構造を模式的に表す断面図。
【図８】第四の実施の形態の電源回路の回路図。
【図９】交流信号発生回路の第一の実施の形態の電源回路図。
【図１０】図９の電源回路の電圧変換動作を示す説明図。
【図１１】交流信号発生回路の第一の実施の形態のブロック図。
【図１２】交流信号発生回路の第二の実施の形態の電源回路図。
【図１３】図１２の電源回路の電圧変換動作を示す説明図。
【図１４】他のカレントミラー回路を用いた電源回路の回路図。
【符号の説明】
１０ 第一の入力回路、 １１ 第一の電圧入力端子、 １２、１２−１、１２−２ 第一のトランジスタ、 ２０ 第二の入力回路、 ２１ 第二の電圧入力端子、 ２２、２２−１、２２−２ 第二のトランジスタ、 ３０、３０−１、３０−２ カレントミラー回路、 ３１ カレントミラー入力端子、 ３２ カレントミラー出力端子、 ３３、３４ ＭＯＳトランジスタ、 ４０ 第一の電源電圧端子、 ４１ 第二の電源電圧端子、 ４２ 電圧加算出力端子、４５ バッファ、 ５０ Ｐ型半導体基板、 ５１、５２ Ｎ型ウェル、５３、５４ Ｐ型ウェル、 ６０ Ｎ型半導体基板、 ６１、６２ Ｐ型ウェル、 ６３、６４ Ｎ型ウェル、 ７０−１ 第一の電源回路、 ７０−２ 第二の電源回路、 ７３ 第一の電源電圧端子、 ７４ 第二の電源電圧端子、７５ 第三の電源電圧端子、 ７６ 交流信号入力端子、 ７８ 振幅変換回路、 ７９ 切り替え回路、 ８０ 交流信号出力端子、 １００ 入力交流信号、 ２００ 出力交流信号

Claims (12)

1. ｐチャンネルＭＯＳトランジスタ及びｎチャンネルＭＯＳトランジスタの一方のタイプのトランジスタで形成され、第一の電源電圧が供給されるカレントミラー回路と、
   ｐチャンネルＭＯＳトランジスタ及びｎチャンネルＭＯＳトランジスタの他方のタイプのトランジスタで形成され、ドレイン側が前記カレントミラー回路の入力部位に接続され、ソース側に第二の電源電圧が供給され、ゲート側に第一の電圧が印加される第一のトランジスタを含む第一の入力回路と、
   前記他方のタイプのトランジスタで形成され、ドレイン側が前記カレントミラー回路の出力部位に接続され、ゲート側はドレイン側に接続され、ソース側に第二の電圧が印加される第二のトランジスタを含む第二の入力回路と、を有し、
   前記第二のトランジスタのドレイン側から前記第一及び第二の電圧を加算した所定の加算出力電圧を提供することを特徴とする電源回路。
2. ｐチャンネルＭＯＳトランジスタ及びｎチャンネルＭＯＳトランジスタの一方のタイプのトランジスタで形成され、第一の電源電圧が供給されるカレントミラー回路と、
   ｐチャンネルＭＯＳトランジスタ及びｎチャンネルＭＯＳトランジスタの他方のタイプのトランジスタで形成され、ドレイン側が前記カレントミラー回路の入力部位に接続され、ソース側に第二の電源電圧が供給され、ゲート側に第一の電圧が印加される第一のトランジスタを含む第一の入力回路と、
   前記他方のタイプのトランジスタで形成され、ドレイン側とゲート側が接続されたｎ個の第二のトランジスタを含む第二の入力回路と、を有し、
   前記第二の入力回路は、前記ｎ個の第二のトランジスタが、前記各第二のトランジスタのドレイン側をそのドレイン側に隣接する前記第二のトランジスタのソース側に接続し、前記各第二のトランジスタのソース側をそのソース側に隣接する前記第二のトランジスタのドレイン側に接続することにより、互いに直列接続されてなり、
   前記第二の入力回路の、ドレイン側が前記カレントミラー回路の出力部位に接続され、前記第二の入力回路のソース側に第二の電圧が印加され、
   前記ｎ個の第二のトランジスタのうち、所与の第二のトランジスタのドレイン側から各所定の加算出力電圧を提供することを特徴とする電源回路。
3. 請求項１、２のいずれかにおいて、
   前記第一のトランジスタと前記第二のトランジスタは、同一の半導体基板上に、同一特性で形成されていることを特徴とする電源回路。
4. 請求項１〜３のいずれかにおいて、
   前記加算出力電圧を入力し、インピーダンス変換出力するバッファを備えたことを特徴とする電源回路。
5. 請求項１、２のいずれかにおいて、
   前記ｐチャンネルＭＯＳトランジスタを、ｐｎｐバイポーラトランジスタに置き換え、
   前記ｎチャンネルＭＯＳトランジスタを、ｎｐｎバイポーラトランジスタに置き換えたことを特徴とする電源回路。
6. 請求項４の電源回路であって、前記カレントミラー回路がｐチャンネルＭＯＳトランジスタで形成され、前記第一のトランジスタと前記第二のトランジスタとがｎチャンネルＭＯＳトランジスタで形成された第一の電源回路と、
   請求項４の電源回路であって、前記カレントミラー回路がｎチャンネルＭＯＳトランジスタで形成され、前記第一のトランジスタと前記第二のトランジスタとがｐチャンネルＭＯＳトランジスタで形成された第二の電源回路と、
   前記第一の電源回路によって提供され、前記第二の電圧に前記第一の電圧の所定倍の電圧を加算した第一の加算出力電圧と、前記第二の電源回路によって提供され、前記第二の電圧から前記第一の電圧の所定倍の電圧を減算した第二の加算出力電圧と、を切り替え出力する切り替え回路と、
   を有し、
   前記第一の加算出力電圧と、
   前記第二の加算出力電圧とを、
   前記切り替え回路にて切り替え、交流信号として出力することを特徴とする交流信号発生回路。
7. 請求項６記載の交流信号発生回路であって、前記第一の電源回路は、外部から供給される前記第二の電源電圧と前記第二の電源電圧より電位が高い前記第一の電源電圧で駆動され、
   前記第一の電源回路の前記第一の入力回路および前記第二の入力回路に前記第一の電圧と前記第二の電圧が印加され、
   前記第二の電源回路は、前記第一の加算出力電圧を前記第二の電源回路の第二の電源電圧とし、前記第一の加算出力電圧より低い電位である第三の電源電圧を前記第二の電源回路の第一の電源電圧とし、前記第二の電源回路の前記第一および第二の入力回路に前記第二の電圧が印加されることを特徴とする交流信号発生回路。
8. 請求項４の電源回路であって、前記カレントミラー回路がｎチャンネルＭＯＳトランジスタで形成され、前記第一のトランジスタと前記第二のトランジスタとがｐチャンネルＭＯＳトランジスタで形成された第一の電源回路と、
   請求項４の電源回路であって、前記カレントミラー回路がｐチャンネルＭＯＳトランジスタで形成され、前記第一のトランジスタと前記第二のトランジスタとがｎチャンネルＭＯＳトランジスタで形成された第二の電源回路と、
   前記第一の電源回路から提供され、前記第二の電圧に前記第一の電圧の所定倍の電圧を加算した第一の加算出力電圧と、前記第二の電源回路から提供され、前記第二の電圧から前記第一の電圧の所定倍の電圧を減算した第二の加算出力電圧を切り替え出力する切り替え回路と、
   を有し、
   前記第一の加算出力電圧と、
   前記第二の加算出力電圧とを、
   前記切り替え回路にて切り替え、交流信号として出力することを特徴とする交流信号発生回路。
9. 請求項８記載の交流信号発生回路であって、前記第一の電源回路は、外部から供給される前記第二の電源電圧と前記第二の電源電圧より電位が低い前記第一の電源電圧で駆動され、
   前記第一の電源回路の前記第一の入力回路および前記第二の入力回路に前記第一の電圧と前記第二の電圧が印加され、
   前記第二の電源回路は、前記第一の加算出力電圧を前記第二の電源回路の第二の電源電圧とし、前記第一の加算出力電圧より高い電位である第三の電源電圧を前記第二の電源回路の第一の電源電圧とし、前記第二の電源回路の前記第一および第二の入力回路に前記第二の電圧が印加されることを特徴とする交流信号発生回路。
10. 請求項６〜９のいずれかにおいて、
    前記ｐチャンネルＭＯＳトランジスタを、ｐｎｐバイポーラトランジスタに置き換え、
    前記ｎチャンネルＭＯＳトランジスタを、ｎｐｎバイポーラトランジスタに置き換えたことを特徴とする交流信号発生回路。
11. 請求項１〜４のいずれかの電源回路が、Ｐ型あるいはＮ型いずれかの第一導電型半導体基板上に形成された半導体装置であって、
    前記第一導電型半導体基板上に、Ｎ型あるいはＰ型いずれかの第二導電型半導体ウェルが形成され、
    前記第二導電型半導体ウェル内に、さらにＰ型あるいはＮ型いずれかの第一導電型半導体ウェルが形成され、
    前記カレントミラー回路を構成するＭＯＳトランジスタは、前記第二導電型半導体ウェル内に形成され、
    前記電源回路の第一のトランジスタと第二のトランジスタは、前記第一導電型半導体ウェル内に形成されたことを特徴とする半導体装置。
12. 請求項１〜５のいずれかの電源回路、請求項６〜１０のいずれかの交流信号発生回路または請求項１１の半導体装置を含んで構成されることを特徴とする電子機器。

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