JP2004233713A - 表示装置のデータ側駆動回路 - Google Patents
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Abstract
【課題】電源電圧に対応したバイアス電流の切換えを自動で行えるようにする。
【解決手段】コンパレータ２１の出力ＣＬＫ’が電源電圧判定回路５０に入力されると、内部でＣＬＫ’の波形の傾きが検出され、電源電圧判定回路５０からバイアス切換え信号生成回路６０に、コンパレータ２１への電源電圧Ｖｃｃ＝Ｖｃｃ１のとき、“Ｈ”レベルが出力され、Ｖｃｃ＝Ｖｃｃ２（Ｖｃｃ１＞Ｖｃｃ２）のとき、ＣＬＫ’の立ち上がりおよび立ち下がりごとにパルス信号が出力される。そして、バイアス切換え信号生成回路６０からバイアス制御回路２２に、Ｖｃｃ＝Ｖｃｃ１のとき、バイアス切換え信号ＢＩＣ＝“Ｌ”レベルが出力され、Ｖｃｃ＝Ｖｃｃ２のとき、２つ目のパルス信号に同期してＢＩＣ＝“Ｈ”レベルが出力される。
【選択図】図２
【解決手段】コンパレータ２１の出力ＣＬＫ’が電源電圧判定回路５０に入力されると、内部でＣＬＫ’の波形の傾きが検出され、電源電圧判定回路５０からバイアス切換え信号生成回路６０に、コンパレータ２１への電源電圧Ｖｃｃ＝Ｖｃｃ１のとき、“Ｈ”レベルが出力され、Ｖｃｃ＝Ｖｃｃ２（Ｖｃｃ１＞Ｖｃｃ２）のとき、ＣＬＫ’の立ち上がりおよび立ち下がりごとにパルス信号が出力される。そして、バイアス切換え信号生成回路６０からバイアス制御回路２２に、Ｖｃｃ＝Ｖｃｃ１のとき、バイアス切換え信号ＢＩＣ＝“Ｌ”レベルが出力され、Ｖｃｃ＝Ｖｃｃ２のとき、２つ目のパルス信号に同期してＢＩＣ＝“Ｈ”レベルが出力される。
【選択図】図２
Description
【０００１】
【発明の属する技術分野】
本発明は表示装置のデータ側駆動回路に関し、特に小振幅差動信号形式のデータ信号を入力とする表示装置のデータ側駆動回路に関する。
【０００２】
【従来の技術】
ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。
【０００３】
この種の液晶表示装置の液晶表示モジュールは、図８に示すように、液晶パネル（ＬＣＤパネル）１と、半導体集積回路装置（以下、ＩＣという）からなる制御回路（以下、コントローラという）２と、ＩＣからなる複数個の走査側駆動回路（以下、走査側ドライバという）３およびデータ側駆動回路（以下、データ側ドライバという）４とを具備している。液晶パネル１は、詳細を図示しないが、透明な画素電極および薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率を変化させて画像を表示するものである。半導体基板上には、各画素電極へ印加する階調電圧を送るデータ線と、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線とが配線されている。
【０００４】
コントローラ２は、入力側がＰＣ（パソコン）５に接続され、出力側が走査側ドライバ３およびデータ側ドライバ４に接続されている。走査側ドライバ３およびデータ側ドライバ４の出力側は、液晶パネル１の走査線およびデータ線にそれぞれ接続されている。走査側ドライバ３およびデータ側ドライバ４は、製造上の制限よりチップサイズが制限され、従って、ＩＣ１個で出力できる走査線およびデータ線に対応する出力数も制限され、液晶パネル１のサイズが大きい場合、それぞれ複数個を液晶パネル１の外周に配置する必要がある。例えばＸＧＡ（１０２４×７６８画素）カラー表示の液晶パネルの場合の各ドライバ３，４のモジュールへの実装は、
▲１▼走査側ドライバ３は、７６８本のゲート線を駆動する必要があり、例えば１９２本分の駆動能力を有する場合、４個必要とし、液晶パネル１の左側外周にカスケード接続で片側配置される。
▲２▼データ側ドライバ４は、１画素をカラー表示するためにデータ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用の３本が必要なため、１０２４×３＝３０７２本のデータ線を駆動する必要があり、例えば、３８４本分の駆動能力を有する場合、８個を必要とし、液晶パネル１の上側外周にカスケード接続で片側配置される。
【０００５】
ＰＣ５から画像データが液晶表示モジュールのコントローラ２に送られ、コントローラ２から走査側ドライバ３には、クロック信号等が各走査側ドライバ３に並列に送られ、垂直同期用のスタート信号ＳＴＶが初段の走査側ドライバ３に送られ、カスケード接続された次段以降の走査側ドライバ３に順次転送されていく。また、コントローラ２からデータ側ドライバ４には、クロック信号等のタイミング信号やデータ信号が各データ側ドライバ４に並列に送られ、水平同期用のスタート信号ＳＴＨが初段のデータ側ドライバ４に送られ、カスケード接続された次段以降のデータ側ドライバ４に順次転送されていく。そして、走査側ドライバ３から各走査線にはパルス状の走査信号が送られ、走査線に印加された走査信号がハイレベルのとき、その走査線につながるＴＦＴが全てオンとなり、そのときデータ側ドライバ４からデータ線に送られた階調電圧が、オンとなったＴＦＴを介して画素電極に印加される。そして、走査信号がローレベルとなり、ＴＦＴがオフ状態に変化すると、画素電極と対向基板電極との電位差は、次の階調電圧が画素電極に印加されるまでの間保持される。そして、各走査線に順次走査信号を送ることにより、全ての画素電極に所定の階調電圧が印加され、フレーム周期で階調電圧の書き替えを行うことにより画像を表示することができる。
【０００６】
上述の液晶表示モジュールへのＰＣ５からの画像データの高速転送には、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズを低減するために、ＬＶＤＳ（ＬｏｗＶｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）インターフェースが標準インターフェースとして一般的に採用されている。このＬＶＤＳインターフェースは、画像データのパラレル信号をシリアル変換して小振幅差動信号として出力するトランスミッタと、入力された信号をパラレル変換して元の画素データに戻すレシーバとで構成され、トランスミッタはＰＣ５側に配置され、レシーバは液晶表示モジュール側に配置される。ＬＶＤＳレシーバは、コントローラ２に内蔵したものが主流となっている。
【０００７】
一方、液晶表示モジュール内におけるＩＣ間の信号転送において、従来、その振幅が電源電圧（“Ｈ”レベル）とグランド（“Ｌ”レベル）とで変化する２値の電圧信号（以下、ＣＭＯＳレベルの電圧信号という）を伝送手段とするＣＭＯＳインターフェースが用いられている。画質の高精細化が進むに従い、液晶パネルの画素数も増加し、ＸＧＡからＳＸＧＡ（１２８０×１０２４画素）、ＵＸＧＡ（１６００×１２００画素）の市場も拡大してきており、ＰＣ５からのクロック信号は、ＸＧＡでは、現在６０ＭＨｚ程度であるが、ＵＸＧＡでは１６０ＭＨｚ以上となり、さらにその２倍の３２０ＭＨｚ以上にしようとしており、液晶表示モジュール内のコントローラ２とデータ側ドライバ４間においてもクロック信号やデータ信号等の高速転送が必要であるが、従来のＣＭＯＳインターフェースでは、パラレル伝送方式をとらざるをえず配線本数が増加するという問題があった。また、ＥＭＩノイズを防止するために液晶表示モジュール内の信号配線上に多数のＥＭＩフィルタを必要とするという問題があった。
【０００８】
そこで、上述の問題を解決するために、表示装置のデータ側ドライバ４において、例えば、小振幅差動信号伝送方式が用いられている（例えば、特許文献１を参照。）。
【０００９】
以下に、従来の小振幅差動信号伝送方式について、上記文献１を参考に、図８に示す液晶表示モジュールのコントローラ２からデータ側ドライバ４への各種信号線を図９に示して説明する。データ側ドライバ４は、液晶パネル１の上側外周に沿って８個（Ａ、Ｂ、…、Ｈ）で配列され、コントローラ２から各種信号が次のように転送される。クロック信号ＣＬＫおよびデータ信号ＤＡは、コントローラ２から各データ側ドライバ４に小振幅差動信号形式で並列に転送され、各データ側ドライバ４に内蔵された後述のインターフェース回路でＣＭＯＳレベルの電圧信号にレベル変換され、内部の後段回路に供給される。また、ラッチ信号ＳＴＢおよび極性信号ＰＯＬは、従来通りＣＭＯＳインターフェースを用いてコントローラ２から各データ側ドライバ４に並列に転送される。スタート信号ＳＴＨは、従来通りＣＭＯＳインターフェースを用いて、コントローラ２から初段のデータ側ドライバＡに送られ、カスケード接続された次段以降のデータ側ドライバＢ、Ｃ、…、Ｈに順次転送されていく。
【００１０】
データ側ドライバ４に内蔵された小振幅差動信号方式のインターフェース回路は、図１０（ｂ）に示すように、非反転入力（＋）、反転入力（−）２本の入力端子と１本の出力端子を持つ差動増幅器型の複数のコンパレータ２１…で構成されている。すなわち、インターフェース回路２０は、図１０（ａ）に示すように、クロック信号およびデータ信号の非反転入力（＋）、反転入力（−）の入力端子ＣＬＫ，ＤＡに電圧１．０Ｖ−１．４Ｖの低振幅レベルを持つパルス信号がツイスト状態で入力されると、コンパレータ２１によって比較後レベルシフトされ、図１０（ｃ）に示すように、例えばコンパレータ２１の電源電圧Ｖｃｃを３Ｖに設定することで、出力端子から０Ｖ−３ＶのＣＭＯＳレベルをもつパルス信号が出力される。
【００１１】
【特許文献１】
特開平１１−１９４７３７号公報（段落番号「００３２」−「００３９」、図５０）
【００１２】
【発明が解決しようとする課題】
ところで、上述のインターフェース回路２０のコンパレータ２１は、差動増幅器により構成されており、その入出力波形間に遅延を有しており、ＣＭＯＳインターフェースで転送されるスタート信号ＳＴＨとのセットアップ／ホールドのタイミング関係を満たすために、所定の遅延時間となるように差動増幅器のバイアス電流が調整されるとともに、遅延回路でタイミングを合わせている。しかし、この遅延時間に電源電圧依存性を有する差動増幅器を用いている場合、データ側ドライバ４を用いる液晶表示モジュールのメーカにより差動増幅器の電源電圧が異なると、遅延時間も異なるため、これに対応するため、例えば、図１０に示すように、２種類の電源電圧、第１電源電圧および第２電源電圧（第１電源電圧＞第２電源電圧）に対応してバイアス制御回路２２にバイアス切換え信号入力端子２３からバイアス切換え信号を供給することによりそれぞれの電源電圧に対応したバイアス電流を供給するようにしていた。しかし、この場合、データ側ドライバ４にバイアス切換え信号入力端子２３が必要となり端子数が増加するという問題がある。また液晶表示モジュールのメーカ側で、バイアス切換え信号入力端子２３を電源電位または接地電位に接続する場合、その工数が必要となるという問題があった。また、バイアス切換え信号入力端子２３を設けずに、差動増幅器の電源電圧を基準電圧と比較してその比較結果によりバイアス電流を切換えるようにすることが考えられるが、この場合、基準電圧を生成する回路のチップに占める面積が大きくなるという問題がある。また、バイアス電流を切換える構成とせずに、第１電源電圧の場合も第２電源電圧に対応するバイアス電流に設定した場合、第１電源電圧のときの消費電流が必要以上に大きくなるという問題がある。
従って、本発明の目的は、内蔵された小振幅差動信号方式のインターフェース回路のコンパレータに複数の所定の電源電圧のどれでも供給可能とした表示装置のデータ側駆動回路において、データ側ドライバの入力端子数を増加させることなく、また液晶表示モジュールのメーカ側で電源電圧に対応したバイアス電流の設定の必要がなく、さらにチップ面積および消費電流をあまり大きくせずに、コンパレータへの電源電圧に対応したバイアス電流の切換えを自動で行えるようにした表示装置のデータ側駆動回路を提供することである。
【００１３】
【課題を解決するための手段】
（１）本発明のデータ側駆動回路は、内蔵された小振幅差動信号方式のインターフェース回路に含まれる差動増幅器に複数レベルの電源電圧のどれでも供給可能とした表示装置のデータ側駆動回路において、前記インターフェース回路の出力波形の傾きを検出することにより、前記複数レベルの電源電圧のどれが供給されているかを判定し、前記差動増幅器への電源電圧に対応したバイアス電流の切換えを自動で行えるようにしたことを特徴とする。
（２）本発明のデータ側駆動回路は、複数レベルの電源電圧のどれかが供給され、小振幅差動信号を入力としＣＭＯＳレベルの電圧信号に変換出力するコンパレータと、前記コンパレータのバイアス電流をバイアス切換え信号により切換え制御するバイアス制御回路と、前記コンパレータの出力波形の傾きを検出することによりコンパレータに複数レベルの電源電圧のどれが供給されているかを判定する電源電圧判定回路と、前記電源電圧判定回路からの判定信号に基づき前記差動増幅器への電源電圧に対応して前記バイアス切換え信号を生成するバイアス切換え信号生成回路とを備えている。
（３）本発明のデータ側駆動回路は、上記（２）項において、前記電源電圧判定回路は、前記コンパレータの出力を異なる閾値のインバータに供給することにより前記出力波形の傾きを検出することを特徴とする。
（４）本発明のデータ側駆動回路は、上記（３）項において、前記複数レベルの電源電圧が第１電源電圧および第２電源電圧（第１電源電圧＞第２電源電圧）であり、前記電源電圧判定回路は、判定信号として、前記コンパレータに第１電源電圧が供給されたとき、２値のうち一方の一定レベルの信号を出力し、第２電源電圧が供給されたとき、前記出力波形の立ち上がりおよび立ち下がりごとにパルス信号を出力することを特徴とする。
（５）本発明のデータ側駆動回路は、上記（４）項において、前記バイアス切換え信号生成回路は、前記判定信号が一定レベルの信号のとき、その一定レベルの信号を検出して、第１電源電圧用のレベルのバイアス切換え信号を生成し、パルス信号のとき、そのパルス信号を検出して、第２電源電圧用のレベルのバイアス切換え信号を生成することを特徴とする。
（６）本発明のデータ側駆動回路は、上記（３）項において、前記複数レベルの電源電圧が第１電源電圧、第２電源電圧および第３電源電圧（第１電源電圧＞第２電源電圧＞第３電源電圧）であり、前記電源電圧判定回路は、第１および第２の電源電圧判定回路を有し、第１の電源電圧判定回路は、判定信号として、前記コンパレータに第１電源電圧が供給されたとき、２値のうち一方の一定レベルの信号を出力し、第２電源電圧または第３電源電圧が供給されたとき、前記出力波形の立ち上がりおよび立ち下がりごとにパルス信号を出力し、第２の電源電圧判定回路は、判定信号として、前記コンパレータに第１電源電圧または第２電源電圧が供給されたとき、２値のうち一方の一定レベルの信号を出力し、第３電源電圧が供給されたとき、前記出力波形の立ち上がりおよび立ち下がりごとにパルス信号を出力することを特徴とする。
（７）本発明のデータ側駆動回路は、上記（６）項において、前記バイアス切換え信号生成回路は、前記第１および第２の電源電圧判定回路からの各判定信号が一定レベルの信号のとき、第１電源電圧用のレベルの２ビットのバイアス切換え信号を生成し、前記第１の電源電圧判定回路からの判定信号が一定レベルの信号および前記第２の電源電圧判定回路からの判定信号がパルス信号のとき、第２電源電圧用のレベルの２ビットのバイアス切換え信号を生成し、前記第１および第２の電源電圧判定回路からの各判定信号がパルス信号のとき、第３電源電圧用のレベルの２ビットのバイアス切換え信号を生成することを特徴とする。
【００１４】
【発明の実施の形態】
以下に、本発明の第１実施例について、図１を参照して説明する。尚、図８と同一のものは同一符号を付して、その説明を省略する。液晶表示装置の液晶表示モジュールは、液晶パネル１と、コントローラ２と、複数個の走査側ドライバ３およびデータ側ドライバ１４とを具備している。
【００１５】
図１に示す液晶表示モジュールのコントローラ２からデータ側ドライバ１４への各種信号線を図２に示して説明する。データ側ドライバ１４は、液晶パネル１の上側外周に沿って８個（Ａ、Ｂ、…、Ｈ）で配列され、コントローラ２から各種信号が次のように転送される。クロック信号ＣＬＫおよびデータ信号ＤＡは、コントローラ２から各データ側ドライバ１４に小振幅差動信号形式で並列に転送され、各データ側ドライバ１４に内蔵された後述のインターフェース回路でＣＭＯＳレベルの電圧信号にレベル変換され、内部の後段回路に供給される。また、ラッチ信号ＳＴＢおよび極性信号ＰＯＬは、従来通りＣＭＯＳインターフェースを用いてコントローラ２から各データ側ドライバ１４に並列に転送される。スタート信号ＳＴＨは、従来通りＣＭＯＳインターフェースを用いて、コントローラ２から初段のデータ側ドライバＡに送られ、カスケード接続された次段以降のデータ側ドライバＢ、Ｃ、…、Ｈに順次転送されていく。
【００１６】
データ側ドライバ１４に内蔵された小振幅差動信号方式のインターフェース回路４０は、図３に示すように、複数レベルの電源電圧として、第１電源電圧Ｖｃｃ１および第２電源電圧Ｖｃｃ２（Ｖｃｃ１＞Ｖｃｃ２）のどちらか一方が供給されるＶｃｃ端子、小振幅差動信号を入力する非反転入力（＋）および反転入力（−）端子、およびＣＭＯＳレベルの電圧信号を出力する出力端子を持つ差動増幅器型の複数のコンパレータ２１と、コンパレータ２１のバイアス電流を１ビット（２値）のバイアス切換え信号により切換え制御するバイアス制御回路２２と、コンパレータ２１からの復調されたＣＭＯＳレベルの電圧信号の出力波形の傾きを検出することによりコンパレータ２１に第１電源電圧Ｖｃｃ１および第２電源電圧Ｖｃｃ２のどちらが供給されたかを判定する電源電圧判定回路５０と、電源電圧判定回路５０からの判定信号に基づきバイアス切換え信号を生成するバイアス切換え信号生成回路６０とで構成されている。電源電圧判定回路５０は、図３では、クロック信号ＣＬＫが小振幅差動信号で入力されるコンパレータ２１出力を入力としているが、データ信号ＤＡが小振幅差動信号で入力されるコンパレータ２１出力を入力としてもよい。
【００１７】
電源電圧判定回路５０およびバイアス切換え信号生成回路６０の一例を図４を参照して説明する。電源電圧判定回路５０は、コンパレータ２１からのクロック信号ＣＬＫ’が共通入力される第１インバータ５１および第２インバータ５２と、第１インバータ５１の出力に１段で直列接続された第３インバータ５３と、第２インバータ５２の出力に２段で直列接続された第３インバータ５４，５５と、第３インバータ５３，５５の出力を２入力とするＮＡＮＤ回路５６と、ＮＡＮＤ回路５６の出力Ｘに接続された抵抗、コンデンサおよび２段のインバータで構成された波形整形回路５７とを有している。第１インバータ５１の閾値電圧Ｖｔｈ１は第３インバータ５３の閾値電圧Ｖｔｈ３より低く、第２インバータ５２の閾値電圧Ｖｔｈ２は第３インバータ５３の閾値電圧Ｖｔｈ３より高く設計されている（Ｖｔｈ１＜Ｖｔｈ３＜Ｖｔｈ２）。各閾値電圧Ｖｔｈ１，Ｖｔｈ３，Ｖｔｈ２は、例えば、インバータを構成するＭＯＳＦＥＴのゲート幅を調整することにより制御することができ、閾値電圧Ｖｔｈ１は、第１インバータ５１のＮチャネルＭＯＳＦＥＴのゲート幅を第３インバータ５３より広く設計し、閾値電圧Ｖｔｈ２は、第２インバータ５２のＰチャネルＭＯＳＦＥＴのゲート幅を第３インバータ５３より広く設計することによりＶｔｈ１＜Ｖｔｈ３＜Ｖｔｈ２とすることができる。電源電圧判定回路５０は、ＮＡＮＤ回路５６からの出力Ｘを波形整形回路５７を介して出力することにより、電源電圧判定回路５０の出力Ｙが、コンパレータ２１に第１電源電圧Ｖｃｃ１が供給されたとき“Ｈ”レベルのほぼ一定な信号になり、第２電源電圧Ｖｃｃ２が供給されたとき、パルス信号の波形になるように波形整形回路５７の抵抗とコンデンサによる時定数が調整される。
【００１８】
バイアス切換え信号生成回路６０は、電源電圧判定回路５０の出力Ｙに２入力のうちの一方の入力が接続されたＮＡＮＤ回路６１と、ＮＡＮＤ回路６１の出力に１段で接続されたインバータ６２と、ＮＡＮＤ回路６１の出力に正相入力ＣＬおよびインバータ６２の出力に負相入力ＣＬバーが接続された２分周回路６３と、２分周回路６３の正相出力Ｑに負相入力ＣＬバーおよび負相出力Ｑバーに正相入力ＣＬが接続された２分周回路６４と、２分周回路６４の負相出力ＱバーおよびＮＡＮＤ回路６１の他方の入力に１段で接続されたインバータ６５とを有している。尚、２分周回路６３，６４の出力の初期値は、正相出力Ｑが“Ｌ”レベルおよび負相出力Ｑバーが“Ｈ”レベルに設定されている。
【００１９】
次に、電源電圧判定回路５０およびバイアス切換え信号生成回路６０の動作について、図５および図６を参照して説明する。
（コンパレータ２１に第１電源電圧Ｖｃｃ１が供給されたとき）
図５（ａ）に示すように、コンパレータ２１からクロック信号ＣＬＫ’が電源電圧判定回路５０に入力されると、第１インバータ５１および第２インバータ５２に共通入力され、ＮＡＮＤ回路５６の２入力に、インバータ５３から出力Ａが、クロック信号ＣＬＫ’と同相で出力されるとともに、インバータ５５から出力Ｂが、クロック信号ＣＬＫ’と逆相で出力される。そして、ＮＡＮＤ回路５６から波形整形回路５７に出力Ａと出力Ｂとで否定論理積された出力Ｘが出力される。このとき、出力Ａの“Ｈ”レベルと出力Ｂの“Ｈ”レベルとの重なり幅は、クロック信号ＣＬＫ’の波形の傾きがＶｃｃ＝Ｖｃｃ２のときに較べ急峻なため、Ｖｃｃ＝Ｖｃｃ２のときに較べ狭くなり、この“Ｈ”レベルの重なりが反転しても完全な“Ｌ”レベルにならず出力Ｘの波形は、三角波となる。その結果、波形整形回路５７に入力された出力Ｘは、波形整形回路５７で三角波がほぼなくなり、波形整形回路５７から“Ｈ”レベルの出力Ｙがバイアス切換え信号生成回路６０に出力され、コンパレータ２１に第１電源電圧Ｖｃｃ１が供給されたと判定される。
【００２０】
図６（ａ）に示すように、バイアス切換え信号生成回路６０に出力Ｙが“Ｈ”レベルで入力されると、ＮＡＮＤ回路６１の２入力にこの“Ｈ”レベルと、２分周回路６４の負相出力Ｃ２バーの初期値＝“Ｈ”レベルとが入力され、ＮＡＮＤ回路６１からの出力信号Ｃ０は“Ｌ”レベルとなる。そして、Ｃ０＝“Ｌ”レベルおよびインバータ６２からの出力信号Ｃ０バー＝“Ｈ”レベルが２分周回路６３の正相入力ＣＬおよび負相入力ＣＬバーに入力されると、２分周回路６３の正相出力Ｑおよび負相出力Ｑバーからの出力信号Ｃ１およびＣ１バーは、Ｃ１＝“Ｌ”レベルおよびＣ１バー＝“Ｈ”レベルとなる。さらに、Ｃ１＝“Ｌ”レベルおよびＣ１バー＝“Ｈ”レベルが２分周回路６４の負相入力ＣＬバーおよび正相入力ＣＬに入力されると、２分周回路６４の負相出力Ｑバーからの出力信号Ｃ２バーは、Ｃ２バー＝“Ｈ”レベルとなり、バイアス切換え信号生成回路６０からバイアス切換え信号ＢＩＣ＝“Ｌ”レベルが出力される。Ｖｃｃ＝Ｖｃｃ１が維持されると、電源電圧判定回路５０からの出力Ｙは、“Ｈ”レベルを維持し、ＮＡＮＤ回路６１の２入力は常に“Ｈ”レベルとなり、バイアス切換え信号ＢＩＣは“Ｌ”レベルを維持する。
【００２１】
（コンパレータ２１に第２電源電圧Ｖｃｃ２が供給されたとき）
図５（ｂ）に示すように、Ｖｃｃ＝Ｖｃｃ１のときと同様に、コンパレータ２１からクロック信号ＣＬＫ’が電源電圧判定回路５０に入力されると、ＮＡＮＤ回路５６から波形整形回路５７に出力Ａと出力Ｂとで否定論理積された出力Ｘが出力される。このとき、出力Ａの“Ｈ”レベルと出力Ｂの“Ｈ”レベルとの重なり幅は、クロック信号ＣＬＫ’の波形の傾きがＶｃｃ＝Ｖｃｃ１のときに較べ緩慢なため、Ｖｃｃ＝Ｖｃｃ１のときに較べ広くなり、この“Ｈ”レベルの重なりが反転して完全な“Ｌ”レベルになり出力Ｘの波形は、ＣＬＫ’の立ち上がりおよび立ち下がりごとのパルス信号となる。波形整形回路５７に入力された出力Ｘは、波形整形回路５７で、パルス信号の波形を維持したまま、波形整形回路５７から出力Ｙとして出力され、コンパレータ２１に第２電源電圧Ｖｃｃ２が供給されたと判定される。
【００２２】
図６（ｂ）に示すように、
（１）時刻ｔ０において、バイアス切換え信号生成回路６０に出力Ｙが“Ｈ”レベルで入力されると、Ｖｃｃ＝Ｖｃｃ１のときと同様に、バイアス切換え信号生成回路６０からバイアス切換え信号ＢＩＣ＝“Ｌ”レベルが出力される。
（２）時刻ｔ１において、出力Ｙが“Ｈ”レベルから“Ｌ”レベルになると、Ｃ０＝“Ｈ”レベル、Ｃ１＝“Ｈ”レベルおよびＣ１バー＝“Ｌ”レベルとなり、Ｃ２バー＝“Ｈ”レベルおよびＢＩＣ＝“Ｌ”レベルのままとなる。
（３）時刻ｔ２において、出力Ｙが“Ｌ”レベルから“Ｈ”レベルになると、Ｃ０＝“Ｌ”レベルとなり、Ｃ１＝“Ｈ”レベル、Ｃ１バー＝“Ｌ”レベル、Ｃ２バー＝“Ｈ”レベルおよびＢＩＣ＝“Ｌ”レベルのままとなる。
（４）時刻ｔ３において、出力Ｙが“Ｈ”レベルから“Ｌ”レベルになると、Ｃ０＝“Ｈ”レベル、Ｃ１＝“Ｌ”レベル、Ｃ１バー＝“Ｈ”レベル、Ｃ２バー＝“Ｌ”レベルおよびＢＩＣ＝“Ｈ”レベルとなる。
（５）時刻ｔ４において、出力Ｙが“Ｌ”レベルから“Ｈ”レベルになると、ＮＡＮＤ回路６１の２入力にこの“Ｈ”レベルと、Ｃ２バー＝“Ｌ”レベルとが入力され、Ｃ０は“Ｈ”レベルのままとなる。従って、Ｃ１＝“Ｌ”レベル、Ｃ１バー＝“Ｈ”レベル、Ｃ２バー＝“Ｌ”レベルおよびＢＩＣ＝“Ｈ”レベルのままとなる。
（６）時刻ｔ４以降において、出力Ｙが“Ｈ”レベルから“Ｌ”レベルおよび“Ｌ”レベルから“Ｈ”レベルになっても、ＮＡＮＤ回路６１に入力されるＣ２バーが常に“Ｌ”レベルであるため、Ｃ１＝“Ｌ”レベル、Ｃ１バー＝“Ｈ”レベル、Ｃ２バー＝“Ｌ”レベルのままとなり、ＢＩＣは、時刻ｔ３以降、“Ｈ”レベルを維持する。
【００２３】
以上の構成により、Ｖｃｃ＝Ｖｃｃ１のときは、バイアス制御回路２２にＢＩＣ＝“Ｌ”レベルが入力されて、コンパレータ２１のバイアス電流はＶｃｃ＝Ｖｃｃ１に対応した電流となり、Ｖｃｃ＝Ｖｃｃ２のときは、バイアス制御回路２２に図６（ｂ）の時刻ｔ３の時点でＢＩＣ＝“Ｈ”レベルが入力されて、コンパレータ２１のバイアス電流はＶｃｃ＝Ｖｃｃ２に対応した電流となる。
【００２４】
次に、本発明の第２実施例について説明する。第１実施例と異なるのは、データ側ドライバのインターフェース回路が、第１実施例では、２つのレベルの電源電圧に対応しているのに対して、第２実施例では、３つのレベルの電源電圧、第１電源電圧Ｖｃｃ１、第２電源電圧Ｖｃｃ２および第３電源電圧Ｖｃｃ３（Ｖｃｃ１＞Ｖｃｃ２＞Ｖｃｃ３）に対応している点であり、そのため、データ側ドライバ１４において、第２実施例では、インターフェース回路４０の替わりにインターフェース回路７０が内蔵されている。以下、インターフェース回路７０について、図７を参照して説明する。尚、図３と同一のものは同一符号を付して、その説明を省略する。インターフェース回路７０は、複数のコンパレータ２１と、コンパレータ２１のバイアス電流を２ビット（３値）のバイアス切換え信号により３つのレベルの電源電圧に対応して切換え制御するバイアス制御回路７１と、コンパレータ２１からの復調されたＣＭＯＳレベルの電圧信号の出力波形の傾きを検出することによりコンパレータ２１に第１電源電圧Ｖｃｃ１、第２電源電圧Ｖｃｃ２および第３電源電圧Ｖｃｃ３のどれが供給されたかを判定する電源電圧判定回路８０と、電源電圧判定回路８０からの判定信号に基づき２ビットのバイアス切換え信号を生成するバイアス切換え信号生成回路９０とで構成されている。
【００２５】
電源電圧判定回路８０は、第１電源電圧Ｖｃｃ１およびそれ以外の電源電圧（第２電源電圧Ｖｃｃ２または第３電源電圧Ｖｃｃ３）のどちらが供給されたかを判定する第１の電源電圧判定回路５０ａと、第３電源電圧Ｖｃｃ３およびそれ以外の電源電圧（第１電源電圧Ｖｃｃ１または第２電源電圧Ｖｃｃ２）のどちらが供給されたかを判定する第２の電源電圧判定回路５０ｂとを有している。電源電圧判定回路５０ａ，５０ｂは、図４に示す電源電圧判定回路５０と回路構成は同じであるが、各電源電圧判定回路５０ａ，５０ｂの出力Ｙが、コンパレータ２１に供給される電源電圧のレベルにより、つぎの波形となるように、電源電圧判定回路５０ａと５０ｂとで波形整形回路５７の時定数を異ならせている。すなわち、第１電源電圧Ｖｃｃ１が供給されたとき、各電源電圧判定回路５０ａ，５０ｂの出力Ｙが“Ｈ”レベルのほぼ一定な信号になるようにする。第２電源電圧Ｖｃｃ２が供給されたとき、電源電圧判定回路５０ａの出力Ｙが“Ｈ”レベルのほぼ一定な信号になり、電源電圧判定回路５０ｂの出力Ｙがパルス信号の波形になるようにする。第３電源電圧Ｖｃｃ３が供給されたとき、各電源電圧判定回路５０ａ，５０ｂの出力Ｙがパルス信号の波形になるようにする。従って、波形整形回路５７の時定数は、電源電圧判定回路５０ａのほうを電源電圧判定回路５０ｂより大きくして調整されている。バイアス切換え信号生成回路９０は、２個のバイアス切換え信号生成回路６０を有し、各電源電圧判定回路５０ａ，５０ｂからの判定信号に基づきそれぞれ１ビットのバイアス切換え信号を生成する。従って、バイアス切換え信号生成回路９０からは、２ビットのバイアス切換え信号が出力される。
【００２６】
次に、インターフェース回路７０の動作について説明する。
（コンパレータ２１に第１電源電圧Ｖｃｃ１が供給されたとき）
コンパレータ２１からクロック信号ＣＬＫ’が電源電圧判定回路８０に入力されると、各電源電圧判定回路５０ａ，５０ｂにおいて、ＮＡＮＤ回路５６から波形整形回路５７に三角波の出力Ｘが出力される。そして、各波形整形回路５７に入力された出力Ｘは、各波形整形回路５７で三角波がほぼなくなり、各波形整形回路５７から “Ｈ”レベルの出力Ｙがバイアス切換え信号生成回路９０に出力され、コンパレータ２１に第１電源電圧Ｖｃｃ１が供給されたと判定される。各バイアス切換え信号生成回路６０に出力Ｙが“Ｈ”レベルで入力されると、各バイアス切換え信号生成回路６０の出力は“Ｌ”レベルを維持し、バイアス切換え信号生成回路９０から２ビットのバイアス切換え信号ＢＩＣ＝“Ｌ”“Ｌ”レベルが出力される。
【００２７】
（コンパレータ２１に第２電源電圧Ｖｃｃ２が供給されたとき）
Ｖｃｃ＝Ｖｃｃ１のときと同様に、コンパレータ２１からクロック信号ＣＬＫ’が電源電圧判定回路８０に入力されると、各電源電圧判定回路５０ａ，５０ｂにおいて、ＮＡＮＤ回路５６から波形整形回路５７にＣＬＫ’の立ち上がりおよび立ち下がりごとのパルス信号の出力Ｘが出力される。そして、電源電圧判定回路５０ａでは、波形整形回路５７に入力された出力Ｘは、波形整形回路５７でパルス信号から“Ｈ”レベルのほぼ一定な信号になり、波形整形回路５７から “Ｈ”レベルの出力Ｙがバイアス切換え信号生成回路９０に出力される。また、電源電圧判定回路５０ｂでは、波形整形回路５７に入力された出力Ｘは、波形整形回路５７で、パルス信号の波形を維持したまま、波形整形回路５７から出力Ｙとしてバイアス切換え信号生成回路９０に出力される。これにより、コンパレータ２１に第２電源電圧Ｖｃｃ２が供給されたと判定される。電源電圧判定回路５０ａから一方のバイアス切換え信号生成回路６０に出力Ｙが“Ｈ”レベルで入力されると、そのバイアス切換え信号生成回路６０の出力は“Ｌ”レベルを維持する。そして、電源電圧判定回路５０ｂから他方のバイアス切換え信号生成回路６０に出力Ｙがパルス信号の波形を維持したまま入力されると、２つ目のパルス信号に同期してそのバイアス切換え信号生成回路６０の出力は“Ｈ”レベルとなる。これにより、バイアス切換え信号生成回路９０から２ビットのバイアス切換え信号ＢＩＣ＝“Ｌ”“Ｈ”レベルが出力される。
【００２８】
（コンパレータ２１に第３電源電圧Ｖｃｃ３が供給されたとき）
Ｖｃｃ＝Ｖｃｃ１のときと同様に、コンパレータ２１からクロック信号ＣＬＫ’が電源電圧判定回路８０に入力されると、各電源電圧判定回路５０ａ，５０ｂにおいて、ＮＡＮＤ回路５６から波形整形回路５７にＣＬＫ’の立ち上がりおよび立ち下がりごとのパルス信号の出力Ｘが出力される。そして、各電源電圧判定回路５０ａ，５０ｂでは、波形整形回路５７に入力された出力Ｘは、各波形整形回路５７でパルス信号の波形を維持したまま、各波形整形回路５７から出力Ｙとしてバイアス切換え信号生成回路９０に出力され、コンパレータ２１に第３電源電圧Ｖｃｃ３が供給されたと判定される。各電源電圧判定回路５０ａ，５０ｂから各バイアス切換え信号生成回路６０に出力Ｙがパルス信号の波形を維持したまま入力されると、２つ目のパルス信号に同期して各バイアス切換え信号生成回路６０の出力は“Ｈ”レベルとなり、バイアス切換え信号生成回路９０から２ビットのバイアス切換え信号ＢＩＣ＝“Ｈ”“Ｈ”レベルが出力される。
【００２９】
以上の構成により、Ｖｃｃ＝Ｖｃｃ１のときは、バイアス制御回路７１にＢＩＣ＝“Ｌ”“Ｌ”レベルが入力されて、コンパレータ２１のバイアス電流はＶｃｃ＝Ｖｃｃ１に対応した電流となる。Ｖｃｃ＝Ｖｃｃ２のときは、バイアス制御回路７１にＢＩＣ＝“Ｌ”“Ｈ”レベルが入力されて、コンパレータ２１のバイアス電流はＶｃｃ＝Ｖｃｃ２に対応した電流となる。Ｖｃｃ＝Ｖｃｃ３のときは、バイアス制御回路７１にＢＩＣ＝“Ｈ”“Ｈ”レベルが入力されて、コンパレータ２１のバイアス電流はＶｃｃ＝Ｖｃｃ３に対応した電流となる。
【００３０】
尚、上記実施例では、液晶表示装置を例として説明したが、これに限定されることなく、データが小振幅差動信号形式の他の表示装置のデータ側ドライバにも用いることができる。
【００３１】
【発明の効果】
以上説明したように、本発明によれば、複数レベルの電源電圧のどれか１つが供給され、小振幅差動信号を入力としＣＭＯＳレベルの電圧信号に変換出力するコンパレータのバイアス電流を、コンパレータの出力波形の傾きを検出することによりコンパレータに複数レベルの電源電圧のどれが供給されたかを判定して、その供給電圧に対応したバイアス電流に自動的に切換えることができる。その結果、バイアス切換え信号入力端子を設ける必要がなくなる。また、差動増幅器の電源電圧を基準電圧と比較してその比較結果によりバイアス電流を切換える構成に較べて、チップ面積を小さくすることができる。また、バイアス電流を切換える構成とせずに、複数レベルの高いレベル側の電源電圧の場合も低いレベル側の電源電圧に対応するバイアス電流に設定した場合に較べて、高いレベル側の電源電圧のときの消費電流を低減できる。
【図面の簡単な説明】
【図１】本発明の第１実施例のデータ側ドライバを搭載した液晶表示モジュールの概略ブロック図。
【図２】図１に示すコントローラとデータ側ドライバ間の各種信号の転送を説明する図。
【図３】本発明の第１実施例のデータ側ドライバに内蔵されたインターフェース回路の概略ブロック図。
【図４】図３のインターフェース回路に用いられる電源電圧判定回路およびバイアス切換え信号生成回路を示す回路図。
【図５】図４の電源電圧判定回路およびバイアス切換え信号生成回路の動作を説明するための波形図。
【図６】図４のバイアス切換え信号生成回路の動作を説明するための波形図。
【図７】本発明の第２実施例のデータ側ドライバに内蔵されたインターフェース回路の概略ブロック図。
【図８】従来の液晶表示モジュールの概略ブロック図。
【図９】図８に示すコントローラとデータ側ドライバ間の各種信号の転送を説明する図。
【図１０】図８に示すデータ側ドライバに内蔵されたインターフェース回路の概略ブロック図。
【符号の説明】
１ 液晶パネル
２ コントローラ（制御回路）
１４ データ側ドライバ
２１ コンパレータ
２２ バイアス制御回路
４０、７０ インターフェース回路
５０、８０ 電源電圧判定回路
５０ａ 第１の電源電圧判定回路
５０ｂ 第２の電源電圧判定回路
５１ 第１インバータ
５２ 第２インバータ
５３、５４、５５ 第３インバータ
５６ ＮＡＮＤ回路
５７ 波形整形回路
６０、９０ バイアス切換え信号生成回路
６１ ＮＡＮＤ回路
６２、６５ インバータ
６３、６４ ２分周回路
【発明の属する技術分野】
本発明は表示装置のデータ側駆動回路に関し、特に小振幅差動信号形式のデータ信号を入力とする表示装置のデータ側駆動回路に関する。
【０００２】
【従来の技術】
ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。
【０００３】
この種の液晶表示装置の液晶表示モジュールは、図８に示すように、液晶パネル（ＬＣＤパネル）１と、半導体集積回路装置（以下、ＩＣという）からなる制御回路（以下、コントローラという）２と、ＩＣからなる複数個の走査側駆動回路（以下、走査側ドライバという）３およびデータ側駆動回路（以下、データ側ドライバという）４とを具備している。液晶パネル１は、詳細を図示しないが、透明な画素電極および薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率を変化させて画像を表示するものである。半導体基板上には、各画素電極へ印加する階調電圧を送るデータ線と、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線とが配線されている。
【０００４】
コントローラ２は、入力側がＰＣ（パソコン）５に接続され、出力側が走査側ドライバ３およびデータ側ドライバ４に接続されている。走査側ドライバ３およびデータ側ドライバ４の出力側は、液晶パネル１の走査線およびデータ線にそれぞれ接続されている。走査側ドライバ３およびデータ側ドライバ４は、製造上の制限よりチップサイズが制限され、従って、ＩＣ１個で出力できる走査線およびデータ線に対応する出力数も制限され、液晶パネル１のサイズが大きい場合、それぞれ複数個を液晶パネル１の外周に配置する必要がある。例えばＸＧＡ（１０２４×７６８画素）カラー表示の液晶パネルの場合の各ドライバ３，４のモジュールへの実装は、
▲１▼走査側ドライバ３は、７６８本のゲート線を駆動する必要があり、例えば１９２本分の駆動能力を有する場合、４個必要とし、液晶パネル１の左側外周にカスケード接続で片側配置される。
▲２▼データ側ドライバ４は、１画素をカラー表示するためにデータ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用の３本が必要なため、１０２４×３＝３０７２本のデータ線を駆動する必要があり、例えば、３８４本分の駆動能力を有する場合、８個を必要とし、液晶パネル１の上側外周にカスケード接続で片側配置される。
【０００５】
ＰＣ５から画像データが液晶表示モジュールのコントローラ２に送られ、コントローラ２から走査側ドライバ３には、クロック信号等が各走査側ドライバ３に並列に送られ、垂直同期用のスタート信号ＳＴＶが初段の走査側ドライバ３に送られ、カスケード接続された次段以降の走査側ドライバ３に順次転送されていく。また、コントローラ２からデータ側ドライバ４には、クロック信号等のタイミング信号やデータ信号が各データ側ドライバ４に並列に送られ、水平同期用のスタート信号ＳＴＨが初段のデータ側ドライバ４に送られ、カスケード接続された次段以降のデータ側ドライバ４に順次転送されていく。そして、走査側ドライバ３から各走査線にはパルス状の走査信号が送られ、走査線に印加された走査信号がハイレベルのとき、その走査線につながるＴＦＴが全てオンとなり、そのときデータ側ドライバ４からデータ線に送られた階調電圧が、オンとなったＴＦＴを介して画素電極に印加される。そして、走査信号がローレベルとなり、ＴＦＴがオフ状態に変化すると、画素電極と対向基板電極との電位差は、次の階調電圧が画素電極に印加されるまでの間保持される。そして、各走査線に順次走査信号を送ることにより、全ての画素電極に所定の階調電圧が印加され、フレーム周期で階調電圧の書き替えを行うことにより画像を表示することができる。
【０００６】
上述の液晶表示モジュールへのＰＣ５からの画像データの高速転送には、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズを低減するために、ＬＶＤＳ（ＬｏｗＶｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）インターフェースが標準インターフェースとして一般的に採用されている。このＬＶＤＳインターフェースは、画像データのパラレル信号をシリアル変換して小振幅差動信号として出力するトランスミッタと、入力された信号をパラレル変換して元の画素データに戻すレシーバとで構成され、トランスミッタはＰＣ５側に配置され、レシーバは液晶表示モジュール側に配置される。ＬＶＤＳレシーバは、コントローラ２に内蔵したものが主流となっている。
【０００７】
一方、液晶表示モジュール内におけるＩＣ間の信号転送において、従来、その振幅が電源電圧（“Ｈ”レベル）とグランド（“Ｌ”レベル）とで変化する２値の電圧信号（以下、ＣＭＯＳレベルの電圧信号という）を伝送手段とするＣＭＯＳインターフェースが用いられている。画質の高精細化が進むに従い、液晶パネルの画素数も増加し、ＸＧＡからＳＸＧＡ（１２８０×１０２４画素）、ＵＸＧＡ（１６００×１２００画素）の市場も拡大してきており、ＰＣ５からのクロック信号は、ＸＧＡでは、現在６０ＭＨｚ程度であるが、ＵＸＧＡでは１６０ＭＨｚ以上となり、さらにその２倍の３２０ＭＨｚ以上にしようとしており、液晶表示モジュール内のコントローラ２とデータ側ドライバ４間においてもクロック信号やデータ信号等の高速転送が必要であるが、従来のＣＭＯＳインターフェースでは、パラレル伝送方式をとらざるをえず配線本数が増加するという問題があった。また、ＥＭＩノイズを防止するために液晶表示モジュール内の信号配線上に多数のＥＭＩフィルタを必要とするという問題があった。
【０００８】
そこで、上述の問題を解決するために、表示装置のデータ側ドライバ４において、例えば、小振幅差動信号伝送方式が用いられている（例えば、特許文献１を参照。）。
【０００９】
以下に、従来の小振幅差動信号伝送方式について、上記文献１を参考に、図８に示す液晶表示モジュールのコントローラ２からデータ側ドライバ４への各種信号線を図９に示して説明する。データ側ドライバ４は、液晶パネル１の上側外周に沿って８個（Ａ、Ｂ、…、Ｈ）で配列され、コントローラ２から各種信号が次のように転送される。クロック信号ＣＬＫおよびデータ信号ＤＡは、コントローラ２から各データ側ドライバ４に小振幅差動信号形式で並列に転送され、各データ側ドライバ４に内蔵された後述のインターフェース回路でＣＭＯＳレベルの電圧信号にレベル変換され、内部の後段回路に供給される。また、ラッチ信号ＳＴＢおよび極性信号ＰＯＬは、従来通りＣＭＯＳインターフェースを用いてコントローラ２から各データ側ドライバ４に並列に転送される。スタート信号ＳＴＨは、従来通りＣＭＯＳインターフェースを用いて、コントローラ２から初段のデータ側ドライバＡに送られ、カスケード接続された次段以降のデータ側ドライバＢ、Ｃ、…、Ｈに順次転送されていく。
【００１０】
データ側ドライバ４に内蔵された小振幅差動信号方式のインターフェース回路は、図１０（ｂ）に示すように、非反転入力（＋）、反転入力（−）２本の入力端子と１本の出力端子を持つ差動増幅器型の複数のコンパレータ２１…で構成されている。すなわち、インターフェース回路２０は、図１０（ａ）に示すように、クロック信号およびデータ信号の非反転入力（＋）、反転入力（−）の入力端子ＣＬＫ，ＤＡに電圧１．０Ｖ−１．４Ｖの低振幅レベルを持つパルス信号がツイスト状態で入力されると、コンパレータ２１によって比較後レベルシフトされ、図１０（ｃ）に示すように、例えばコンパレータ２１の電源電圧Ｖｃｃを３Ｖに設定することで、出力端子から０Ｖ−３ＶのＣＭＯＳレベルをもつパルス信号が出力される。
【００１１】
【特許文献１】
特開平１１−１９４７３７号公報（段落番号「００３２」−「００３９」、図５０）
【００１２】
【発明が解決しようとする課題】
ところで、上述のインターフェース回路２０のコンパレータ２１は、差動増幅器により構成されており、その入出力波形間に遅延を有しており、ＣＭＯＳインターフェースで転送されるスタート信号ＳＴＨとのセットアップ／ホールドのタイミング関係を満たすために、所定の遅延時間となるように差動増幅器のバイアス電流が調整されるとともに、遅延回路でタイミングを合わせている。しかし、この遅延時間に電源電圧依存性を有する差動増幅器を用いている場合、データ側ドライバ４を用いる液晶表示モジュールのメーカにより差動増幅器の電源電圧が異なると、遅延時間も異なるため、これに対応するため、例えば、図１０に示すように、２種類の電源電圧、第１電源電圧および第２電源電圧（第１電源電圧＞第２電源電圧）に対応してバイアス制御回路２２にバイアス切換え信号入力端子２３からバイアス切換え信号を供給することによりそれぞれの電源電圧に対応したバイアス電流を供給するようにしていた。しかし、この場合、データ側ドライバ４にバイアス切換え信号入力端子２３が必要となり端子数が増加するという問題がある。また液晶表示モジュールのメーカ側で、バイアス切換え信号入力端子２３を電源電位または接地電位に接続する場合、その工数が必要となるという問題があった。また、バイアス切換え信号入力端子２３を設けずに、差動増幅器の電源電圧を基準電圧と比較してその比較結果によりバイアス電流を切換えるようにすることが考えられるが、この場合、基準電圧を生成する回路のチップに占める面積が大きくなるという問題がある。また、バイアス電流を切換える構成とせずに、第１電源電圧の場合も第２電源電圧に対応するバイアス電流に設定した場合、第１電源電圧のときの消費電流が必要以上に大きくなるという問題がある。
従って、本発明の目的は、内蔵された小振幅差動信号方式のインターフェース回路のコンパレータに複数の所定の電源電圧のどれでも供給可能とした表示装置のデータ側駆動回路において、データ側ドライバの入力端子数を増加させることなく、また液晶表示モジュールのメーカ側で電源電圧に対応したバイアス電流の設定の必要がなく、さらにチップ面積および消費電流をあまり大きくせずに、コンパレータへの電源電圧に対応したバイアス電流の切換えを自動で行えるようにした表示装置のデータ側駆動回路を提供することである。
【００１３】
【課題を解決するための手段】
（１）本発明のデータ側駆動回路は、内蔵された小振幅差動信号方式のインターフェース回路に含まれる差動増幅器に複数レベルの電源電圧のどれでも供給可能とした表示装置のデータ側駆動回路において、前記インターフェース回路の出力波形の傾きを検出することにより、前記複数レベルの電源電圧のどれが供給されているかを判定し、前記差動増幅器への電源電圧に対応したバイアス電流の切換えを自動で行えるようにしたことを特徴とする。
（２）本発明のデータ側駆動回路は、複数レベルの電源電圧のどれかが供給され、小振幅差動信号を入力としＣＭＯＳレベルの電圧信号に変換出力するコンパレータと、前記コンパレータのバイアス電流をバイアス切換え信号により切換え制御するバイアス制御回路と、前記コンパレータの出力波形の傾きを検出することによりコンパレータに複数レベルの電源電圧のどれが供給されているかを判定する電源電圧判定回路と、前記電源電圧判定回路からの判定信号に基づき前記差動増幅器への電源電圧に対応して前記バイアス切換え信号を生成するバイアス切換え信号生成回路とを備えている。
（３）本発明のデータ側駆動回路は、上記（２）項において、前記電源電圧判定回路は、前記コンパレータの出力を異なる閾値のインバータに供給することにより前記出力波形の傾きを検出することを特徴とする。
（４）本発明のデータ側駆動回路は、上記（３）項において、前記複数レベルの電源電圧が第１電源電圧および第２電源電圧（第１電源電圧＞第２電源電圧）であり、前記電源電圧判定回路は、判定信号として、前記コンパレータに第１電源電圧が供給されたとき、２値のうち一方の一定レベルの信号を出力し、第２電源電圧が供給されたとき、前記出力波形の立ち上がりおよび立ち下がりごとにパルス信号を出力することを特徴とする。
（５）本発明のデータ側駆動回路は、上記（４）項において、前記バイアス切換え信号生成回路は、前記判定信号が一定レベルの信号のとき、その一定レベルの信号を検出して、第１電源電圧用のレベルのバイアス切換え信号を生成し、パルス信号のとき、そのパルス信号を検出して、第２電源電圧用のレベルのバイアス切換え信号を生成することを特徴とする。
（６）本発明のデータ側駆動回路は、上記（３）項において、前記複数レベルの電源電圧が第１電源電圧、第２電源電圧および第３電源電圧（第１電源電圧＞第２電源電圧＞第３電源電圧）であり、前記電源電圧判定回路は、第１および第２の電源電圧判定回路を有し、第１の電源電圧判定回路は、判定信号として、前記コンパレータに第１電源電圧が供給されたとき、２値のうち一方の一定レベルの信号を出力し、第２電源電圧または第３電源電圧が供給されたとき、前記出力波形の立ち上がりおよび立ち下がりごとにパルス信号を出力し、第２の電源電圧判定回路は、判定信号として、前記コンパレータに第１電源電圧または第２電源電圧が供給されたとき、２値のうち一方の一定レベルの信号を出力し、第３電源電圧が供給されたとき、前記出力波形の立ち上がりおよび立ち下がりごとにパルス信号を出力することを特徴とする。
（７）本発明のデータ側駆動回路は、上記（６）項において、前記バイアス切換え信号生成回路は、前記第１および第２の電源電圧判定回路からの各判定信号が一定レベルの信号のとき、第１電源電圧用のレベルの２ビットのバイアス切換え信号を生成し、前記第１の電源電圧判定回路からの判定信号が一定レベルの信号および前記第２の電源電圧判定回路からの判定信号がパルス信号のとき、第２電源電圧用のレベルの２ビットのバイアス切換え信号を生成し、前記第１および第２の電源電圧判定回路からの各判定信号がパルス信号のとき、第３電源電圧用のレベルの２ビットのバイアス切換え信号を生成することを特徴とする。
【００１４】
【発明の実施の形態】
以下に、本発明の第１実施例について、図１を参照して説明する。尚、図８と同一のものは同一符号を付して、その説明を省略する。液晶表示装置の液晶表示モジュールは、液晶パネル１と、コントローラ２と、複数個の走査側ドライバ３およびデータ側ドライバ１４とを具備している。
【００１５】
図１に示す液晶表示モジュールのコントローラ２からデータ側ドライバ１４への各種信号線を図２に示して説明する。データ側ドライバ１４は、液晶パネル１の上側外周に沿って８個（Ａ、Ｂ、…、Ｈ）で配列され、コントローラ２から各種信号が次のように転送される。クロック信号ＣＬＫおよびデータ信号ＤＡは、コントローラ２から各データ側ドライバ１４に小振幅差動信号形式で並列に転送され、各データ側ドライバ１４に内蔵された後述のインターフェース回路でＣＭＯＳレベルの電圧信号にレベル変換され、内部の後段回路に供給される。また、ラッチ信号ＳＴＢおよび極性信号ＰＯＬは、従来通りＣＭＯＳインターフェースを用いてコントローラ２から各データ側ドライバ１４に並列に転送される。スタート信号ＳＴＨは、従来通りＣＭＯＳインターフェースを用いて、コントローラ２から初段のデータ側ドライバＡに送られ、カスケード接続された次段以降のデータ側ドライバＢ、Ｃ、…、Ｈに順次転送されていく。
【００１６】
データ側ドライバ１４に内蔵された小振幅差動信号方式のインターフェース回路４０は、図３に示すように、複数レベルの電源電圧として、第１電源電圧Ｖｃｃ１および第２電源電圧Ｖｃｃ２（Ｖｃｃ１＞Ｖｃｃ２）のどちらか一方が供給されるＶｃｃ端子、小振幅差動信号を入力する非反転入力（＋）および反転入力（−）端子、およびＣＭＯＳレベルの電圧信号を出力する出力端子を持つ差動増幅器型の複数のコンパレータ２１と、コンパレータ２１のバイアス電流を１ビット（２値）のバイアス切換え信号により切換え制御するバイアス制御回路２２と、コンパレータ２１からの復調されたＣＭＯＳレベルの電圧信号の出力波形の傾きを検出することによりコンパレータ２１に第１電源電圧Ｖｃｃ１および第２電源電圧Ｖｃｃ２のどちらが供給されたかを判定する電源電圧判定回路５０と、電源電圧判定回路５０からの判定信号に基づきバイアス切換え信号を生成するバイアス切換え信号生成回路６０とで構成されている。電源電圧判定回路５０は、図３では、クロック信号ＣＬＫが小振幅差動信号で入力されるコンパレータ２１出力を入力としているが、データ信号ＤＡが小振幅差動信号で入力されるコンパレータ２１出力を入力としてもよい。
【００１７】
電源電圧判定回路５０およびバイアス切換え信号生成回路６０の一例を図４を参照して説明する。電源電圧判定回路５０は、コンパレータ２１からのクロック信号ＣＬＫ’が共通入力される第１インバータ５１および第２インバータ５２と、第１インバータ５１の出力に１段で直列接続された第３インバータ５３と、第２インバータ５２の出力に２段で直列接続された第３インバータ５４，５５と、第３インバータ５３，５５の出力を２入力とするＮＡＮＤ回路５６と、ＮＡＮＤ回路５６の出力Ｘに接続された抵抗、コンデンサおよび２段のインバータで構成された波形整形回路５７とを有している。第１インバータ５１の閾値電圧Ｖｔｈ１は第３インバータ５３の閾値電圧Ｖｔｈ３より低く、第２インバータ５２の閾値電圧Ｖｔｈ２は第３インバータ５３の閾値電圧Ｖｔｈ３より高く設計されている（Ｖｔｈ１＜Ｖｔｈ３＜Ｖｔｈ２）。各閾値電圧Ｖｔｈ１，Ｖｔｈ３，Ｖｔｈ２は、例えば、インバータを構成するＭＯＳＦＥＴのゲート幅を調整することにより制御することができ、閾値電圧Ｖｔｈ１は、第１インバータ５１のＮチャネルＭＯＳＦＥＴのゲート幅を第３インバータ５３より広く設計し、閾値電圧Ｖｔｈ２は、第２インバータ５２のＰチャネルＭＯＳＦＥＴのゲート幅を第３インバータ５３より広く設計することによりＶｔｈ１＜Ｖｔｈ３＜Ｖｔｈ２とすることができる。電源電圧判定回路５０は、ＮＡＮＤ回路５６からの出力Ｘを波形整形回路５７を介して出力することにより、電源電圧判定回路５０の出力Ｙが、コンパレータ２１に第１電源電圧Ｖｃｃ１が供給されたとき“Ｈ”レベルのほぼ一定な信号になり、第２電源電圧Ｖｃｃ２が供給されたとき、パルス信号の波形になるように波形整形回路５７の抵抗とコンデンサによる時定数が調整される。
【００１８】
バイアス切換え信号生成回路６０は、電源電圧判定回路５０の出力Ｙに２入力のうちの一方の入力が接続されたＮＡＮＤ回路６１と、ＮＡＮＤ回路６１の出力に１段で接続されたインバータ６２と、ＮＡＮＤ回路６１の出力に正相入力ＣＬおよびインバータ６２の出力に負相入力ＣＬバーが接続された２分周回路６３と、２分周回路６３の正相出力Ｑに負相入力ＣＬバーおよび負相出力Ｑバーに正相入力ＣＬが接続された２分周回路６４と、２分周回路６４の負相出力ＱバーおよびＮＡＮＤ回路６１の他方の入力に１段で接続されたインバータ６５とを有している。尚、２分周回路６３，６４の出力の初期値は、正相出力Ｑが“Ｌ”レベルおよび負相出力Ｑバーが“Ｈ”レベルに設定されている。
【００１９】
次に、電源電圧判定回路５０およびバイアス切換え信号生成回路６０の動作について、図５および図６を参照して説明する。
（コンパレータ２１に第１電源電圧Ｖｃｃ１が供給されたとき）
図５（ａ）に示すように、コンパレータ２１からクロック信号ＣＬＫ’が電源電圧判定回路５０に入力されると、第１インバータ５１および第２インバータ５２に共通入力され、ＮＡＮＤ回路５６の２入力に、インバータ５３から出力Ａが、クロック信号ＣＬＫ’と同相で出力されるとともに、インバータ５５から出力Ｂが、クロック信号ＣＬＫ’と逆相で出力される。そして、ＮＡＮＤ回路５６から波形整形回路５７に出力Ａと出力Ｂとで否定論理積された出力Ｘが出力される。このとき、出力Ａの“Ｈ”レベルと出力Ｂの“Ｈ”レベルとの重なり幅は、クロック信号ＣＬＫ’の波形の傾きがＶｃｃ＝Ｖｃｃ２のときに較べ急峻なため、Ｖｃｃ＝Ｖｃｃ２のときに較べ狭くなり、この“Ｈ”レベルの重なりが反転しても完全な“Ｌ”レベルにならず出力Ｘの波形は、三角波となる。その結果、波形整形回路５７に入力された出力Ｘは、波形整形回路５７で三角波がほぼなくなり、波形整形回路５７から“Ｈ”レベルの出力Ｙがバイアス切換え信号生成回路６０に出力され、コンパレータ２１に第１電源電圧Ｖｃｃ１が供給されたと判定される。
【００２０】
図６（ａ）に示すように、バイアス切換え信号生成回路６０に出力Ｙが“Ｈ”レベルで入力されると、ＮＡＮＤ回路６１の２入力にこの“Ｈ”レベルと、２分周回路６４の負相出力Ｃ２バーの初期値＝“Ｈ”レベルとが入力され、ＮＡＮＤ回路６１からの出力信号Ｃ０は“Ｌ”レベルとなる。そして、Ｃ０＝“Ｌ”レベルおよびインバータ６２からの出力信号Ｃ０バー＝“Ｈ”レベルが２分周回路６３の正相入力ＣＬおよび負相入力ＣＬバーに入力されると、２分周回路６３の正相出力Ｑおよび負相出力Ｑバーからの出力信号Ｃ１およびＣ１バーは、Ｃ１＝“Ｌ”レベルおよびＣ１バー＝“Ｈ”レベルとなる。さらに、Ｃ１＝“Ｌ”レベルおよびＣ１バー＝“Ｈ”レベルが２分周回路６４の負相入力ＣＬバーおよび正相入力ＣＬに入力されると、２分周回路６４の負相出力Ｑバーからの出力信号Ｃ２バーは、Ｃ２バー＝“Ｈ”レベルとなり、バイアス切換え信号生成回路６０からバイアス切換え信号ＢＩＣ＝“Ｌ”レベルが出力される。Ｖｃｃ＝Ｖｃｃ１が維持されると、電源電圧判定回路５０からの出力Ｙは、“Ｈ”レベルを維持し、ＮＡＮＤ回路６１の２入力は常に“Ｈ”レベルとなり、バイアス切換え信号ＢＩＣは“Ｌ”レベルを維持する。
【００２１】
（コンパレータ２１に第２電源電圧Ｖｃｃ２が供給されたとき）
図５（ｂ）に示すように、Ｖｃｃ＝Ｖｃｃ１のときと同様に、コンパレータ２１からクロック信号ＣＬＫ’が電源電圧判定回路５０に入力されると、ＮＡＮＤ回路５６から波形整形回路５７に出力Ａと出力Ｂとで否定論理積された出力Ｘが出力される。このとき、出力Ａの“Ｈ”レベルと出力Ｂの“Ｈ”レベルとの重なり幅は、クロック信号ＣＬＫ’の波形の傾きがＶｃｃ＝Ｖｃｃ１のときに較べ緩慢なため、Ｖｃｃ＝Ｖｃｃ１のときに較べ広くなり、この“Ｈ”レベルの重なりが反転して完全な“Ｌ”レベルになり出力Ｘの波形は、ＣＬＫ’の立ち上がりおよび立ち下がりごとのパルス信号となる。波形整形回路５７に入力された出力Ｘは、波形整形回路５７で、パルス信号の波形を維持したまま、波形整形回路５７から出力Ｙとして出力され、コンパレータ２１に第２電源電圧Ｖｃｃ２が供給されたと判定される。
【００２２】
図６（ｂ）に示すように、
（１）時刻ｔ０において、バイアス切換え信号生成回路６０に出力Ｙが“Ｈ”レベルで入力されると、Ｖｃｃ＝Ｖｃｃ１のときと同様に、バイアス切換え信号生成回路６０からバイアス切換え信号ＢＩＣ＝“Ｌ”レベルが出力される。
（２）時刻ｔ１において、出力Ｙが“Ｈ”レベルから“Ｌ”レベルになると、Ｃ０＝“Ｈ”レベル、Ｃ１＝“Ｈ”レベルおよびＣ１バー＝“Ｌ”レベルとなり、Ｃ２バー＝“Ｈ”レベルおよびＢＩＣ＝“Ｌ”レベルのままとなる。
（３）時刻ｔ２において、出力Ｙが“Ｌ”レベルから“Ｈ”レベルになると、Ｃ０＝“Ｌ”レベルとなり、Ｃ１＝“Ｈ”レベル、Ｃ１バー＝“Ｌ”レベル、Ｃ２バー＝“Ｈ”レベルおよびＢＩＣ＝“Ｌ”レベルのままとなる。
（４）時刻ｔ３において、出力Ｙが“Ｈ”レベルから“Ｌ”レベルになると、Ｃ０＝“Ｈ”レベル、Ｃ１＝“Ｌ”レベル、Ｃ１バー＝“Ｈ”レベル、Ｃ２バー＝“Ｌ”レベルおよびＢＩＣ＝“Ｈ”レベルとなる。
（５）時刻ｔ４において、出力Ｙが“Ｌ”レベルから“Ｈ”レベルになると、ＮＡＮＤ回路６１の２入力にこの“Ｈ”レベルと、Ｃ２バー＝“Ｌ”レベルとが入力され、Ｃ０は“Ｈ”レベルのままとなる。従って、Ｃ１＝“Ｌ”レベル、Ｃ１バー＝“Ｈ”レベル、Ｃ２バー＝“Ｌ”レベルおよびＢＩＣ＝“Ｈ”レベルのままとなる。
（６）時刻ｔ４以降において、出力Ｙが“Ｈ”レベルから“Ｌ”レベルおよび“Ｌ”レベルから“Ｈ”レベルになっても、ＮＡＮＤ回路６１に入力されるＣ２バーが常に“Ｌ”レベルであるため、Ｃ１＝“Ｌ”レベル、Ｃ１バー＝“Ｈ”レベル、Ｃ２バー＝“Ｌ”レベルのままとなり、ＢＩＣは、時刻ｔ３以降、“Ｈ”レベルを維持する。
【００２３】
以上の構成により、Ｖｃｃ＝Ｖｃｃ１のときは、バイアス制御回路２２にＢＩＣ＝“Ｌ”レベルが入力されて、コンパレータ２１のバイアス電流はＶｃｃ＝Ｖｃｃ１に対応した電流となり、Ｖｃｃ＝Ｖｃｃ２のときは、バイアス制御回路２２に図６（ｂ）の時刻ｔ３の時点でＢＩＣ＝“Ｈ”レベルが入力されて、コンパレータ２１のバイアス電流はＶｃｃ＝Ｖｃｃ２に対応した電流となる。
【００２４】
次に、本発明の第２実施例について説明する。第１実施例と異なるのは、データ側ドライバのインターフェース回路が、第１実施例では、２つのレベルの電源電圧に対応しているのに対して、第２実施例では、３つのレベルの電源電圧、第１電源電圧Ｖｃｃ１、第２電源電圧Ｖｃｃ２および第３電源電圧Ｖｃｃ３（Ｖｃｃ１＞Ｖｃｃ２＞Ｖｃｃ３）に対応している点であり、そのため、データ側ドライバ１４において、第２実施例では、インターフェース回路４０の替わりにインターフェース回路７０が内蔵されている。以下、インターフェース回路７０について、図７を参照して説明する。尚、図３と同一のものは同一符号を付して、その説明を省略する。インターフェース回路７０は、複数のコンパレータ２１と、コンパレータ２１のバイアス電流を２ビット（３値）のバイアス切換え信号により３つのレベルの電源電圧に対応して切換え制御するバイアス制御回路７１と、コンパレータ２１からの復調されたＣＭＯＳレベルの電圧信号の出力波形の傾きを検出することによりコンパレータ２１に第１電源電圧Ｖｃｃ１、第２電源電圧Ｖｃｃ２および第３電源電圧Ｖｃｃ３のどれが供給されたかを判定する電源電圧判定回路８０と、電源電圧判定回路８０からの判定信号に基づき２ビットのバイアス切換え信号を生成するバイアス切換え信号生成回路９０とで構成されている。
【００２５】
電源電圧判定回路８０は、第１電源電圧Ｖｃｃ１およびそれ以外の電源電圧（第２電源電圧Ｖｃｃ２または第３電源電圧Ｖｃｃ３）のどちらが供給されたかを判定する第１の電源電圧判定回路５０ａと、第３電源電圧Ｖｃｃ３およびそれ以外の電源電圧（第１電源電圧Ｖｃｃ１または第２電源電圧Ｖｃｃ２）のどちらが供給されたかを判定する第２の電源電圧判定回路５０ｂとを有している。電源電圧判定回路５０ａ，５０ｂは、図４に示す電源電圧判定回路５０と回路構成は同じであるが、各電源電圧判定回路５０ａ，５０ｂの出力Ｙが、コンパレータ２１に供給される電源電圧のレベルにより、つぎの波形となるように、電源電圧判定回路５０ａと５０ｂとで波形整形回路５７の時定数を異ならせている。すなわち、第１電源電圧Ｖｃｃ１が供給されたとき、各電源電圧判定回路５０ａ，５０ｂの出力Ｙが“Ｈ”レベルのほぼ一定な信号になるようにする。第２電源電圧Ｖｃｃ２が供給されたとき、電源電圧判定回路５０ａの出力Ｙが“Ｈ”レベルのほぼ一定な信号になり、電源電圧判定回路５０ｂの出力Ｙがパルス信号の波形になるようにする。第３電源電圧Ｖｃｃ３が供給されたとき、各電源電圧判定回路５０ａ，５０ｂの出力Ｙがパルス信号の波形になるようにする。従って、波形整形回路５７の時定数は、電源電圧判定回路５０ａのほうを電源電圧判定回路５０ｂより大きくして調整されている。バイアス切換え信号生成回路９０は、２個のバイアス切換え信号生成回路６０を有し、各電源電圧判定回路５０ａ，５０ｂからの判定信号に基づきそれぞれ１ビットのバイアス切換え信号を生成する。従って、バイアス切換え信号生成回路９０からは、２ビットのバイアス切換え信号が出力される。
【００２６】
次に、インターフェース回路７０の動作について説明する。
（コンパレータ２１に第１電源電圧Ｖｃｃ１が供給されたとき）
コンパレータ２１からクロック信号ＣＬＫ’が電源電圧判定回路８０に入力されると、各電源電圧判定回路５０ａ，５０ｂにおいて、ＮＡＮＤ回路５６から波形整形回路５７に三角波の出力Ｘが出力される。そして、各波形整形回路５７に入力された出力Ｘは、各波形整形回路５７で三角波がほぼなくなり、各波形整形回路５７から “Ｈ”レベルの出力Ｙがバイアス切換え信号生成回路９０に出力され、コンパレータ２１に第１電源電圧Ｖｃｃ１が供給されたと判定される。各バイアス切換え信号生成回路６０に出力Ｙが“Ｈ”レベルで入力されると、各バイアス切換え信号生成回路６０の出力は“Ｌ”レベルを維持し、バイアス切換え信号生成回路９０から２ビットのバイアス切換え信号ＢＩＣ＝“Ｌ”“Ｌ”レベルが出力される。
【００２７】
（コンパレータ２１に第２電源電圧Ｖｃｃ２が供給されたとき）
Ｖｃｃ＝Ｖｃｃ１のときと同様に、コンパレータ２１からクロック信号ＣＬＫ’が電源電圧判定回路８０に入力されると、各電源電圧判定回路５０ａ，５０ｂにおいて、ＮＡＮＤ回路５６から波形整形回路５７にＣＬＫ’の立ち上がりおよび立ち下がりごとのパルス信号の出力Ｘが出力される。そして、電源電圧判定回路５０ａでは、波形整形回路５７に入力された出力Ｘは、波形整形回路５７でパルス信号から“Ｈ”レベルのほぼ一定な信号になり、波形整形回路５７から “Ｈ”レベルの出力Ｙがバイアス切換え信号生成回路９０に出力される。また、電源電圧判定回路５０ｂでは、波形整形回路５７に入力された出力Ｘは、波形整形回路５７で、パルス信号の波形を維持したまま、波形整形回路５７から出力Ｙとしてバイアス切換え信号生成回路９０に出力される。これにより、コンパレータ２１に第２電源電圧Ｖｃｃ２が供給されたと判定される。電源電圧判定回路５０ａから一方のバイアス切換え信号生成回路６０に出力Ｙが“Ｈ”レベルで入力されると、そのバイアス切換え信号生成回路６０の出力は“Ｌ”レベルを維持する。そして、電源電圧判定回路５０ｂから他方のバイアス切換え信号生成回路６０に出力Ｙがパルス信号の波形を維持したまま入力されると、２つ目のパルス信号に同期してそのバイアス切換え信号生成回路６０の出力は“Ｈ”レベルとなる。これにより、バイアス切換え信号生成回路９０から２ビットのバイアス切換え信号ＢＩＣ＝“Ｌ”“Ｈ”レベルが出力される。
【００２８】
（コンパレータ２１に第３電源電圧Ｖｃｃ３が供給されたとき）
Ｖｃｃ＝Ｖｃｃ１のときと同様に、コンパレータ２１からクロック信号ＣＬＫ’が電源電圧判定回路８０に入力されると、各電源電圧判定回路５０ａ，５０ｂにおいて、ＮＡＮＤ回路５６から波形整形回路５７にＣＬＫ’の立ち上がりおよび立ち下がりごとのパルス信号の出力Ｘが出力される。そして、各電源電圧判定回路５０ａ，５０ｂでは、波形整形回路５７に入力された出力Ｘは、各波形整形回路５７でパルス信号の波形を維持したまま、各波形整形回路５７から出力Ｙとしてバイアス切換え信号生成回路９０に出力され、コンパレータ２１に第３電源電圧Ｖｃｃ３が供給されたと判定される。各電源電圧判定回路５０ａ，５０ｂから各バイアス切換え信号生成回路６０に出力Ｙがパルス信号の波形を維持したまま入力されると、２つ目のパルス信号に同期して各バイアス切換え信号生成回路６０の出力は“Ｈ”レベルとなり、バイアス切換え信号生成回路９０から２ビットのバイアス切換え信号ＢＩＣ＝“Ｈ”“Ｈ”レベルが出力される。
【００２９】
以上の構成により、Ｖｃｃ＝Ｖｃｃ１のときは、バイアス制御回路７１にＢＩＣ＝“Ｌ”“Ｌ”レベルが入力されて、コンパレータ２１のバイアス電流はＶｃｃ＝Ｖｃｃ１に対応した電流となる。Ｖｃｃ＝Ｖｃｃ２のときは、バイアス制御回路７１にＢＩＣ＝“Ｌ”“Ｈ”レベルが入力されて、コンパレータ２１のバイアス電流はＶｃｃ＝Ｖｃｃ２に対応した電流となる。Ｖｃｃ＝Ｖｃｃ３のときは、バイアス制御回路７１にＢＩＣ＝“Ｈ”“Ｈ”レベルが入力されて、コンパレータ２１のバイアス電流はＶｃｃ＝Ｖｃｃ３に対応した電流となる。
【００３０】
尚、上記実施例では、液晶表示装置を例として説明したが、これに限定されることなく、データが小振幅差動信号形式の他の表示装置のデータ側ドライバにも用いることができる。
【００３１】
【発明の効果】
以上説明したように、本発明によれば、複数レベルの電源電圧のどれか１つが供給され、小振幅差動信号を入力としＣＭＯＳレベルの電圧信号に変換出力するコンパレータのバイアス電流を、コンパレータの出力波形の傾きを検出することによりコンパレータに複数レベルの電源電圧のどれが供給されたかを判定して、その供給電圧に対応したバイアス電流に自動的に切換えることができる。その結果、バイアス切換え信号入力端子を設ける必要がなくなる。また、差動増幅器の電源電圧を基準電圧と比較してその比較結果によりバイアス電流を切換える構成に較べて、チップ面積を小さくすることができる。また、バイアス電流を切換える構成とせずに、複数レベルの高いレベル側の電源電圧の場合も低いレベル側の電源電圧に対応するバイアス電流に設定した場合に較べて、高いレベル側の電源電圧のときの消費電流を低減できる。
【図面の簡単な説明】
【図１】本発明の第１実施例のデータ側ドライバを搭載した液晶表示モジュールの概略ブロック図。
【図２】図１に示すコントローラとデータ側ドライバ間の各種信号の転送を説明する図。
【図３】本発明の第１実施例のデータ側ドライバに内蔵されたインターフェース回路の概略ブロック図。
【図４】図３のインターフェース回路に用いられる電源電圧判定回路およびバイアス切換え信号生成回路を示す回路図。
【図５】図４の電源電圧判定回路およびバイアス切換え信号生成回路の動作を説明するための波形図。
【図６】図４のバイアス切換え信号生成回路の動作を説明するための波形図。
【図７】本発明の第２実施例のデータ側ドライバに内蔵されたインターフェース回路の概略ブロック図。
【図８】従来の液晶表示モジュールの概略ブロック図。
【図９】図８に示すコントローラとデータ側ドライバ間の各種信号の転送を説明する図。
【図１０】図８に示すデータ側ドライバに内蔵されたインターフェース回路の概略ブロック図。
【符号の説明】
１ 液晶パネル
２ コントローラ（制御回路）
１４ データ側ドライバ
２１ コンパレータ
２２ バイアス制御回路
４０、７０ インターフェース回路
５０、８０ 電源電圧判定回路
５０ａ 第１の電源電圧判定回路
５０ｂ 第２の電源電圧判定回路
５１ 第１インバータ
５２ 第２インバータ
５３、５４、５５ 第３インバータ
５６ ＮＡＮＤ回路
５７ 波形整形回路
６０、９０ バイアス切換え信号生成回路
６１ ＮＡＮＤ回路
６２、６５ インバータ
６３、６４ ２分周回路
Claims (7)
- 内蔵された小振幅差動信号方式のインターフェース回路に含まれる差動増幅器に複数レベルの電源電圧のどれでも供給可能とした表示装置のデータ側駆動回路において、
前記インターフェース回路の出力波形の傾きを検出することにより、前記複数レベルの電源電圧のどれが供給されているかを判定し、前記差動増幅器への電源電圧に対応したバイアス電流の切換えを自動で行えるようにしたことを特徴とする表示装置のデータ側駆動回路。 - 複数レベルの電源電圧のどれかが供給され、小振幅差動信号を入力としＣＭＯＳレベルの電圧信号に変換出力するコンパレータと、
前記コンパレータのバイアス電流をバイアス切換え信号により切換え制御するバイアス制御回路と、
前記コンパレータの出力波形の傾きを検出することによりコンパレータに複数レベルの電源電圧のどれが供給されているかを判定する電源電圧判定回路と、
前記電源電圧判定回路からの判定信号に基づき前記差動増幅器への電源電圧に対応して前記バイアス切換え信号を生成するバイアス切換え信号生成回路とを備えた表示装置のデータ側駆動回路。 - 前記電源電圧判定回路は、前記コンパレータの出力を異なる閾値のインバータに供給することにより前記出力波形の傾きを検出することを特徴とする請求項２記載の表示装置のデータ側駆動回路。
- 前記複数レベルの電源電圧が第１電源電圧および第２電源電圧（第１電源電圧＞第２電源電圧）であり、前記電源電圧判定回路は、判定信号として、前記コンパレータに第１電源電圧が供給されたとき、２値のうち一方の一定レベルの信号を出力し、第２電源電圧が供給されたとき、前記出力波形の立ち上がりおよび立ち下がりごとにパルス信号を出力することを特徴とする請求項３記載の表示装置のデータ側駆動回路。
- 前記バイアス切換え信号生成回路は、前記判定信号が一定レベルの信号のとき、その一定レベルの信号を検出して、第１電源電圧用のレベルのバイアス切換え信号を生成し、パルス信号のとき、そのパルス信号を検出して、第２電源電圧用のレベルのバイアス切換え信号を生成することを特徴とする請求項４記載の表示装置のデータ側駆動回路。
- 前記複数レベルの電源電圧が第１電源電圧、第２電源電圧および第３電源電圧（第１電源電圧＞第２電源電圧＞第３電源電圧）であり、前記電源電圧判定回路は、第１および第２の電源電圧判定回路を有し、
第１の電源電圧判定回路は、判定信号として、前記コンパレータに第１電源電圧が供給されたとき、２値のうち一方の一定レベルの信号を出力し、第２電源電圧または第３電源電圧が供給されたとき、前記出力波形の立ち上がりおよび立ち下がりごとにパルス信号を出力し、
第２の電源電圧判定回路は、判定信号として、前記コンパレータに第１電源電圧または第２電源電圧が供給されたとき、２値のうち一方の一定レベルの信号を出力し、第３電源電圧が供給されたとき、前記出力波形の立ち上がりおよび立ち下がりごとにパルス信号を出力することを特徴とする請求項３記載の表示装置のデータ側駆動回路。 - 前記バイアス切換え信号生成回路は、
前記第１および第２の電源電圧判定回路からの各判定信号が一定レベルの信号のとき、第１電源電圧用のレベルの２ビットのバイアス切換え信号を生成し、
前記第１の電源電圧判定回路からの判定信号が一定レベルの信号および前記第２の電源電圧判定回路からの判定信号がパルス信号のとき、第２電源電圧用のレベルの２ビットのバイアス切換え信号を生成し、
前記第１および第２の電源電圧判定回路からの各判定信号がパルス信号のとき、第３電源電圧用のレベルの２ビットのバイアス切換え信号を生成することを特徴とする請求項６記載の表示装置のデータ側駆動回路。
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