WO2011077986A1 - 送信装置、受信装置、送受信システムおよび画像表示システム - Google Patents

送信装置、受信装置、送受信システムおよび画像表示システム Download PDF

Info

Publication number
WO2011077986A1
WO2011077986A1 PCT/JP2010/072359 JP2010072359W WO2011077986A1 WO 2011077986 A1 WO2011077986 A1 WO 2011077986A1 JP 2010072359 W JP2010072359 W JP 2010072359W WO 2011077986 A1 WO2011077986 A1 WO 2011077986A1
Authority
WO
WIPO (PCT)
Prior art keywords
clock
terminal
data
receiving devices
receiving
Prior art date
Application number
PCT/JP2010/072359
Other languages
English (en)
French (fr)
Inventor
誠一 小沢
浩伸 秋田
Original Assignee
ザインエレクトロニクス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ザインエレクトロニクス株式会社 filed Critical ザインエレクトロニクス株式会社
Priority to US13/517,462 priority Critical patent/US9418583B2/en
Priority to KR1020127014803A priority patent/KR101471728B1/ko
Priority to CN201080058169.2A priority patent/CN102714637B/zh
Priority to EP10839219.2A priority patent/EP2518956B1/en
Publication of WO2011077986A1 publication Critical patent/WO2011077986A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/08—Details of image data interface between the display device controller and the data line driver circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines

Definitions

  • the present invention relates to a transmission device, a reception device, a transmission / reception system, and an image display system.
  • An image display system such as a liquid crystal display system includes a transmission device, a reception device, and an image display unit, and transmits image data and a clock from the transmission device to which an image signal is input from the outside to the reception device. , And the image data obtained by the sampling is sent to the signal line, and the image is displayed on the image display unit based on the image data sent to the signal line.
  • a transmission device or a device including the transmission device is referred to as a “timing controller”, and the above-described reception device or a device including the device is referred to as a “driver”.
  • the transmission device in a transmission / reception system in which data and a clock are transmitted from one transmission device to each of a plurality of reception devices arranged one-dimensionally, the transmission device is connected to each reception device.
  • the transmitting device may send the clock individually to each receiving device. May be sent out (see Patent Document 1).
  • the latter case is preferable to the former case in that the number of wires for clock transmission / reception between the transmission device and the plurality of reception devices is reduced.
  • the present invention has been made to solve the above-described problems, and can reduce the number of wiring lines for clock transmission between a transmission apparatus and a plurality of reception apparatuses and perform high-speed data transmission. It is an object of the present invention to provide a transmission device and a reception device that can be used. It is another object of the present invention to provide a transmission / reception system including such a transmission device and a reception device, and an image display system including such a transmission device, a reception device, and an image display unit.
  • the transmission device is a transmission device that transmits a clock and data to each of N receiving devices arranged in a one-dimensional form, and (1) individually for each of the N receiving devices.
  • N The data output terminals corresponding to each of the receiving devices are arranged in the same order as the arrangement order of the N receiving devices.
  • the first clock output terminal is the data output terminal corresponding to each of the p receiving devices.
  • a data output terminal corresponding to a receiving device other than the p receiving devices out of the N receiving devices is arranged on the entire first direction side with no intervening therebetween.
  • N and p are integers of 2 or more.
  • the receiving apparatus is (1) a data input terminal for inputting data from the outside, a first clock terminal for inputting a clock from the outside, and a buffer for outputting the clock input to the first clock terminal for output.
  • a data input terminal is disposed between the first clock terminal and the second clock terminal. It is characterized by.
  • the transmission / reception system includes (1) a transmission apparatus according to the present invention and N reception apparatuses according to the present invention arranged in a one-dimensional manner, and (2) N receptions
  • the data input terminal of each device inputs data output from the corresponding data output terminal among the data output terminals arranged in the same order as the arrangement order of the N receiving devices in the transmitting device, and (3) N pieces of data
  • the arrangement of the first clock terminal with respect to the data input terminal in each of the p receiving devices arranged in sequence among the receiving devices is such that the first clock output to the data output terminal corresponding to each of the p receiving devices in the transmitting device.
  • the first clock terminal of the receiving device at the end of the first direction side among (4) p receiving devices is output from the first clock output terminal of the transmitting device.
  • the data and clock signal lines between the transmission device and the reception device may be physically one line, or a low-amplitude differential signal system (LVDS: Low-Voltage Differential Signaling).
  • LVDS Low-Voltage Differential Signaling
  • a pair of lines for transmitting differential data may be used.
  • the transmitting apparatus outputs (1) a second clock that outputs a common clock to q consecutively arranged receiving apparatuses other than p receiving apparatuses out of N receiving apparatuses.
  • a clock output terminal; (2) the second clock output terminal is connected to the q data reception terminals corresponding to each of the q reception apparatuses, and the q receptions of the N reception apparatuses (3)
  • the first clock output terminal and the second clock output terminal are data corresponding to each of the p receiving apparatuses. It is preferable to arrange between the whole output terminal and the whole data output terminal corresponding to each of the q reception devices.
  • q is an integer of 2 or more.
  • a receiving apparatus includes a second buffer circuit for buffering a clock input to a second clock terminal and outputting the same from the first clock terminal, and one of the first buffer circuit and the second buffer circuit. It is preferable to further comprise selection means for selectively operating the.
  • the transmission / reception system includes (1) a transmission apparatus according to the present invention and N reception apparatuses according to the present invention arranged in a one-dimensional manner, and (2) N receptions
  • the data input terminal of each device inputs data output from the corresponding data output terminal among the data output terminals arranged in the same order as the arrangement order of the N receiving devices in the transmitting device, and (3) N pieces of data
  • the arrangement of the first clock terminal with respect to the data input terminal in each of the p receiving devices arranged in sequence among the receiving devices is such that the first clock output to the data output terminal corresponding to each of the p receiving devices in the transmitting device.
  • the first clock terminal of the receiving device at the end of the first direction side among (4) p receiving devices is output from the first clock output terminal of the transmitting device.
  • the arrangement of the second clock terminal with respect to the data input terminal in each of the q receiving devices arranged in succession other than the p receiving devices among the N receiving devices is: In the second direction side, which is the same as the arrangement of the second clock output terminal with respect to the data output terminal corresponding to each of the q reception devices, and (7) reception at the end of the second direction side among the q reception devices.
  • the second clock terminal of the device receives the clock output from the second clock output terminal of the transmitter, and (8) the first clock terminal of the receiver among the q receivers and the receiver adjacent thereto Second clock end of DOO are connected to each other, wherein the q number of receiving devices are cascade-connected with respect to the clock.
  • the transmitter according to the present invention further comprises (1) a data input terminal for inputting data output from each of the p receivers, and (2) the data input terminal corresponds to each of the p receivers.
  • the data output terminals are preferably arranged on either side of the entire data output terminal and the first clock output terminal.
  • the receiving apparatus according to the present invention further comprises (1) a first data terminal and a second data terminal for inputting data from the outside or outputting the data to the outside, and (2) a data input terminal, a first clock terminal and a second data terminal.
  • the two clock terminals are preferably arranged between the first data terminal and the second data terminal.
  • the transmission / reception system includes (1) a transmission apparatus according to the present invention and N reception apparatuses according to the present invention arranged in a one-dimensional manner, and (2) N receptions
  • the data input terminal of each device inputs data output from the corresponding data output terminal among the data output terminals arranged in the same order as the arrangement order of the N receiving devices in the transmitting device, and (3) N pieces of data
  • the arrangement of the first clock terminal with respect to the data input terminal in each of the p receiving devices arranged in sequence among the receiving devices is such that the first clock output to the data output terminal corresponding to each of the p receiving devices in the transmitting device.
  • the first clock terminal of the receiving device at the end of the first direction side among (4) p receiving devices is output from the first clock output terminal of the transmitting device.
  • the second data terminal of the receiving device among the p receiving devices and the first data terminal of the receiving device adjacent thereto are connected to each other.
  • the transmitter according to the present invention further comprises (1) a data input terminal for inputting data output from each of the p receivers, and (2) the data input terminal corresponds to each of the p receivers. Between the entire data output terminal and the first clock output terminal, or on the opposite side of the first clock output terminal with respect to the entire data output terminal corresponding to each of the p receiving devices. Is preferred.
  • the receiving apparatus according to the present invention further includes (1) a first data terminal and a second data terminal for inputting data from the outside or outputting the data to the outside, and (2) the first data terminal is a first clock terminal.
  • the second data terminal is disposed between the data input terminal and (3) the second data terminal is disposed between the second clock terminal and the data input terminal.
  • the transmission / reception system includes (1) a transmission apparatus according to the present invention and N reception apparatuses according to the present invention arranged in a one-dimensional manner, and (2) N receptions
  • the data input terminal of each device inputs data output from the corresponding data output terminal among the data output terminals arranged in the same order as the arrangement order of the N receiving devices in the transmitting device, and (3) N pieces of data
  • the arrangement of the first clock terminal with respect to the data input terminal in each of the p receiving devices arranged in sequence among the receiving devices is such that the first clock output to the data output terminal corresponding to each of the p receiving devices in the transmitting device.
  • the first clock terminal of the receiving device at the end of the first direction side among (4) p receiving devices is output from the first clock output terminal of the transmitting device.
  • the second data terminal of the receiving device among (6) receiving devices and the first data terminal of the receiving device adjacent thereto are connected to each other.
  • the transmitting apparatus further includes a control unit that adjusts a phase difference between data output from the data output terminal corresponding to each of the p receiving apparatuses and a clock output from the first clock output terminal. It is suitable to provide.
  • the receiving apparatus according to the present invention preferably outputs data relating to a phase difference between data input to the data input terminal and a clock input to the clock input terminal from the first data terminal or the second data terminal. is there.
  • the transmission / reception system includes (1) a transmission apparatus according to the present invention and N reception apparatuses according to the present invention arranged in a one-dimensional manner, and (2) N receptions
  • the data input terminal of each device inputs data output from the corresponding data output terminal among the data output terminals arranged in the same order as the arrangement order of the N receiving devices in the transmitting device, and (3) N pieces of data
  • the arrangement of the first clock terminal with respect to the data input terminal in each of the p receiving devices arranged in sequence among the receiving devices is such that the first clock output to the data output terminal corresponding to each of the p receiving devices in the transmitting device.
  • the first clock terminal of the receiving device at the end of the first direction side among (4) p receiving devices is output from the first clock output terminal of the transmitting device.
  • the second data terminal of the receiving device among the p receiving devices and the first data terminal of the receiving device adjacent thereto are connected to each other, and (7) the control unit of the transmitting device is , Data output from the data output terminal corresponding to each of the p receiving devices and the first clock based on the data regarding the phase difference output from the first data terminal or the second data terminal of each of the p receiving devices. It is characterized by adjusting a phase difference from a clock output from an output terminal.
  • An image display system includes: the transmission / reception system according to the present invention; and an image display unit that displays an image based on data received by each of the N receiving devices included in the transmission / reception system.
  • the present invention it is possible to reduce the number of wires for clock transmission between the transmission device and the plurality of reception devices, and to perform data transmission at high speed.
  • FIG. 1 is a diagram showing a schematic configuration of the image display system 1.
  • FIG. 2 is a diagram illustrating a configuration of a transmission / reception system 2A including the transmission device 10 and the N reception devices 20 1 to 20 N.
  • FIG. 3 is a diagram illustrating a configuration of the receiving device 20.
  • FIG. 4 is a diagram illustrating a configuration of a transmission / reception system 2B including the transmission device 10 and the N reception devices 20 1 to 20 N.
  • FIG. 5 is a diagram illustrating a configuration of the receiving device 20.
  • FIG. 6 is a diagram illustrating a configuration of a transmission / reception system 2C including the transmission device 10 and the N reception devices 20 1 to 20 N.
  • FIG. 7 is a diagram illustrating a configuration of a transmission / reception system 2D including a transmission device 10 and N reception devices 20 1 to 20 N.
  • FIG. 8 is a diagram illustrating a configuration of the transmission device 10 included in the transmission / reception system 2C or the transmission / reception system 2D.
  • FIG. 1 is a diagram showing a schematic configuration of an image display system 1 according to the present embodiment.
  • the image display system 1 shown in this figure includes a transmitting device 10, N receiving devices 20 1 to 20 N, and an image display unit 30.
  • N is an integer of 2 or more
  • n appearing below is an integer of 1 or more and N or less.
  • the drive unit and signal lines for vertical scanning of an image in the image display unit 30 are not shown.
  • the transmitting device 10 receives an image signal from the outside and transmits image data and a clock to each of the N receiving devices 20 1 to 20 N.
  • Each receiving device 20 n receives the image data and clock transmitted from the transmitting device 10, samples the image data by the clock, and uses the image data obtained by this sampling as the signal line 31 of the image display unit 30. send to n .
  • the image display unit 30 is a liquid crystal panel, for example, and displays an image based on the image data supplied to the signal line 31 n by each receiving device 20 n .
  • the signal line 31 n may be one or more.
  • FIG. 2 is a diagram illustrating a configuration of a transmission / reception system 2A including a transmission device 10 and N reception devices 20 1 to 20 N.
  • the N receiving devices 20 1 to 20 N have a common configuration, and are arranged one-dimensionally in this order.
  • Each of the transmitting device 10 and the N receiving devices 20 1 to 20 N includes an integrated circuit formed on a semiconductor substrate, and also includes an external terminal for electrical connection between the integrated circuit and an external device.
  • the transmission device 10 is provided on the wiring board 40.
  • An external terminal of the transmission device 10 is electrically connected to two connectors 41 and 42 provided on one side of the wiring board 40 by wiring on the wiring board 40.
  • the connector 41 of the wiring board 40 is electrically connected to the connector 51 of the wiring board 50.
  • the connector 42 of the wiring board 40 is electrically connected to the connector 61 of the wiring board 60.
  • the receiving devices 20 1 to 20 p are sides facing the side where the connector 51 of the wiring board 50 is provided via the wiring on the cables 70 1 to 70 p. Are electrically connected to the wiring on the wiring board 50.
  • the receiving devices 20 p + 1 to 20 N are electrically connected to the wiring on the wiring board 60 on the side opposite to the side where the connector 61 of the wiring board 60 is provided via the wiring on the cables 70 p + 1 to 70 N.
  • p is an integer of 2 or more.
  • FIG. 3 is a diagram illustrating a configuration of the receiving device 20 n .
  • the receiving device 20 n includes a data input buffer 21, a first clock input buffer 22 1 , a first clock output buffer 23 1 , a sampler unit 24, and a decoder unit 25.
  • the data input buffer 21 buffers data input as differential signals to the data input terminals P 11 and P 12 and outputs the data to the sampler unit 24.
  • the data input terminals P 11 and P 12 are provided between the first clock terminals P 21 and P 22 and the second clock terminals P 31 and P 32. Is arranged.
  • Sampler section 24 the clock output from the first clock input buffer 22 1, by sampling the data output from the data input buffer 21, and outputs the data obtained by the sampling to the decoder unit 25.
  • the decoder unit 25 decodes the data output from the sampler unit 24 and sends the data to the signal line 31 n .
  • the transmission device 10 includes a data output terminal that outputs data DATA (n) individually to each reception device 20 n .
  • the transmitting device 10 outputs a first clock CLOCK (1) to the p receiving devices 20 1 to 20 p arranged in succession among the N receiving devices 20 1 to 20 N.
  • An output terminal is provided.
  • the transmitting apparatus 10 outputs a second clock output for outputting a common clock CLOCK (2) to the receiving apparatuses 20 p + 1 to 20 N arranged in succession among the N receiving apparatuses 20 1 to 20 N. It has a terminal.
  • the data output terminals corresponding to N reception devices 20 1 ⁇ 20 N, respectively, are arranged in the same order as the arrangement order of the N reception devices 20 1 ⁇ 20 N.
  • the first clock output terminal that outputs the clock CLOCK (1) is connected to another receiving apparatus on the first direction (left side in FIG. 2) side of the entire data output terminal corresponding to each of the receiving apparatuses 20 1 to 20 p .
  • the second clock output terminal that outputs the clock CLOCK (2) has other data output terminals corresponding to the receiving devices 20 p + 1 to 20 N in the first direction (left side in FIG. 2) on the other side.
  • the data output terminals corresponding to the receiving apparatus are arranged without interposing them.
  • the data input terminals P 11 and P 12 of each receiving apparatus 20 n are connected to the corresponding data output terminals among the data output terminals arranged in the same order as the arrangement order of the N receiving apparatuses 20 1 to 20 N in the transmitting apparatus 10.
  • the output data dATA (n) the wiring board 40, and inputs the wiring board 50 or the wiring board 60 and via a cable 70 n.
  • the arrangement of the first clock terminals P 21 and P 22 with respect to the data input terminals P 11 and P 12 in each of the receiving devices 20 1 to 20 p is arranged in the transmitting device 10 with respect to the data output terminals corresponding to the receiving devices 20 1 to 20 p . It is the same side as the arrangement of the first clock output terminals in the first direction (left side in FIG. 2). Similarly, the arrangement of the first clock terminal P 21, P 22 to the data input terminal P 11, P 12 in the receiver 20 p + 1 ⁇ 20 N, respectively, the data corresponding to each reception device 20 p + 1 ⁇ 20 N in the transmitter 10 This is the same first direction (left side in FIG. 2) side as the arrangement of the second clock output terminal with respect to the output terminal.
  • the first clock terminals P 21 and P 22 of the receiving device 20 1 at the end of the receiving devices 20 1 to 20 p on the first direction (left side in FIG. 2) are the first clock output of the transmitting device 10. Input the clock CLOCK (1) output from the terminal. And the first clock terminal P 21, P 22 of the reception apparatus 20 n + 1 to the second clock terminal P 31, P 32 of the reception device 20 n of the receiving apparatus 20 1 ⁇ 20 p adjacent thereto are connected to each other The receiving devices 20 1 to 20 p are connected in cascade with respect to the clock CLOCK (1).
  • the first clock terminals P 21 and P 22 of the receiver 20 p + 1 at the end of the receivers 20 p + 1 to 20 N on the first direction (left side in FIG. 2) side are the first clock terminals P 21 and P 22 of the transmitter 10. Input the clock CLOCK (2) output from the 2-clock output terminal. And the first clock terminal P 21, P 22 of the receiving apparatus 20 p + 1 ⁇ 20 receiving device adjacent thereto a second clock terminal P 31, P 32 of the reception device 20 n of the N 20 n + 1 is not connected to each other The receiving devices 20 p + 1 to 20 N are connected in cascade with respect to the clock CLOCK (2).
  • a common clock CLOCK (1) is supplied from the transmission device 10 to the reception devices 20 1 to 20 p , and the transmission device 10 receives the reception devices 20 p + 1 to 20 N. Since the common clock CLOCK (2) is supplied to the transmitter, the number of wires for clock transmission between the transmitter 10 and the receivers 20 1 to 20 N is reduced. In addition, since a clock input to a certain receiving device 20 n is buffered and output and given to the adjacent receiving device 20 n + 1 , it is possible to suppress the waveform deterioration of the clock and increase the clock frequency. It is also possible to improve the bit rate of data transmission.
  • the wiring layers 40, 50, 60 between them are formed of conductive layers. An inexpensive product having a small number of layers can be used.
  • FIG. 4 is a diagram illustrating a configuration of a transmission / reception system 2B including a transmission device 10 and N reception devices 20 1 to 20 N.
  • the configuration of the reception system 2B shown in FIG. 4 is different in terms of the receiving device 20 1 ⁇ 20 p configuration, also, the transmitter 10
  • the external terminals are different in the arrangement order of the external terminals connected to the receiving devices 20 1 to 20 p .
  • Each of the receiving devices 20 1 to 20 p includes a data input buffer 21, a second clock input buffer 22 2 , a second clock output buffer 23 2 , a sampler unit 24, and a decoder unit 25.
  • the second clock input buffer 22 2 buffers the clock input as a differential signal to the second clock terminals P 31 and P 32, and sends the clock to the sampler unit 24. outputs, and outputs it to the second clock output buffer 23 2.
  • the second clock output buffer 23 2 buffers the clock input from the second clock input buffer 22 2, and uses the clock as the first clock terminals P 21 , P 22 is output as a differential signal.
  • the data input terminals P 11 and P 12 are arranged between the first clock terminals P 21 and P 22 and the second clock terminals P 31 and P 32 .
  • the data output terminals corresponding to N reception devices 20 1 ⁇ 20 N, respectively, are arranged in the same order as the arrangement order of the N reception devices 20 1 ⁇ 20 N.
  • the first clock output terminal that outputs the clock CLOCK (1) is connected to another receiving apparatus on the first direction (right side in FIG. 4) side of the entire data output terminal corresponding to each of the receiving apparatuses 20 1 to 20 p .
  • the second clock output terminal for outputting the clock CLOCK (2) has other data output terminals corresponding to the receiving devices 20 p + 1 to 20 N in the second direction (left side in FIG. 4) on the other side.
  • the data output terminals corresponding to the receiving apparatus are arranged without interposing them.
  • the first clock output terminal and the second clock output terminal include the entire data output terminals corresponding to the receiving apparatuses 20 1 to 20 p and the entire data output terminals corresponding to the receiving apparatuses 20 p + 1 to 20 N, respectively. Arranged between.
  • the data input terminals P 11 and P 12 of each receiving apparatus 20 n are connected to the corresponding data output terminals among the data output terminals arranged in the same order as the arrangement order of the N receiving apparatuses 20 1 to 20 N in the transmitting apparatus 10.
  • the output data dATA (n) the wiring board 40, and inputs the wiring board 50 or the wiring board 60 and via a cable 70 n.
  • the second clock terminals P 31 and P 32 of the receiving device 20 p at the end of the receiving devices 20 1 to 20 p on the first direction (right side in FIG. 4) are the first clock output of the transmitting device 10.
  • Input the clock CLOCK (1) output from the terminal. are connected to each other and the second clock terminal P 31, P 32 of the reception device 20 n-1 to the first clock terminal P 21, P 22 of the reception apparatus 20 n of the receiving apparatus 20 1 ⁇ 20 p adjacent thereto
  • the receiving devices 20 1 to 20 p are connected in cascade with respect to the clock CLOCK (1).
  • the first clock terminals P 21 and P 22 of the receiving device 20 p + 1 at the end of the receiving device 20 p + 1 to 20 N on the second direction (left side in FIG. 4) are the second clock output of the transmitting device 10. Input the clock CLOCK (2) output from the terminal. And the first clock terminal P 21, P 22 of the receiving apparatus 20 p + 1 ⁇ 20 receiving device adjacent thereto a second clock terminal P 31, P 32 of the reception device 20 n of the N 20 n + 1 is not connected to each other The receiving devices 20 p + 1 to 20 N are connected in cascade with respect to the clock CLOCK (2).
  • the common clock CLOCK (1) is supplied from the transmission device 10 to the reception devices 20 1 to 20 p , and the transmission device 10 receives the reception devices 20 p + 1 to 20 p. Since the common clock CLOCK (2) is supplied to N , the number of wiring lines for clock transmission between the transmission device 10 and the reception devices 20 1 to 20 N is reduced. In addition, since a clock input to a certain receiving device 20 n is buffered and output and provided to the adjacent receiving device 20 n ⁇ 1 or receiving device 20 n + 1 , the waveform deterioration of the clock is suppressed, and the clock frequency is increased. The bit rate of data transmission can be improved.
  • the wiring layers 40, 50, 60 between them are formed of conductive layers.
  • An inexpensive product having a small number of layers can be used.
  • the wiring of the clock CLOCK (1) can be shortened. The frequency can be increased and the bit rate of data transmission can be improved.
  • the receiver 20 n shown in this figure includes a data input buffer 21, a first clock input buffer 22 1 , a second clock input buffer 22 2 , a first clock output buffer 23 1 , a second clock output buffer 23 2 , a sampler unit. 24 and a decoder unit 25.
  • a first clock input buffer 22 of the input terminal and the second clock output buffer 23 and second output terminal is connected to the first clock terminal P 21, P 22.
  • Second clock input buffer 22 and second input terminals and the first clock output buffer 23 1 of the output terminal is connected to the second clock terminal P 31, P 32.
  • a first clock input buffer 22 first output terminal, a first clock output buffer 23 of the input terminal, a second clock input buffer 22 and second output terminals and a second clock output buffer 23 and second input terminals are connected to each other .
  • the first clock input buffer 22 1 and the first clock output buffer 23 1 are in an operable state when the SEL signal input to the terminal P 0 is at a high level, and are stopped when the SEL signal is at a low level. Become. Second clock input buffer 22 2 and the second clock output buffer 23 2 is ready for operation when the SEL signal input to the terminal P 0 is at a low level, and the stopped state when the SEL signal is at a high level Become.
  • the receiving device 20 n configured as described above includes any one of the first clock input buffer 22 1 and the first clock output buffer 23 1 , the second clock input buffer 22 2, and the second clock output buffer 23 2.
  • the receiving device 20 n is used as the receiving devices 20 p + 1 to 20 N in FIG. 4 when the SEL signal is at a high level, while the SEL signal is selectively operated. When the signal is at a low level, it is used as the receiving devices 20 1 to 20 p in FIG.
  • FIG. 6 is a diagram illustrating a configuration of a transmission / reception system 2C including the transmission device 10 and the N reception devices 20 1 to 20 N.
  • the configuration of the transmission / reception system 2C shown in FIG. 6 is different in that data is transmitted from each reception device 20n to the transmission device 10. This is different in that an external terminal for transmitting and receiving the data is provided in the transmitting device 10 and each receiving device 20 n .
  • FIG. 6 it is not shown for the wiring board and the cable between the transmitter 10 and the receiver device 20 n.
  • Each reception device 20 n further comprises a transmission unit 26, a first data terminal P 41 and the second data terminal P 42.
  • the output end of the transmission unit 26 is connected to both the first data terminal P 41 and the second data terminal P 42 .
  • the transmission unit 26 of each reception device 20 n receives information on the reception state of data or clock in the reception device 20 n (for example, data sampled by the sampler unit 24, a phase difference between the data and the clock, an amplitude of the data). Output, data or clock duty).
  • the data input terminals P 11 and P 12 , the first clock terminals P 21 and P 22, and the second clock terminals P 31 and P 32 are arranged between the first data terminal P 41 and the second data terminal P 42. Yes.
  • the transmitting device 10 includes a data output terminal that outputs data DATA (n) individually to each receiving device 20 n .
  • the transmitting device 10 outputs a first clock CLOCK (1) to the p receiving devices 20 1 to 20 p arranged in succession among the N receiving devices 20 1 to 20 N.
  • An output terminal is provided.
  • the transmission device 10 further includes a data input terminal for inputting data output from the transmission unit 26 of each of the reception devices 20 1 to 20 p. Based on the data input to the data input terminal, the transmission device 10 receives data.
  • the necessary adjustments eg, adjustment of phase difference between data and clock, adjustment of magnitude of data, duty of data or clock, etc. to improve the reception state of data or clock in each of devices 20 1 to 20 p Adjustment).
  • the data output terminals corresponding to N reception devices 20 1 ⁇ 20 N, respectively, are arranged in the same order as the arrangement order of the N reception devices 20 1 ⁇ 20 N.
  • the first clock output terminal that outputs the clock CLOCK (1) is connected to another receiving device on the first direction (left side in FIG. 6) side of the entire data output terminal corresponding to each of the receiving devices 20 1 to 20 p .
  • Data input terminal for inputting data output from the receiving apparatus 20 1 ⁇ 20 p, respectively, either for the entire and the first clock output terminal of the data output terminals corresponding to the receiving apparatus 20 1 ⁇ 20 p respectively Is arranged on the left side (the left side in FIG. 6).
  • a second data terminal P 42 of the reception device 20 n of the receiving apparatus 20 1 ⁇ 20 p and the first data terminal P 41 of the reception apparatus 20 n + 1 adjacent thereto are connected to each other, each reception device 20 n
  • the receiving devices 20 1 to 20 p are connected in cascade with respect to the data output from the transmitting unit 26.
  • the output data is output to the transmission device 10.
  • the same effects as in the case of the transmission / reception system 2A shown in FIG. 2 can be obtained.
  • the necessary adjustments are carried out in the transmitting apparatus 10 on the basis of the data transmitted to the transmission device 10 from the receiving device 20 n, at each reception device 20 n The reception state of data or clock is improved.
  • FIG. 7 is a diagram illustrating a configuration of a transmission / reception system 2D including the transmission device 10 and the N reception devices 20 1 to 20 N.
  • FIG. 7 reception system 2D of the configuration shown in differs in terms of order of arrangement of the external terminals in the transmitter 10 and the receiver device 20 n. Also in FIG. 7, illustration is omitted for the wiring board and the cable between the transmitter 10 and the receiver device 20 n.
  • the first data terminal P 41 is disposed between the first clock terminal P 21, P 22 and a data input terminal P 11, P 12.
  • the second data terminal P 42 is disposed between the second clock terminals P 31 , P 32 and the data input terminals P 11 , P 12 in the transmission device 10, and each of the reception devices 20 1 to 20 p.
  • the data input terminal for inputting the data output from is arranged between the entire data output terminal corresponding to each of the receiving devices 20 1 to 20 p and the first clock output terminal. Alternatively, this data input terminal may be arranged on the opposite side to the first clock output terminal with respect to the entire data output terminal corresponding to each of the receiving devices 20 1 to 20 p .
  • a second data terminal P 42 of the reception device 20 n of the receiving apparatus 20 1 ⁇ 20 p and the first data terminal P 41 of the reception apparatus 20 n + 1 adjacent thereto are connected to each other, each reception device 20 n
  • the receiving devices 20 1 to 20 p are connected in cascade with respect to the data output from the transmitting unit 26.
  • the output data is output to the transmission device 10.
  • FIG. 8 is a diagram illustrating a configuration of the transmission device 10 included in the transmission / reception system 2C or the transmission / reception system 2D.
  • the transmission device 10 includes a data transmission unit 11, a clock transmission unit 12, an encoder unit 13, a reception unit 14, a control unit 15, and a clock generation unit 16.
  • the transmitting device 10 includes N data transmitting units 11 corresponding to the N receiving devices 20 1 to 20 N , but only one data transmitting unit 11 is shown in the figure. In this figure, the order of arrangement of the external terminals of the transmission apparatus 10 is not a problem.
  • Encoder unit 13 of the transmitting apparatus 10 is controlled by the control unit 15, together with providing data to be transmitted to the reception apparatus 20 n to the data transmission unit 11, the to be transmitted to the receiving apparatus 20 n clock to the clock transmission section 12 give.
  • the data transmission unit 11 transmits data to the reception device 20 n and includes a buffer 111, a flip-flop 112, and a phase shift unit 113.
  • the phase shift unit 113 receives the reference clock output from the clock generation unit 16, changes the phase of the reference clock by the phase shift amount instructed by the control unit 15, and outputs it to the flip-flop 112.
  • the flip-flop 112 latches the data output from the encoder unit 13 at a timing indicated by the clock output from the phase shift unit 113, and outputs the latched data to the buffer 111.
  • the buffer 111 adjusts the amplitude and offset instructed by the control unit 15 for the data output from the flip-flop 112, and transmits the adjusted data to the receiving device 20n .
  • the clock transmission unit 12 transmits a clock to the reception device 20 n and includes a buffer 121 and a flip-flop 122.
  • the flip-flop 122 latches the clock output from the encoder unit 13 at a timing indicated by the reference clock output from the clock generation unit 16, and outputs the latched data to the buffer 121.
  • the buffer 121 adjusts the offset instructed by the control unit 15 for the data output from the flip-flop 112, and transmits the adjusted data as a clock to the receiving device 20n .
  • Receiving unit 14 receives came from the transmitting unit 26 of the reception apparatus 20 n transmitted via the first data terminal P 41 or the second data terminal P 42 data.
  • the control unit 15 controls data transmission by the data transmission unit 11 and clock transmission by the clock transmission unit 12. Specifically, the control unit 15 controls data provided from the encoder unit 13 to the data transmission unit 11.
  • the control unit 15 controls the data and the clock transmitted by the data transmission unit 11 by controlling the phase shift amount of the reference clock in the phase shift unit 113 of the data transmission unit 11 based on the data received by the reception unit 14.
  • the phase with the clock transmitted by the transmission unit 12 is adjusted. Further, the control unit 15 adjusts the amplitude and duty of the data transmitted from the buffer 111 of the data transmission unit 11 based on the data received by the reception unit 14 and is transmitted from the buffer 121 of the clock transmission unit 12. Adjust the clock duty.
  • the control unit 14 since the one receiving device to the adjacent receiver device clock is gradually transmitted, since the delay of the clock is increased at a later stage of the receiving device, the control unit 14, the reception device 20 n Adjust the phase between the data sent to and the common clock. In addition to this, the control unit 14 preferably controls the amplitude or duty of the data or the duty of the clock.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Dc Digital Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Liquid Crystal (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

　受信装置２０１～２０Ｎは、この順に１次元状に配列されている。受信装置２０ｎは、データ入力バッファ２１、第１クロック入力バッファ２２１および第１クロック出力バッファ２３１を備える。第１クロック入力バッファ２２１は、第１クロック端子Ｐ２１，Ｐ２２に入力されたクロックをバッファリングして第１クロック出力バッファ２３１へ出力する。第１クロック出力バッファ２３１は、第１クロック入力バッファ２２１から入力されたクロックをバッファリングして第２クロック端子Ｐ３１，Ｐ３２から出力させる。データ入力端子Ｐ１１，Ｐ１２は、第１クロック端子と第２クロック端子との間に配置されている。

Description

送信装置、受信装置、送受信システムおよび画像表示システム
　本発明は、送信装置、受信装置、送受信システムおよび画像表示システムに関するものである。
　液晶表示システム等の画像表示システムは、送信装置，受信装置および画像表示部を備え、外部から画像信号を入力した送信装置から画像データおよびクロックを受信装置へ送信し、受信装置においてクロックにより画像データをサンプリングし、このサンプリングにより得られた画像データを信号線へ送出して、この信号線へ送出された画像データに基づいて画像表示部において画像を表示する。このような液晶表示システム等の画像表示システムでは、一般的に、前述の送信装置又はこれを含む装置は「タイミングコントローラ」と呼ばれ、前述の受信装置又はこれを含む装置は「ドライバ」と呼ばれる。
　このような画像表示システムの場合の如く、１次元状に配列された複数の受信装置それぞれに対してデータおよびクロックを１個の送信装置から送信する送受信システムにおいては、送信装置が各受信装置に対して個別にデータを送出する必要がある一方で、クロックに関しては、送信装置が各受信装置に対して個別にクロックを送出してもよいし、送信装置が各受信装置に対して共通のクロックを送出してもよい（特許文献１参照）。前者の場合と比べて後者の場合は、送信装置と複数の受信装置との間におけるクロック送受信の為の配線の本数が削減される点で好ましい。
特開２００９－２７１３０３号公報
　ところが、送信装置が各受信装置に対して共通のクロックを送出する場合には、受信装置により受信されるクロックの波形劣化が大きくなることから、クロック周波数を高くするにも限界があり、したがって、データ送信のビットレート向上にも限界がある。
　本発明は、上記問題点を解消する為になされたものであり、送信装置と複数の受信装置との間のクロック送信の為の配線の本数を削減することができ且つ高速にデータ送信をすることができる送信装置および受信装置を提供することを目的とする。また、このような送信装置および受信装置を備える送受信システム、ならびに、このような送信装置，受信装置および画像表示部を備える画像表示システムを提供することをも目的とする。
　本発明に係る送信装置は、１次元状に配列されたＮ個の受信装置それぞれに対してクロックおよびデータを送信する送信装置であって、(1) Ｎ個の受信装置それぞれに対して個別にデータを出力するデータ出力端子と、Ｎ個の受信装置のうちの連続して配列されたｐ個の受信装置に対して共通のクロックを出力する第１クロック出力端子とを備え、(2)Ｎ個の受信装置それぞれに対応するデータ出力端子が、Ｎ個の受信装置の配列順と同じ順に配列され、(3) 第１クロック出力端子が、ｐ個の受信装置それぞれに対応するデータ出力端子の全体の第１方向側に、Ｎ個の受信装置のうちのｐ個の受信装置以外の他の受信装置に対応するデータ出力端子を間に挟むことなく配置されていることを特徴とする。ただし、Ｎ，ｐは２以上の整数である。
　本発明に係る受信装置は、(1) 外部からデータを入力するデータ入力端子と、外部からクロックを入力する第１クロック端子と、第１クロック端子に入力されたクロックをバッファリングして出力する第１バッファ回路と、第１バッファ回路から出力されたクロックを外部へ出力する第２クロック端子とを備え、(2)データ入力端子が第１クロック端子と第２クロック端子との間に配置されていることを特徴とする。
　このとき、本発明に係る送受信システムは、(1) 本発明に係る送信装置と、１次元状に配列されたＮ個の本発明に係る受信装置と、を備え、(2)Ｎ個の受信装置それぞれのデータ入力端子が、送信装置においてＮ個の受信装置の配列順と同じ順に配列されたデータ出力端子のうち対応するデータ出力端子から出力されたデータを入力し、(3)Ｎ個の受信装置のうちの連続して配列されたｐ個の受信装置それぞれにおけるデータ入力端子に対する第１クロック端子の配置が、送信装置においてｐ個の受信装置それぞれに対応するデータ出力端子に対する第１クロック出力端子の配置と同じ第１方向側であり、(4)ｐ個の受信装置のうちの第１方向側の端にある受信装置の第１クロック端子が、送信装置の第１クロック出力端子から出力されたクロックを入力し、(5) ｐ個の受信装置のうちの受信装置の第２クロック端子とこれに隣接する受信装置の第１クロック端子とが互いに接続されて、クロックに関してｐ個の受信装置が縦列接続されていることを特徴とする。
　なお、送信装置と受信装置との間のデータおよびクロックの各信号線は、物理的に１本の線であってもよいし、小振幅差動信号方式（ＬＶＤＳ: Low-Voltage Differential Signaling）のように差動データを伝送する１対の線であってもよい。
　また、本発明に係る送信装置は、(1) Ｎ個の受信装置のうちのｐ個の受信装置以外の連続して配列されたｑ個の受信装置に対して共通のクロックを出力する第２クロック出力端子を更に備え、(2)第２クロック出力端子が、ｑ個の受信装置それぞれに対応するデータ出力端子の全体の第２方向側に、Ｎ個の受信装置のうちのｑ個の受信装置以外の他の受信装置に対応するデータ出力端子を間に挟むことなく配置されていて、(3)第１クロック出力端子および第２クロック出力端子が、ｐ個の受信装置それぞれに対応するデータ出力端子の全体と、ｑ個の受信装置それぞれに対応するデータ出力端子の全体と、の間に配置されているのが好適である。ただし、ｑは２以上の整数である。本発明に係る受信装置は、第２クロック端子に入力されたクロックをバッファリングして第１クロック端子から出力させる第２バッファ回路と、第１バッファ回路および第２バッファ回路のうちの何れか一方を選択的に動作させる選択手段と、を更に備えるのが好適である。
　このとき、本発明に係る送受信システムは、(1) 本発明に係る送信装置と、１次元状に配列されたＮ個の本発明に係る受信装置と、を備え、(2)Ｎ個の受信装置それぞれのデータ入力端子が、送信装置においてＮ個の受信装置の配列順と同じ順に配列されたデータ出力端子のうち対応するデータ出力端子から出力されたデータを入力し、(3)Ｎ個の受信装置のうちの連続して配列されたｐ個の受信装置それぞれにおけるデータ入力端子に対する第１クロック端子の配置が、送信装置においてｐ個の受信装置それぞれに対応するデータ出力端子に対する第１クロック出力端子の配置と同じ第１方向側であり、(4)ｐ個の受信装置のうちの第１方向側の端にある受信装置の第１クロック端子が、送信装置の第１クロック出力端子から出力されたクロックを入力し、(5) ｐ個の受信装置のうちの受信装置の第２クロック端子とこれに隣接する受信装置の第１クロック端子とが互いに接続されて、クロックに関してｐ個の受信装置が縦列接続されていて、(6)Ｎ個の受信装置のうちのｐ個の受信装置以外の連続して配列されたｑ個の受信装置それぞれにおけるデータ入力端子に対する第２クロック端子の配置が、送信装置においてｑ個の受信装置それぞれに対応するデータ出力端子に対する第２クロック出力端子の配置と同じ第２方向側であり、(7)ｑ個の受信装置のうちの第２方向側の端にある受信装置の第２クロック端子が、送信装置の第２クロック出力端子から出力されたクロックを入力し、(8) ｑ個の受信装置のうちの受信装置の第１クロック端子とこれに隣接する受信装置の第２クロック端子とが互いに接続されて、クロックに関してｑ個の受信装置が縦列接続されていることを特徴とする。
　また、本発明に係る送信装置は、(1) ｐ個の受信装置それぞれから出力されるデータを入力するデータ入力端子を更に備え、(2)データ入力端子が、ｐ個の受信装置それぞれに対応するデータ出力端子の全体および第１クロック出力端に対して何れかの側に配置されているのが好適である。本発明に係る受信装置は、(1) 外部からデータを入力し又はデータを外部へ出力する第１データ端子および第２データ端子を更に備え、(2) データ入力端子，第１クロック端子および第２クロック端子が、第１データ端子と第２データ端子との間に配置されているのが好適である。
　このとき、本発明に係る送受信システムは、(1) 本発明に係る送信装置と、１次元状に配列されたＮ個の本発明に係る受信装置と、を備え、(2)Ｎ個の受信装置それぞれのデータ入力端子が、送信装置においてＮ個の受信装置の配列順と同じ順に配列されたデータ出力端子のうち対応するデータ出力端子から出力されたデータを入力し、(3)Ｎ個の受信装置のうちの連続して配列されたｐ個の受信装置それぞれにおけるデータ入力端子に対する第１クロック端子の配置が、送信装置においてｐ個の受信装置それぞれに対応するデータ出力端子に対する第１クロック出力端子の配置と同じ第１方向側であり、(4)ｐ個の受信装置のうちの第１方向側の端にある受信装置の第１クロック端子が、送信装置の第１クロック出力端子から出力されたクロックを入力し、(5) ｐ個の受信装置のうちの受信装置の第２クロック端子とこれに隣接する受信装置の第１クロック端子とが互いに接続されて、クロックに関してｐ個の受信装置が縦列接続され、(6)ｐ個の受信装置のうちの受信装置の第２データ端子とこれに隣接する受信装置の第１データ端子とが互いに接続されていることを特徴とする。
　また、本発明に係る送信装置は、(1) ｐ個の受信装置それぞれから出力されるデータを入力するデータ入力端子を更に備え、(2)データ入力端子が、ｐ個の受信装置それぞれに対応するデータ出力端子の全体と第１クロック出力端子との間、または、ｐ個の受信装置それぞれに対応するデータ出力端子の全体に対して第１クロック出力端子とは反対側に配置されているのが好適である。本発明に係る受信装置は、(1) 外部からデータを入力し又はデータを外部へ出力する第１データ端子および第２データ端子を更に備え、(2) 第１データ端子が第１クロック端子とデータ入力端子との間に配置され、(3)第２データ端子が第２クロック端子とデータ入力端子との間に配置されているのが好適である。
　このとき、本発明に係る送受信システムは、(1) 本発明に係る送信装置と、１次元状に配列されたＮ個の本発明に係る受信装置と、を備え、(2)Ｎ個の受信装置それぞれのデータ入力端子が、送信装置においてＮ個の受信装置の配列順と同じ順に配列されたデータ出力端子のうち対応するデータ出力端子から出力されたデータを入力し、(3)Ｎ個の受信装置のうちの連続して配列されたｐ個の受信装置それぞれにおけるデータ入力端子に対する第１クロック端子の配置が、送信装置においてｐ個の受信装置それぞれに対応するデータ出力端子に対する第１クロック出力端子の配置と同じ第１方向側であり、(4)ｐ個の受信装置のうちの第１方向側の端にある受信装置の第１クロック端子が、送信装置の第１クロック出力端子から出力されたクロックを入力し、(5) ｐ個の受信装置のうちの受信装置の第２クロック端子とこれに隣接する受信装置の第１クロック端子とが互いに接続されて、クロックに関してｐ個の受信装置が縦列接続され、(6) ｐ個の受信装置のうちの受信装置の第２データ端子とこれに隣接する受信装置の第１データ端子とが互いに接続されていることを特徴とする。
　また、本発明に係る送信装置は、ｐ個の受信装置それぞれに対応するデータ出力端子から出力されるデータと第１クロック出力端子から出力されるクロックとの間の位相差を調整する制御部を備えるのが好適である。本発明に係る受信装置は、データ入力端子に入力されたデータとクロック入力端子に入力されたクロックとの間の位相差に関するデータを第１データ端子または第２データ端子から出力するのが好適である。
　このとき、本発明に係る送受信システムは、(1) 本発明に係る送信装置と、１次元状に配列されたＮ個の本発明に係る受信装置と、を備え、(2)Ｎ個の受信装置それぞれのデータ入力端子が、送信装置においてＮ個の受信装置の配列順と同じ順に配列されたデータ出力端子のうち対応するデータ出力端子から出力されたデータを入力し、(3)Ｎ個の受信装置のうちの連続して配列されたｐ個の受信装置それぞれにおけるデータ入力端子に対する第１クロック端子の配置が、送信装置においてｐ個の受信装置それぞれに対応するデータ出力端子に対する第１クロック出力端子の配置と同じ第１方向側であり、(4)ｐ個の受信装置のうちの第１方向側の端にある受信装置の第１クロック端子が、送信装置の第１クロック出力端子から出力されたクロックを入力し、(5) ｐ個の受信装置のうちの受信装置の第２クロック端子とこれに隣接する受信装置の第１クロック端子とが互いに接続されて、クロックに関してｐ個の受信装置が縦列接続され、(6) ｐ個の受信装置のうちの受信装置の第２データ端子とこれに隣接する受信装置の第１データ端子とが互いに接続されていて、(7) 送信装置の制御部が、ｐ個の受信装置それぞれの第１データ端子または第２データ端子から出力された位相差に関するデータに基づいて、ｐ個の受信装置それぞれに対応するデータ出力端子から出力されるデータと第１クロック出力端子から出力されるクロックとの間の位相差を調整することを特徴とする。
　本発明に係る画像表示システムは、本発明に係る送受信システムと、この送受信システムに含まれるＮ個の受信装置それぞれにより受信されたデータに基づいて画像を表示する画像表示部と、を備えることを特徴とする。
　本発明によれば、送信装置と複数の受信装置との間のクロック送信の為の配線の本数を削減することができ且つ高速にデータ送信をすることができる。
図１は画像表示システム１の概略構成を示す図である。 図２は送信装置１０およびＮ個の受信装置２０１～２０Ｎを備える送受信システム２Ａの構成を示す図である。 図３は受信装置２０の構成を示す図である。 図４は送信装置１０およびＮ個の受信装置２０１～２０Ｎを備える送受信システム２Ｂの構成を示す図である。 図５は受信装置２０の構成を示す図である。 図６は送信装置１０およびＮ個の受信装置２０１～２０Ｎを備える送受信システム２Ｃの構成を示す図である。 図７は送信装置１０およびＮ個の受信装置２０１～２０Ｎを備える送受信システム２Ｄの構成を示す図である。 図８は送受信システム２Ｃまたは送受信システム２Ｄに含まれる送信装置１０の構成を示す図である。
　以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
　図１は、本実施形態に係る画像表示システム１の概略構成を示す図である。この図に示される画像表示システム１は、送信装置１０，Ｎ個の受信装置２０１～２０Ｎおよび画像表示部３０を備える。ここで、Ｎは２以上の整数であり、以下に登場するｎは１以上Ｎ以下の各整数である。この図では、画像表示部３０における画像の垂直走査のための駆動部および信号線は図示が省略されている。
　送信装置１０は、外部から画像信号を入力して、Ｎ個の受信装置２０１～２０Ｎそれぞれへ画像データおよびクロックを送信する。各受信装置２０ｎは、送信装置１０から送出されて到達した画像データおよびクロックを受信し、クロックにより画像データをサンプリングして、このサンプリングにより得られた画像データを画像表示部３０の信号線３１ｎへ送出する。画像表示部３０は、例えば液晶パネルであり、各受信装置２０ｎにより信号線３１ｎに供給された画像データに基づいて画像を表示する。信号線３１ｎは１以上の複数本でもよい。
　図２は、送信装置１０およびＮ個の受信装置２０１～２０Ｎを備える送受信システム２Ａの構成を示す図である。Ｎ個の受信装置２０１～２０Ｎは、共通の構成を有していて、この順に１次元状に配列されている。送信装置１０およびＮ個の受信装置２０１～２０Ｎそれぞれは、半導体基板上に形成された集積回路を含み、また、その集積回路と外部装置との電気的接続の為の外部端子を含む。
　送信装置１０は配線基板４０上に設けられている。送信装置１０の外部端子は、配線基板４０の一辺に設けられた２つのコネクタ４１，４２と、配線基板４０上の配線により電気的に接続されている。配線基板４０のコネクタ４１は配線基板５０のコネクタ５１と電気的に接続されている。また、配線基板４０のコネクタ４２は配線基板６０のコネクタ６１と電気的に接続されている。
　Ｎ個の受信装置２０１～２０Ｎのうち受信装置２０１～２０ｐは、ケーブル７０１～７０ｐ上の配線を介して、配線基板５０のコネクタ５１が設けられている辺に対向する辺において配線基板５０上の配線と電気的に接続されている。受信装置２０ｐ＋１～２０Ｎは、ケーブル７０ｐ＋１～７０Ｎ上の配線を介して、配線基板６０のコネクタ６１が設けられている辺に対向する辺において配線基板６０上の配線と電気的に接続されている。ｐは２以上の整数である。
　図３は、受信装置２０ｎの構成を示す図である。受信装置２０ｎは、データ入力バッファ２１、第１クロック入力バッファ２２１、第１クロック出力バッファ２３１、サンプラ部２４およびデコーダ部２５を備える。データ入力バッファ２１は、データ入力端子Ｐ１１，Ｐ１２に差動信号として入力されたデータをバッファリングして、該データをサンプラ部２４へ出力する。
　第１クロック入力バッファ２２１は、第１クロック端子Ｐ２１，Ｐ２２に差動信号として入力されたクロックをバッファリングして、該クロックをサンプラ部２４へ出力するとともに、第１クロック出力バッファ２３１へ出力する。第１クロック出力バッファ２３１は、第１クロック入力バッファ２２１から入力されたクロックをバッファリングして、該クロックを第２クロック端子Ｐ３１，Ｐ３２から差動信号として出力させる。図２および図３に示されるように、各受信装置２０ｎにおいて、データ入力端子Ｐ１１，Ｐ１２は、第１クロック端子Ｐ２１，Ｐ２２と第２クロック端子Ｐ３１，Ｐ３２との間に配置されている。
　サンプラ部２４は、第１クロック入力バッファ２２１から出力されたクロックにより、データ入力バッファ２１から出力されたデータをサンプリングして、このサンプリングにより得られたデータをデコーダ部２５へ出力する。デコーダ部２５は、サンプラ部２４から出力されたデータをデコードして、そのデータを信号線３１ｎへ送出する。
　図２に示されるように、送信装置１０は、各受信装置２０ｎに対して個別にデータDATA(n)を出力するデータ出力端子を備えている。送信装置１０は、Ｎ個の受信装置２０１～２０Ｎのうちの連続して配列されたｐ個の受信装置２０１～２０ｐに対して共通のクロックCLOCK(1)を出力する第１クロック出力端子を備えている。また、送信装置１０は、Ｎ個の受信装置２０１～２０Ｎのうちの連続して配列された受信装置２０ｐ＋１～２０Ｎに対して共通のクロックCLOCK(2)を出力する第２クロック出力端子を備えている。
　送信装置１０において、Ｎ個の受信装置２０１～２０Ｎそれぞれに対応するデータ出力端子は、Ｎ個の受信装置２０１～２０Ｎの配列順と同じ順に配列されている。クロックCLOCK(1)を出力する第１クロック出力端子は、受信装置２０１～２０ｐそれぞれに対応するデータ出力端子の全体の第１方向（図２中で左方）側に、他の受信装置に対応するデータ出力端子を間に挟むことなく配置されている。また、クロックCLOCK(2)を出力する第２クロック出力端子は、受信装置２０ｐ＋１～２０Ｎそれぞれに対応するデータ出力端子の全体の第１方向（図２中で左方）側に、他の受信装置に対応するデータ出力端子を間に挟むことなく配置されている。
　各受信装置２０ｎのデータ入力端子Ｐ１１，Ｐ１２は、送信装置１０においてＮ個の受信装置２０１～２０Ｎの配列順と同じ順に配列されたデータ出力端子のうち対応するデータ出力端子から出力されたデータDATA(n)を、配線基板４０，配線基板５０または配線基板６０およびケーブル７０ｎを介して入力する。
　受信装置２０１～２０ｐそれぞれにおけるデータ入力端子Ｐ１１，Ｐ１２に対する第１クロック端子Ｐ２１，Ｐ２２の配置は、送信装置１０において受信装置２０１～２０ｐそれぞれに対応するデータ出力端子に対する第１クロック出力端子の配置と同じ第１方向（図２中で左方）側である。同様に、受信装置２０ｐ＋１～２０Ｎそれぞれにおけるデータ入力端子Ｐ１１，Ｐ１２に対する第１クロック端子Ｐ２１，Ｐ２２の配置は、送信装置１０において受信装置２０ｐ＋１～２０Ｎそれぞれに対応するデータ出力端子に対する第２クロック出力端子の配置と同じ第１方向（図２中で左方）側である。
　受信装置２０１～２０ｐのうちの第１方向（図２中で左方）側の端にある受信装置２０１の第１クロック端子Ｐ２１，Ｐ２２は、送信装置１０の第１クロック出力端子から出力されたクロックCLOCK(1)を入力する。受信装置２０１～２０ｐのうちの受信装置２０ｎの第２クロック端子Ｐ３１，Ｐ３２とこれに隣接する受信装置２０ｎ＋１の第１クロック端子Ｐ２１，Ｐ２２とは互いに接続されていて、クロックCLOCK(1)に関して受信装置２０１～２０ｐは縦列接続されている。
　同様に、受信装置２０ｐ＋１～２０Ｎのうちの第１方向（図２中で左方）側の端にある受信装置２０ｐ＋１の第１クロック端子Ｐ２１，Ｐ２２は、送信装置１０の第２クロック出力端子から出力されたクロックCLOCK(2)を入力する。受信装置２０ｐ＋１～２０Ｎのうちの受信装置２０ｎの第２クロック端子Ｐ３１，Ｐ３２とこれに隣接する受信装置２０ｎ＋１の第１クロック端子Ｐ２１，Ｐ２２とは互いに接続されていて、クロックCLOCK(2)に関して受信装置２０ｐ＋１～２０Ｎは縦列接続されている。
　図２に示される送受信システム２Ａの構成では、送信装置１０から受信装置２０１～２０ｐに対して共通のクロックCLOCK(1)が供給され、また、送信装置１０から受信装置２０ｐ＋１～２０Nに対して共通のクロックCLOCK(2)が供給されるので、送信装置１０と受信装置２０１～２０Ｎとの間のクロック送信の為の配線の本数が削減される。また、或る受信装置２０ｎに入力されたクロックがバッファリングされて出力されて隣の受信装置２０ｎ＋１に与えられるので、クロックの波形劣化が抑制され、クロック周波数を高くすることが可能となり、また、データ送信のビットレートを向上することも可能となる。
　さらに、送信装置１０と受信装置２０１～２０Ｎとの間のデータ送信またはクロック送信の為の配線が交差することがないので、これらの間の配線基板４０，５０，６０それぞれとして導電層の層数が少ない安価な物を用いることができる。
　図４は、送信装置１０およびＮ個の受信装置２０１～２０Ｎを備える送受信システム２Ｂの構成を示す図である。図２に示された送受信システム２Ａの構成と比較すると、この図４に示された送受信システム２Ｂの構成は、受信装置２０１～２０ｐの構成の点で相違し、また、送信装置１０の外部端子のうち受信装置２０１～２０ｐと接続される外部端子の配列順の点で相違する。
　受信装置２０１～２０ｐそれぞれは、データ入力バッファ２１、第２クロック入力バッファ２２２、第２クロック出力バッファ２３２、サンプラ部２４およびデコーダ部２５を備える。受信装置２０１～２０ｐそれぞれでは、第２クロック入力バッファ２２２は、第２クロック端子Ｐ３１，Ｐ３２に差動信号として入力されたクロックをバッファリングして、該クロックをサンプラ部２４へ出力するとともに、第２クロック出力バッファ２３２へ出力する。また、受信装置２０１～２０ｐそれぞれでは、第２クロック出力バッファ２３２は、第２クロック入力バッファ２２２から入力されたクロックをバッファリングして、該クロックを第１クロック端子Ｐ２１，Ｐ２２から差動信号として出力させる。受信装置２０１～２０ｐそれぞれにおいて、データ入力端子Ｐ１１，Ｐ１２は、第１クロック端子Ｐ２１，Ｐ２２と第２クロック端子Ｐ３１，Ｐ３２との間に配置されている。
　送信装置１０において、Ｎ個の受信装置２０１～２０Ｎそれぞれに対応するデータ出力端子は、Ｎ個の受信装置２０１～２０Ｎの配列順と同じ順に配列されている。クロックCLOCK(1)を出力する第１クロック出力端子は、受信装置２０１～２０ｐそれぞれに対応するデータ出力端子の全体の第１方向（図４中で右方）側に、他の受信装置に対応するデータ出力端子を間に挟むことなく配置されている。また、クロックCLOCK(2)を出力する第２クロック出力端子は、受信装置２０ｐ＋１～２０Ｎそれぞれに対応するデータ出力端子の全体の第２方向（図４中で左方）側に、他の受信装置に対応するデータ出力端子を間に挟むことなく配置されている。第１クロック出力端子および第２クロック出力端子は、受信装置２０１～２０ｐそれぞれに対応するデータ出力端子の全体と、受信装置２０ｐ＋１～２０Ｎそれぞれに対応するデータ出力端子の全体と、の間に配置されている。
　各受信装置２０ｎのデータ入力端子Ｐ１１，Ｐ１２は、送信装置１０においてＮ個の受信装置２０１～２０Ｎの配列順と同じ順に配列されたデータ出力端子のうち対応するデータ出力端子から出力されたデータDATA(n)を、配線基板４０，配線基板５０または配線基板６０およびケーブル７０ｎを介して入力する。
　受信装置２０１～２０ｐそれぞれにおけるデータ入力端子Ｐ１１，Ｐ１２に対する第２クロック端子Ｐ３１，Ｐ３２の配置は、送信装置１０において受信装置２０１～２０ｐそれぞれに対応するデータ出力端子に対する第１クロック出力端子の配置と同じ第１方向（図４中で右方）側である。同様に、受信装置２０ｐ＋１～２０Ｎそれぞれにおけるデータ入力端子Ｐ１１，Ｐ１２に対する第１クロック端子Ｐ２１，Ｐ２２の配置は、送信装置１０において受信装置２０ｐ＋１～２０Ｎそれぞれに対応するデータ出力端子に対する第２クロック出力端子の配置と同じ第２方向（図４中で左方）側である。
　受信装置２０１～２０ｐのうちの第１方向（図４中で右方）側の端にある受信装置２０ｐの第２クロック端子Ｐ３１，Ｐ３２は、送信装置１０の第１クロック出力端子から出力されたクロックCLOCK(1)を入力する。受信装置２０１～２０ｐのうちの受信装置２０ｎの第１クロック端子Ｐ２１，Ｐ２２とこれに隣接する受信装置２０ｎ－１の第２クロック端子Ｐ３１，Ｐ３２とは互いに接続されていて、クロックCLOCK(1)に関して受信装置２０１～２０ｐは縦列接続されている。
　受信装置２０ｐ＋１～２０Ｎのうちの第２方向（図４中で左方）側の端にある受信装置２０ｐ＋１の第１クロック端子Ｐ２１，Ｐ２２は、送信装置１０の第２クロック出力端子から出力されたクロックCLOCK(2)を入力する。受信装置２０ｐ＋１～２０Ｎのうちの受信装置２０ｎの第２クロック端子Ｐ３１，Ｐ３２とこれに隣接する受信装置２０ｎ＋１の第１クロック端子Ｐ２１，Ｐ２２とは互いに接続されていて、クロックCLOCK(2)に関して受信装置２０ｐ＋１～２０Ｎは縦列接続されている。
　図４に示される送受信システム２Ｂの構成においても、送信装置１０から受信装置２０１～２０ｐに対して共通のクロックCLOCK(1)が供給され、また、送信装置１０から受信装置２０ｐ＋１～２０Nに対して共通のクロックCLOCK(2)が供給されるので、送信装置１０と受信装置２０１～２０Ｎとの間のクロック送信の為の配線の本数が削減される。また、或る受信装置２０ｎに入力されたクロックがバッファリングされて出力されて隣の受信装置２０ｎ－１または受信装置２０ｎ＋１に与えられるので、クロックの波形劣化が抑制され、クロック周波数を高くすることが可能となり、また、データ送信のビットレートを向上することも可能となる。
　さらに、送信装置１０と受信装置２０１～２０Ｎとの間のデータ送信またはクロック送信の為の配線が交差することがないので、これらの間の配線基板４０，５０，６０それぞれとして導電層の層数が少ない安価な物を用いることができる。特に、図２に示された構成と比較して、図４に示される構成では、クロックCLOCK(1)の配線を短くすることができるので、この点でも、クロックの波形劣化が抑制され、クロック周波数を高くすることが可能となり、また、データ送信のビットレートを向上することも可能となる。
　なお、受信装置２０１～２０ｐの構成と受信装置２０ｐ＋１～２０Ｎの構成とは、互いに別個のものであってもよいが、図５に示される構成とすることで共通化され得る。この図に示される受信装置２０ｎは、データ入力バッファ２１、第１クロック入力バッファ２２１、第２クロック入力バッファ２２２、第１クロック出力バッファ２３１、第２クロック出力バッファ２３２、サンプラ部２４およびデコーダ部２５を備える。
　第１クロック入力バッファ２２１の入力端および第２クロック出力バッファ２３２の出力端は、第１クロック端子Ｐ２１，Ｐ２２に接続されている。第２クロック入力バッファ２２２の入力端および第１クロック出力バッファ２３１の出力端は、第２クロック端子Ｐ３１，Ｐ３２に接続されている。第１クロック入力バッファ２２１の出力端，第１クロック出力バッファ２３１の入力端，第２クロック入力バッファ２２２の出力端および第２クロック出力バッファ２３２の入力端は、互いに接続されている。
　第１クロック入力バッファ２２１および第１クロック出力バッファ２３１は、端子Ｐ０に入力されるSEL信号がハイレベルであるときに動作可能状態となり、SEL信号がローレベルであるときに停止状態となる。第２クロック入力バッファ２２２および第２クロック出力バッファ２３２は、端子Ｐ０に入力されるSEL信号がローレベルであるときに動作可能状態となり、SEL信号がハイレベルであるときに停止状態となる。
　このように構成される受信装置２０ｎは、第１クロック入力バッファ２２１および第１クロック出力バッファ２３１と、第２クロック入力バッファ２２２および第２クロック出力バッファ２３２と、のうちの何れか一方を選択的に動作させる選択手段を有している、すなわち、受信装置２０ｎは、SEL信号がハイレベルであるときに図４における受信装置２０ｐ＋１～２０Ｎとして用いられ、一方、SEL信号がローレベルであるときに図４における受信装置２０１～２０ｐとして用いられる。
　図６は、送信装置１０およびＮ個の受信装置２０１～２０Ｎを備える送受信システム２Ｃの構成を示す図である。図２に示された送受信システム２Ａの構成と比較すると、この図６に示された送受信システム２Ｃの構成は、各受信装置２０ｎから送信装置１０へデータが送信される点で相違し、また、そのデータの送受信のための外部端子が送信装置１０および各受信装置２０ｎに設けられている点で相違する。なお、図６では、送信装置１０と各受信装置２０ｎとの間の配線基板およびケーブルについては図示が省略されている。
　各受信装置２０ｎは、送信部２６，第１データ端子Ｐ４１および第２データ端子Ｐ４２を更に備える。送信部２６の出力端は、第１データ端子Ｐ４１および第２データ端子Ｐ４２の双方に接続されている。各受信装置２０ｎの送信部２６は、その受信装置２０ｎにおけるデータまたはクロックの受信状態に関する情報（例えば、サンプラ部２４によりサンプリングされたデータ、データとクロックとの間の位相差、データの振幅の大きさ、データまたはクロックのデューティ）を出力する。データ入力端子Ｐ１１，Ｐ１２，第１クロック端子Ｐ２１，Ｐ２２および第２クロック端子Ｐ３１，Ｐ３２は、第１データ端子Ｐ４１と第２データ端子Ｐ４２との間に配置されている。
　送信装置１０は、各受信装置２０ｎに対して個別にデータDATA(n)を出力するデータ出力端子を備えている。送信装置１０は、Ｎ個の受信装置２０１～２０Ｎのうちの連続して配列されたｐ個の受信装置２０１～２０ｐに対して共通のクロックCLOCK(1)を出力する第１クロック出力端子を備えている。また、送信装置１０は、受信装置２０１～２０ｐそれぞれの送信部２６から出力されたデータを入力するデータ入力端子を更に備えており、このデータ入力端子に入力されたデータに基づいて、受信装置２０１～２０ｐそれぞれにおけるデータまたはクロックの受信状態を改善するよう所要の調整（例えば、データとクロックとの間の位相差の調整、データの振幅の大きさの調整、データまたはクロックのデューティの調整）を行う。
　送信装置１０において、Ｎ個の受信装置２０１～２０Ｎそれぞれに対応するデータ出力端子は、Ｎ個の受信装置２０１～２０Ｎの配列順と同じ順に配列されている。クロックCLOCK(1)を出力する第１クロック出力端子は、受信装置２０１～２０ｐそれぞれに対応するデータ出力端子の全体の第１方向（図６中で左方）側に、他の受信装置に対応するデータ出力端子を間に挟むことなく配置されている。受信装置２０１～２０ｐそれぞれから出力されたデータを入力するためのデータ入力端子は、受信装置２０１～２０ｐそれぞれに対応するデータ出力端子の全体および第１クロック出力端に対して何れかの側（図６中では左方側）に配置されている。
　受信装置２０１～２０ｐのうちの受信装置２０ｎの第２データ端子Ｐ４２とこれに隣接する受信装置２０ｎ＋１の第１データ端子Ｐ４１とは互いに接続されていて、各受信装置２０ｎの送信部２６から出力されるデータに関して受信装置２０１～２０ｐは縦列接続されている。受信装置２０１～２０ｐのうちの第１方向（図６中で左方）側の端にある受信装置２０１の第１データ端子Ｐ４１は、各受信装置２０ｎの送信部２６から出力されるデータを送信装置１０へ出力する。
　図６に示される送受信システム２Ｃの構成においても、図２に示された送受信システム２Ａの場合と同様の効果を奏することができる。特に、図６に示される送受信システム２Ｃの構成では、各受信装置２０ｎから送信装置１０へ送信されるデータに基づいて送信装置１０において所要の調整が行われることで、各受信装置２０ｎにおけるデータまたはクロックの受信状態が改善される。
　図７は、送信装置１０およびＮ個の受信装置２０１～２０Ｎを備える送受信システム２Ｄの構成を示す図である。図６に示された送受信システム２Ｃの構成と比較すると、この図７に示された送受信システム２Ｄの構成は、送信装置１０および各受信装置２０ｎにおける外部端子の配列順の点で相違する。なお、図７でも、送信装置１０と各受信装置２０ｎとの間の配線基板およびケーブルについては図示が省略されている。
　送受信システム２Ｄでは、各受信装置２０ｎにおいて、第１データ端子Ｐ４１は、第１クロック端子Ｐ２１，Ｐ２２とデータ入力端子Ｐ１１，Ｐ１２との間に配置されている。また、第２データ端子Ｐ４２は、第２クロック端子Ｐ３１，Ｐ３２とデータ入力端子Ｐ１１，Ｐ１２との間に配置されている、送信装置１０において、受信装置２０１～２０ｐそれぞれから出力されたデータを入力するためのデータ入力端子は、受信装置２０１～２０ｐそれぞれに対応するデータ出力端子の全体と第１クロック出力端子との間に配置されている。或いは、このデータ入力端子は、受信装置２０１～２０ｐそれぞれに対応するデータ出力端子の全体に対して第１クロック出力端子とは反対側に配置されていてもよい。
　受信装置２０１～２０ｐのうちの受信装置２０ｎの第２データ端子Ｐ４２とこれに隣接する受信装置２０ｎ＋１の第１データ端子Ｐ４１とは互いに接続されていて、各受信装置２０ｎの送信部２６から出力されるデータに関して受信装置２０１～２０ｐは縦列接続されている。受信装置２０１～２０ｐのうちの第１方向（図６中で左方）側の端にある受信装置２０１の第１データ端子Ｐ４１は、各受信装置２０ｎの送信部２６から出力されるデータを送信装置１０へ出力する。
　図７に示される送受信システム２Ｄの構成においても、図６に示された送受信システム２Ｃの場合と同様の効果を奏することができる。
　図８は、送受信システム２Ｃまたは送受信システム２Ｄに含まれる送信装置１０の構成を示す図である。送信装置１０は、データ送信部１１，クロック送信部１２，エンコーダ部１３，受信部１４，制御部１５およびクロック生成部１６を備える。なお、送信装置１０はＮ個の受信装置２０１～２０Ｎに対応してＮ個のデータ送信部１１を備えるが、この図ではデータ送信部１１を１つのみ示している。また、この図では、送信装置１０の外部端子の配列順については問題としない。
　送信装置１０のエンコーダ部１３は、制御部１５により制御されて、受信装置２０ｎへ送信すべきデータをデータ送信部１１へ与えるとともに、受信装置２０ｎへ送信すべきクロックをクロック送信部１２へ与える。
　データ送信部１１は、データを受信装置２０ｎへ送信するものであって、バッファ１１１，フリップフロップ１１２および位相シフト部１１３を含む。位相シフト部１１３は、クロック生成部１６から出力される基準クロックを入力し、制御部１５により指示される位相シフト量だけ基準クロックの位相を変化させてフリップフロップ１１２へ出力する。フリップフロップ１１２は、エンコーダ部１３から出力されるデータを、位相シフト部１１３から出力されるクロックにより指示されるタイミングでラッチし、そのラッチしたデータをバッファ１１１へ出力する。バッファ１１１は、フリップフロップ１１２から出力されるデータに対し、制御部１５により指示される振幅およびオフセットの調整を行って、その調整後のデータを受信装置２０ｎへ送信する。
　クロック送信部１２は、クロックを受信装置２０ｎへ送信するものであって、バッファ１２１およびフリップフロップ１２２を含む。フリップフロップ１２２は、エンコーダ部１３から出力されるクロックを、クロック生成部１６から出力される基準クロックにより指示されるタイミングでラッチし、そのラッチしたデータをバッファ１２１へ出力する。バッファ１２１は、フリップフロップ１１２から出力されるデータに対し、制御部１５により指示されるオフセットの調整を行って、その調整後のデータをクロックとして受信装置２０ｎへ送信する。
　受信部１４は、受信装置２０ｎの送信部２６から第１データ端子Ｐ４１または第２データ端子Ｐ４２を経て送られて来たデータを受信する。制御部１５は、データ送信部１１によるデータ送信およびクロック送信部１２によるクロック送信を制御する。具体的には、制御部１５は、エンコーダ部１３からデータ送信部１１へ与えられるデータを制御する。制御部１５は、受信部１４により受信されたデータに基づいて、データ送信部１１の位相シフト部１１３における基準クロックの位相シフト量を制御することにより、データ送信部１１により送信されるデータとクロック送信部１２により送信されるクロックとの間の位相を調整する。また、制御部１５は、受信部１４により受信されたデータに基づいて、データ送信部１１のバッファ１１１から送信されるデータの振幅およびデューティを調整し、クロック送信部１２のバッファ１２１から送信されるクロックのデューティを調整する。
　特に、本実施形態では、或る受信装置から隣の受信装置へとクロックが伝えられていくので、後段の受信装置ではクロックの遅延が大きくなることから、制御部１４は、各受信装置２０ｎへ送出されるデータと共通のクロックとの間の位相を調整する。これに加えて、制御部１４は、データの振幅もしくはデューティまたはクロックのデューティを制御するのが好ましい。
　送信装置と複数の受信装置との間のクロック送信の為の配線の本数を削減し且つ高速にデータ送信を行う用途に適用することができる。
　１　画像表示システム
　２Ａ～２Ｄ　送受信システム
　１０　送信装置
　１１　データ送信部
　１２　クロック送信部
　１３　エンコーダ部
　１４　受信部
　１５　制御部
　１６　クロック生成部
　２０　受信装置
　２１　データ入力バッファ
　２２１　第１クロック入力バッファ
　２２２　第２クロック入力バッファ
　２３１　第１クロック出力バッファ
　２３２　第２クロック出力バッファ
　２４　サンプラ部
　２５　デコーダ部
　２６　送信部２６

Claims (16)

  1. 　１次元状に配列されたＮ個の受信装置それぞれに対してクロックおよびデータを送信する送信装置であって、
    　前記Ｎ個の受信装置それぞれに対して個別にデータを出力するデータ出力端子と、前記Ｎ個の受信装置のうちの連続して配列されたｐ個の受信装置に対して共通のクロックを出力する第１クロック出力端子とを備え、
    　前記Ｎ個の受信装置それぞれに対応するデータ出力端子が、前記Ｎ個の受信装置の配列順と同じ順に配列され、
    　前記第１クロック出力端子が、前記ｐ個の受信装置それぞれに対応するデータ出力端子の全体の第１方向側に、前記Ｎ個の受信装置のうちの前記ｐ個の受信装置以外の他の受信装置に対応するデータ出力端子を間に挟むことなく配置されている、
    　ことを特徴とする送信装置（ただし、Ｎ，ｐは２以上の整数）。
  2. 　前記Ｎ個の受信装置のうちの前記ｐ個の受信装置以外の連続して配列されたｑ個の受信装置に対して共通のクロックを出力する第２クロック出力端子を更に備え、
    　前記第２クロック出力端子が、前記ｑ個の受信装置それぞれに対応するデータ出力端子の全体の第２方向側に、前記Ｎ個の受信装置のうちの前記ｑ個の受信装置以外の他の受信装置に対応するデータ出力端子を間に挟むことなく配置されていて、
    　前記第１クロック出力端子および前記第２クロック出力端子が、前記ｐ個の受信装置それぞれに対応するデータ出力端子の全体と、前記ｑ個の受信装置それぞれに対応するデータ出力端子の全体と、の間に配置されている、
    　ことを特徴とする請求項１に記載の送信装置（ただし、ｑは２以上の整数）。
  3. 　前記ｐ個の受信装置それぞれから出力されるデータを入力するデータ入力端子を更に備え、
    　前記データ入力端子が、前記ｐ個の受信装置それぞれに対応するデータ出力端子の全体および前記第１クロック出力端に対して何れかの側に配置されている、
    　ことを特徴とする請求項１に記載の送信装置。
  4. 　前記ｐ個の受信装置それぞれから出力されるデータを入力するデータ入力端子を更に備え、
    　前記データ入力端子が、前記ｐ個の受信装置それぞれに対応するデータ出力端子の全体と前記第１クロック出力端子との間、または、前記ｐ個の受信装置それぞれに対応するデータ出力端子の全体に対して前記第１クロック出力端子とは反対側に配置されている、
    　ことを特徴とする請求項１に記載の送信装置。
  5. 　前記ｐ個の受信装置それぞれに対応するデータ出力端子から出力されるデータと前記第１クロック出力端子から出力されるクロックとの間の位相差を調整する制御部を備える、ことを特徴とする請求項１に記載の送信装置。
  6. 　外部からデータを入力するデータ入力端子と、外部からクロックを入力する第１クロック端子と、前記第１クロック端子に入力されたクロックをバッファリングして出力する第１バッファ回路と、前記第１バッファ回路から出力されたクロックを外部へ出力する第２クロック端子とを備え、
    　前記データ入力端子が前記第１クロック端子と前記第２クロック端子との間に配置されている、
    　ことを特徴とする受信装置。
  7. 　前記第２クロック端子に入力されたクロックをバッファリングして前記第１クロック端子から出力させる第２バッファ回路と、前記第１バッファ回路および前記第２バッファ回路のうちの何れか一方を選択的に動作させる選択手段と、を更に備えることを特徴とする請求項６に記載の受信装置。
  8. 　外部からデータを入力し又はデータを外部へ出力する第１データ端子および第２データ端子を更に備え、
    　前記データ入力端子，前記第１クロック端子および前記第２クロック端子が、前記第１データ端子と前記第２データ端子との間に配置されている、
    　ことを特徴とする請求項６に記載の受信装置。
  9. 　外部からデータを入力し又はデータを外部へ出力する第１データ端子および第２データ端子を更に備え、
    　前記第１データ端子が前記第１クロック端子と前記データ入力端子との間に配置され、
    　前記第２データ端子が前記第２クロック端子と前記データ入力端子との間に配置されている、
    　ことを特徴とする請求項６に記載の受信装置。
  10. 　前記データ入力端子に入力されたデータと前記クロック入力端子に入力されたクロックとの間の位相差に関するデータを前記第１データ端子または前記第２データ端子から出力する、
    　ことを特徴とする請求項８または９に記載の受信装置。
  11. 　請求項１に記載の送信装置と、１次元状に配列されたＮ個の請求項６に記載の受信装置と、を備え、
    　前記Ｎ個の受信装置それぞれの前記データ入力端子が、前記送信装置において前記Ｎ個の受信装置の配列順と同じ順に配列されたデータ出力端子のうち対応する前記データ出力端子から出力されたデータを入力し、
    　前記Ｎ個の受信装置のうちの連続して配列されたｐ個の受信装置それぞれにおける前記データ入力端子に対する前記第１クロック端子の配置が、前記送信装置において前記ｐ個の受信装置それぞれに対応する前記データ出力端子に対する前記第１クロック出力端子の配置と同じ第１方向側であり、
    　前記ｐ個の受信装置のうちの前記第１方向側の端にある受信装置の前記第１クロック端子が、前記送信装置の前記第１クロック出力端子から出力されたクロックを入力し、
    　前記ｐ個の受信装置のうちの受信装置の前記第２クロック端子とこれに隣接する受信装置の前記第１クロック端子とが互いに接続されて、クロックに関して前記ｐ個の受信装置が縦列接続されている、
    　ことを特徴とする送受信システム。
  12. 　請求項２に記載の送信装置と、１次元状に配列されたＮ個の請求項７に記載の受信装置と、を備え、
    　前記Ｎ個の受信装置それぞれの前記データ入力端子が、前記送信装置において前記Ｎ個の受信装置の配列順と同じ順に配列されたデータ出力端子のうち対応する前記データ出力端子から出力されたデータを入力し、
    　前記Ｎ個の受信装置のうちの連続して配列されたｐ個の受信装置それぞれにおける前記データ入力端子に対する前記第１クロック端子の配置が、前記送信装置において前記ｐ個の受信装置それぞれに対応する前記データ出力端子に対する前記第１クロック出力端子の配置と同じ第１方向側であり、
    　前記ｐ個の受信装置のうちの前記第１方向側の端にある受信装置の前記第１クロック端子が、前記送信装置の前記第１クロック出力端子から出力されたクロックを入力し、
    　前記ｐ個の受信装置のうちの受信装置の前記第２クロック端子とこれに隣接する受信装置の前記第１クロック端子とが互いに接続されて、クロックに関して前記ｐ個の受信装置が縦列接続されていて、
    　前記Ｎ個の受信装置のうちの前記ｐ個の受信装置以外の連続して配列されたｑ個の受信装置それぞれにおける前記データ入力端子に対する前記第２クロック端子の配置が、前記送信装置において前記ｑ個の受信装置それぞれに対応する前記データ出力端子に対する前記第２クロック出力端子の配置と同じ第２方向側であり、
    　前記ｑ個の受信装置のうちの前記第２方向側の端にある受信装置の前記第２クロック端子が、前記送信装置の前記第２クロック出力端子から出力されたクロックを入力し、
    　前記ｑ個の受信装置のうちの受信装置の前記第１クロック端子とこれに隣接する受信装置の前記第２クロック端子とが互いに接続されて、クロックに関して前記ｑ個の受信装置が縦列接続されている、
    　ことを特徴とする送受信システム。
  13. 　請求項３に記載の送信装置と、１次元状に配列されたＮ個の請求項８に記載の受信装置と、を備え、
    　前記Ｎ個の受信装置それぞれの前記データ入力端子が、前記送信装置において前記Ｎ個の受信装置の配列順と同じ順に配列されたデータ出力端子のうち対応する前記データ出力端子から出力されたデータを入力し、
    　前記Ｎ個の受信装置のうちの連続して配列されたｐ個の受信装置それぞれにおける前記データ入力端子に対する前記第１クロック端子の配置が、前記送信装置において前記ｐ個の受信装置それぞれに対応する前記データ出力端子に対する前記第１クロック出力端子の配置と同じ第１方向側であり、
    　前記ｐ個の受信装置のうちの前記第１方向側の端にある受信装置の前記第１クロック端子が、前記送信装置の前記第１クロック出力端子から出力されたクロックを入力し、
    　前記ｐ個の受信装置のうちの受信装置の前記第２クロック端子とこれに隣接する受信装置の前記第１クロック端子とが互いに接続されて、クロックに関して前記ｐ個の受信装置が縦列接続され、
    　前記ｐ個の受信装置のうちの受信装置の前記第２データ端子とこれに隣接する受信装置の前記第１データ端子とが互いに接続されている、
    　ことを特徴とする送受信システム。
  14. 　請求項４に記載の送信装置と、１次元状に配列されたＮ個の請求項９に記載の受信装置と、を備え、
    　前記Ｎ個の受信装置それぞれの前記データ入力端子が、前記送信装置において前記Ｎ個の受信装置の配列順と同じ順に配列されたデータ出力端子のうち対応する前記データ出力端子から出力されたデータを入力し、
    　前記Ｎ個の受信装置のうちの連続して配列されたｐ個の受信装置それぞれにおける前記データ入力端子に対する前記第１クロック端子の配置が、前記送信装置において前記ｐ個の受信装置それぞれに対応する前記データ出力端子に対する前記第１クロック出力端子の配置と同じ第１方向側であり、
    　前記ｐ個の受信装置のうちの前記第１方向側の端にある受信装置の前記第１クロック端子が、前記送信装置の前記第１クロック出力端子から出力されたクロックを入力し、
    　前記ｐ個の受信装置のうちの受信装置の前記第２クロック端子とこれに隣接する受信装置の前記第１クロック端子とが互いに接続されて、クロックに関して前記ｐ個の受信装置が縦列接続され、
    　前記ｐ個の受信装置のうちの受信装置の前記第２データ端子とこれに隣接する受信装置の前記第１データ端子とが互いに接続されている、
    　ことを特徴とする送受信システム。
  15. 　請求項５に記載の送信装置と、１次元状に配列されたＮ個の請求項１０に記載の受信装置と、を備え、
    　前記Ｎ個の受信装置それぞれの前記データ入力端子が、前記送信装置において前記Ｎ個の受信装置の配列順と同じ順に配列されたデータ出力端子のうち対応する前記データ出力端子から出力されたデータを入力し、
    　前記Ｎ個の受信装置のうちの連続して配列されたｐ個の受信装置それぞれにおける前記データ入力端子に対する前記第１クロック端子の配置が、前記送信装置において前記ｐ個の受信装置それぞれに対応する前記データ出力端子に対する前記第１クロック出力端子の配置と同じ第１方向側であり、
    　前記ｐ個の受信装置のうちの前記第１方向側の端にある受信装置の前記第１クロック端子が、前記送信装置の前記第１クロック出力端子から出力されたクロックを入力し、
    　前記ｐ個の受信装置のうちの受信装置の前記第２クロック端子とこれに隣接する受信装置の前記第１クロック端子とが互いに接続されて、クロックに関して前記ｐ個の受信装置が縦列接続され、
    　前記ｐ個の受信装置のうちの受信装置の前記第２データ端子とこれに隣接する受信装置の前記第１データ端子とが互いに接続されていて、
    　前記送信装置の前記制御部が、前記ｐ個の受信装置それぞれの前記第１データ端子または前記第２データ端子から出力された位相差に関するデータに基づいて、前記ｐ個の受信装置それぞれに対応するデータ出力端子から出力されるデータと前記第１クロック出力端子から出力されるクロックとの間の位相差を調整する、
    　ことを特徴とする送受信システム。
  16. 　請求項１１～１５の何れか１項に記載の送受信システムと、
    　前記送受信システムに含まれるＮ個の受信装置それぞれにより受信されたデータに基づいて画像を表示する画像表示部と、
    　を備えることを特徴とする画像表示システム。
PCT/JP2010/072359 2009-12-21 2010-12-13 送信装置、受信装置、送受信システムおよび画像表示システム WO2011077986A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US13/517,462 US9418583B2 (en) 2009-12-21 2010-12-13 Transmission device, reception device, transmission-reception system, and image display system
KR1020127014803A KR101471728B1 (ko) 2009-12-21 2010-12-13 송신 장치, 수신 장치, 송수신 시스템 및 화상 표시 시스템
CN201080058169.2A CN102714637B (zh) 2009-12-21 2010-12-13 发送装置、接收装置、收发系统以及图像显示系统
EP10839219.2A EP2518956B1 (en) 2009-12-21 2010-12-13 Transmission device, reception device, transmission-reception system, and image display system

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009289338A JP5753656B2 (ja) 2009-12-21 2009-12-21 送受信システムおよび画像表示システム
JP2009-289338 2009-12-21

Publications (1)

Publication Number Publication Date
WO2011077986A1 true WO2011077986A1 (ja) 2011-06-30

Family

ID=44195516

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/072359 WO2011077986A1 (ja) 2009-12-21 2010-12-13 送信装置、受信装置、送受信システムおよび画像表示システム

Country Status (7)

Country Link
US (1) US9418583B2 (ja)
EP (1) EP2518956B1 (ja)
JP (1) JP5753656B2 (ja)
KR (1) KR101471728B1 (ja)
CN (1) CN102714637B (ja)
TW (1) TWI566563B (ja)
WO (1) WO2011077986A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004233713A (ja) * 2003-01-31 2004-08-19 Nec Kansai Ltd 表示装置のデータ側駆動回路
JP2009271303A (ja) 2008-05-07 2009-11-19 Funai Electric Co Ltd 液晶表示装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3516722B2 (ja) * 1994-07-04 2004-04-05 株式会社 日立ディスプレイズ 液晶駆動回路と液晶表示装置
JP3499442B2 (ja) * 1998-07-10 2004-02-23 シャープ株式会社 画像表示装置
JP2001282171A (ja) * 2000-03-30 2001-10-12 Sharp Corp 画像表示装置およびその駆動制御回路
JP2002202760A (ja) * 2000-12-27 2002-07-19 Nec Corp 液晶表示装置の駆動方法及び駆動回路
JP4838498B2 (ja) 2003-05-21 2011-12-14 キヤノン株式会社 表示装置
KR100604829B1 (ko) * 2004-01-14 2006-07-28 삼성전자주식회사 디스플레이 장치
KR100559378B1 (ko) * 2004-07-02 2006-03-10 삼성전자주식회사 동작 주파수에 따라 소모 전류를 제어하는 저전압 차동신호 방식 수신 장치 및 그 동작 방법
JP2006317828A (ja) * 2005-05-16 2006-11-24 Mitsubishi Electric Corp 表示装置およびタイミングコントローラ
US7639244B2 (en) * 2005-06-15 2009-12-29 Chi Mei Optoelectronics Corporation Flat panel display using data drivers with low electromagnetic interference
JP2007041258A (ja) * 2005-08-03 2007-02-15 Mitsubishi Electric Corp 画像表示装置およびタイミングコントローラ
JP4158935B2 (ja) * 2005-09-12 2008-10-01 シャープ株式会社 メモリカード用入出力装置及びその制御方法
KR100562860B1 (ko) 2005-09-23 2006-03-24 주식회사 아나패스 디스플레이, 컬럼 구동 집적회로, 멀티레벨 검출기 및멀티레벨 검출 방법
JP2007171592A (ja) 2005-12-22 2007-07-05 Matsushita Electric Ind Co Ltd 表示駆動装置、表示信号転送装置、および表示装置
JP2007212543A (ja) * 2006-02-07 2007-08-23 Sharp Corp 表示ユニットおよびそれを備えた表示装置
KR100661828B1 (ko) * 2006-03-23 2006-12-27 주식회사 아나패스 직렬화된 멀티레벨 데이터 신호를 전달하기 위한디스플레이, 타이밍 제어부 및 데이터 구동부
JP2008216924A (ja) * 2007-03-07 2008-09-18 Sharp Corp 表示装置および表示装置の駆動方法
KR100846967B1 (ko) * 2007-04-02 2008-07-17 삼성에스디아이 주식회사 차동 신호 전송 시스템 및 이를 구비한 평판표시장치
KR100855995B1 (ko) * 2007-05-23 2008-09-02 삼성전자주식회사 디스플레이 패널 구동 장치 및 방법
KR100926803B1 (ko) * 2007-10-05 2009-11-12 주식회사 실리콘웍스 디스플레이 구동 ｉｃ 및 디스플레이 구동시스템
TWI345693B (en) * 2007-11-06 2011-07-21 Novatek Microelectronics Corp Circuit device and related method for mitigating emi
KR101442173B1 (ko) * 2008-02-15 2014-09-18 삼성전자주식회사 데이터 송수신 시스템 및 에러 교정 방법
US7872937B2 (en) * 2008-03-31 2011-01-18 Globalfoundries Inc. Data driver circuit for a dynamic random access memory (DRAM) controller or the like and method therefor
JP5051776B2 (ja) * 2008-04-10 2012-10-17 シャープ株式会社 表示装置の駆動回路
TW200945313A (en) * 2008-04-30 2009-11-01 Novatek Microelectronics Corp Data transmission device and related method
TWI359610B (en) * 2008-05-07 2012-03-01 Novatek Microelectronics Corp Data synchronization method and related apparatus
KR20100078604A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 데이터 송신 및 수신 장치들
JP5670622B2 (ja) * 2009-04-23 2015-02-18 ザインエレクトロニクス株式会社 送信装置、受信装置、送受信システムおよび画像表示システム
US8878792B2 (en) * 2009-08-13 2014-11-04 Samsung Electronics Co., Ltd. Clock and data recovery circuit of a source driver and a display device
JP5017348B2 (ja) * 2009-10-26 2012-09-05 ザインエレクトロニクス株式会社 送信装置、受信装置、送受信システムおよび画像表示システム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004233713A (ja) * 2003-01-31 2004-08-19 Nec Kansai Ltd 表示装置のデータ側駆動回路
JP2009271303A (ja) 2008-05-07 2009-11-19 Funai Electric Co Ltd 液晶表示装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2518956A4 *

Also Published As

Publication number Publication date
US20120306845A1 (en) 2012-12-06
CN102714637B (zh) 2014-09-17
KR20120089741A (ko) 2012-08-13
KR101471728B1 (ko) 2014-12-10
JP5753656B2 (ja) 2015-07-22
CN102714637A (zh) 2012-10-03
EP2518956A4 (en) 2013-08-14
US9418583B2 (en) 2016-08-16
TW201143338A (en) 2011-12-01
JP2011128535A (ja) 2011-06-30
TWI566563B (zh) 2017-01-11
EP2518956A1 (en) 2012-10-31
EP2518956B1 (en) 2017-02-08

Similar Documents

Publication Publication Date Title
KR100572218B1 (ko) 평판디스플레이시스템의화상신호인터페이스장치및그방법
US7283132B2 (en) Display panel driver
US9131268B2 (en) Display device, display method, and multimedia transmission method
US8259838B2 (en) Signal transmission system for transmitting transmission signals via a transmission line including transmission conductors
US8139016B2 (en) Method for improving the EMI performance of an LCD device
KR100751441B1 (ko) 평판 패널 디스플레이 및 평판 패널 디스플레이의 소스드라이버
US7609254B2 (en) Signal driving system for a display
JP2007193305A (ja) データ信号、制御信号、クロック信号及び設定信号を埋め込み方式で伝送するための表示システム及び方法
JP2006317828A (ja) 表示装置およびタイミングコントローラ
US20060012550A1 (en) Liquid crystal display, driver chip and driving method thereof
KR100653158B1 (ko) 클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로
TW201238335A (en) Signal transmitting apparatus and transmitter and receiver thereof
JP2007171592A (ja) 表示駆動装置、表示信号転送装置、および表示装置
US8094115B2 (en) Circuit device and related method for mitigating EMI
WO2011077986A1 (ja) 送信装置、受信装置、送受信システムおよび画像表示システム
KR101609320B1 (ko) 디스플레이 패널 구동용 통합칩 및 이를 구비하는 디스플레이 패널 구동 시스템
JP4972581B2 (ja) 映像データ伝送システムおよび映像データ伝送方法
JP2001332691A (ja) 半導体装置およびそれを搭載して成る回路モジュール
CN104155811B (zh) 一种显示补偿装置、显示装置及显示补偿方法
US8866721B2 (en) Driving apparatus
KR20100070788A (ko) 액정표시장치
US20060284875A1 (en) Digital video data transmitting apparatus and display apparatus
JP2015090461A (ja) 映像装置
KR20080028553A (ko) 디스플레이 화상품질 검사신호 전송회로
Kim et al. 64.3: Design of Partially Cascaded Clock‐Embedded Serial Link Intra‐Panel Interface for a Flat Panel Display System

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080058169.2

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10839219

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20127014803

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

REEP Request for entry into the european phase

Ref document number: 2010839219

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2010839219

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 13517462

Country of ref document: US