JP2004228842A - 送信電力増幅器の歪補償データの収集回路 - Google Patents
送信電力増幅器の歪補償データの収集回路 Download PDFInfo
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Abstract
【課題】ＡＣＰデータ収集処理が増大しても、収集処理の連続性と高効率なＤＳＰの信号処理能力とを確保するようにした送信電力増幅器の歪補償データの収集回路を提供することにある。
【解決手段】ＤＳＰ回路を用いて、歪信号であるＡＣＰデータを累積加算して平均値を出す演算処理と、無歪信号データの信号処理とを所定のタイミング毎に行い、その結果として歪補償制御データを出力して、アダプティブ・プリディストーション制御により歪補償を行う送信電力増幅器であって、ＡＣＰデータの累積加算回路と、ＡＣＰデータのデータ長を所定値に設定する設定レジスタ回路と、ＡＣＰデータの加算回数を所定値にするカウンタ回路と、累積加算回路とＤＳＰ回路の間にあって、ＡＣＰデータの読み出し制御を行うＡＣＰデータレジスタ回路とを備えて、ＤＳＰ回路から歪補償制御データが取り出される。
【選択図】 図１
【解決手段】ＤＳＰ回路を用いて、歪信号であるＡＣＰデータを累積加算して平均値を出す演算処理と、無歪信号データの信号処理とを所定のタイミング毎に行い、その結果として歪補償制御データを出力して、アダプティブ・プリディストーション制御により歪補償を行う送信電力増幅器であって、ＡＣＰデータの累積加算回路と、ＡＣＰデータのデータ長を所定値に設定する設定レジスタ回路と、ＡＣＰデータの加算回数を所定値にするカウンタ回路と、累積加算回路とＤＳＰ回路の間にあって、ＡＣＰデータの読み出し制御を行うＡＣＰデータレジスタ回路とを備えて、ＤＳＰ回路から歪補償制御データが取り出される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、送信電力増幅器の歪補償制御をアダプティブ・プリディストーション制御方式によって行うにあたり、その歪補償制御データを得るために必要となる隣接チャネル漏洩電力（ＡＣＰ：Ａｄｊａｃｅｎｔ Ｃｈａｎｎｅｌ Ｐｏｗｅｒ）データの収集回路に関する。
【０００２】
【従来の技術】
プリディストーション処理により送信信号の歪み補償を行う無線装置に関する、〔演算・制御部は、電源制御部により周波数変換器と送信電力増幅器との電源をオフとした時にオフセット検出用のデータを送出し、検出回路による電力値を基に直交変調器のオフセットを検出して、オフセット補正を行わせるオフセット演算制御部を備えた。〕の構成をもち歪補償処理の高速化を図る（例えば、特許文献１参照。）。
特許文献１の技術要点は、プリディストーション処理による歪補償に関し、送信部と帰還部のＩ信号、Ｑ信号の直交座標軸の原点のずれ（オフセット）の補正をＤＳＰで行うと処理に多くの時間がかかるため、それを解決しようという提案である。この中で“外部ロジックのＲＳＳＩ（Ｒｅｃｅｉｖｅｄ ＳｉｇｎａｌＳｔｒｅｎｇｔｈ Ｉｎｄｉｃａｔｏｒ）検出回路の電力値出力を用いてオフセット補正し、ＤＳＰ内部で行う歪補償の処理を高速化する”（段落００１９、図１、図５）という技術を開示している。
【０００３】
【特許文献１】
特開平１０−６５５７０号公報（第２頁左欄、第請求項１）
【０００４】
図３は、請求項に係る本発明の進歩性を示すのに役立つ事実として、従来例の要部説明図であり、送信電力増幅器で増幅された信号から発生する歪による送信信号波の隣接チャネルに妨害を極力与えないようにするため、発生した歪の歪補償制御をアダプティブ・プリディストーション制御方式によって行うにあたり、このため必要となる歪補償制御データを出力するために、ＡＣＰデータの収集回路についての説明である。
送信電力増幅器１とアンテナの間に有するカプラ２によって送信電力信号の一部レベルを取り出し、これをＢＰＦ３に通過させることによって、一部レベルの送信電力信号から歪信号として隣接チャネル漏洩電力帯域成分のみを抜き出してＡＣＰ帯域信号分を得る。これを検波回路４に通して得られる検波電圧からＡＣＰレベルを得てＡＣＰ測定値としてＡ／Ｄ変換器６へ入力される。Ａ／Ｄ変換器６で変換クロック▲２▼のタイミングに従いＡ／Ｄ変換される。
【０００５】
次に制御回路７は、外部からのシステムタイミング信号（フレームタイミング信号等）がタイミング生成回路１１に入力される。タイミング生成回路１１ではＤＳＰ５のデータ読み出し開始用としての所定のタイミング毎の割り込み信号が作られ、これをＤＳＰ５のＩｎｔに入力される。また、タイミング生成回路１１と変換クロック生成回路１２から生成されたクロック信号は、Ａ／Ｄ変換器６の変換クロック▲２▼としてＡ／Ｄ変換器６のＣＬＫ端子に入力される。Ａ／Ｄ変換器６の出力は、変換クロック▲２▼と生成アドレス▲３▼のタイミングに従い、ＡＣＰデータとしてＤＰ−ＲＡＭ９へ格納される。さらにこの変換クロック▲２▼はアドレス生成回路８及びＤＰ−ＲＡＭ９へも供給されることにより、同一周期のクロックによるＡ／Ｄ変換器６のデータ入出力、ＤＰ−ＲＡＭ９のデータ格納、アドレス生成回路８の各クロックタイミング信号となり、タイミング同期されてＤＰ−ＲＡＭ９へのＡＣＰデータの格納が行われる。このようにＤＰ−ＲＡＭ９は、Ａ／Ｄ変換器６とＤＳＰ５の間にあってＡＣＰデータのＤＳＰ５内部処理のデータバッファリング動作を行う。
【０００６】
次に、ＤＳＰ５動作は、先ず、割り込み信号に同期してＤＳＰ５から出力されるアドレス（ＡＤＲＳ）と読み出しパルス（ＲＤ）によって、ＤＰ−ＲＡＭ９から読み出されたＡＣＰデータをＤＳＰ５内に読み込み、これをＤＳＰ５内でソフトウエア処理により、ＡＣＰデータの累積加算処理及び累積加算結果の値をアドレスの数で割り算することにより割り込み間隔毎におけるＡＣＰデータの平均値を求めるようにしている。
このとき、ＡＣＰデータは連続的に収集されるため、割り込み時にＤＳＰ５の読み込み処理とＤＰ−ＲＡＭ９のＡＣＰデータ格納処理が同時に発生、即ち同一アドレスの同時アクセスのタイミングとなる重なりが起きることが想定され、これを避けるため、制御回路７内にバンクアクセスが行えるバンク制御回路１０を有し、前記のような同一アドレスへのアクセスを回避されるようなＤＰ−ＲＡＭ９内に２つのメモリーバンク構成を有し、データの読み出し・格納のそれぞれを２つのメモリーバンクの切り替える回路としている。
【０００７】
以上の回路により歪信号を入力として得られたＡＣＰデータの信号処理と、別途回路から得られた無歪信号データの信号処理とのＤＳＰ信号処理結果で得られた歪補償制御データは、歪補償送信回路の歪補償回路である振幅調整回路と位相調整回路に供給され、アダプティブ・プリディストーション制御方式のループ機能が働き、送信電力増幅器で発生される歪信号であるＡＣＰ成分を最小化するように制御される。
【０００８】
図４は、上記のタイミング説明図であり、バンク制御を示したタイミング・チャートである。割込み信号▲１▼をＡＣＰデータ格納開始のタイミングとし、先ず左から処理が進められるとして、変換クロック▲２▼がＡ／Ｄ変換器６からのＡＣＰデータをＤＰ−ＲＡＭ９内にバンク制御１０が指定したバンク０▲４▼と生成アドレス▲３▼入力で指定したアドレス位置に格納され、一方バンク１▲５▼には既に格納されていた最初の割込み信号▲１▼の前での割り込みタイミングのＡＣＰデータがＤＳＰ５に読み出されるものである。このようにバンク０▲４▼とバンク１▲５▼は交互にＡ／Ｄ変換器６からのＡＣＰデータ読み出しとＤＳＰ５の読み出しが割込みのタイミング毎に交互に切り替えられる２バッファ方式のデータの流れで処理されたものである。
【０００９】
【発明が解決しようとする課題】
ＡＣＰデータの収集とその演算処理を含めた信号処理をＤＳＰのソフトウエア処理にその全処理を負わせると、仕様に適合した高価なＤＳＰを用いても、必ずしも高能率なＤＳＰによる信号処理とはならない場合がある。ＡＣＰデータの格納・演算処理等ＤＳＰに負わせた一部の信号処理を別の専用回路に負担させ、ＡＣＰデータ処理以外の信号処理をＤＳＰに負担させる方が経済的・効率的なＤＳＰの用い方となる。
特に、ＡＣＰデータの格納量の増大に比例して、ＤＳＰのアクセス回数が増大するに従い所定時間内でのＤＳＰの信号処理増加が顕著となり、当該信号処理だけでＤＳＰ内部演算処理能力を圧迫する点にある。
本発明の目的は、上記の課題に鑑みて、ＡＣＰデータ収集処理が増大しても、ＡＣＰデータ収集処理の連続性と、高効率なＤＳＰの信号処理能力とを確保するようにした送信電力増幅器の歪補償データの収集回路を提供することにある。
【００１０】
【発明を解決するための手段】
前記目的を達成するために、本発明による送信電力増幅器の歪補償データの収集回路は、複数チャネル帯域信号を送信電力増幅器で増幅して、その分岐出力から、前記増幅時に発生する歪信号成分である隣接チャネル漏洩電力の帯域成分を抽出し、
ＤＳＰ回路を用いて、前記隣接チャネル漏洩電力のデータを累積加算し該累積加算の結果から平均値を出す演算処理と前記複数チャネル帯域信号から得られる無歪信号データの信号処理とを所定のタイミング毎に信号処理し、該信号処理の結果である歪補償制御データを出力してアダプティブ・プリディストーション制御により、前記送信電力増幅器の歪補償を行うため、
前記隣接チャネル漏洩電力データの加算処理を行えるようにした累積加算回路と、該累積加算回路に入力される前記隣接チャネル漏洩電力データのデータ長を所定値に設定するようにした設定レジスタ回路と、前記隣接チャネル漏洩電力データの加算処理の加算回数を所定値にするようにしたカウンタ回路と、前記累積加算回路と前記ＤＳＰ回路の間にあって、前記隣接チャネル漏洩電力データの読み出し制御を行うようにしたＡＣＰデータレジスタ回路とを備えて、前記ＤＳＰ回路から前記歪補償制御データが取り出されるように構成されたものを提供する。
【００１１】
【発明の実施の形態】
本発明の作用は、ＡＣＰデータの累積加算処理を専用回路とした累積加算回路に処理させ、かつ外部からサンプルデータ長情報を得てＡＣＰデータのサンプルデータ長を変化させて累積加算処理等の信号処理を行えるようにしたものである。
これによってＤＳＰ側での信号処理の負荷軽減を図ったものである。
【００１２】
本発明の実施例は、図１のブロック図に示され、以下にその回路構成の説明を行なう。なお従来例の説明欄の記載内容との重複部分は省略して、本発明の要部をなす隣接チャネル漏洩電力データ収集回路について詳細に説明する。
外部からのシステムタイミング信号を基準タイミング入力として、収集されるＡＣＰデータのサイクル時間毎の処理が行えるような各種タイミング信号を生成するのがタイミング生成回路１１である。
図２の制御回路１７のタイミング・チャートは、処理開始のタイミングとしてＤＳＰ５に対して割込み信号▲１▼を入力し、ＤＳＰ５は割込み信号▲１▼をトリガにして収集データの読み出し・演算の操作を起動する。また、この割込み信号▲１▼は、後述の構成回路であるバンク制御回路１０、カウンタ回路１５、累積加算回路１４へも接続され、バンク切替え制御のタイミング信号及びカウンタ回路１５、累積加算回路１４のクリア信号としても使用される。
【００１３】
変換クロック生成回路１２は、システムタイミング信号に同期して、タイミング生成回路で生成される割り込み信号▲１▼の繰り返し毎に、Ａ／Ｄ変換器６への所定の数の変換クロック▲２▼が生成され、このとき生成される変換クロック▲２▼の周波数は、外部から設定レジスタ１３へ入力されるサンプルデータ長情報に従い設定された設定レジスタ１３を介して所定値に設定され、これによって、所定時間あたりのＡ／Ｄ変換器６のＡＣＰデータのサンプルデータ長を変化させる構成としている。
外部からのサンプルデータ長情報は、通信システムにおけるチャネルユーザ数の変化時や本装置の消費電力低減のようなさまざまな所定時間当たりの所定の分解精度でかつ効率の良いＡＣＰデータの収集が可能となるような情報である。
【００１４】
カウンタ回路１５は、Ａ／Ｄ変換器６へ入力された変換クロックの数に応じたサンプルデータ数のＡＣＰデータがＡ／Ｄ変換器６から読み出され、このＡＣＰデータを累積加算回路１４へ入力され、同回路で累積加算が行われ、その結果の出力がＡＣＰデータレジスタへ渡されるように動作タイミング制御を行うものである。このカウンタ回路１５は、変換クロックをカウントすることと割り込み信号▲１▼をクリア信号として用いることにより、後述するバンク制御と相まって、ＡＣＰレジスタ１６とＤＳＰ５の動作タイミングを制御をも行えるものである。
【００１５】
累積加算回路１４は、動作クロックとして、Ａ／Ｄ変換クロックと同じ周期を使用してクロック毎に加算して累積加算し、タイミング生成回路１１からの割込み信号と同じタイミング信号をクリア信号として用いているため、ＤＳＰ処理との同期した処理タイミングが確保されて動くものである。
従って、Ａ／Ｄ変換器６、累積加算回路１４、ＤＳＰ５の各回路は割込み信号のタイミング周期毎のサイクル処理時間となり、ＤＳＰ５では、累積加算値と加算回数が正しく認識できることとなる。
【００１６】
ＡＣＰデータレジスタ１６は、ＤＳＰ５と累積加算回路１４の間にあって、ＡＣＰデータレジスタ１６の内部にＡＣＰデータレジスタ１６−０とＡＣＰデータレジスタ１６−１とにバンク分けされた２バッファ回路構成とし、累積加算回路１４の出力読み出しタイミングとＤＳＰ５の読み出しタイミングを互いに独立したタイミングでの交互読み出しが行えるようにバッファ制御されるものである。この制御のためにＡＣＰデータレジスタ１６は、先のカウンタ回路１５とバンク制御回路１０からの上記各制御パルスによって制御されるものである。
以上のタイミング動作として図２のタイミング・チャートに示すように、ＡＣＰデータレジスタ１６−バンク０とＡＣＰデータレジスタ１６−バンク１は、交互に格納／読み出しに用いられる。
なお、タイミング生成回路１１にラッチ信号を生成させるようにすれば、１つのレジスタでの交互読み出しにすることも可能である。
【００１７】
割込み信号が入力されたタイミングでＡＣＰデータレジスタ１６をアクセスすることにより、割込み周期のＡＣＰデータの累積加算結果及び加算回数を入手することができるので、同データをＤＳＰ５が入手後、信号処理として負わせる範囲は、累積加算結果÷加算回数の演算によりＡＣＰデータの平均レベルを演算することのみとなり、処理負荷軽減が図られる回路である。
また、専用回路側で累積加算結果が出されているので、従来のＤＳＰ５のソフト処理の構成と比較した場合の処理時間比較は、「本発明のＡＣＰデータレジスタ１６のレジスタアクセス時間＜＜従来のＤＰ−ＲＡＭアクセス時間」と、ＤＳＰ５処理占有時間が格段と短くされ、かつアクセス後の累積加算処理時間分のＤＳＰ内部処理時間が削減されることも相まって、ＤＳＰ処理能力を他の必要な信号処理へその処理を回すことが可能としたＤＳＰ５となる。
【００１８】
【発明の効果】
以上のように、送信電力増幅器の歪補償制御をアダプティブ・プリディストーション制御方式によって行う場合、高速、大規模信号処理が必要となるので、これに見合う処理を実施するためには高価なＤＳＰを求めることになる。ＤＳＰによるソフトウエアの信号処理だけに負わせると、場合によれば、ＤＳＰ処理が時間的に間に合わなくなり、処理が追い着かなくなる対策を考える必要があった。本発明によれば、用いるＤＳＰの信号処理能力に対しての負担軽減が図られるので、ＤＳＰの信号処理能力に余裕が生まれ、他の信号処理を負担させることを可能とし、場合によれば下位（低価格）のＤＳＰへの置き換えが可能となる等のコストパフォーマンス最適化回路の効果がある。
【図面の簡単な説明】
【図１】本発明の回路構成を示すブロック図である。
【図２】本発明の回路構成を示すタイミング・チャート図である。
【図３】従来技術の回路構成を示すブロック図である。
【図４】従来技術の回路構成を示すタイミング・チャート図である。
【符号の説明】
１ 送信電力増幅器
２ 方向性結合器（カプラ）
３ 帯域通過フィルタ（ＢＰＦ）
４ 検波回路
５ デジタルシグナルプロセッサ（ＤＳＰ）
６ Ａ／Ｄ変換器
７，１７ 制御回路
８ アドレス生成回路
９ ランダムアクセスメモリ（ＤＰ−ＲＡＭ）
１０ バンク制御回路
１１ タイミング生成回路
１２ 変換クロック生成回路
１３ 設定レジスタ
１４ 累積加算回路
１５ カウンタ回路
１６ ＡＣＰデータレジスタ（０，１）
【発明の属する技術分野】
本発明は、送信電力増幅器の歪補償制御をアダプティブ・プリディストーション制御方式によって行うにあたり、その歪補償制御データを得るために必要となる隣接チャネル漏洩電力（ＡＣＰ：Ａｄｊａｃｅｎｔ Ｃｈａｎｎｅｌ Ｐｏｗｅｒ）データの収集回路に関する。
【０００２】
【従来の技術】
プリディストーション処理により送信信号の歪み補償を行う無線装置に関する、〔演算・制御部は、電源制御部により周波数変換器と送信電力増幅器との電源をオフとした時にオフセット検出用のデータを送出し、検出回路による電力値を基に直交変調器のオフセットを検出して、オフセット補正を行わせるオフセット演算制御部を備えた。〕の構成をもち歪補償処理の高速化を図る（例えば、特許文献１参照。）。
特許文献１の技術要点は、プリディストーション処理による歪補償に関し、送信部と帰還部のＩ信号、Ｑ信号の直交座標軸の原点のずれ（オフセット）の補正をＤＳＰで行うと処理に多くの時間がかかるため、それを解決しようという提案である。この中で“外部ロジックのＲＳＳＩ（Ｒｅｃｅｉｖｅｄ ＳｉｇｎａｌＳｔｒｅｎｇｔｈ Ｉｎｄｉｃａｔｏｒ）検出回路の電力値出力を用いてオフセット補正し、ＤＳＰ内部で行う歪補償の処理を高速化する”（段落００１９、図１、図５）という技術を開示している。
【０００３】
【特許文献１】
特開平１０−６５５７０号公報（第２頁左欄、第請求項１）
【０００４】
図３は、請求項に係る本発明の進歩性を示すのに役立つ事実として、従来例の要部説明図であり、送信電力増幅器で増幅された信号から発生する歪による送信信号波の隣接チャネルに妨害を極力与えないようにするため、発生した歪の歪補償制御をアダプティブ・プリディストーション制御方式によって行うにあたり、このため必要となる歪補償制御データを出力するために、ＡＣＰデータの収集回路についての説明である。
送信電力増幅器１とアンテナの間に有するカプラ２によって送信電力信号の一部レベルを取り出し、これをＢＰＦ３に通過させることによって、一部レベルの送信電力信号から歪信号として隣接チャネル漏洩電力帯域成分のみを抜き出してＡＣＰ帯域信号分を得る。これを検波回路４に通して得られる検波電圧からＡＣＰレベルを得てＡＣＰ測定値としてＡ／Ｄ変換器６へ入力される。Ａ／Ｄ変換器６で変換クロック▲２▼のタイミングに従いＡ／Ｄ変換される。
【０００５】
次に制御回路７は、外部からのシステムタイミング信号（フレームタイミング信号等）がタイミング生成回路１１に入力される。タイミング生成回路１１ではＤＳＰ５のデータ読み出し開始用としての所定のタイミング毎の割り込み信号が作られ、これをＤＳＰ５のＩｎｔに入力される。また、タイミング生成回路１１と変換クロック生成回路１２から生成されたクロック信号は、Ａ／Ｄ変換器６の変換クロック▲２▼としてＡ／Ｄ変換器６のＣＬＫ端子に入力される。Ａ／Ｄ変換器６の出力は、変換クロック▲２▼と生成アドレス▲３▼のタイミングに従い、ＡＣＰデータとしてＤＰ−ＲＡＭ９へ格納される。さらにこの変換クロック▲２▼はアドレス生成回路８及びＤＰ−ＲＡＭ９へも供給されることにより、同一周期のクロックによるＡ／Ｄ変換器６のデータ入出力、ＤＰ−ＲＡＭ９のデータ格納、アドレス生成回路８の各クロックタイミング信号となり、タイミング同期されてＤＰ−ＲＡＭ９へのＡＣＰデータの格納が行われる。このようにＤＰ−ＲＡＭ９は、Ａ／Ｄ変換器６とＤＳＰ５の間にあってＡＣＰデータのＤＳＰ５内部処理のデータバッファリング動作を行う。
【０００６】
次に、ＤＳＰ５動作は、先ず、割り込み信号に同期してＤＳＰ５から出力されるアドレス（ＡＤＲＳ）と読み出しパルス（ＲＤ）によって、ＤＰ−ＲＡＭ９から読み出されたＡＣＰデータをＤＳＰ５内に読み込み、これをＤＳＰ５内でソフトウエア処理により、ＡＣＰデータの累積加算処理及び累積加算結果の値をアドレスの数で割り算することにより割り込み間隔毎におけるＡＣＰデータの平均値を求めるようにしている。
このとき、ＡＣＰデータは連続的に収集されるため、割り込み時にＤＳＰ５の読み込み処理とＤＰ−ＲＡＭ９のＡＣＰデータ格納処理が同時に発生、即ち同一アドレスの同時アクセスのタイミングとなる重なりが起きることが想定され、これを避けるため、制御回路７内にバンクアクセスが行えるバンク制御回路１０を有し、前記のような同一アドレスへのアクセスを回避されるようなＤＰ−ＲＡＭ９内に２つのメモリーバンク構成を有し、データの読み出し・格納のそれぞれを２つのメモリーバンクの切り替える回路としている。
【０００７】
以上の回路により歪信号を入力として得られたＡＣＰデータの信号処理と、別途回路から得られた無歪信号データの信号処理とのＤＳＰ信号処理結果で得られた歪補償制御データは、歪補償送信回路の歪補償回路である振幅調整回路と位相調整回路に供給され、アダプティブ・プリディストーション制御方式のループ機能が働き、送信電力増幅器で発生される歪信号であるＡＣＰ成分を最小化するように制御される。
【０００８】
図４は、上記のタイミング説明図であり、バンク制御を示したタイミング・チャートである。割込み信号▲１▼をＡＣＰデータ格納開始のタイミングとし、先ず左から処理が進められるとして、変換クロック▲２▼がＡ／Ｄ変換器６からのＡＣＰデータをＤＰ−ＲＡＭ９内にバンク制御１０が指定したバンク０▲４▼と生成アドレス▲３▼入力で指定したアドレス位置に格納され、一方バンク１▲５▼には既に格納されていた最初の割込み信号▲１▼の前での割り込みタイミングのＡＣＰデータがＤＳＰ５に読み出されるものである。このようにバンク０▲４▼とバンク１▲５▼は交互にＡ／Ｄ変換器６からのＡＣＰデータ読み出しとＤＳＰ５の読み出しが割込みのタイミング毎に交互に切り替えられる２バッファ方式のデータの流れで処理されたものである。
【０００９】
【発明が解決しようとする課題】
ＡＣＰデータの収集とその演算処理を含めた信号処理をＤＳＰのソフトウエア処理にその全処理を負わせると、仕様に適合した高価なＤＳＰを用いても、必ずしも高能率なＤＳＰによる信号処理とはならない場合がある。ＡＣＰデータの格納・演算処理等ＤＳＰに負わせた一部の信号処理を別の専用回路に負担させ、ＡＣＰデータ処理以外の信号処理をＤＳＰに負担させる方が経済的・効率的なＤＳＰの用い方となる。
特に、ＡＣＰデータの格納量の増大に比例して、ＤＳＰのアクセス回数が増大するに従い所定時間内でのＤＳＰの信号処理増加が顕著となり、当該信号処理だけでＤＳＰ内部演算処理能力を圧迫する点にある。
本発明の目的は、上記の課題に鑑みて、ＡＣＰデータ収集処理が増大しても、ＡＣＰデータ収集処理の連続性と、高効率なＤＳＰの信号処理能力とを確保するようにした送信電力増幅器の歪補償データの収集回路を提供することにある。
【００１０】
【発明を解決するための手段】
前記目的を達成するために、本発明による送信電力増幅器の歪補償データの収集回路は、複数チャネル帯域信号を送信電力増幅器で増幅して、その分岐出力から、前記増幅時に発生する歪信号成分である隣接チャネル漏洩電力の帯域成分を抽出し、
ＤＳＰ回路を用いて、前記隣接チャネル漏洩電力のデータを累積加算し該累積加算の結果から平均値を出す演算処理と前記複数チャネル帯域信号から得られる無歪信号データの信号処理とを所定のタイミング毎に信号処理し、該信号処理の結果である歪補償制御データを出力してアダプティブ・プリディストーション制御により、前記送信電力増幅器の歪補償を行うため、
前記隣接チャネル漏洩電力データの加算処理を行えるようにした累積加算回路と、該累積加算回路に入力される前記隣接チャネル漏洩電力データのデータ長を所定値に設定するようにした設定レジスタ回路と、前記隣接チャネル漏洩電力データの加算処理の加算回数を所定値にするようにしたカウンタ回路と、前記累積加算回路と前記ＤＳＰ回路の間にあって、前記隣接チャネル漏洩電力データの読み出し制御を行うようにしたＡＣＰデータレジスタ回路とを備えて、前記ＤＳＰ回路から前記歪補償制御データが取り出されるように構成されたものを提供する。
【００１１】
【発明の実施の形態】
本発明の作用は、ＡＣＰデータの累積加算処理を専用回路とした累積加算回路に処理させ、かつ外部からサンプルデータ長情報を得てＡＣＰデータのサンプルデータ長を変化させて累積加算処理等の信号処理を行えるようにしたものである。
これによってＤＳＰ側での信号処理の負荷軽減を図ったものである。
【００１２】
本発明の実施例は、図１のブロック図に示され、以下にその回路構成の説明を行なう。なお従来例の説明欄の記載内容との重複部分は省略して、本発明の要部をなす隣接チャネル漏洩電力データ収集回路について詳細に説明する。
外部からのシステムタイミング信号を基準タイミング入力として、収集されるＡＣＰデータのサイクル時間毎の処理が行えるような各種タイミング信号を生成するのがタイミング生成回路１１である。
図２の制御回路１７のタイミング・チャートは、処理開始のタイミングとしてＤＳＰ５に対して割込み信号▲１▼を入力し、ＤＳＰ５は割込み信号▲１▼をトリガにして収集データの読み出し・演算の操作を起動する。また、この割込み信号▲１▼は、後述の構成回路であるバンク制御回路１０、カウンタ回路１５、累積加算回路１４へも接続され、バンク切替え制御のタイミング信号及びカウンタ回路１５、累積加算回路１４のクリア信号としても使用される。
【００１３】
変換クロック生成回路１２は、システムタイミング信号に同期して、タイミング生成回路で生成される割り込み信号▲１▼の繰り返し毎に、Ａ／Ｄ変換器６への所定の数の変換クロック▲２▼が生成され、このとき生成される変換クロック▲２▼の周波数は、外部から設定レジスタ１３へ入力されるサンプルデータ長情報に従い設定された設定レジスタ１３を介して所定値に設定され、これによって、所定時間あたりのＡ／Ｄ変換器６のＡＣＰデータのサンプルデータ長を変化させる構成としている。
外部からのサンプルデータ長情報は、通信システムにおけるチャネルユーザ数の変化時や本装置の消費電力低減のようなさまざまな所定時間当たりの所定の分解精度でかつ効率の良いＡＣＰデータの収集が可能となるような情報である。
【００１４】
カウンタ回路１５は、Ａ／Ｄ変換器６へ入力された変換クロックの数に応じたサンプルデータ数のＡＣＰデータがＡ／Ｄ変換器６から読み出され、このＡＣＰデータを累積加算回路１４へ入力され、同回路で累積加算が行われ、その結果の出力がＡＣＰデータレジスタへ渡されるように動作タイミング制御を行うものである。このカウンタ回路１５は、変換クロックをカウントすることと割り込み信号▲１▼をクリア信号として用いることにより、後述するバンク制御と相まって、ＡＣＰレジスタ１６とＤＳＰ５の動作タイミングを制御をも行えるものである。
【００１５】
累積加算回路１４は、動作クロックとして、Ａ／Ｄ変換クロックと同じ周期を使用してクロック毎に加算して累積加算し、タイミング生成回路１１からの割込み信号と同じタイミング信号をクリア信号として用いているため、ＤＳＰ処理との同期した処理タイミングが確保されて動くものである。
従って、Ａ／Ｄ変換器６、累積加算回路１４、ＤＳＰ５の各回路は割込み信号のタイミング周期毎のサイクル処理時間となり、ＤＳＰ５では、累積加算値と加算回数が正しく認識できることとなる。
【００１６】
ＡＣＰデータレジスタ１６は、ＤＳＰ５と累積加算回路１４の間にあって、ＡＣＰデータレジスタ１６の内部にＡＣＰデータレジスタ１６−０とＡＣＰデータレジスタ１６−１とにバンク分けされた２バッファ回路構成とし、累積加算回路１４の出力読み出しタイミングとＤＳＰ５の読み出しタイミングを互いに独立したタイミングでの交互読み出しが行えるようにバッファ制御されるものである。この制御のためにＡＣＰデータレジスタ１６は、先のカウンタ回路１５とバンク制御回路１０からの上記各制御パルスによって制御されるものである。
以上のタイミング動作として図２のタイミング・チャートに示すように、ＡＣＰデータレジスタ１６−バンク０とＡＣＰデータレジスタ１６−バンク１は、交互に格納／読み出しに用いられる。
なお、タイミング生成回路１１にラッチ信号を生成させるようにすれば、１つのレジスタでの交互読み出しにすることも可能である。
【００１７】
割込み信号が入力されたタイミングでＡＣＰデータレジスタ１６をアクセスすることにより、割込み周期のＡＣＰデータの累積加算結果及び加算回数を入手することができるので、同データをＤＳＰ５が入手後、信号処理として負わせる範囲は、累積加算結果÷加算回数の演算によりＡＣＰデータの平均レベルを演算することのみとなり、処理負荷軽減が図られる回路である。
また、専用回路側で累積加算結果が出されているので、従来のＤＳＰ５のソフト処理の構成と比較した場合の処理時間比較は、「本発明のＡＣＰデータレジスタ１６のレジスタアクセス時間＜＜従来のＤＰ−ＲＡＭアクセス時間」と、ＤＳＰ５処理占有時間が格段と短くされ、かつアクセス後の累積加算処理時間分のＤＳＰ内部処理時間が削減されることも相まって、ＤＳＰ処理能力を他の必要な信号処理へその処理を回すことが可能としたＤＳＰ５となる。
【００１８】
【発明の効果】
以上のように、送信電力増幅器の歪補償制御をアダプティブ・プリディストーション制御方式によって行う場合、高速、大規模信号処理が必要となるので、これに見合う処理を実施するためには高価なＤＳＰを求めることになる。ＤＳＰによるソフトウエアの信号処理だけに負わせると、場合によれば、ＤＳＰ処理が時間的に間に合わなくなり、処理が追い着かなくなる対策を考える必要があった。本発明によれば、用いるＤＳＰの信号処理能力に対しての負担軽減が図られるので、ＤＳＰの信号処理能力に余裕が生まれ、他の信号処理を負担させることを可能とし、場合によれば下位（低価格）のＤＳＰへの置き換えが可能となる等のコストパフォーマンス最適化回路の効果がある。
【図面の簡単な説明】
【図１】本発明の回路構成を示すブロック図である。
【図２】本発明の回路構成を示すタイミング・チャート図である。
【図３】従来技術の回路構成を示すブロック図である。
【図４】従来技術の回路構成を示すタイミング・チャート図である。
【符号の説明】
１ 送信電力増幅器
２ 方向性結合器（カプラ）
３ 帯域通過フィルタ（ＢＰＦ）
４ 検波回路
５ デジタルシグナルプロセッサ（ＤＳＰ）
６ Ａ／Ｄ変換器
７，１７ 制御回路
８ アドレス生成回路
９ ランダムアクセスメモリ（ＤＰ−ＲＡＭ）
１０ バンク制御回路
１１ タイミング生成回路
１２ 変換クロック生成回路
１３ 設定レジスタ
１４ 累積加算回路
１５ カウンタ回路
１６ ＡＣＰデータレジスタ（０，１）
Claims (1)
- 複数チャネル帯域信号を送信電力増幅器で増幅して、その分岐出力から、前記増幅時に発生する歪信号成分である隣接チャネル漏洩電力の帯域成分を抽出し、
ＤＳＰ回路を用いて、前記隣接チャネル漏洩電力のデータを累積加算し該累積加算の結果から平均値を出す演算処理と前記複数チャネル帯域信号から得られる無歪信号データの信号処理とを所定のタイミング毎に信号処理し、該信号処理の結果である歪補償制御データを出力してアダプティブ・プリディストーション制御により、前記送信電力増幅器の歪補償を行うため、
前記隣接チャネル漏洩電力データの加算処理を行えるようにした累積加算回路と、該累積加算回路に入力される前記隣接チャネル漏洩電力データのデータ長を所定値に設定するようにした設定レジスタ回路と、前記隣接チャネル漏洩電力データの加算処理の加算回数を所定値にするようにしたカウンタ回路と、前記累積加算回路と前記ＤＳＰ回路の間にあって、前記隣接チャネル漏洩電力データの読み出し制御を行うようにしたＡＣＰデータレジスタ回路とを備えて、前記ＤＳＰ回路から前記歪補償制御データが取り出されるように構成されたことを特徴とする送信電力増幅器の歪補償データの収集回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003013267A JP2004228842A (ja) | 2003-01-22 | 2003-01-22 | 送信電力増幅器の歪補償データの収集回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003013267A JP2004228842A (ja) | 2003-01-22 | 2003-01-22 | 送信電力増幅器の歪補償データの収集回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004228842A true JP2004228842A (ja) | 2004-08-12 |
Family
ID=32901643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003013267A Pending JP2004228842A (ja) | 2003-01-22 | 2003-01-22 | 送信電力増幅器の歪補償データの収集回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004228842A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105446234A (zh) * | 2015-12-31 | 2016-03-30 | 杭州士兰微电子股份有限公司 | 信号处理电路和方法 |
| CN105487452A (zh) * | 2015-12-31 | 2016-04-13 | 杭州士兰微电子股份有限公司 | 信号处理电路和方法 |
-
2003
- 2003-01-22 JP JP2003013267A patent/JP2004228842A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN105446234A (zh) * | 2015-12-31 | 2016-03-30 | 杭州士兰微电子股份有限公司 | 信号处理电路和方法 |
| CN105487452A (zh) * | 2015-12-31 | 2016-04-13 | 杭州士兰微电子股份有限公司 | 信号处理电路和方法 |
| CN105487452B (zh) * | 2015-12-31 | 2019-02-12 | 杭州士兰微电子股份有限公司 | 信号处理电路和方法 |
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