JP2004221659A - ネットワークスイッチ - Google Patents
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Abstract
【課題】コストを低減することができるネットワークスイッチを提供する。
【解決手段】このネットワークスイッチ１は、データの送受信を第１〜第３の外部機器との間でそれぞれ行うとともに、データの転送先機器を表すＩＰアドレスを第１〜第３の外部機器からそれぞれ受信する送受信回路２〜４と、ＩＰアドレスに基づいて、データを格納する領域を表すメモリアドレスをそれぞれ出力する書込みアドレス出力回路５〜７と、データをメモリアドレスで表される領域に格納し、格納したデータを、送受信回路２〜４の内の当該データの転送先機器に応じた送受信回路に出力するメモリ８とを具備する。
【選択図】 図１
【解決手段】このネットワークスイッチ１は、データの送受信を第１〜第３の外部機器との間でそれぞれ行うとともに、データの転送先機器を表すＩＰアドレスを第１〜第３の外部機器からそれぞれ受信する送受信回路２〜４と、ＩＰアドレスに基づいて、データを格納する領域を表すメモリアドレスをそれぞれ出力する書込みアドレス出力回路５〜７と、データをメモリアドレスで表される領域に格納し、格納したデータを、送受信回路２〜４の内の当該データの転送先機器に応じた送受信回路に出力するメモリ８とを具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、複数の機器間のデータ転送を行うためのネットワークスイッチに関する。
【０００２】
【従来の技術】
従来より、ＩＥＥＥ８０２．３、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＩＥＥＥ１３９４等の規格に基づくネットワークにおいて、複数の機器間のデータ転送を行うためのネットワークスイッチが用いられている。
このようなネットワークスイッチにおいて必要とされる内部転送能力について説明する。なお、ここでは、８個の機器間のデータ転送を行うための８ポートのネットワークスイッチについて説明する。また、送信が１Ｇｂｐｓ、受信が１Ｇｂｐｓの全二重（送受信が独立に行われる）通信を行うものとする。
【０００３】
（ｉ） １個のポートから受信したデータを他の１個のポートに転送する場合
この場合、
となり、ネットワークスイッチには、１６Ｇｂｐｓの内部転送能力が必要となる。
【０００４】
（ｉｉ） １個のポートから受信したデータを８個のポートに転送する場合（ブロードキャスト）
このような場合のため、（ア）受信したデータを内部のメモリに格納し、メモリに格納したデータを８個のポートに転送し終わるまで保持し続けるネットワークスイッチ、（イ）受信したデータをメモリに格納し、格納したデータを、内部転送能力を犠牲にして８ポート分複写するネットワークスイッチがある。
【０００５】
しかしながら、（ア）のようなネットワークスイッチにおいては、メモリ内の使用領域及び未使用領域の管理、メモリ内の使用済み領域の開放等に専用又は複雑な回路が必要となる。
また、（イ）のようなネットワークスイッチにおいては、１個のポートから受信したデータを８個のポートに転送するために、１個のデータを７倍に複写することが必要となる。特に、８ポートで同時にブロードキャストが発生するという最悪条件の場合には、
となり、７２Ｇｂｐｓの内部転送能力が必要となる。または、速度差を吸収するために、膨大な記憶容量のメモリが必要となる。
【０００６】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、複数の機器間のデータ転送を行うためのネットワークスイッチであって、ハードウェアコストを低減することができるネットワークスイッチを提供することを目的とする。
【０００７】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係るネットワークスイッチは、Ｍ個（Ｍは、自然数）の機器間のデータ転送を行うためのネットワークスイッチであって、Ｍ個の機器との間でデータの送受信をそれぞれ行うＭ個の回路であって、Ｍ個の機器の内のデータの転送先の機器を表す第１のアドレスをＭ個の機器からそれぞれ受信するＭ個の第１の回路と、Ｍ個の機器の内の第１のアドレスによって表される機器がＮ個（Ｎは、Ｍ以下の自然数）である場合に、データを格納するためのＮ個の領域を表すＮ個の第２のアドレスをそれぞれ出力するＭ個の第２の回路と、データをＮ個の第２のアドレスで表される領域に格納し、格納したデータを、Ｍ個の第１の回路の内の当該データの転送先の機器に応じた第１の回路に出力するメモリとを具備する。
【０００８】
以上の構成によれば、ハードウェアコストを低減することができる。
【０００９】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。
図１は、本発明の一実施形態に係るネットワークスイッチを示す図である。図１に示すように、ネットワークスイッチ１は、送受信回路２〜４と、書込みアドレス出力回路５〜７と、メモリ８とを具備する。ネットワークスイッチ１は、３個の外部機器間のデータ転送を行う３ポートのネットワークスイッチである。
【００１０】
送受信回路２〜４は、第１〜第３の外部機器にそれぞれ接続され、これらの外部機器との間でデータの送受信をそれぞれ行うとともに、データの転送先機器を表すＩＰアドレスをそれぞれ受信する。送受信回路２〜４は、第１〜第３の外部機器から受信したデータをメモリ８にそれぞれ出力し、データの転送先機器を表すＩＰアドレスを書込みアドレス出力回路５〜７にそれぞれ出力する。また、送受信回路２〜４は、データをメモリ８からそれぞれ受け取って、第１〜第３の外部機器にそれぞれ送信する。
書込みアドレス出力回路５〜７は、メモリ８の使用領域及び未使用領域をそれぞれ管理しており、データの転送先機器を表すＩＰアドレスを送受信回路２〜４からそれぞれ受け取り、受け取ったＩＰアドレスに基づいて、データを書き込むメモリアドレスを生成して、メモリ８にそれぞれ出力する。
【００１１】
図２は、メモリ８の内部構成を示す図である。図２に示すように、メモリ８は、アドレスバッファ９〜１１と、ローデコーダ１２〜１４と、ワード線ドライバ１５〜１７と、カラムデコーダ１８と、プリチャージ回路１９〜２１と、メモリセルアレイ２２〜２４と、センスアンプ２５〜２７と、カラムスイッチ２８〜３０と、入出力バッファ３１〜３３とを具備する。
アドレスバッファ９〜１１は、メモリアドレスを書込みアドレス出力回路５〜７からそれぞれ受け取り、ローデコーダ１２〜１４にそれぞれ出力する。
【００１２】
ローデコーダ１２〜１４は、アドレスバッファ９〜１１からそれぞれ受け取ったメモリアドレスに応じて、ワード線駆動指示信号をワード線ドライバ１５〜１７にそれぞれ出力する。
ワード線ドライバ１５〜１７は、ワード線駆動指示信号に応じて、メモリセルアレイ２２〜２４にそれぞれ接続されているワード線をそれぞれ駆動する。
【００１３】
メモリセルアレイ２２は、送受信回路２から第１の外部機器に出力するためのデータを格納し、メモリセルアレイ２３は、送受信回路３から第２の外部機器に出力するためのデータを格納し、メモリセルアレイ２４は、送受信回路４から第３の外部機器に出力するためのデータを格納する。
プリチャージ回路１９〜２１は、メモリセルアレイ２２〜２４にそれぞれ接続されたビット線のプリチャージをそれぞれ行う。センスアンプ２５〜２７は、メモリセルアレイ２２〜２４にそれぞれ接続されたビット線の電位を検出して増幅する。
【００１４】
アドレスバッファ９〜１１がそれぞれ出力するメモリアドレスは、カラムデコーダ１８にも入力されており、カラムデコーダ１８は、これらのメモリアドレスに応じて、駆動信号をカラムスイッチ２８〜３０に出力する。
カラムスイッチ２８〜３０は、カラムデコーダ１８からの駆動信号に応じて、センスアンプ２５〜２７及び入出力バッファ３１〜３３に駆動信号を出力する。
【００１５】
入出力バッファ３１〜３３は、送受信回路２〜４（図１参照）にそれぞれ接続されており、送受信回路２〜４から受け取ったデータをセンスアンプ２５〜２７に出力し、センスアンプ２５〜２７から受け取ったデータを送受信回路２〜４に出力する。
再び図１を参照すると、書込みアドレス出力回路５〜７は、データ転送先機器のＩＰアドレスとして第１の外部機器のＩＰアドレスを受け取った場合には、メモリ８内のメモリセルアレイ２２にデータを書き込むためのメモリアドレスをメモリ８に出力する。また、書込みアドレス出力回路５〜７は、データ転送先機器のＩＰアドレスとして第２の外部機器のＩＰアドレスを受け取った場合には、メモリ８内のメモリセルアレイ２３にデータを書き込むためのメモリアドレスをメモリ８に出力する。さらに、書込みアドレス出力回路５〜７は、データ転送先機器のＩＰアドレスとして第３の外部機器のＩＰアドレスを受け取った場合には、メモリ８内のメモリセルアレイ２４にデータを書き込むためのメモリアドレスをメモリ８に出力する。さらに、書込みアドレス出力回路５〜７は、ブロードキャストアドレスを受け取った場合には、メモリ８内のメモリセルアレイ２２〜２４にデータを書き込むためのメモリアドレスをメモリ８に出力する。
【００１６】
このように構成された結果、第１〜第３の外部機器から受信したデータは、転送先の外部機器に応じて、メモリセルアレイ２２〜２４のいずれか又は全てに格納される。例えば、第１の外部機器から第３の外部機器へのデータ転送の場合には、転送されるデータは、送受信回路２からメモリセルアレイ２４に書き込まれ、その後、送受信回路４から第３の外部機器に出力される。また、第１の外部機器からブロードキャストを行う場合には、転送されるデータは、送受信回路２からメモリセルアレイ２２〜２４に同時に書き込まれ、その後、送受信回路２〜４から第１〜第３の外部機器に出力される。
【００１７】
このように、本実施形態によれば、ハードウェアコストを低減しながら、第１〜第３の機器間のデータ転送を行うことができる。例えば、３ポートで同時にブロードキャストが発生するという最悪条件の場合であっても、
の内部転送速度を有していれば良いため、低コストにすることができる。
【００１８】
また、本実施形態においては、送受信回路、書込みアドレス出力回路、アドレスバッファ、ローデコーダ、ワード線ドライバ、プリチャージ回路、メモリセルアレイ、センスアンプ、カラムスイッチ、及び、入出力バッファをそれぞれ３個有する３ポートスイッチとしているが、送受信回路、書込みアドレス出力回路、アドレスバッファ、ローデコーダ、ワード線ドライバ、プリチャージ回路、メモリセルアレイ、センスアンプ、カラムスイッチ、及び、入出力バッファをそれぞれ８個有する８ポートスイッチとしても良い。このように８ポートスイッチとしたとき、例えば、８ポートで同時にブロードキャストが発生するという最悪条件の場合であっても、
の内部転送速度を有していれば良いため、低コストにすることができる。これは、従来必要とされた転送能力７２Ｇｂｐｓ（（２）式参照）の１／４．５のハードウェアコストで済むことを表す。
【００１９】
なお、ネットワークスイッチ１と第１〜第３の外部機器との間の通信がＩＥＥＥ８０２．３規格に基づくものとし、ネットワークスイッチ１と第１〜第３の外部機器との間のデータ転送速度が同一であることとしても良い。
【００２０】
また、ネットワークスイッチ１と第１〜第３の外部機器との間の通信がＩＥＥＥ８０２．３規格に基づくものとし、ネットワークスイッチ１と第１〜第３の外部機器との間のデータ転送速度が異なることとしても良い。
【００２１】
また、ネットワークスイッチ１と第１〜第３の外部機器との間の通信がＵＳＢ規格に基づくものであっても良い。
【００２２】
また、ネットワークスイッチ１と第１〜第３の外部機器との間の通信がＩＥＥＥ１３９４規格に基づくものであっても良い。
【００２３】
また、ネットワークスイッチ１と第１〜第３の外部機器との間の通信が高速シリアル通信であっても良い。
【００２４】
また、メモリ８がデュアルポートメモリであることとしても良い。すなわち、メモリ８内のメモリセルアレイ２２〜２４が２個のリードアドレス入力端子及び２個のライトアドレス入力端子を有することとしても良い。メモリ８がデュアルポートメモリであることとすれば、メモリ８のデータ送受信能力が２倍となり、ネットワークスイッチ１のデータ転送能力をより高速にすることができる。
【００２５】
また、メモリ８が、３個のＦＩＦＯコントローラを有し、マルチプッシュ、シングルポップ型のＦＩＦＯメモリであることとしても良い。メモリ８がＦＩＦＯメモリであることとすれば、データを書き込むアドレス及び読み出すアドレスの管理を不要とすることができる。また、書込みアドレス出力回路５〜７とＦＩＦＯコントローラとの間を配線で接続すれば良いため、送受信回路２〜４とメモリ８との間の配線の引き回しを回避することができ、ハードウェアコストを低減することができる。
【００２６】
また、メモリ８をバンク構成としても良い。
【００２７】
また、メモリ８が、３個のＦＩＦＯコントローラを有し、マルチプッシュ、シングルポップ型のＦＩＦＯメモリであることとし、さらに、メモリ８をバンク構成としても良い。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るネットワークスイッチを示す図。
【図２】図２のメモリ８の内部構成を示す図。
【符号の説明】
１ ネットワークスイッチ、２〜４ 送受信回路、５〜７ 書込みアドレス出力回路、８ メモリ、９〜１１ アドレスバッファ、１２〜１４ ローデコーダ、１５〜１７ ワード線ドライバ、１８ カラムデコーダ、１９〜２１ プリチャージ回路、２２〜２４ メモリセルアレイ、２５〜２７ センスアンプ、２８〜３０ カラムスイッチ、３１〜３３ 入出力バッファ
【発明の属する技術分野】
本発明は、複数の機器間のデータ転送を行うためのネットワークスイッチに関する。
【０００２】
【従来の技術】
従来より、ＩＥＥＥ８０２．３、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＩＥＥＥ１３９４等の規格に基づくネットワークにおいて、複数の機器間のデータ転送を行うためのネットワークスイッチが用いられている。
このようなネットワークスイッチにおいて必要とされる内部転送能力について説明する。なお、ここでは、８個の機器間のデータ転送を行うための８ポートのネットワークスイッチについて説明する。また、送信が１Ｇｂｐｓ、受信が１Ｇｂｐｓの全二重（送受信が独立に行われる）通信を行うものとする。
【０００３】
（ｉ） １個のポートから受信したデータを他の１個のポートに転送する場合
この場合、
【０００４】
（ｉｉ） １個のポートから受信したデータを８個のポートに転送する場合（ブロードキャスト）
このような場合のため、（ア）受信したデータを内部のメモリに格納し、メモリに格納したデータを８個のポートに転送し終わるまで保持し続けるネットワークスイッチ、（イ）受信したデータをメモリに格納し、格納したデータを、内部転送能力を犠牲にして８ポート分複写するネットワークスイッチがある。
【０００５】
しかしながら、（ア）のようなネットワークスイッチにおいては、メモリ内の使用領域及び未使用領域の管理、メモリ内の使用済み領域の開放等に専用又は複雑な回路が必要となる。
また、（イ）のようなネットワークスイッチにおいては、１個のポートから受信したデータを８個のポートに転送するために、１個のデータを７倍に複写することが必要となる。特に、８ポートで同時にブロードキャストが発生するという最悪条件の場合には、
【０００６】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、複数の機器間のデータ転送を行うためのネットワークスイッチであって、ハードウェアコストを低減することができるネットワークスイッチを提供することを目的とする。
【０００７】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係るネットワークスイッチは、Ｍ個（Ｍは、自然数）の機器間のデータ転送を行うためのネットワークスイッチであって、Ｍ個の機器との間でデータの送受信をそれぞれ行うＭ個の回路であって、Ｍ個の機器の内のデータの転送先の機器を表す第１のアドレスをＭ個の機器からそれぞれ受信するＭ個の第１の回路と、Ｍ個の機器の内の第１のアドレスによって表される機器がＮ個（Ｎは、Ｍ以下の自然数）である場合に、データを格納するためのＮ個の領域を表すＮ個の第２のアドレスをそれぞれ出力するＭ個の第２の回路と、データをＮ個の第２のアドレスで表される領域に格納し、格納したデータを、Ｍ個の第１の回路の内の当該データの転送先の機器に応じた第１の回路に出力するメモリとを具備する。
【０００８】
以上の構成によれば、ハードウェアコストを低減することができる。
【０００９】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。
図１は、本発明の一実施形態に係るネットワークスイッチを示す図である。図１に示すように、ネットワークスイッチ１は、送受信回路２〜４と、書込みアドレス出力回路５〜７と、メモリ８とを具備する。ネットワークスイッチ１は、３個の外部機器間のデータ転送を行う３ポートのネットワークスイッチである。
【００１０】
送受信回路２〜４は、第１〜第３の外部機器にそれぞれ接続され、これらの外部機器との間でデータの送受信をそれぞれ行うとともに、データの転送先機器を表すＩＰアドレスをそれぞれ受信する。送受信回路２〜４は、第１〜第３の外部機器から受信したデータをメモリ８にそれぞれ出力し、データの転送先機器を表すＩＰアドレスを書込みアドレス出力回路５〜７にそれぞれ出力する。また、送受信回路２〜４は、データをメモリ８からそれぞれ受け取って、第１〜第３の外部機器にそれぞれ送信する。
書込みアドレス出力回路５〜７は、メモリ８の使用領域及び未使用領域をそれぞれ管理しており、データの転送先機器を表すＩＰアドレスを送受信回路２〜４からそれぞれ受け取り、受け取ったＩＰアドレスに基づいて、データを書き込むメモリアドレスを生成して、メモリ８にそれぞれ出力する。
【００１１】
図２は、メモリ８の内部構成を示す図である。図２に示すように、メモリ８は、アドレスバッファ９〜１１と、ローデコーダ１２〜１４と、ワード線ドライバ１５〜１７と、カラムデコーダ１８と、プリチャージ回路１９〜２１と、メモリセルアレイ２２〜２４と、センスアンプ２５〜２７と、カラムスイッチ２８〜３０と、入出力バッファ３１〜３３とを具備する。
アドレスバッファ９〜１１は、メモリアドレスを書込みアドレス出力回路５〜７からそれぞれ受け取り、ローデコーダ１２〜１４にそれぞれ出力する。
【００１２】
ローデコーダ１２〜１４は、アドレスバッファ９〜１１からそれぞれ受け取ったメモリアドレスに応じて、ワード線駆動指示信号をワード線ドライバ１５〜１７にそれぞれ出力する。
ワード線ドライバ１５〜１７は、ワード線駆動指示信号に応じて、メモリセルアレイ２２〜２４にそれぞれ接続されているワード線をそれぞれ駆動する。
【００１３】
メモリセルアレイ２２は、送受信回路２から第１の外部機器に出力するためのデータを格納し、メモリセルアレイ２３は、送受信回路３から第２の外部機器に出力するためのデータを格納し、メモリセルアレイ２４は、送受信回路４から第３の外部機器に出力するためのデータを格納する。
プリチャージ回路１９〜２１は、メモリセルアレイ２２〜２４にそれぞれ接続されたビット線のプリチャージをそれぞれ行う。センスアンプ２５〜２７は、メモリセルアレイ２２〜２４にそれぞれ接続されたビット線の電位を検出して増幅する。
【００１４】
アドレスバッファ９〜１１がそれぞれ出力するメモリアドレスは、カラムデコーダ１８にも入力されており、カラムデコーダ１８は、これらのメモリアドレスに応じて、駆動信号をカラムスイッチ２８〜３０に出力する。
カラムスイッチ２８〜３０は、カラムデコーダ１８からの駆動信号に応じて、センスアンプ２５〜２７及び入出力バッファ３１〜３３に駆動信号を出力する。
【００１５】
入出力バッファ３１〜３３は、送受信回路２〜４（図１参照）にそれぞれ接続されており、送受信回路２〜４から受け取ったデータをセンスアンプ２５〜２７に出力し、センスアンプ２５〜２７から受け取ったデータを送受信回路２〜４に出力する。
再び図１を参照すると、書込みアドレス出力回路５〜７は、データ転送先機器のＩＰアドレスとして第１の外部機器のＩＰアドレスを受け取った場合には、メモリ８内のメモリセルアレイ２２にデータを書き込むためのメモリアドレスをメモリ８に出力する。また、書込みアドレス出力回路５〜７は、データ転送先機器のＩＰアドレスとして第２の外部機器のＩＰアドレスを受け取った場合には、メモリ８内のメモリセルアレイ２３にデータを書き込むためのメモリアドレスをメモリ８に出力する。さらに、書込みアドレス出力回路５〜７は、データ転送先機器のＩＰアドレスとして第３の外部機器のＩＰアドレスを受け取った場合には、メモリ８内のメモリセルアレイ２４にデータを書き込むためのメモリアドレスをメモリ８に出力する。さらに、書込みアドレス出力回路５〜７は、ブロードキャストアドレスを受け取った場合には、メモリ８内のメモリセルアレイ２２〜２４にデータを書き込むためのメモリアドレスをメモリ８に出力する。
【００１６】
このように構成された結果、第１〜第３の外部機器から受信したデータは、転送先の外部機器に応じて、メモリセルアレイ２２〜２４のいずれか又は全てに格納される。例えば、第１の外部機器から第３の外部機器へのデータ転送の場合には、転送されるデータは、送受信回路２からメモリセルアレイ２４に書き込まれ、その後、送受信回路４から第３の外部機器に出力される。また、第１の外部機器からブロードキャストを行う場合には、転送されるデータは、送受信回路２からメモリセルアレイ２２〜２４に同時に書き込まれ、その後、送受信回路２〜４から第１〜第３の外部機器に出力される。
【００１７】
このように、本実施形態によれば、ハードウェアコストを低減しながら、第１〜第３の機器間のデータ転送を行うことができる。例えば、３ポートで同時にブロードキャストが発生するという最悪条件の場合であっても、
【００１８】
また、本実施形態においては、送受信回路、書込みアドレス出力回路、アドレスバッファ、ローデコーダ、ワード線ドライバ、プリチャージ回路、メモリセルアレイ、センスアンプ、カラムスイッチ、及び、入出力バッファをそれぞれ３個有する３ポートスイッチとしているが、送受信回路、書込みアドレス出力回路、アドレスバッファ、ローデコーダ、ワード線ドライバ、プリチャージ回路、メモリセルアレイ、センスアンプ、カラムスイッチ、及び、入出力バッファをそれぞれ８個有する８ポートスイッチとしても良い。このように８ポートスイッチとしたとき、例えば、８ポートで同時にブロードキャストが発生するという最悪条件の場合であっても、
【００１９】
なお、ネットワークスイッチ１と第１〜第３の外部機器との間の通信がＩＥＥＥ８０２．３規格に基づくものとし、ネットワークスイッチ１と第１〜第３の外部機器との間のデータ転送速度が同一であることとしても良い。
【００２０】
また、ネットワークスイッチ１と第１〜第３の外部機器との間の通信がＩＥＥＥ８０２．３規格に基づくものとし、ネットワークスイッチ１と第１〜第３の外部機器との間のデータ転送速度が異なることとしても良い。
【００２１】
また、ネットワークスイッチ１と第１〜第３の外部機器との間の通信がＵＳＢ規格に基づくものであっても良い。
【００２２】
また、ネットワークスイッチ１と第１〜第３の外部機器との間の通信がＩＥＥＥ１３９４規格に基づくものであっても良い。
【００２３】
また、ネットワークスイッチ１と第１〜第３の外部機器との間の通信が高速シリアル通信であっても良い。
【００２４】
また、メモリ８がデュアルポートメモリであることとしても良い。すなわち、メモリ８内のメモリセルアレイ２２〜２４が２個のリードアドレス入力端子及び２個のライトアドレス入力端子を有することとしても良い。メモリ８がデュアルポートメモリであることとすれば、メモリ８のデータ送受信能力が２倍となり、ネットワークスイッチ１のデータ転送能力をより高速にすることができる。
【００２５】
また、メモリ８が、３個のＦＩＦＯコントローラを有し、マルチプッシュ、シングルポップ型のＦＩＦＯメモリであることとしても良い。メモリ８がＦＩＦＯメモリであることとすれば、データを書き込むアドレス及び読み出すアドレスの管理を不要とすることができる。また、書込みアドレス出力回路５〜７とＦＩＦＯコントローラとの間を配線で接続すれば良いため、送受信回路２〜４とメモリ８との間の配線の引き回しを回避することができ、ハードウェアコストを低減することができる。
【００２６】
また、メモリ８をバンク構成としても良い。
【００２７】
また、メモリ８が、３個のＦＩＦＯコントローラを有し、マルチプッシュ、シングルポップ型のＦＩＦＯメモリであることとし、さらに、メモリ８をバンク構成としても良い。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るネットワークスイッチを示す図。
【図２】図２のメモリ８の内部構成を示す図。
【符号の説明】
１ ネットワークスイッチ、２〜４ 送受信回路、５〜７ 書込みアドレス出力回路、８ メモリ、９〜１１ アドレスバッファ、１２〜１４ ローデコーダ、１５〜１７ ワード線ドライバ、１８ カラムデコーダ、１９〜２１ プリチャージ回路、２２〜２４ メモリセルアレイ、２５〜２７ センスアンプ、２８〜３０ カラムスイッチ、３１〜３３ 入出力バッファ
Claims (1)
- Ｍ個（Ｍは、自然数）の機器間のデータ転送を行うためのネットワークスイッチであって、
前記Ｍ個の機器との間でデータの送受信をそれぞれ行うＭ個の回路であって、前記Ｍ個の機器の内の前記データの転送先の機器を表す第１のアドレスを前記Ｍ個の機器からそれぞれ受信するＭ個の第１の回路と、
前記Ｍ個の機器の内の前記第１のアドレスによって表される機器がＮ個（Ｎは、Ｍ以下の自然数）である場合に、前記データを格納するためのＮ個の領域を表すＮ個の第２のアドレスをそれぞれ出力するＭ個の第２の回路と、
前記データを前記Ｎ個の第２のアドレスで表される領域に格納し、格納したデータを、前記Ｍ個の第１の回路の内の当該データの転送先の機器に応じた第１の回路に出力するメモリと、
を具備するネットワークスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003003323A JP2004221659A (ja) | 2003-01-09 | 2003-01-09 | ネットワークスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003003323A JP2004221659A (ja) | 2003-01-09 | 2003-01-09 | ネットワークスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004221659A true JP2004221659A (ja) | 2004-08-05 |
Family
ID=32894622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003003323A Withdrawn JP2004221659A (ja) | 2003-01-09 | 2003-01-09 | ネットワークスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004221659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007323591A (ja) * | 2006-06-05 | 2007-12-13 | Nippon Telegr & Teleph Corp <Ntt> | データ転送制御装置、及びデータ転送制御プログラム |
-
2003
- 2003-01-09 JP JP2003003323A patent/JP2004221659A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007323591A (ja) * | 2006-06-05 | 2007-12-13 | Nippon Telegr & Teleph Corp <Ntt> | データ転送制御装置、及びデータ転送制御プログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060404 |