JP2004214619A - 自己訂正可能な半導体及びその動作方法 - Google Patents

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Abstract

【課題】本発明は、同じ機能を実行する多数の機能単位を備える自己訂正可能な半導体に関する。
【解決手段】自己訂正可能な半導体は、同じ機能を実行し、副機能単位を含む多数の機能単位を含む。半導体は、半導体に集積される一つ以上の全体又は部分的な予備の機能単位を含む。副機能単位の欠陥が検出される場合、その副機能単位は、切替えられて、全体又は部分的な予備機能単位内の副機能単位と交替される。再構成は、副機能単位と関連されている装置をもって具現される。欠陥のある機能又は副機能単位は、アセンブリの後、電力駆動の際、周期的な動作の際、及び／又は手動によって検出されることができる。
【選択図】図６

Description

本発明は、半導体に関し、特に、同じ機能を実行する多数の機能単位を備える自己訂正可能な半導体に関する。
半導体業界における増加している傾向は、集積回路を多重に高集積することである。例えば、半導体は、同じ機能を実行する一般に独立された多数の機能単位を含み得る。各々の機能単位は、同じ副機能単位を備えている。
図１を参照すると、半導体８は、同じ高水準の機能を実行するＭ個の一般に独立された機能単位１０−１、１０−２、…及び１０−Ｍ（機能単位１０と総合的に称する）を含む。各々の機能単位１０は、同じＮ個の副機能単位を含む。例えば、機能単位１０−１は、副機能単位１１、２１、３１、…、及びＮ１を含む。機能単位１０−２は、副機能単位１２、２２、３２、…及びＮ２を含む。機能単位１０−Ｍは、副機能単位１Ｍ、２Ｍ、３Ｍ、…及びＮＭを含む。一行の副機能単位は、同じ低レベルの機能を実行する。一般的に、接地及び電力以外の機能単位間の接続は存在しない。しかし、機能単位内の副機能単位間の接続は存在する。接続は、一方向又は二方向であってもよく、一つ以上の接続導線を含むことができる。
図２を参照すると、典型的な機能単位は、ギガビット物理層素子７０であり得る。例えば、４つか８つのギガビット物理層素子が、半導体上に組み立てられることができる。物理層素子７０は、物理的な符号化副層（ＰＣＳ）、フロー制御トークン（ＦＣＴ）、及び決定帰還順番推定（ＤＦＳＥ）機能を実行する第１の副機能単位７４を含む。第２の副機能単位７６は、有限の衝撃反応（ＦＩＲ）フィルタ機能を具現する。第３の副機能単位７８は、反響及び近端漏話（ＮＥＸＴ）機能を実行する。第４及び第５の副機能単位８０及び８４は、各々デジタル及びアナログ・フロントエンド（ＡＦＥ）機能を具現する。
各々の個別機能単位の歩留まりが９０％である場合、ｘの同一の機能単位を有する半導体の歩留まりは、（．９）Ｘ。例えば、半導体が各々９０％の歩留まりを有する８つの機能単位を含む場合、半導体の歩留まりは４３％である。しかし、これは受け入れられる歩留まりでない。
本発明の課題は、同じ機能を実行する多数の機能単位を備える自己訂正可能な半導体を提供することである。
本発明による自己訂正可能な半導体は、第１の機能の実行に協同する第１及び第２の副機能単位を有する第１の機能単位を含む。第２の機能単位は、第１の機能の実行に協同する第１及び第２の副機能単位を含む。第１の予備の機能単位は、第１及び第２の副機能単位を含む。第１、第２及び第１予備の機能単位の第１副機能単位は、機能的に交換可能である。第１、第２及び第１予備の機能単位の第２副機能単位は、機能的に交換可能である。切換素子は、第１及び第２副機能単位のうちの少なくとも一つが非操作状態にあるとき、第１、第２及び第１予備の機能単位の第１及び第２副機能単位と通信し、第１及び第２機能単位のうちの少なくとも１つの第１及び第２副機能単位のうちの少なくとも１つを、第１予備の機能単位の第１及び第２副機能単位のうちの少なくとも１つと交換する。
他の特徴において、コントローラは、操作可能でない副機能単位を識別し、操作可能でない副機能単位を交換するように切換素子を動作させる。
又、他の特徴において、第１及び第２の機能単位は、行及び列のうちの１つに配置され、第１及び第２機能単位の第１及び第２副機能単位は、行及び列の他の１つに配置される。
他の特徴において、予備の機能単位は、第１及び第２機能単位の間、及び第１及び第２機能単位の１つの次のうちの１つに位置する。
尚、他の特徴において、第２の予備機能単位は、第１及び第２の副機能単位を含む。第１、第２、第１予備及び第２予備の機能単位の第１の副機能単位は、機能的に交換可能である。第１、第２、第１予備及び第２予備の機能単位の第２の副機能単位は、機能的に交換可能である。
又、他の特徴において、第１、第２、第１予備及び第２予備の機能単位は、行及び列のうちの１つに配置され、第１、第２、第１予備及び第２予備の機能単位の第１及び第２の副機能単位は、行及び列の他の１つに配置される。第１及び第２予備の機能単位の第１及び第２の副機能単位、及び切換素子は、同じ機能を実行し、同じ列及び同じ行のうちの１つに位置する２つの操作可能でない副機能単位を交換することができる。
尚、他の特徴において、切換素子のうちの少なくとも１つは、ｐ入力を受信し、ｑ出力を出力するマルチプレクサを含む。ここで、ｑはｐより少ない。デマルチプレクサは、ｑ入力を受信し、ｐ出力を出力する。スイッチは、マルチプレクサのｑ出力をデマルチプレクサのｐ入力に選択的に接続する。
本発明の適用性の更なる領域は、以下に提供される詳細な説明から明らかになる。本発明の好ましい実施形態を示す、詳細な説明及び具体例は、例示の目的のみを意味し、本発明の範囲を制限することと理解されない。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。説明の便宜のため、同じ参照番号が、図面における類似した要素を識別するのに使われる。
本発明の自己訂正可能な半導体は、全体的に又は部分的に予備の機能単位を一つ以上含む。機能単位又は副機能単位の欠陥が検出される場合、該機能単位又は副機能単位は、除去されて、全体的に又は部分的に予備の機能単位内の機能単位又は副機能単位に置き換える。再構成は、機能又は副機能単位と一体化されるか又は分離し得る切換素子をもって実現する。
欠陥のある機能又は副機能単位は、アセンブリの後、電力駆動の際、周期的な動作の際、及び／又は手動によって検出され得る。本発明が具体例と連動して記載されるが、当業者は、各半導体が同じ高水準機能を実行する任意の数の機能単位を含み得ると認識する。機能単位は、任意の数の共通の副機能単位を含むことができる。
又、特定の切換素子及び装置が示されているが、使われる特定の切換素子及び装置は、特定の具現、特定の機能及び／又は副機能単位の詳細、及び他の通常の設計基準に依存する。類似したか異なる種類の切換素子が、操作可能でない機能及び／又は副機能単位を交替するために同じ半導体に使われ得る。副機能単位間の接続導線がアナログ信号を伝送するときに、好ましくはアナログ出力信号用の電流切換素子、及びアナログ入力信号用の加算ノード切換を採用するアナログ切換が実行される。このような切換素子は、減衰の減少、低インピーダンス、及び低歪曲のような電圧ベースの切換素子に対していくつかの有利な点を有する。図１３は、加算ノード切換の実例を示す。加算ノード切換は、Ｖｄｄ又は負より大きくてもよい入力アナログ信号を提供する。電圧モード切換とは対照的に、Ｖｄｄ又は負より大きい電圧信号は、切換トランジスタに前方へバイアスされ得る。能動加算素子の更なる説明は、共通に譲渡された２０００年７月３１日に出願の出願番号第０９／６２９、０９２号、“ハイブリッド変圧器用の能動抵抗加算器”に記載されている。この内容は、本願明細書に参考として採用される。
デジタル切換素子は、デジタル信号を伝送する接続導線に使用され得る。これらの種類のスイッチは、例えば、標準論理回路、ゲート、多重化素子、トランジスタ等を含む。
図３（ａ）を参照すると、各々の実施形態の半導体８６は、チップ上に位置し、切換素子９０及び副機能単位９２と通信するコントローラ８８を含み得る。試験又は故障識別回路９４は、操作可能でない副機能単位９２を識別し、構成データを生成する。コントローラ８８は、前述したように、切換素子９０に操作可能でない副機能単位９２を交替するように命令する。コントローラ８８は、アセンブリの後、電力駆動の際、周期的な動作の際、及び／又は手動によって内蔵型自己試験モードを実行することができる。
図３（ｂ）を参照すると、各々の実施形態の半導体８６は、チップから離れて位置し、不揮発性メモリのようなオンチップ・メモリ９８に着脱自在に接続されるコントローラ９６を含み得る。メモリ９８は、切換素子９０用のスイッチ位置を定めている構成データを格納する。コントローラ９６は、副機能単位９２に接続され、故障を感知及び／又は試験する。コントローラ９６は、試験結果を使用してメモリ９８に格納されている構成データを規定する。電力が供給されるときに、構成データは、副機能単位９２を構成するように用いる。認識されるように、切換手段を具現する様々な他の方法が存在する。例えば、レーザー・ヒューズ又はアンチ・ヒューズのようなヒューズは、機能単位及び／又は副機能単位を交替するために接続を形成及び／又は解除するのに使用され得る。外部ピン又はディップスイッチが使われることもできる。
図４を参照すると、予備の機能単位１０−Ｓは、機能単位１０−１、１０−２、…及び１０−６に加えて半導体９０に製造される。又、切換素子９４は、副機能単位の一部又は全ての入力及び出力に位置する。図３において例示される典型的な実施形態において、予備の機能単位１０は、機能単位１０の間に位置する。しかし、認識されるように、予備の機能単位１０−Ｓは、半導体１００上の任意の地点に位置され得る。例えば、予備の機能単位１０−Ｓは、機能単位１０のいずれかの左又は右に位置することができる。
切換素子９４及び予備の機能単位１０−Ｓは、半導体９０が操作可能でない機能単位１０−１、１０−２、１０−３、１０−４、１０−５及び／又は１０−６を交替し得るようにする。図４の例において、予備の機能単位１０は、１つの機能単位の任意の数の副機能単位が故障することを可能にする。操作可能でない機能単位の交替を許容することによって、半導体９０の歩どまりは、大幅に改善されている。機能単位１０−１の副機能単位１１、２１、３１及び／又は４１の１つ又は任意の組合（陰影線で示す）が故障する場合、スイッチ９４は、操作可能でない副機能単位１１、２１、３１及び４１を予備の機能単位１０−Ｓ内の副機能単位に交替するように変更される。
例えば、副機能単位１１が操作可能でない場合、副機能単位１１、１２及び１３に対する入力９２−１、９２−２及び９２−３は、スイッチ９４−１、９４−２、９４−３及び９４−４により１つの機能単位ほど右にシフトされる。副機能単位４２、４３及び４Ｓの出力９２−４、９２−５及び９２−６は、スイッチ９４−５、９４−６、９４−７及び９４−８により１つの機能単位ほど左にシフトされる。
再構成の後、第１の機能単位１０−１は、副機能単位１２、２２、３２及び４２を含む。第２の機能単位１０−２は、副機能単位１３、２３、３３及び４３を含む。第３の機能単位１０−３は、副機能単位１Ｓ、２Ｓ、３Ｓ及び４Ｓを含む。第４の機能単位１０−４は、副機能単位１４、２４、３４及び４４を含む。第５の機能単位１０−５は、副機能単位１５、２５、３５及び４５を含む。第６の機能単位１０−６は、副機能単位１６、２６、３６及び４６を含む。この典型的な実施形態は、機能単位を基準とする交替を可能にする。
図５を参照すると、予備の機能単位１０は、機能単位１０−１、１０−２、…及び１０−６に加えて半導体１００上に製造される。又、切換素子１０４は、副機能単位の入力及び出力に位置する。図５に図示される典型的な実施形態において、予備の機能単位１０は、機能単位１０の間に位置する。
切換素子１０４及び予備の機能単位１０は、半導体１００が機能単位１０−１、１０−２、１０−３、１０−４、１０−５及び／又は１０−６内の操作可能でない副機能単位を交替するようにする。図５の例において、予備の機能単位１０−Ｓは、各行の１つの副機能単位が故障するようにする。操作可能でない副機能単位の交替を許容することによって、半導体１００の歩どまりは、大幅に改善されている。この典型的な実施形態は、機能単位又は副機能単位を基準とする交替及び／又は異なる機能単位の多数の副機能単位の交替を可能にする。
副機能単位１１、３１及び２６（陰影で示す）が故障する場合、スイッチ１０４は、操作可能でない副機能単位１１、３１及び２６を、予備の機能単位１０−Ｓ内の副機能単位１５、３５及び２５と各々交替するように変更される。
操作可能でない副機能単位１１は、次のように交替される。副機能単位１１、１２及び１３に対する入力１０６−１、１０６−２及び１０６−３は、スイッチ１０４−１、１０４−２、１０４−３及び１０４−４により１つの機能単位ほど右にシフトされる。副機能単位１２、１３及び１Ｓの出力１０６−４、１０６−５及び１０６−６は、スイッチ１０４−５、１０４−６、１０４−７及び１０４−８により１つの機能単位ほど左にシフトされる。操作可能でない副機能単位１３は、同様な方式で交替される。
操作可能でない副機能単位２６は、次のように交替される。副機能単位１４、１５及び１６の出力１０６−７、１０６−８及び１０６−９は、スイッチ１０４−８、１０４−９、１０４−１０及び１０４−１１により１つの機能単位ほど左にシフトされる。副機能単位２Ｓ、２４及び２５の出力１０６−１０、１０６−１１及び１０６−１２は、スイッチ１０４−１２、１０４−１３、１０４−１４及び１０４−１５により１つの機能単位ほど右にシフトされる。
再構成の後、第１の機能単位１０−１は、副機能単位１２、２１、３２及び４１を含む。第２の機能単位１０−２は、副機能単位１３、２２、３３及び４２を含む。第３の機能単位１０−３は、副機能単位１Ｓ、２３、３Ｓ及び４３を含む。第４の機能単位１０−４は、副機能単位１４、２Ｓ、３４及び４４を含む。第５の機能単位１０−５は、副機能単位１５、２４、３５及び４５を含む。第６の機能単位１０−６は、副機能単位１６、２５、３６及び４６を含む。
図６を参照すると、半導体１５０は、一端に位置する予備の副機能単位１０−Ｓを含む。副機能単位２１（陰影で示す）が故障する場合、副機能単位２１、２２、…及び２６に対する入力１２０−１、１２０−２、…及び１２０−６は、スイッチ１２４−１、１２４−２、…及び１２４−７により１つの機能単位ほど右にシフトされる。副機能単位２２、２３、…及び２Ｓの出力１２０−７、１２０−８、…及び１２０−１２は、スイッチ１２４−８、１２４−９、…及び１２４−１４により１つの機能単位ほど左にシフトされる。
再構成の後、第１の機能単位１０−１は、副機能単位１１、２２、３１及び４１を含む。第２の機能単位１０−２は、副機能単位１２、２３、３２及び４２を含む。第３の機能単位１０−３は、副機能単位１３、２４、３３及び４３を含む。第４の機能単位１０−４は、副機能単位１４、２５、３４及び４４を含む。第５の機能単位１０−５は、副機能単位１５、２６、３５及び４５を含む。第６の機能単位１０−６は、副機能単位１６、２Ｓ、３６及び４６を含む。
図７を参照すると、半導体１６０は、一端に位置する部分的な予備の副機能単位１０−ＰＳを含む。部分的な予備の副機能単位１０−ＰＳは、一つ以上の副機能単位（副機能単位の全てでなく一部）を含む。例えば、部分的な副機能単位１０−ＰＳは、副機能単位１Ｓ又は４Ｓでなく２Ｓ及び３Ｓを含む。提供される部分的な副機能単位は、より低い歩どまりを有しそうである副機能単位と関連され得る。他の副機能単位及びスイッチを製造しないことによって、半導体１６０のコストを減少させることができる。
副機能単位２１（陰影で示す）が故障する場合、副機能単位２１、２２、…及び２６に対する入力１２０−１、１２０−２、…及び１２０−６は、スイッチ１２４−１、１２４−２、…及び１２４−６により１つの機能単位ほど右にシフトされる。副機能単位２２、２３、…及び２Ｓの出力１２０−７、１２０−８、…及び１２０−１２は、スイッチ１２４−８、１２４−９、…及び１２４−１３により１つの機能単位ほど左にシフトされる。
再構成の後、第１の機能単位１０−１は、副機能単位１１、２２、３１及び４１を含む。第２の機能単位１０−２は、副機能単位１２、２３、３２及び４２を含む。第３の機能単位１０−３は、副機能単位１３、２４、３３及び４３を含む。第４の機能単位１０−４は、副機能単位１４、２５、３４及び４４を含む。第５の機能単位１０−５は、副機能単位１５、２６、３５及び４５を含む。第６の機能単位１０−６は、副機能単位１６、２Ｓ、３６及び４６を含む。
図８を参照すると、追加的な全体及び／又は部分の予備の機能単位が提供され得る。例えば、図８の半導体１７０は、２つの部分的な予備の副機能単位１０−ＰＳ１及び１０−ＰＳ２を含む。全体及び／又は部分的な予備の副機能単位１０−ＰＳ１及び１０−ＰＳ２は、互いに（示されるように）隣接するか又は隣接しない位置に置かれ得る。全体又は部分的な予備の副機能単位が互いに隣接して位置する場合、スイッチ１７２は、２つの隣接したスイッチの間に入力及び／又は出力を切替える。例えば、スイッチ１７４−１は、副機能単位１１から副機能単位２２又は２３の１つに入力及び／又は出力を切替えることができる。
副機能単位２１及び２２（陰影で示す）が故障する場合、副機能単位２１、２２、２３及び２４に対する入力１７２−１、１７２−２、１７２−３及び１７２−４は、スイッチ１７４−１、１７４−２、…及び１７４−６により２つの機能単位ほど右にシフトされる。副機能単位２３、２４、２Ｓ１及び２Ｓ２の出力１７２−５、１７２−６、…及び１７２−８は、スイッチ１７４−７、１７４−８、…及び１７４−１２により２つの機能単位ほど左にシフトされる。
副機能単位３７が故障する場合、副機能単位３５、３６及び３７に対する入力１７２−９、１７２−１０及び１７２−１１は、スイッチ１７４−１２、１７４−１３、１７４−１４及び１７４−１５により１つの機能単位ほど左にシフトされる。副機能単位３Ｓ２、３５及び３６の出力１７２−１２、１７２−１３及び１７２−１４は、スイッチ１７４−１６、１７４−１７、１７４−１８及び１７４−１９により１つの機能単位ほど右にシフトされる。
再構成の後、第１の機能単位１０−１は、副機能単位１１、２３、３１及び４１を含む。第２の機能単位１０−２は、副機能単位１２、２４、３２及び４２を含む。第３の機能単位１０−３は、副機能単位１３、２Ｓ１、３３及び４３を含む。第４の機能単位１０−４は、副機能単位１４、２Ｓ２、３４及び４４を含む。第５の機能単位１０−５は、副機能単位１５、２５、３Ｓ２及び４５を含む。第６の機能単位１０−６は、副機能単位１６、２６、３５及び４６を含む。第７の機能単位１０−７は、副機能単位１７、２７、３６及び４７を含む。
半導体は、一端に又は他の任意の位置に位置する２つ以上の全体及び／又は部分的な機能単位を含むこともできる。図９において、２つの部分的な予備の機能単位１０−ＰＳ１及び１０−ＰＳ２は、半導体１８０の一端に位置する。副機能単位２１及び２４（陰影で示す）が故障する場合、切換素子１８２は、それらを予備の機能単位１０−ＰＳ１及び１０−ＰＳ２内の副機能単位２Ｓ１及び２Ｓ２と交替する。
再構成の後、第１の機能単位１０−１は、副機能単位１１、２２、３１及び４１を含む。第２の機能単位１０−２は、副機能単位１２、２３、３２及び４２を含む。第３の機能単位１０−３は、副機能単位１３、２５、３３及び４３を含む。第４の機能単位１０−４は、副機能単位１４、２６、３４及び４４を含む。第５の機能単位１０−５は、副機能単位１５、２７、３５及び４５を含む。第６の機能単位１０−６は、副機能単位１６、２Ｓ１、３６及び４６を含む。第７の機能単位１０−７は、副機能単位１７、２Ｓ２、３７及び４７を含む。
図１０を参照すると、切換素子の複雑さを減少させるために、半導体１９０は、ｐ入力信号を受信し、１からｑの出力信号を出力するマルチプレクサ（Ｍ）１９２を含む多重化切換素子を含む。ここで、ｑはｐより少ない。例えば、ｐ入力信号は、１つの出力信号に多重化されることができる。
あるいは、ｐ入力信号は、２つ以上の出力信号に多重化され得る。例えば、８つの入力信号は、３つの出力信号に多重化され得る。この例において、１つの入力信号は、例えば、ギガビット物理層素子におけるデータ信号のような高速信号に多重化されない。２つの中速信号は、１つの出力信号に多重化され得る。ギガビットＰＨＹの制御信号のような「遅い」信号が望ましい残留する５つの入力信号は、１つの出力信号に多重化され得る。
デマルチプレクサ（Ｄ）１９４は、１乃至ｑ入力信号を受信し、ｐ出力信号を生成する。多重化及び逆多重化される入力及び出力の数は、マルチプレクサ１９２及びデマルチプレクサ１９４と通信する特定の副機能単位に依存する。切替えられることを必要とする接続導線の数を減少させることによって、切換素子は単純化され得る。図１０及び１１に示される典型的な実施例は、単一の出力に多重化される多数の入力を示す。しかし、前の議論に基づき、当業者は、マルチプレクサの出力が多重化されるか又は多重化され得ない一つ以上の出力を含み得ると認識する。
例えば、副機能単位２１が故障する場合、切換素子１９６−１及び１９６−２は、マルチプレクサ１９２−１とデマルチプレクサ１９２−３を接続する。これは、副機能単位１１から、副機能単位２２（操作可能でない副機能単位２１を交換する。）に送信される信号用の前方経路を設定する。デマルチプレクサ１９２−３は、副機能単位２２と通信する。同様に、逆経路は、必要に応じて設定され得る。切換素子１９６−１及び１９６−２は、マルチプレクサ１９２−４を、副機能単位１１と通信するデマルチプレクサ１９４−１に接続する。認識されているように、前方及び／又は逆の信号経路が示されているが、前方及び／又は逆の経路は、必要に応じて副機能単位の間で使われ得る。前方及び逆経路の両方が副機能単位の間で使われない場合、マルチプレクサ及びデマルチプレクサの一部が省略されることができる。
故障及び再構成の後、第１の機能単位１０−１は、副機能単位１１、２２、３１及び４１を含む。第２の機能単位１０−２は、副機能単位１２、２３、３２及び４２を含む。第３の機能単位１０−３は、副機能単位１３、２Ｓ、３３及び４３を含む。第４の機能単位１０−４は、副機能単位１４、２４、３Ｓ及び４４を含む。第５の機能単位１０−５は、副機能単位１５、２５、３４及び４５を含む。第６の機能単位１０−６は、副機能単位１６、２６、３５及び４６を含む。
多重化切換素子を備える半導体は、多数の全体又は部分的な予備副機能単位を含み得る。図１１を参照すると、半導体２００は、２つの部分的な予備副機能単位１０−ＰＳ１及び１０−ＰＳ２を含む。多数の全体又は部分的な予備副機能単位は、互いに隣接して位置する必要はない。切換素子２０４は、少なくとも２つの隣接したスイッチに接続する。例えば、切換素子２０４−１は、切換素子２０４−２及び２０４−３と通信する。同様に、切換素子２０４−２は、切換素子２０４−３及び２０４−４と通信する。半導体２００は、同じ行の２つの故障を交替することができる。
例えば、副機能単位３１及び３３（陰影で示す）が故障する場合、スイッチ２０４は変更される。第１の機能単位１０−１は、副機能単位１１、２１、３２及び４１を含む。第２の機能単位１０−２は、副機能単位１２、２２、３４及び４２を含む。第３の機能単位１０−３は、副機能単位１３、２３、３５及び４３を含む。第４の機能単位１０−４は、副機能単位１４、２４、３Ｓ１及び４４を含む。第５の機能単位１０−５は、副機能単位１５、２５、３Ｓ２及び４５を含む。
欠陥が半導体上に均等に、そして独立的に分配されると仮定すれば（これは、真実でもよいか又は真実ではなくてもよい）、単一の機能単位の歩どまりがＰＳである場合、第１の副機能単位の歩どまりが、Ｐｓｕｂ１ = ＰＳ（（副機能単位の面積）／機能単位の面積））。機能単位の歩どまりＰＳは、各副機能単位の歩どまりの積に等しい。
ｐが機能単位の歩どまりである場合、ｍが使用機能単位の最小数であり、ｎがｍプラス予備の機能単位の数に等しい。歩どまりは、次のように定められる。
Figure 2004214619
 例えば、９０％の均一な歩どまりを各々有している８つの機能単位（及び予備の機能単位）を備える半導体は、４３％の歩どまりを有する。機能単位は４つの副機能ブロックＡ、Ｂ、Ｃ及びＤを有すると仮定する。Ａ、Ｂ、Ｃ及び／又はＤが故障を経験する場合、副機能ブロックの全ては、グループとして交換される。１つの予備の機能単位については、歩どまりが７７．５％まで増加する。
機能ブロックが２つのグループ（Ａ及びＢ）及び／又は（Ｃ及びＤ）に交換される場合、歩どまりは次のようである。
Figure 2004214619
 この例においては、歩どまりは８５．６％まで増加する。
機能ブロックが３つのグループ（Ａ及びＢ）、Ｃ、及び／又はＤに交換される場合、歩どまりは次のようである。
Figure 2004214619
 この例においては、歩どまりは８８．６％まで増加する。
機能ブロックが４つのグループＡ、Ｂ、Ｃ及び／又はＤに交換される場合、歩どまりは次のようである。
Figure 2004214619
 この例においては、歩どまりは９１．７％まで増加する。
認識されているように、１つの予備の機能単位を提供することは、劇的に歩どまりを増加させる。機能単位を個別的に交換され得る２つ以上の副機能単位に分割することは、歩どまりを更に増加させる。任意の位置において、向上された歩どまりの間のトレードオフは、増加する設計複雑さによって相殺される。
図１２を参照すると、１つの全体又は部分的な機能単位を使用して操作可能でない副機能単位を交替する方法のステップが示される。制御は、ステップ２４０から開始される。ステップ２４２において、制御は、列及び行の操作可能でない副機能単位を識別する。ステップ２４４において、制御は、Ｎを機能単位の行の数に等しく設定し、Ｒを１に等しく設定する。ステップ２４６において、制御は、ＲがＮ+１に等しいかどうか決定する。真であれば、制御は、ステップ２４８において終了する。偽であれば、制御は、ステップ２５０に継続される。ここで、制御は、行Ｒが１つの操作可能でない（Ｎ．Ｏ．）副機能単位（ＳＦＵ）より大きいか又は等しいかについて決定する。偽であれば、制御は、ステップ２５２においてＲを増分してステップ２４６に戻る。真であれば、制御は、ステップ２５４に継続される。ここで、制御は、行Ｒが２つの操作可能でない（Ｎ．Ｏ．）副機能単位（ＳＦＵ）より大きいか又は等しいかについて決定する。ただ１つの予備の全体又は部分的な副機能単位が提供されるので、２つ以上の操作可能でない副機能単位が同じ行にある場合、エラー信号がステップ２５６において発生する。
ステップ２５８において、制御は、ｍを全体又は部分的な予備の機能単位の列番号に等しく設定し、ｚを操作可能でない副機能単位の列に等しく設定する。ステップ２６２において、制御は、ｉ＝ｚを設定する。ステップ２７０において、制御は、ｚ＞ｍであるかどうかを決定する。偽であれば、制御は、ステップ２７４に継続され、切換素子を使用してｉ番目の副機能単位を列（ｉ+１）へシフトする。ステップ２７６において、制御は、（ｉ+１）＝ｍであるかどうかを決定する。そうでない場合には、制御は、ステップ２７８においてｉを増分し、ステップ２７４に継続する。同じであれば、制御は、ステップ２８０においてＲを増分し、ステップ２５４に継続する。
ｚがステップ２７０においてｍより大きい場合、制御は、ステップ２８４に継続されて切換素子を使用してｉ番目の副機能単位を列（ｉ−１）へシフトする。ステップ２８６において、制御は、（ｉ−１）がｍに等しいかどうかを決定する。そうでない場合には、制御は、ステップ２８８においてｉを減少させ、ステップ２８４に継続する。同じであれば、制御は、ステップ２８０に継続する。
当業者によって認識されているように、操作可能でない機能単位及び／又は副機能単位を交替する類似したアルゴリズムが、２つ以上の全体又は部分的な予備の機能単位及び／又は副機能単位を含む半導体に実行され得る。尚、特定の切換装置が示されているが、使われる特定の切換素子は、特定の具現、特定の機能及び／又は副機能単位の詳細、及び他の通常の設計基準に依存する。さまざまな異なるタイプの切換装置が同じ半導体上に使われ得る。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
従来技術により各々副機能単位を備える多数の機能単位を含む半導体の機能ブロック図である。 従来技術によるギガビット物理層素子のための典型的な機能単位の機能ブロック図である。 （ａ）は、切換素子に命令し、任意に試験／故障検出回路を含むオンチップ・コントローラの機能ブロック図であり、（ｂ）は、切換素子に命令し、任意に試験／故障検出回路を含むオフチップ・コントローラの機能ブロック図である。 本発明による操作可能でない機能単位を交替する予備の機能単位を含む第１の典型的な自己訂正可能な半導体の機能ブロック図である。 本発明による一つ以上の操作可能でない副機能単位を交替する予備の機能単位を有する第２の典型的な自己訂正可能な半導体の機能ブロック図である。 本発明により一端に位置する予備の機能単位を含む第３の典型的な自己訂正可能な半導体の機能ブロック図である。 本発明により部分的な予備の機能単位を含む第４の典型的な自己訂正可能な半導体の機能ブロック図である。 本発明により中央に位置する２つの部分的な予備の機能単位を含む第５の典型的な自己訂正可能な半導体の機能ブロック図である。 本発明により一端に位置する２つの部分的な予備の機能単位を含む第６の典型的な自己訂正可能な半導体の機能ブロック図である。 本発明による部分的な予備の機能単位及び多重化切換素子を含む第７の典型的な自己訂正可能な半導体の機能ブロック図である。 本発明による副機能単位、２つの部分的な予備の機能単位、及び多重化切換素子を各々備える多数の機能単位を含む第８の典型的な自己訂正可能な半導体の機能ブロック図である。 操作可能でない副機能単位を単一の予備機能単位内の副機能単位と交替するステップを例示しているフローチャートである。 加算ノード・スイッチの実例である。
符号の説明
１０−Ｓ：予備の機能単位
１０−１、１０−２、…、１０−６：機能単位
８６：半導体
８８：コントローラ
９０：切換素子
９２：副機能単位
９４：試験又は故障識別回路
９４−１、９４−２、９４−３、９４−４：スイッチ
９４−５、９４−６、９４−７、９４−８：スイッチ
９８：メモリ
９６：コントローラ

Claims (20)

  1. 各々Ｎの副機能単位を備えるＭの機能単位と、前記Ｍの機能単位の各々は、同じ機能を実行し、Ｍ及びＮは１より大きく、Ｎの副機能単位の対応する各々は、同じ機能を実行し、
    Ｘの副機能単位を備える第１の予備機能単位と、Ｘは１以上でＮ以下であり、前記第１の予備機能単位の前記Ｘの副機能単位は、前記Ｍの機能単位の対応する副機能単位と機能的に相互交換可能であり、
    少なくとも一つの前記Ｎの副機能単位が操作可能でない場合、少なくとも一つの前記Ｎの副機能単位を少なくとも一つの前記Ｘの副機能単位と交換する複数の切換素子とを備えることを特徴とする自己訂正可能な半導体。
  2. 少なくとも一つの操作可能でない副機能単位を識別し、前記切換素子を構成する構成データを生成して前記少なくとも一つの操作可能でない副機能単位を交替するコントローラを更に備えることを特徴とする請求項１に記載の自己訂正可能な半導体。
  3. 前記コントローラは、前記自己訂正可能な半導体上に位置することを特徴とする請求項２に記載の自己訂正可能な半導体。
  4. 前記コントローラは、前記自己訂正可能な半導体から離れて位置し、前記自己訂正可能な半導体上に位置して前記切換素子のための前記構成データを格納する不揮発性メモリを更に備えることを特徴とする請求項２に記載の自己訂正可能な半導体。
  5. 前記第１の予備機能単位は、前記Ｍの機能単位の２つの間、第１の機能単位の次、及びＭ番目機能単位の次のうちの１つに位置することを特徴とする請求項１に記載の自己訂正可能な半導体。
  6. 前記Ｍの機能単位の対応する副機能単位と機能的に相互交換可能であるＸの副機能単位を備える第２の予備機能単位を更に備えることを特徴とする請求項１に記載の自己訂正可能な半導体。
  7. 前記Ｍの機能単位、及び前記第１及び第２の予備機能単位は、行及び列のうちの１つに配置され、前記Ｍの機能単位の前記Ｎの副機能単位、及び前記第１及び第２の予備機能単位の前記Ｘの副機能単位は、行及び列のうちの他の１つに配置されることを特徴とする請求項６に記載の自己訂正可能な半導体。
  8. 前記第１及び第２の予備機能単位の前記Ｘの副機能単位及び前記切換素子は、同じ列及び同じ行のうちの１つに位置する２つの操作可能でない副機能単位を交替し得ることを特徴とする請求項７に記載の自己訂正可能な半導体。
  9. 少なくとも一つの前記切換素子は、
    ｐ入力を受信し、ｑ出力を有するマルチプレクサと、ｑは、ｐより少なく、
    ｑ入力を受信し、ｐ出力を出力するデマルチプレクサと
    前記マルチプレクサの前記ｑ出力を前記デマルチプレクサのｑ入力に選択的に接続するスイッチとを備えることを特徴とする請求項１に記載の自己訂正可能な半導体。
  10. 前記切換素子は、少なくとも一つのアナログ及びデジタル切換素子を備えることを特徴とする請求項１に記載の自己訂正可能な半導体。
  11. 前記アナログ切換素子は、少なくとも一つの電流ベースの切換素子及び加算ノード切換素子を備えることを特徴とする請求項１０に記載の自己訂正可能な半導体。
  12. ｍは、前記第１の予備機能単位の列の番号に等しく、ｚは、前記第１の操作可能でない副機能単位の列の番号に等しく、
    ｚがｍより大きい場合、前記切換素子は、前記列ｍの一方向へ１つの副機能単位を越えて前記第１の操作可能でない副機能単位に隣接したｚ−ｍ副機能単位をシフトし、
    ｚがｍより小さい場合、前記切換素子は、前記列ｍの他の方向へ１つの副機能単位を越えて前記第１の操作可能でない副機能単位に隣接したｍ−ｚ副機能単位をシフトすることを特徴とする請求項１に記載の自己訂正可能な半導体。
  13. 前記Ｘの副機能単位を備える第２の予備機能単位を更に備え、
    ｙは、前記第２の操作可能でない副機能単位の列の番号に等しく、
    ｚ及びｙがｍより大きい場合、前記切換素子は、前記列ｍの前記一方向へ２つの副機能単位を越えて少なくとも１つの副機能単位をシフトし、
    ｚ及びｙがｍより小さい場合、前記切換素子は、前記列ｍの前記他の方向へ２つの副機能単位を越えて少なくとも１つの副機能単位をシフトすることを特徴とする請求項１２に記載の自己訂正可能な半導体。
  14. ｚ及びｙのうちの１つがｍより小さく、ｚ及びｙの他の１つがｍより大きい場合、前記切換素子は、前記１つの方向へ少なくとも一つの副機能単位を、そして反対方向へ少なくとも一つの副機能単位をシフトすることを特徴とする請求項１３に記載の自己訂正可能な半導体。
  15. 前記Ｍの機能単位の各々は、独立的で機能的に相互交換可能なポートを規定する物理層素子であることを特徴とする請求項１に記載の自己訂正可能な半導体。
  16. 自己訂正可能な半導体を動作する方法であって、
    各々Ｎの副機能単位を備えるＭの機能単位を提供する段階と、前記Ｍの機能単位の各々は、同じ機能単位を実行し、Ｍ及びＮは１より大きく、Ｎの副機能単位の対応する各々は、同じ機能を実行し、
    Ｘの副機能単位を備える第１の予備機能単位を提供する段階と、Ｘは１以上でＮ以下であり、前記第１の予備機能単位の前記Ｘの副機能単位は、前記Ｍの機能単位の対応する副機能単位と機能的に相互交換可能であり、
    少なくとも一つの前記Ｎの副機能単位が操作可能でない場合、前記少なくとも一つの前記Ｎの副機能単位を少なくとも一つの前記Ｘの副機能単位と交換する段階とを含むことを特徴とする方法。
  17. 少なくとも一つの操作可能でない副機能単位を識別する段階と、
    前記少なくとも一つの操作可能でない副機能単位を交替するために前記自己訂正可能な半導体を再構成する構成データを生成する段階とを更に含むことを特徴とする請求項１６に記載の方法。
  18. 前記自己訂正可能な半導体上にコントローラを位置させる段階と、
    前記自己訂正可能な半導体から離れてコントローラを位置させる段階と、
    前記自己訂正可能な半導体上に位置するメモリに前記構成データを格納する段階とのうちの少なくとも１つを更に含むことを特徴とする請求項１６に記載の方法。
  19. 操作可能でない前記少なくとも１つの前記Ｎの副機能単位を交替する段階を実行するために少なくとも一つのアナログ及びデジタル切換素子を使用する段階を更に含むことを特徴とする請求項１６に記載の方法。
  20. 前記交換段階は、
    アナログ信号を電流切換する段階と、
    前記アナログ信号を加算ノード切換する段階とのうちの少なくとも一つを含むことを特徴とする請求項１６に記載の方法。
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