JP2004193907A - Ｘ−ｙアドレス型固体撮像素子 - Google Patents

Abstract

【課題】撮像する領域に応じて、走査に要する時間を短縮するＸ−Ｙアドレス型固体撮像素子を提供する。
【解決手段】光電変換および電荷蓄積が行われる画素部をＸ−Ｙのマトリックス状に配列した受光部を有して、当該受光部をＸ軸方向およびＹ軸方向に走査して蓄積電荷を読み出すＸ−Ｙアドレス型固体撮像素子であって、電圧パルスを発生させるパルス発生回路から並列に印加される電圧パルスの組み合わせが第１の組み合わせであると、当該受光部における第１の画素部から走査を開始し、当該第１の組み合わせとは異なる第２の組み合わせであると、当該第１の画素部とは異なる第２の画素部から走査を開始する並列入力のシフトレジスタを備える。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタルカメラなどに用いられるＸ−Ｙアドレス型固体撮像素子、特に、撮像する領域に応じて走査する時間を短縮する技術に関する。
【０００２】
【従来の技術】
従来、Ｘ−Ｙアドレス型固体撮像素子は、大別して、受光部および駆動部から構成される。
受光部は、光電変換および電荷蓄積が行われる画素部をＸ−Ｙのマトリックス状に配列して構成される。
【０００３】
駆動部は、水平走査シフトレジスタおよび垂直走査シフトレジスタから構成される。
ここで、水平走査シフトレジスタとは、受光部のＸ軸方向に沿って配置され、受光部をＸ軸方向に走査する直列入力・並列出力のシフトレジスタを指し、垂直走査シフトレジスタとは、受光部のＹ軸方向に沿って配置され、受光部をＹ軸方向に走査する直列入力・並列出力のシフトレジスタを指す。
【０００４】
さらに、Ｘ−Ｙアドレス型固体撮像素子は、受光部に結像された画像を撮像する際には、電圧パルスを発生させるパルス発生回路からそれぞれのシフトレジスタに電圧パルスが印加されて、水平走査シフトレジスタで、左端から右端までＸ軸方向に走査し、一方、垂直走査シフトレジスタで、上端から下端までＹ軸方向に走査して、画素部に蓄積されている信号電荷を読み出す。
【０００５】
そして、Ｘ−Ｙアドレス型固体撮像素子は、受光部を全領域に渡って走査して読み出した信号電荷を、画像データとしてメモリに記憶する。
【０００６】
【非特許文献１】
安藤隆男／菰淵寛仁 著 「固体撮像素子の基礎 −電子の目のしくみ−」 株式会社 日本理工出版会、１９９９年１２月５日、ｐ．７４−７６，１１６−１１９
【０００７】
【発明が解決しようとする課題】
しかしながら、受光部に結像された画像の一部の領域を撮像する際でも、一旦、全領域に渡って走査して読み出した信号電荷を、画像データとしてメモリに記憶する。そして、メモリに記憶した画像データから一部の領域を抜き出した画像データを生成する。即ち、一部の領域を撮像する際でも、走査に要する時間は、全領域に渡って撮像する際と変わらないという問題がある。
【０００８】
本発明は、前述の問題に鑑みてなされたものであり、撮像する領域に応じて、走査に要する時間を短縮するＸ−Ｙアドレス型固体撮像素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】
＜解決手段１＞
前述の課題を解決するにあたり、本発明に係わるＸ−Ｙアドレス型固体撮像素子は、光電変換および電荷蓄積が行われる画素部をＸ−Ｙのマトリックス状に配列した受光部を有して、当該受光部をＸ軸方向およびＹ軸方向に走査して蓄積電荷を読み出すＸ−Ｙアドレス型固体撮像素子であって、電圧パルスを発生させるパルス発生回路から並列に印加される電圧パルスの組み合わせが第１の組み合わせであると、当該受光部における第１の画素部から走査を開始し、当該第１の組み合わせとは異なる第２の組み合わせであると、当該第１の画素部とは異なる第２の画素部から走査を開始する並列入力のシフトレジスタを備えるとする。
【００１０】
これによって、電圧パルスの組み合わせに応じて、走査を開始する画素部を変更することができる。例えば、受光部における左端の画素部を第１の画素部とし、左端からＮ番目の画素部を第２の画素部として、左から右に受光部を走査する際に、第２の画素部から走査を開始すると、第１の画素部から走査を開始する場合と比べて、左端からＮ−１番目までの画素部を走査しない分、走査する時間を短縮することが可能という効果がある。
【００１１】
＜解決手段２＞
さらに、解決手段１に記載の内容に加えて、前記パルス発生回路は、電圧レベルが高レベルおよび低レベルのいずれかになる第１の電圧パルス、第２の電圧パルス、及び第３の電圧パルスを発生させて前記シフトレジスタに印加し、前記シフトレジスタは、走査を開始する前の第１の時刻において、当該第１の電圧パルスおよび当該第２の電圧パルスが高レベルで、当該第３の電圧パルスが低レベルで印加されると、前記第１の画素部から走査を開始し、当該第１の時刻において、当該第２の電圧パルスおよび当該第３の電圧パルスが高レベルで、当該第１の電圧パルスが低レベルで印加されると、前記第２の画素部から走査を開始するとしてもよい。
【００１２】
これによって、３つの電圧パルス（第１の電圧パルス、第２の電圧パルス、及び第３の電圧パルス）を組み合わせることで、走査を開始する画素部を第１の画素部および第２の画素部のいずれから選択することができ、走査する領域を変更することが可能という効果がある。
＜解決手段３＞
さらに、解決手段２に記載の内容に加えて、前記シフトレジスタは、前記第１の画素部を前記受光部から選択することが示される第１の選択パルスを出力する第１のパルス出力部と、前記第２の画素部を前記受光部から選択することが示される第２の選択パルスを出力する第２のパルス出力部と、前記第１の時刻において、前記第１の電圧パルスおよび前記第２の電圧パルスが高レベルで印加されると、前記第１の画素部から走査を開始することが示される第１の走査開始パルスを、当該第１のパルス出力部に出力する第１の走査開始部と、前記第１の時刻において、前記第２の電圧パルスおよび前記第３の電圧パルスが高レベルで印加されると、前記第２の画素部から走査を開始することが示される第２の走査開始パルスを、当該第２のパルス出力部に出力する第２の走査開始部とを備え、当該第１のパルス出力部は、前記第１の時刻において、当該第１の走査開始パルスが印加され、前記第１の時刻に続く第２の時刻において、前記第３の電圧パルスが高レベルで印加されると、当該第１の選択パルスを出力し、当該第２のパルス出力部は、前記第１の時刻において、当該第２の走査開始パルスが印加され、当該第２の時刻において、前記第１の電圧パルスが高レベルで印加されると、当該第２の選択パルスを出力するとしてもよい。
【００１３】
これによって、第１の走査開始部に第１の組み合わせ（第１の電圧パルスおよび第２の電圧パルスが高レベル）で印加されると、第１の画素部から走査を開始し、第２の走査開始部に第２の組み合わせ（第２の電圧パルスおよび第３の電圧パルスが高レベル）で印加されると、第２の画素部から走査を開始することが可能という効果がある。
【００１４】
＜解決手段４＞
さらに、解決手段３に記載の内容に加えて、前記パルス発生回路は、電圧レベルが高レベルおよび低レベルのいずれかになる第４の電圧パルスを発生させて前記シフトレジスタに印加し、前記第１の走査開始部は、当該第４の電圧パルスがドレインに印加され、前記第２の電圧パルスがゲートに印加される第１のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と、当該第１のＭＯＳＦＥＴのソースにドレインが接続され、前記第１の電圧パルスがゲートに印加される第２のＭＯＳＦＥＴとを備え、前記第１の時刻において、当該第４の電圧パルスが高レベルで印加されると、当該第２のＭＯＳＦＥＴのソースに現れる高レベルの電圧パルスを、前記第１の走査開始パルスとして出力するとしてもよい。
【００１５】
これによって、スイッチング素子として利用する２つのＭＯＳＦＥＴ（第１のＭＯＳＦＥＴおよび第２のＭＯＳＦＥＴ）により、第１の走査開始パルスの出力を制御することができ、走査する領域の変更を制御することが可能という効果がある。
＜解決手段５＞
さらに、解決手段４に記載の内容に加えて、前記シフトレジスタは、単一チャンネルのＭＯＳＦＥＴで構成されているとしてもよい。
【００１６】
これによって、ｎチャンネルおよびｐチャンネルのいずれかのＭＯＳＦＥＴで構成することにより、ＣＭＯＳで構成した場合と比べて、シフトレジスタを構成するトランジスタの総数を減らすことができる。また、同時に、導通状態になるトランジスタが減ることにより、電力の消費量も減らすことが可能という効果がある。
【００１７】
＜解決手段６＞
さらに、解決手段５に記載の内容に加えて、前記受光部において、第１の列に属する画素部を前記第１の画素部とし、当該第１の列とは異なる第２の列に属する画素部を前記第２の画素部として、前記シフトレジスタは、前記受光部のＸ軸方向に沿って配置され、前記受光部をＸ軸方向に走査する水平走査シフトレジスタであるとしてもよい。
【００１８】
これによって、Ｘ軸方向に走査する領域を変更することが可能という効果がある。
＜解決手段７＞
または、解決手段１に記載の内容に加えて、前記パルス発生回路は、電圧レベルが高レベルおよび低レベルのいずれかになる第１の電圧パルスおよび第２の電圧パルスを発生させて前記シフトレジスタに印加し、前記シフトレジスタは、走査を開始する前の第１の時刻において、当該第１の電圧パルスが高レベルで、当該第２の電圧パルスが低レベルで印加されると、前記第１の画素部から走査を開始し、当該第１の時刻において、当該第１の電圧パルスが低レベルで、当該第２の電圧パルスが高レベルで印加されると、前記第２の画素部から走査を開始するとしてもよい。
【００１９】
これによって、２つの電圧パルス（第１の電圧パルスおよび第２の電圧パルス）を組み合わせることで、走査を開始する画素部を第１の画素部および第２の画素部から選択することができ、走査する領域を変更することが可能という効果がある。
＜解決手段８＞
または、解決手段５に記載の内容に加えて、前記受光部において、第１の行に属する画素部を前記第１の画素部とし、当該第１の行とは異なる第２の行に属する画素部を前記第２の画素部として、前記シフトレジスタは、前記受光部のＹ軸方向に沿って配置され、前記受光部をＹ軸方向に走査する垂直走査シフトレジスタであるとしてもよい。
【００２０】
これによって、Ｙ軸方向に走査する領域を変更することが可能という効果がある。
＜解決手段９＞
または、解決手段３に記載の内容に加えて、前記パルス発生回路は、電圧レベルが高レベルおよび低レベルのいずれかになる第４の電圧パルスを発生させて前記シフトレジスタに印加し、前記シフトレジスタは、走査を終了する前の第３の時刻において、前記第１の電圧パルスおよび当該第４の電圧パルスが高レベルで、前記第２の電圧パルスが低レベルで印加されないと、前記受光部における終端の画素部で走査を終了し、印加されると、当該終端の画素部とは異なる第３の画素部で走査を終了するとしてもよい。
【００２１】
これによって、３つの電圧パルス（第１の電圧パルス、第２の電圧パルス、及び第４の電圧パルス）を組み合わせることで、走査を終了する画素部を終端の画素部および第３の画素部のいずれから選択することができ、走査する領域を変更することが可能という効果がある。
＜解決手段１０＞
さらに、解決手段９に記載の内容に加えて、前記シフトレジスタは、前記第３の画素部を前記受光部から選択することが示される第３の選択パルスを出力する第３のパルス出力部と、前記第３の画素部に隣接する第４の画素部を前記受光部から選択することが示される第４の選択パルスを出力する第４のパルス出力部と、前記第３の時刻において、前記第１の電圧パルスおよび前記第４の電圧パルスが高レベルで印加されると、前記第３の画素部で走査を終了することが示される第１の走査終了パルスを、当該第４のパルス出力部に出力する第１の走査終了部とを備え、当該第３のパルス出力部は、前記第３の時刻において、前記第１の電圧パルスが高レベルで印加されると、当該第３の選択パルスを出力し、当該第４のパルス出力部は、前記第３の時刻において、当該第１の走査終了パルスが印加されずに、前記第３の時刻に続く第４の時刻において、前記第２の電圧パルスが高レベルで印加されると、当該第４の選択パルスを出力し、前記第３の時刻において、当該第１の走査終了パルスが印加されると、当該第４の時刻において、前記第２の電圧パルスが高レベルで印加されても、当該第４の選択パルスを出力しないとしてもよい。
【００２２】
これによって、第３の時刻において、第３のパルス出力部から第３の選択パルスが出力するとともに、第４のパルス出力部に第１の走査終了パルスが印加されると、第３の画素部で走査を終了し、第１の走査終了パルスが印加されないと、終端の画素部まで走査することが可能という効果がある。
＜解決手段１１＞
さらに、解決手段１０に記載の内容に加えて、前記パルス発生回路は、電圧レベルが高レベルおよび低レベルのいずれかになる第５の電圧パルスを発生させて前記シフトレジスタに印加し、前記第２の走査開始部は、当該第５の電圧パルスがドレインに印加され、前記第３の電圧パルスがゲートに印加される第１のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と、当該第１のＭＯＳＦＥＴのソースにドレインが接続され、前記第２の電圧パルスがゲートに印加される第２のＭＯＳＦＥＴとを備え、前記第１の時刻において、当該第５の電圧パルスが高レベルで印加されると、当該第２のＭＯＳＦＥＴのソースに現れる高レベルの電圧パルスを、前記第２の走査開始パルスとして出力し、前記第１の走査終了部は、当該第５の電圧パルスがドレインに印加され、前記第４の電圧パルスがゲートに印加される第３のＭＯＳＦＥＴと、当該第３のＭＯＳＦＥＴのソースにドレインが接続され、前記第１の電圧パルスがゲートに印加される第４のＭＯＳＦＥＴとを備え、前記第３の時刻において、当該第５の電圧パルスが低レベルで印加されると、当該第４のＭＯＳＦＥＴのソースに現れる低レベルの電圧パルスを、前記第１の走査終了パルスとして出力するとしてもよい。
【００２３】
これによって、スイッチング素子として利用する２つのＭＯＳＦＥＴ（第１のＭＯＳＦＥＴおよび第２のＭＯＳＦＥＴ）により、第２の走査開始パルスの出力を制御することができる。また、スイッチング素子として利用する２つのＭＯＳＦＥＴ（第３のＭＯＳＦＥＴおよび第４のＭＯＳＦＥＴ）により、第１の走査終了パルスの出力を制御することができる。さらに、第５の電圧パルスの電圧レベル（高レベルおよび低レベル）により、走査の開始および終了を制御することができ、走査する領域を変更することが可能という効果がある。
【００２４】
＜解決手段１２＞
前述の課題を解決するにあたり、本発明に係わるＸ−Ｙアドレス型固体撮像素子は、光電変換および電荷蓄積が行われる画素部をＸ−Ｙのマトリックス状に配列した受光部を有して、当該受光部をＸ軸方向およびＹ軸方向に走査して蓄積電荷を読み出すＸ−Ｙアドレス型固体撮像素子であって、電圧パルスを発生させるパルス発生回路から並列に印加される電圧パルスの組み合わせが第１の組み合わせ以外であると、当該受光部における終端の画素部で走査を終了し、当該第１の組み合わせであると当該終端の画素部とは異なる第１の画素部で走査を終了する並列入力のシフトレジスタを備えるとする。
【００２５】
これによって、電圧パルスの組み合わせに応じて、走査を終了する画素部を変更することができる。例えば、受光部における右端の画素部を終端の画素部とし、右端からＭ番目の画素部を第１の画素部として、左から右に受光部を走査する際に、第１の画素部で走査を終了すると、終端の画素部で走査を終了する場合と比べて、右端からＭ−１番目までの画素部を走査しない分、走査する時間を短縮することが可能という効果がある。
【００２６】
＜解決手段１３＞
さらに、解決手段１２に記載の内容に加えて、前記パルス発生回路は、電圧レベルが高レベルおよび低レベルのいずれかになる第１の電圧パルス、第２の電圧パルス、及び第３の電圧パルスを発生させて前記シフトレジスタに印加し、前記シフトレジスタは、走査を終了する前の第１の時刻において、前記第１の電圧パルスおよび当該第３の電圧パルスが高レベルで、前記第２の電圧パルスが低レベルで印加されないと、前記終端の画素部で走査を終了し、印加されると、前記第１の画素部で走査を終了するとしてもよい。
【００２７】
これによって、３つの電圧パルス（第１の電圧パルス、第２の電圧パルス、及び第３の電圧パルス）を組み合わせることで、走査を終了する画素部を終端の画素部および第１の画素部のいずれから選択することができ、走査する領域を変更することが可能という効果がある。
＜解決手段１４＞
さらに、解決手段１３に記載の内容に加えて、前記シフトレジスタは、前記第１の画素部を前記受光部から選択することが示される第１の選択パルスを出力する第１のパルス出力部と、前記第１の画素部に隣接する第２の画素部を前記受光部から選択することが示される第２の選択パルスを出力する第２のパルス出力部と、前記第１の時刻において、前記第１の電圧パルスおよび前記第３の電圧パルスが高レベルで印加されると、前記第１の画素部で走査を終了することが示される第１の走査終了パルスを、当該第２のパルス出力部に出力する第１の走査終了部とを備え、当該第１のパルス出力部は、前記第１の時刻において、前記第１の電圧パルスが高レベルで印加されると、当該第１の選択パルスを出力し、当該第２のパルス出力部は、前記第１の時刻において、当該第１の走査終了パルスが印加されずに、前記第１の時刻に続く第２の時刻において、前記第２の電圧パルスが高レベルで印加されると、当該第２の選択パルスを出力し、前記第１の時刻において、当該第１の走査終了パルスが印加されると、当該第２の時刻において、前記第２の電圧パルスが高レベルで印加されても、当該第２の選択パルスを出力しないとしてもよい。
【００２８】
これによって、第１の走査終了部に第１の組み合わせ（第１の電圧パルスおよび第３の電圧パルスが高レベル）で印加されると、第１の画素部で走査を終了し、第１の走査終了部に第１の組み合わせ以外で印加されると、終端の画素部まで走査することが可能という効果がある。
＜解決手段１５＞
さらに、解決手段１４に記載の内容に加えて、前記パルス発生回路は、電圧レベルが高レベルおよび低レベルのいずれかになる第４の電圧パルスを発生させて前記シフトレジスタに印加し、前記第１の走査終了部は、当該第４の電圧パルスがドレインに印加され、前記第３の電圧パルスがゲートに印加される第１のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と、当該第１のＭＯＳＦＥＴのソースにドレインが接続され、前記第１の電圧パルスがゲートに印加される第２のＭＯＳＦＥＴとを備え、前記第１の時刻において、当該第４の電圧パルスが低レベルで印加されると、当該第２のＭＯＳＦＥＴのソースに現れる低レベルの電圧パルスを、前記第１の走査終了パルスとして出力するとしてもよい。
【００２９】
これによって、スイッチング素子として利用する２つのＭＯＳＦＥＴ（第１のＭＯＳＦＥＴおよび第２のＭＯＳＦＥＴ）により、第１の走査終了パルスの出力を制御することができ、走査する領域の変更を制御することが可能という効果がある。
【００３０】
【発明の実施の形態】
＜実施の形態１＞
以下、本発明の実施の形態１について、図面を参照しながら説明する。
＜固体撮像素子１００の構成＞
図１は、実施の形態１における固体撮像素子の構成を示す機能ブロック図である。
【００３１】
同図にみられるように、固体撮像素子１００は、半導体基板上に形成された受光部１０１、切替部１０２、水平走査シフトレジスタ１０３、垂直走査シフトレジスタ１０４、パルス発生回路１０５、及び増幅部１０６から構成される。
さらに、水平走査シフトレジスタ１０３と切替部１０２とは、水平方向（図中のＸ軸方向）に並んでいる複数の配線（以下、水平選択線群と呼称する）１０７を介して接続されている。垂直走査シフトレジスタ１０４と受光部１０１とは、垂直方向（図中のＹ軸方向）に並んでいる複数の配線（以下、垂直選択線群と呼称する）１０８を介して接続されている。切替部１０２と受光部１０１とは、垂直方向に延びている複数の配線（以下、垂直信号線群と呼称する）１０９を介して接続されている。切替部１０２と増幅部１０６とは、水平方向に延びている配線（以下、水平信号線と呼称する）１１０を介して接続されている。
【００３２】
受光部１０１は、マトリクス状に配列された複数の画素部から構成される。
以下、一例として、受光部１０１は、一行（水平方向）２５個の画素部が、垂直方向に沿って１９行配置されているとする。これに伴い、水平選択線の本数を２５本、垂直選択線の本数を１９本、垂直信号線の本数を２５本、水平信号線の本数を１本とする。
【００３３】
なお、水平選択線、垂直選択線、垂直信号線、及び画素部など、複数の中から一つを明示する際には、受光部１０１の水平方向に割り振られているＡ−Ｙの目盛り、及び垂直方向に割り振られているａ−ｓの目盛りを用いて表記する。例えば、Ｘ列のｈ行に配置された画素部は、画素部１０１Ｘｈと表記する。
なお、画素部１０１Ｘｈは、入射光を光電変換するフォトダイオードＰＤ１１Ｘｈ、ゲートが垂直選択線１０８ｈに接続されている切り替え用ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｔｒｕｃｔｕｒｅ）トランジスタ（以下、垂直ＭＯＳトランジスタと呼称する）Ｔｒ１１Ｘｈ、及び増幅回路を構成する複数の増幅用ＭＯＳトランジスタＴｒ１２Ｘｈ，Ｔｒ１３Ｘｈ，Ｔｒ１４Ｘｈから構成される。そして、フォトダイオードＰＤ１１Ｘｈから読み出された信号が増幅回路で増幅されて、ＭＯＳトランジスタＴｒ１３Ｘｈのソースに接続されている垂直信号線１０９Ｘを介して、増幅された信号が切替部１０２に出力される。
【００３４】
切替部１０２は、垂直信号線群１０９を介して受光部１０１から読み出された信号電荷を、水平信号線１１０を介して増幅部１０６に出力する。
パルス発生回路１０５は、固体撮像素子１００の外部に設けられる制御部（図外）で制御され、電圧レベルが高レベルおよび低レベルのいずれかになる電圧パルスを、水平走査シフトレジスタ１０３、及び垂直走査シフトレジスタ１０４に印加する。
【００３５】
なお、制御部（図外）は、ハードウェア記述言語（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）で記述されたプログラム（固体撮像素子１００を制御する回路プログラム）から論理合成、及び配置配線された回路データによって、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）／ＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などのプログラマブルロジックデバイスに形成されている。
【００３６】
増幅部１０６は、水平信号線１１０を介して切替部１０２から出力される信号電荷を増幅して、後に画像データになる映像信号として出力端子１１１に出力する。
水平走査シフトレジスタ１０３は、並列入力・並列出力のシフトレジスタであり、受光部１０１の水平方向に対して選択的に走査する電圧パルス（以下、水平選択パルスと略称する）を出力する。
【００３７】
垂直走査シフトレジスタ１０４は、並列入力・並列出力のシフトレジスタであり、受光部１０１の垂直方向に対して選択的に走査する電圧パルス（以下、垂直選択パルスと略称する）を出力する。
そして、例えば、水平走査シフトレジスタ１０３および垂直走査シフトレジスタ１０４に、パルス発生回路１０５から電圧パルスが印加されて、Ｌ列の水平選択線１０７Ｌに水平選択パルス、及びｉ行の垂直選択線１０８ｉに垂直選択パルスが出力されると、Ｌ列のｉ行に配置された画素部１０１Ｌｉ（図中の黒丸で示される画素部）に蓄積されている信号電荷が読み出される。
【００３８】
＜水平走査シフトレジスタ１０３の構成＞
図２−４は、実施の形態１における水平走査シフトレジスタの構成を示す機能ブロック図である。
図２−４にみられるように、水平走査シフトレジスタ１０３は、パルス出力部１０３Ａ−１０３Ｙ、走査開始部１３１、走査開始／終了部１３２−１３５、及び走査終了部１３６から構成されている。さらに、端子ＶＤＤ，Ｈ１，Ｈ２を有し、パルス発生回路１０５から、端子ＶＤＤを介して電源電圧が印加され、端子Ｈ１，Ｈ２に対して個別に電圧パルスが印加される。そして、走査開始部１３１が配置されている側から走査終了部１３６が配置されている側に、順にパルス出力部を移動しながら水平選択パルスを切替部１０２に出力する。
【００３９】
以下、端子Ｈ１を介して水平走査シフトレジスタ１０３に印加される電圧パルスを第１水平シフトパルスと呼称し、端子Ｈ２を介して水平走査シフトレジスタ１０３に印加される電圧パルスを第２水平シフトパルスと呼称して区別する。また、第１水平シフトパルス（第２水平シフトパルス）が高レベルで印加される際には、第２水平シフトパルス（第１水平シフトパルス）が低レベルで印加されるとする。
【００４０】
切替部１０２は、水平方向に配置されている切り替え用ＭＯＳトランジスタ（以下、水平ＭＯＳトランジスタと呼称する）Ｔｒ１５Ａ−Ｔｒ１５Ｙから構成される。さらに、水平ＭＯＳトランジスタＴｒ１５Ａ（以下、Ｔｒ１５Ａと略称する）のドレインが垂直信号線１０９Ａに接続され、Ｔｒ１５Ａのゲートが水平選択線１０７Ａに接続され、Ｔｒ１５Ａのソースが水平信号線１１０に接続されている。なお、水平ＭＯＳトランジスタＴｒ１５Ｂ−Ｔｒ１５Ｙ（以下、Ｔｒ１５Ｂ−Ｔｒ１５Ｙとそれぞれ略称する）に対しても同様である。
【００４１】
パルス出力部１０３Ａは、ブートストラップ用のキャパシタ（図５に示される）、及び切り替え用の複数のＭＯＳトランジスタ（図５に示される）から構成される。さらに、水平選択線１０７Ａを介して、切替部１０２を構成するＴｒ１５Ａ−Ｔｒ１５Ｙのなかから１対１に対応付けられているＴｒ１５Ａのゲートに接続されている。また、パルス発生回路１０５から端子ＶＤＤを介して印加される電源電圧により、ブートストラップ用のキャパシタが充電される。さらに、パルス発生回路１０５から端子Ｈ１を介して第１水平シフトパルスが印加され、キャパシタが充電されていると、水平選択パルスを出力する。これに伴い、パルス出力部１０３Ａから出力された水平選択パルスが、水平選択線１０７Ａを介してＴｒ１５Ａのゲートに印加される。
【００４２】
以下、パルス出力部１０３Ｂ−１０３Ｙに対しても同様である。ただし、走査開始部１３１、走査開始／終了部１３２−１３５、及び走査終了部１３６を除いて、パルス出力部１０３Ａから数えて奇数段目に配置されたパルス出力部に対しては、パルス発生回路１０５から端子Ｈ１を介して第１水平シフトパルスが印加され、偶数段目に配置されたパルス出力部に対しては、パルス発生回路１０５から端子Ｈ２を介して第２水平シフトパルスが印加される。なお、詳細な説明については、図５−８の参照とともに後述する。
【００４３】
さらに、水平走査シフトレジスタ１０３は、端子ＳＡ，ＳＥ，ＳＩ，ＥＱ，ＥＵ，ＥＹを有し、それぞれの端子に対して個別に、パルス発生回路１０５から電圧パルスが印加される。
なお、端子ＳＡは、走査開始部１３１に接続され、端子ＳＥは、走査開始／終了部１３２に接続され、端子ＳＩは、走査開始／終了部１３３に接続されている。端子ＥＱは、走査開始／終了部１３４に接続され、端子ＥＵは、走査開始／終了部１３５に接続され、端子ＥＹは、走査終了部１３６に接続されている。
【００４４】
走査開始部１３１は、端子ＳＡを介して電圧パルスが高レベルで印加されると、高レベルの電圧パルスをパルス出力部１０３Ａに出力して、パルス出力部１０３Ａに含まれるブートストラップ用のキャパシタを充電させる。以下、走査開始／終了部１３２，１３３についても同様に、一段後のパルス出力部１０３Ｅ，１０３Ｉに含まれるブートストラップ用のキャパシタを充電させる。
【００４５】
走査終了部１３６は、端子ＥＹを介して電圧パルスが高レベルで印加されると、高レベルの電圧パルスをパルス出力部１０３Ｙに出力して、パルス出力部１０３Ｙに含まれるブートストラップ用のキャパシタを放電させる。以下、走査開始／終了部１３４，１３５についても同様に、一段前のパルス出力部１０３Ｑ，１０３Ｕに含まれるブートストラップ用のキャパシタを放電させる。
【００４６】
そして、水平走査シフトレジスタ１０３は、電圧パルスが高レベルで印加される端子に応じて、水平選択パルスを出力し始めるパルス出力部が異なる。
例えば、端子ＳＡを介して走査開始部１３１に電圧パルスが高レベルで印加されると、パルス出力部１０３Ａから水平選択パルスが出力される。同様に、端子ＳＥを介して走査開始／終了部１３２に電圧パルスが高レベルで印加されると、パルス出力部１０３Ｅから水平選択パルスが出力される。また、端子ＳＩを介して走査開始／終了部１３３に電圧パルスが高レベルで印加されると、パルス出力部１０３Ｉから水平選択パルスが出力される。さらに、水平選択パルスがパルス出力部１０３Ａ，１０３Ｅ，１０３Ｉのいずれかから出力されると、走査開始部１３１が配置されている側から走査終了部１３６が配置されている側に、水平選択パルスを出力するパルス出力部が順に移る。
【００４７】
さらに、パルス出力部１０３Ｑから水平選択パルスが出力される際に、第１水平シフトパルスが高レベルで印加され、端子ＥＱを介して走査開始／終了部１３４に電圧パルスが高レベルで印加されると、パルス出力部１０３Ｑまで水平選択パルスが出力されて、パルス出力部１０３Ｒ以降から出力されなくなる。同様に、パルス出力部１０３Ｕから水平選択パルスが出力される際に、第１水平シフトパルスが高レベルで印加され、端子ＥＵを介して走査開始／終了部１３５に電圧パルスが高レベルで印加されると、パルス出力部１０３Ｕまで水平選択パルスが出力されて、パルス出力部１０３Ｖ以降から出力されなくなる。また、これらの場合以外では、パルス出力部１０３Ｙまで水平選択パルスが出力される。
【００４８】
なお、水平選択パルスを出力するパルス出力部が順に移っている間は、端子ＳＡ，ＳＥ，ＳＩに電圧パルスが高レベルで印加されないとする。
以上、水平走査シフトレジスタ１０３は、電圧パルスが高レベルで印加される端子に応じて、図１に示されるＡ列、Ｅ列、Ｉ列のいずれかの画素部から、Ｑ列、Ｕ列、Ｙ列のいずれかの画素部まで水平方向に受光部１０１を走査する。
【００４９】
そして、受光部１０１を走査する際には、パルス出力部１０３Ａ−１０３Ｙのそれぞれは、遮断状態、充電状態、出力状態、放電状態の順に状態を遷移する。ここで、遮断状態とは、二段前のパルス出力部から電圧パルスが高レベルで印加されて、ブートストラップ用のキャパシタに印加される電源電圧が遮断される状態を指す。
【００５０】
ここで、充電状態とは、一段前のパルス出力部から電圧パルスが高レベルで印加されて、パルス発生回路１０５から印加される電源電圧でブートストラップ用のキャパシタが充電される状態を指す。
ここで、出力状態とは、ブートストラップ用のキャパシタが充電されている状態で、パルス出力部１０３Ａから数えて奇数段目のパルス出力部に対しては、パルス発生回路１０５から第１水平シフトパルスが高レベルで印加され、偶数段目のパルス出力部に対しては、パルス発生回路１０５から第２水平シフトパルスが高レベルで印加されて、水平選択パルスが出力される状態を指す。
【００５１】
ここで、放電状態とは、一段後のパルス出力部から電圧パルスが高レベルで印加されて、ブートストラップ用のキャパシタに充電されている電荷が放電される状態を指す。
＜水平走査シフトレジスタ１０３の回路構成＞
以上のように構成される水平走査シフトレジスタ１０３について、その回路構成について説明する。
【００５２】
図５−８は、一例として、実施の形態１における水平走査シフトレジスタの構成を示す回路図である。
図５にみられるように、走査開始部１３１、パルス出力部１０３Ａ−１０３Ｃの回路構成が示されている。
＜走査開始部１３１＞
走査開始部１３１は、ＭＯＳトランジスタＴｒ１１−Ｔｒ１２、抵抗Ｒ１１、及びこれらの素子を接続する配線から構成されている。
【００５３】
ＭＯＳトランジスタＴｒ１１（以下、Ｔｒ１１と略称する）は、端子Ｈ２を介してＴｒ１１のドレインに第２水平シフトパルスが印加される。そして、端子ＳＡを介してＴｒ１１のゲートに電圧パルスが高レベルで印加されると、導通状態になり、第２水平シフトパルスの電圧レベルに応じた電圧パルスがＴｒ１１のソースに現れる。
【００５４】
ＭＯＳトランジスタＴｒ１２（以下、Ｔｒ１２と略称する）は、端子ＶＤＤを介してＴｒ１２のドレインに電源電圧が印加される。そして、端子ＳＡを介してＴｒ１２のゲートに電圧パルスが高レベルで印加されると、導通状態になり、Ｔｒ１２のソースに高レベルの電圧パルスが現れる。
抵抗Ｒ１１（以下、Ｒ１１と略称する）は、Ｔｒ１２のソースに現れる高レベルの電圧パルスを降下させる。
【００５５】
なお、第２水平シフトパルスが高レベルで印加され、端子ＳＡを介して電圧パルスが高レベルで印加されると、Ｔｒ１２のソースに現れる高レベルの電圧パルスが、Ｒ１１で電圧降下されて、電圧降下された高レベルの電圧パルスが、走査開始部１３１からパルス出力部１０３Ａに出力される。これに伴い、パルス出力部１０３Ａの接続点Ｊ２Ａ，Ｊ３Ａのそれぞれにおける電圧レベルが高レベルになる。さらに、出力された高レベルの電圧パルスが、パルス出力部１０３Ａを構成するＭＯＳトランジスタＴｒ３Ａのゲートに印加されて、ＭＯＳトランジスタＴｒ３Ａが導通状態になる。
【００５６】
また、Ｔｒ１１のソースに現れる高レベルの電圧パルスが、パルス出力部１０３Ｂを構成するＭＯＳトランジスタＴｒ２Ｂのゲートに印加されて、ＭＯＳトランジスタＴｒ２Ｂが導通状態になる。そして、ＭＯＳトランジスタＴｒ１Ｂが導通状態または非導通状態に係わらず、接続点Ｊ１Ｂ，Ｊ２Ｂ，Ｊ３Ｂのそれぞれにおける電圧レベルが低レベルになり、ＭＯＳトランジスタＴｒ３Ｂが非導通状態になる（シフト開始）。
【００５７】
＜パルス出力部１０３Ａ＞
パルス出力部１０３Ａは、ＭＯＳトランジスタＴｒ３Ａ−Ｔｒ５Ａ、抵抗Ｒ１Ａ、キャパシタＣ１Ａ、及びこれらの素子を接続する配線から構成されている。ＭＯＳトランジスタＴｒ３Ａ（以下、Ｔｒ３Ａと略称する）は、端子Ｈ１を介してＴｒ３Ａのドレインに第１水平シフトパルスが印加される。そして、Ｒ１Ａで電圧降下された高レベルの電圧パルス、及びキャパシタＣ１Ａに充電されている電荷によって生じる電圧のいずれかがＴｒ３Ａのゲートに印加されると、導通状態になり、第１水平シフトパルスの電圧レベルに応じた電圧パルスがＴｒ３Ａのソースに現れる。
【００５８】
ＭＯＳトランジスタＴｒ４Ａ，Ｔｒ５Ａ（以下、Ｔｒ４Ａ，Ｔｒ５Ａとそれぞれ略称する）は、それぞれのソースが接地されている。そして、パルス出力部１０３Ｂからそれぞれのゲートに電圧パルスが高レベルで印加されると、それぞれが導通状態になり、接続点Ｊ３Ａ，Ｊ４Ａのそれぞれにおける電圧レベルを低レベルにする。
【００５９】
キャパシタＣ１Ａ（以下、Ｃ１Ａと略称する）は、ブートストラップ用のキャパシタであり、接続点Ｊ３Ａ，Ｊ４Ａにおける電圧レベルに応じて充電または放電される。
例えば、Ｔｒ４Ａ，Ｔｒ５Ａが非導通状態で、Ｔｒ１Ａ，Ｔｒ３Ａが導通状態で、第１水平シフトパルスが低レベルで印加されると、接続点Ｊ３Ａにおける電圧レベルが高レベルになり、接続点Ｊ４Ａにおける電圧レベルが低レベルになり、Ｃ１Ａの両端に電位差が生じて充電される（充電状態）。また、Ｔｒ４Ａ，Ｔｒ５Ａが導通状態であると、接続点Ｊ３Ａ，Ｊ４Ａにおける電圧レベルが低レベルになり、Ｃ１Ａの両端が接地されて放電される（放電状態）。
【００６０】
なお、Ｃ１Ａが充電された状態で、Ｔｒ４Ａ，Ｔｒ５Ａが非導通状態で、Ｔｒ３Ａが導通状態で、第１水平シフトパルスが高レベルで印加されると、Ｔｒ３Ａのソースに現れる高レベルの電圧パルスに、Ｃ１Ａで充電されている電荷によって生じる電圧を上乗せした電圧パルスが、Ｔｒ３Ａのゲート、及びパルス出力部１０３Ｂを構成するＭＯＳトランジスタＴｒ１Ｂのゲートに印加される。また、Ｔｒ３Ａのソースに現れる高レベルの電圧パルスが、水平選択パルスとして、パルス出力部１０３Ａから出力され、出力された高レベルの電圧パルスが、パルス出力部１０３Ｃを構成するＭＯＳトランジスタＴｒ２Ｃのゲートに印加される（出力状態）。
【００６１】
＜パルス出力部１０３Ｂ＞
パルス出力部１０３Ｂは、ＭＯＳトランジスタＴｒ１Ｂ−Ｔｒ５Ｂ、抵抗Ｒ１Ｂ、キャパシタＣ１Ｂ、及びこれらの素子を接続する配線から構成されている。ＭＯＳトランジスタＴｒ１Ｂ（以下、Ｔｒ１Ｂと略称する）は、端子ＶＤＤを介してＴｒ１Ｂのドレインに電源電圧が印加される。そして、パルス出力部１０３ＡからＴｒ１Ｂのゲートに電圧パルスが高レベルで印加されると、導通状態になり、Ｔｒ１Ｂのソースに高レベルの電圧パルスが現れる。
【００６２】
抵抗Ｒ１Ｂ（以下、Ｒ１Ｂと略称する）は、Ｔｒ１Ｂのソースに現れる高レベルの電圧パルスを降下させる。
ＭＯＳトランジスタＴｒ２Ｂ（以下、Ｔｒ２Ｂの略称する）は、Ｔｒ２Ｂのソースが接地されている。そして、走査開始部１３１からＴｒ２Ｂのゲートに電圧パルスが高レベルで印加されると、導通状態になり、接続点Ｊ１Ｂにおける電圧レベルを低レベルにする。
【００６３】
ＭＯＳトランジスタＴｒ３Ｂ（以下、Ｔｒ３Ｂと略称する）は、端子Ｈ２を介してＴｒ３Ｂのドレインに第２水平シフトパルスが印加される。そして、Ｒ１Ｂで電圧降下された高レベルの電圧パルス、及びキャパシタＣ１Ｂに充電されている電荷によって生じる電圧のいずれかがＴｒ３Ｂのゲートに印加されると、導通状態になり、第２水平シフトパルスの電圧レベルに応じた電圧パルスがＴｒ３Ｂのソースに現れる。
【００６４】
ＭＯＳトランジスタＴｒ４Ｂ，Ｔｒ５Ｂ（以下、Ｔｒ４Ｂ，Ｔｒ５Ｂとそれぞれ略称する）は、それぞれのソースが接地されている。そして、パルス出力部１０３Ｃからそれぞれのゲートに電圧パルスが高レベルで印加されると、それぞれが導通状態になり、接続点Ｊ３Ｂ，Ｊ４Ｂのそれぞれにおける電圧レベルを低レベルにする。
【００６５】
キャパシタＣ１Ｂ（以下、Ｃ１Ｂと略称する）は、ブートストラップ用のキャパシタであり、接続点Ｊ３Ｂ，Ｊ４Ｂにおける電圧レベルに応じて充電または放電される。
例えば、Ｔｒ２Ｂ，Ｔｒ４Ｂ，Ｔｒ５Ｂが非導通状態で、Ｔｒ１Ｂ，Ｔｒ３Ｂが導通状態で、第２水平シフトパルスが低レベルで印加されると、接続点Ｊ３Ｂにおける電圧レベルが高レベルになり、接続点Ｊ４Ｂにおける電圧レベルが低レベルになり、Ｃ１Ｂの両端に電位差が生じて充電される（充電状態）。また、Ｔｒ４Ｂ，Ｔｒ５Ｂが導通状態であると、接続点Ｊ３Ｂ，Ｊ４Ｂにおける電圧レベルが低レベルになり、Ｃ１Ｂの両端が接地されて放電される（放電状態）。
【００６６】
なお、Ｃ１Ｂが充電された状態で、Ｔｒ２Ｂ，Ｔｒ４Ｂ，Ｔｒ５Ｂが非導通状態で、Ｔｒ３Ｂが導通状態で、第２水平シフトパルスが高レベルで印加されると、Ｔｒ３Ｂのソースに現れる高レベルの電圧パルスに、Ｃ１Ｂで充電されている電荷によって生じる電圧を上乗せした電圧パルスが、Ｔｒ３Ｂのゲート、及びパルス出力部１０３Ｃを構成するＭＯＳトランジスタＴｒ１Ｃのゲートに印加される。また、Ｔｒ３Ｂのソースに現れる高レベルの電圧パルスが、水平選択パルスとして、パルス出力部１０３Ｂから出力され、出力された高レベルの電圧パルスが、Ｔｒ４Ａ，Ｔｒ５Ａのそれぞれのゲート、及びパルス出力部１０３Ｄを構成するＭＯＳトランジスタＴｒ２Ｄのゲートに印加される（出力状態）。
【００６７】
なお、Ｔｒ２Ｂが導通状態であると、Ｔｒ１Ｂが導通状態または非導通状態に係わらず、接続点Ｊ１Ｂ，Ｊ２Ｂ，Ｊ３Ｂにおける電圧レベルが低レベルになり、Ｔｒ３Ｂが非導通状態になる（遮断状態）。
＜パルス出力部１０３Ｃ＞
パルス出力部１０３Ｃは、ＭＯＳトランジスタＴｒ１Ｃ−Ｔｒ５Ｃ、抵抗Ｒ１Ｃ、キャパシタＣ１Ｃ、及びこれらの素子を接続する配線から構成されている。
【００６８】
ＭＯＳトランジスタＴｒ１Ｃ（以下、Ｔｒ１Ｃと略称する）は、端子ＶＤＤを介してＴｒ１Ｃのドレインに電源電圧が印加される。そして、パルス出力部１０３ＢからＴｒ１Ｃのゲートに電圧パルスが高レベルで印加されると、導通状態になり、Ｔｒ１Ｃのソースに高レベルの電圧パルスが現れる。
抵抗Ｒ１Ｃ（以下、Ｒ１Ｃと略称する）は、Ｔｒ１Ｃのソースに現れる高レベルの電圧パルスを降下させる。
【００６９】
ＭＯＳトランジスタＴｒ２Ｃ（以下、Ｔｒ２Ｃの略称する）は、Ｔｒ２Ｃのソースが接地されている。そして、パルス出力部１０３ＡからＴｒ２Ｃのゲートに電圧パルスが高レベルで印加されると、導通状態になり、接続点Ｊ１Ｃにおける電圧レベルを低レベルにする。
ＭＯＳトランジスタＴｒ３Ｃ（以下、Ｔｒ３Ｃと略称する）は、端子Ｈ１を介してＴｒ３Ｃのドレインに第１水平シフトパルスが印加される。そして、Ｒ１Ｃで電圧降下された高レベルの電圧パルス、及びキャパシタＣ１Ｃに充電されている電荷によって生じる電圧のいずれかがＴｒ３Ｃのゲートに印加されると、導通状態になり、第１水平シフトパルスの電圧レベルに応じた電圧パルスがＴｒ３Ｃのソースに現れる。
【００７０】
ＭＯＳトランジスタＴｒ４Ｃ，Ｔｒ５Ｃ（以下、Ｔｒ４Ｃ，Ｔｒ５Ｃとそれぞれ略称する）は、それぞれのソースが接地されている。そして、パルス出力部１０３Ｃからそれぞれのゲートに電圧パルスが高レベルで印加されると、それぞれが導通状態になり、接続点Ｊ３Ｃ，Ｊ４Ｃのそれぞれにおける電圧レベルを低レベルにする。
【００７１】
キャパシタＣ１Ｃ（以下、Ｃ１Ｃと略称する）は、ブートストラップ用のキャパシタであり、接続点Ｊ３Ｃ，Ｊ４Ｃにおける電圧レベルに応じて充電または放電される。
例えば、Ｔｒ２Ｃ，Ｔｒ４Ｃ，Ｔｒ５Ｃが非導通状態で、Ｔｒ１Ｃ，Ｔｒ３Ｃが導通状態で、第１水平シフトパルスが低レベルで印加されると、接続点Ｊ３Ｃにおける電圧レベルが高レベルになり、接続点Ｊ４Ｃにおける電圧レベルが低レベルになり、Ｃ１Ｃの両端に電位差が生じて充電される（充電状態）。また、Ｔｒ４Ｃ，Ｔｒ５Ｃが導通状態であると、接続点Ｊ３Ｃ，Ｊ４Ｃにおける電圧レベルが低レベルになり、Ｃ１Ｃの両端が接地されて放電される（放電状態）。
【００７２】
なお、Ｃ１Ｃが充電された状態で、Ｔｒ２Ｃ，Ｔｒ４Ｃ，Ｔｒ５Ｃが非導通状態で、Ｔｒ３Ｃが導通状態で、第１水平シフトパルスが高レベルで印加されると、Ｔｒ３Ｃのソースに現れる高レベルの電圧パルスに、Ｃ１Ｃで充電されている電荷によって生じる電圧を上乗せした電圧パルスが、Ｔｒ３Ｃのゲート、及びパルス出力部１０３Ｄを構成するＭＯＳトランジスタＴｒ１Ｄのゲートに印加される。また、Ｔｒ３Ｃのソースに現れる高レベルの電圧パルスが、水平選択パルスとして、パルス出力部１０３Ｃから出力され、出力された高レベルの電圧パルスが、Ｔｒ４Ｂ，Ｔｒ５Ｂのそれぞれのゲート、及びパルス出力部１０３Ｅ（図６に示される）を構成するＭＯＳトランジスタＴｒ２Ｅ（図６に示される）のゲートに印加される（出力状態）。
【００７３】
なお、Ｔｒ２Ｃが導通状態であると、Ｔｒ１Ｃが導通状態または非導通状態に係わらず、接続点Ｊ１Ｃ，Ｊ２Ｃ，Ｊ３Ｃにおける電圧レベルが低レベルになり、Ｔｒ３Ｃが非導通状態になる（遮断状態）。
図６にみられるように、走査開始／終了部１３２、パルス出力部１０３Ｄ−１０３Ｆの回路構成が示されている。
【００７４】
＜パルス出力部１０３Ｄ＞
パルス出力部１０３Ｄは、ＭＯＳトランジスタＴｒ１Ｄ−Ｔｒ６Ｄ、抵抗Ｒ１Ｄ、キャパシタＣ１Ｄ、及びこれらの素子を接続する配線から構成されている。ＭＯＳトランジスタＴｒ１Ｄ（以下、Ｔｒ１Ｄと略称する）は、端子ＶＤＤを介してＴｒ１Ｄのドレインに電源電圧が印加される。そして、パルス出力部１０３ＣからＴｒ１Ｄのゲートに電圧パルスが高レベルで印加されると、導通状態になり、Ｔｒ１Ｄのソースに高レベルの電圧パルスが現れる。
【００７５】
抵抗Ｒ１Ｄ（以下、Ｒ１Ｄと略称する）は、Ｔｒ１Ｄのソースに現れる高レベルの電圧パルスを降下させる。
ＭＯＳトランジスタＴｒ２Ｄ（以下、Ｔｒ２Ｄの略称する）は、Ｔｒ２Ｄのソースが接地されている。そして、パルス出力部１０３ＢからＴｒ２Ｄのゲートに電圧パルスが高レベルで印加されると、導通状態になり、接続点Ｊ１Ｄにおける電圧レベルを低レベルにする。
【００７６】
ＭＯＳトランジスタＴｒ３Ｄ，Ｔｒ６Ｄ（以下、Ｔｒ３Ｄ，Ｔｒ６Ｄとそれぞれ略称する）は、端子Ｈ２を介してそれぞれのドレインに第２水平シフトパルスが印加される。そして、Ｒ１Ｄで電圧降下された高レベルの電圧パルス、及びキャパシタＣ１Ｄに充電されている電荷によって生じる電圧のいずれかがそれぞれのゲートに印加されると、それぞれが導通状態になり、第２水平シフトパルスの電圧レベルに応じた電圧パルスがそれぞれのソースに現れる。
【００７７】
ＭＯＳトランジスタＴｒ４Ｄ，Ｔｒ５Ｄ（以下、Ｔｒ４Ｄ，Ｔｒ５Ｄとそれぞれ略称する）は、それぞれのソースが接地されている。そして、パルス出力部１０３Ｅからそれぞれのゲートに電圧パルスが高レベルで印加されると、それぞれが導通状態になり、接続点Ｊ３Ｄ，Ｊ４Ｄのそれぞれにおける電圧レベルを低レベルにする。
【００７８】
キャパシタＣ１Ｄ（以下、Ｃ１Ｄと略称する）は、ブートストラップ用のキャパシタであり、接続点Ｊ３Ｄ，Ｊ４Ｄにおける電圧レベルに応じて充電または放電される。
例えば、Ｔｒ２Ｄ，Ｔｒ４Ｄ，Ｔｒ５Ｄが非導通状態で、Ｔｒ１Ｄ，Ｔｒ３Ｄ，Ｔｒ６Ｄが導通状態で、第２水平シフトパルスが低レベルで印加されると、接続点Ｊ３Ｄにおける電圧レベルが高レベルになり、接続点Ｊ４Ｄにおける電圧レベルが低レベルになり、Ｃ１Ｄの両端に電位差が生じて充電される（充電状態）。また、Ｔｒ４Ｄ，Ｔｒ５Ｄが導通状態であると、接続点Ｊ３Ｄ，Ｊ４Ｄにおける電圧レベルが低レベルになり、Ｃ１Ｄの両端が接地されて放電される（放電状態）。
【００７９】
なお、Ｃ１Ｄが充電された状態で、Ｔｒ２Ｄ，Ｔｒ４Ｄ，Ｔｒ５Ｄが非導通状態で、Ｔｒ３Ｄ，Ｔｒ６Ｄが導通状態で、第２水平シフトパルスが高レベルで印加されると、Ｔｒ３Ｄのソースに現れる高レベルの電圧パルスに、Ｃ１Ｄで充電されている電荷によって生じる電圧を上乗せした電圧パルスが、Ｔｒ３Ｄ，Ｔｒ６Ｄのそれぞれのゲート、及びパルス出力部１０３Ｅを構成するＭＯＳトランジスタＴｒ１Ｅのゲートに印加される。また、Ｔｒ３Ｄのソースに現れる高レベルの電圧パルスが水平選択パルスとして、パルス出力部１０３Ｄから出力される。さらに、Ｔｒ６Ｄのソースに現れる高レベルの電圧パルスが、Ｔｒ４Ｃ，Ｔｒ５Ｃのそれぞれのゲート、及びパルス出力部１０３Ｆを構成するＭＯＳトランジスタＴｒ２Ｆのゲートに印加される（出力状態）。
【００８０】
なお、Ｔｒ２Ｄが導通状態であると、Ｔｒ１Ｄが導通状態または非導通状態に係わらず、接続点Ｊ１Ｄ，Ｊ２Ｄ，Ｊ３Ｄ，Ｊ５Ｄにおける電圧レベルが低レベルになり、Ｔｒ３Ｄ，Ｔｒ６Ｄが非導通状態になる（遮断状態）。
＜走査開始／終了部１３２＞
走査開始／終了部１３２は、ＭＯＳトランジスタＴｒ２１−Ｔｒ２４、抵抗Ｒ２１、及びこれらの素子を接続する配線から構成されている。
【００８１】
ＭＯＳトランジスタＴｒ２１（以下、Ｔｒ２１と略称する）は、端子Ｈ２を介してＴｒ２１のドレインに第２水平シフトパルスが印加される。そして、端子ＳＥを介してＴｒ２１のゲートに電圧パルスが高レベルで印加されると、導通状態になり、第２水平シフトパルスの電圧レベルに応じた電圧パルスがＴｒ２１のソースに現れる。
【００８２】
ＭＯＳトランジスタＴｒ２２（以下、Ｔｒ２２と略称する）は、端子ＶＤＤを介してＴｒ２２のドレインに電源電圧が印加される。そして、端子ＳＥを介してＴｒ２２のゲートに電圧パルスが高レベルで印加されると、導通状態になり、Ｔｒ２２のソースに高レベルの電圧パルスが現れる。
抵抗Ｒ２１は、ＭＯＳトランジスタＴｒ２２のソースに現れる高レベルの電圧パルスを降下させる。
【００８３】
なお、第２水平シフトパルスが高レベルで印加され、端子ＳＥを介して電圧パルスが高レベルで印加されると、Ｔｒ２２のソースに現れる高レベルの電圧パルスが、Ｒ２１で電圧降下されて、電圧降下された高レベルの電圧パルスが、接続点Ｊ２３を介して走査開始／終了部１３２からパルス出力部１０３Ｅに出力される。これに伴い、パルス出力部１０３Ｅの接続点Ｊ１Ｅ，Ｊ２Ｅ，Ｊ３Ｅ，Ｊ５Ｅのそれぞれにおける電圧レベルが高レベルになる。さらに、出力された高レベルの電圧パルスがＭＯＳトランジスタＴｒ３Ｅ，Ｔｒ６Ｅのそれぞれのゲートに印加されて、ＭＯＳトランジスタＴｒ３Ｅ，Ｔｒ６Ｅのそれぞれが導通状態になる。
【００８４】
また、Ｔｒ２１のソースに現れる高レベルの電圧パルスが、パルス出力部１０３Ｆを構成するＭＯＳトランジスタＴｒ２Ｆのゲートに印加されて、ＭＯＳトランジスタＴｒ２Ｆが導通状態になる。そして、ＭＯＳトランジスタＴｒ１Ｆが導通状態または非導通状態に係わらず、接続点Ｊ１Ｆ，Ｊ２Ｆ，Ｊ３Ｆのそれぞれにおける電圧レベルが低レベルになり、ＭＯＳトランジスタＴｒ３Ｆが非導通状態になる（シフト開始）。
【００８５】
ＭＯＳトランジスタＴｒ２３（以下、Ｔｒ２３と略称する）は、端子Ｈ１を介してＴｒ２３のドレインに第１水平シフトパルスが印加される。そして、自由端子を介してＴｒ２３のゲートに電圧パルスが高レベルで印加されると、導通状態になり、第１水平シフトパルスの電圧レベルに応じた電圧パルスがＴｒ２３のソースに現れる。
【００８６】
ＭＯＳトランジスタＴｒ２４（以下、Ｔｒ２４と略称する）は、Ｔｒ２４のソースが接地されている。そして、自由端子を介してＴｒ２４のゲートに電圧パルスが高レベルで印加されると、導通状態になり、接続点Ｊ２３における電圧レベルを低レベルにする。
なお、第１水平シフトパルスが高レベルで印加され、自由端子を介して電圧パルスが高レベルで印加されると、接続点Ｊ２３における電圧レベルが低レベルになると共に、接続点Ｊ２３を介して走査開始／終了部１３２からパルス出力部１０３Ｅに低レベルの電圧パルスが出力される。これに伴い、ＭＯＳトランジスタＴｒ１Ｅが導通状態または非導通状態に係わらず、パルス出力部１０３Ｅの接続点Ｊ１Ｅ，Ｊ２Ｅ，Ｊ３Ｅ，Ｊ５Ｅのそれぞれにおける電圧レベルが低レベルになる。さらに、出力された低レベルの電圧パルスがＭＯＳトランジスタＴｒ３Ｅ，Ｔｒ６Ｅのそれぞれのゲートに印加されて、ＭＯＳトランジスタＴｒ３Ｅ，Ｔｒ６Ｅのそれぞれが非導通状態になる。
【００８７】
また、第１水平シフトパルスが高レベルで印加され、自由端子を介して電圧パルスが高レベルで印加されると、Ｔｒ２３のソースに現れる高レベルの電圧パルスが、Ｔｒ４Ｄ，Ｔｒ５Ｄのそれぞれのゲートに印加されて、Ｔｒ４Ｄ，Ｔｒ５Ｄのそれぞれが導通状態になる。そして、接続点Ｊ３Ｄ，Ｊ４Ｄの電圧レベルが低レベルになり、Ｃ１Ｄの両端が接地されて放電される（シフト終了）。
【００８８】
＜パルス出力部１０３Ｅ＞
パルス出力部１０３Ｅは、ＭＯＳトランジスタＴｒ１Ｅ−Ｔｒ６Ｅ、抵抗Ｒ１Ｅ、キャパシタＣ１Ｅ、及びこれらの素子を接続する配線から構成されている。ＭＯＳトランジスタＴｒ１Ｅ（以下、Ｔｒ１Ｅと略称する）は、端子ＶＤＤを介してＴｒ１Ｅのドレインに電源電圧が印加される。そして、パルス出力部１０３ＤからＴｒ１Ｅのゲートに電圧パルスが高レベルで印加されると、導通状態になり、Ｔｒ１Ｅのソースに高レベルの電圧パルスが現れる。
【００８９】
抵抗Ｒ１Ｅ（以下、Ｒ１Ｅと略称する）は、Ｔｒ１Ｅのソースに現れる高レベルの電圧パルスを降下させる。
ＭＯＳトランジスタＴｒ２Ｅ（以下、Ｔｒ２Ｅと略称する）は、Ｔｒ２Ｅのソースが接地されている。そして、パルス出力部１０３ＤからＴｒ２Ｅのゲートに電圧パルスが高レベルで印加されると、導通状態になり、接続点Ｊ１Ｅにおける電圧レベルを低レベルにする。
【００９０】
ＭＯＳトランジスタＴｒ３Ｅ，Ｔｒ６Ｅ（以下、Ｔｒ３Ｅ，Ｔｒ６Ｅとそれぞれ略称する）は、端子Ｈ１を介してそれぞれのドレインに第１水平シフトパルスが印加される。そして、Ｒ１Ｅで電圧降下された高レベルの電圧パルス、及びキャパシタＣ１Ｅに充電されている電荷によって生じる電圧のいずれかがそれそれのゲートに印加されると、それぞれが導通状態になり、第１水平シフトパルスの電圧レベルに応じた電圧パルスがそれぞれのソースに現れる。
【００９１】
ＭＯＳトランジスタＴｒ４Ｅ，Ｔｒ５Ｅ（以下、Ｔｒ４Ｅ，Ｔｒ５Ｅとそれぞれ略称する）は、それぞれのソースが接地されている。そして、パルス出力部１０３Ｆからそれぞれのゲートに電圧パルスが高レベルで印加されると、それぞれが導通状態になり、接続点Ｊ３Ｅ，Ｊ４Ｅのそれぞれにおける電圧レベルを低レベルにする。
【００９２】
キャパシタＣ１Ｅ（以下、Ｃ１Ｅと略称する）は、ブートストラップ用のキャパシタであり、接続点Ｊ３Ｅ，Ｊ４Ｅにおける電圧レベルに応じて充電または放電される。
例えば、Ｔｒ２Ｅ，Ｔｒ４Ｅ，Ｔｒ５Ｅが非導通状態で、Ｔｒ１Ｅ，Ｔｒ３Ｅ，Ｔｒ６Ｅが導通状態で、第１水平シフトパルスが低レベルで印加されると、接続点Ｊ３Ｅにおける電圧レベルが高レベルになり、接続点Ｊ４Ｅにおける電圧レベルが低レベルになり、Ｃ１Ｅの両端に電位差が生じて充電される（充電状態）。また、Ｔｒ４Ｅ，Ｔｒ５Ｅが導通状態であると、接続点Ｊ３Ｅ，Ｊ４Ｅにおける電圧レベルが低レベルになり、Ｃ１Ｅの両端が接地されて放電される（放電状態）。
【００９３】
なお、Ｃ１Ｅが充電された状態で、Ｔｒ２Ｅ，Ｔｒ４Ｅ，Ｔｒ５Ｅが非導通状態で、Ｔｒ３Ｅ，Ｔｒ６Ｅが導通状態で、第１水平シフトパルスが高レベルで印加されると、Ｔｒ３Ｅのソースに現れる高レベルの電圧パルスに、Ｃ１Ｅで充電されている電荷によって生じる電圧を上乗せした電圧パルスが、Ｔｒ３Ｅ，Ｔｒ６Ｅのそれぞれのゲート、及びパルス出力部１０３Ｆを構成するＭＯＳトランジスタＴｒ１Ｆのゲートに印加される。また、Ｔｒ３Ｅのソースに現れる高レベルの電圧パルスが、水平選択パルスとして、パルス出力部１０３Ｅから出力される。さらに、Ｔｒ６Ｅのソースに現れる高レベルの電圧パルスが、Ｔｒ４Ｄ，Ｔｒ５Ｄのそれぞれのゲート、及びパルス出力部１０３Ｇ（図外）を構成するＭＯＳトランジスタＴｒ２Ｇ（図外）のゲートに印加される（出力状態）。
【００９４】
なお、Ｔｒ２Ｅが導通状態であると、Ｔｒ１Ｅが導通状態または非導通状態に係わらず、接続点Ｊ１Ｅ，Ｊ２Ｅ，Ｊ３Ｅ，Ｊ５Ｅにおける電圧レベルが低レベルになり、Ｔｒ３Ｅ，Ｔｒ６Ｅが非導通状態になる（遮断状態）。
＜パルス出力部１０３Ｆ＞
パルス出力部１０３Ｆは、図２−３にみられるように、パルス出力部１０３Ｂと比べて、走査開始部１３１を走査開始／終了部１３２に、パルス出力部１０３Ａをパルス出力部１０３Ｅに、パルス出力部１０３Ｃをパルス出力部１０３Ｇに、パルス出力部１０３Ｄをパルス出力部１０３Ｈに置き換えること以外は、同一の構成により説明を省略する。
【００９５】
図７にみられるように、走査開始／終了部１３５、パルス出力部１０３Ｔ−１０３Ｖの回路構成が示されている。
＜パルス出力部１０３Ｔ＞
パルス出力部１０３Ｔは、図２−４にみられるように、パルス出力部１０３Ｂと比べて、走査開始部１３１をパルス出力部１０３Ｒに、パルス出力部１０３Ａをパルス出力部１０３Ｓに、パルス出力部１０３Ｃをパルス出力部１０３Ｕに、パルス出力部１０３Ｄをパルス出力部１０３Ｖに置き換えること以外は、同一の構成により説明を省略する。
【００９６】
＜パルス出力部１０３Ｕ＞
パルス出力部１０３Ｕは、ＭＯＳトランジスタＴｒ１Ｕ−Ｔｒ６Ｕ、抵抗Ｒ１Ｕ、キャパシタＣ１Ｕ、及びこれらの素子を接続する配線から構成されている。ＭＯＳトランジスタＴｒ１Ｕ（以下、Ｔｒ１Ｕと略称する）は、端子ＶＤＤを介してＴｒ１Ｕのドレインに電源電圧が印加される。そして、パルス出力部１０３ＴからＴｒ１Ｕのゲートに電圧パルスが高レベルで印加されると、導通状態になり、Ｔｒ１Ｕのソースに高レベルの電圧パルスが現れる。
【００９７】
抵抗Ｒ１Ｕ（以下、Ｒ１Ｕと略称する）は、Ｔｒ１Ｕのソースに現れる高レベルの電圧パルスを降下させる。
ＭＯＳトランジスタＴｒ２Ｕ（以下、Ｔｒ２Ｕと略称する）は、Ｔｒ２Ｕのソースが接地されている。そして、パルス出力部１０３ＳからＴｒ２Ｕのゲートに電圧パルスが高レベルで印加されると、導通状態になり、接続点Ｊ１Ｕにおける電圧レベルを低レベルにする。
【００９８】
ＭＯＳトランジスタＴｒ３Ｕ，Ｔｒ６Ｕ（以下、Ｔｒ３Ｕ，Ｔｒ６Ｕとそれぞれ略称する）は、端子Ｈ１を介してそれぞれのドレインに第１水平シフトパルスが印加される。そして、Ｒ１Ｕで電圧降下された高レベルの電圧パルス、及びキャパシタＣ１Ｕに充電されている電荷によって生じる電圧のいずれかがそれそれのゲートに印加されると、それぞれが導通状態になり、第１水平シフトパルスの電圧レベルに応じた電圧パルスがそれぞれのソースに現れる。
【００９９】
ＭＯＳトランジスタＴｒ４Ｕ，Ｔｒ５Ｕ（以下、Ｔｒ４Ｕ，Ｔｒ５Ｕとそれぞれ略称する）は、それぞれのソースが接地されている。そして、パルス出力部１０３Ｖからそれぞれのゲートに電圧パルスが高レベルで印加されると、それぞれが導通状態になり、接続点Ｊ３Ｅ，Ｊ４Ｅのそれぞれにおける電圧レベルを低レベルにする。
【０１００】
キャパシタＣ１Ｕ（以下、Ｃ１Ｕと略称する）は、ブートストラップ用のキャパシタであり、接続点Ｊ３Ｕ，Ｊ４Ｕにおける電圧レベルに応じて充電または放電される。
例えば、Ｔｒ２Ｕ，Ｔｒ４Ｕ，Ｔｒ５Ｕが非導通状態で、Ｔｒ１Ｕ，Ｔｒ３Ｕ，Ｔｒ６Ｕが導通状態で、第１水平シフトパルスが低レベルで印加されると、接続点Ｊ３Ｕにおける電圧レベルが高レベルになり、接続点Ｊ４Ｕにおける電圧レベルが低レベルになり、Ｃ１Ｕの両端に電位差が生じて充電される（充電状態）。また、Ｔｒ４Ｕ，Ｔｒ５Ｕが導通状態であると、接続点Ｊ３Ｕ，Ｊ４Ｕにおける電圧レベルが低レベルになり、Ｃ１Ｕがの両端が接地されて放電される（放電状態）。
【０１０１】
なお、Ｃ１Ｕが充電された状態で、Ｔｒ２Ｕ，Ｔｒ４Ｕ，Ｔｒ５Ｕが非導通状態で、Ｔｒ３Ｕ，Ｔｒ６Ｕが導通状態で、第２水平シフトパルスが高レベルで印加されると、Ｃ１Ｕに充電されている電荷によって生じる電圧をＴｒ３Ｕのソースに現れる高レベルの電圧パルスに上乗せした電圧パルスが、Ｔｒ３Ｕ，Ｔｒ６Ｕのそれぞれのゲート、及びパルス出力部１０３Ｖを構成するＭＯＳトランジスタＴｒ１Ｖのゲートに印加される。また、Ｔｒ３Ｕのソースに現れる高レベルの電圧パルスが、水平選択パルスとして、パルス出力部１０３Ｕから出力される。さらに、Ｔｒ６Ｕのソースに現れる高レベルの電圧パルスが、Ｔｒ４Ｔ，Ｔｒ５Ｔのそれぞれのゲート、及びパルス出力部１０３Ｗ（図８に示される）を構成するＭＯＳトランジスタＴｒ２Ｗのゲートに印加される（出力状態）。
【０１０２】
なお、Ｔｒ２Ｕが導通状態であると、Ｔｒ１Ｕが導通状態または非導通状態に係わらず、接続点Ｊ１Ｕ，Ｊ２Ｕ，Ｊ３Ｕ，Ｊ５Ｕにおける電圧レベルが低レベルになり、Ｔｒ３Ｕ，Ｔｒ６Ｕが非導通状態になる（遮断状態）。
＜走査開始／終了部１３５＞
走査開始／終了部１３５は、ＭＯＳトランジスタＴｒ５１−Ｔｒ５４、抵抗Ｒ５１、及びこれらの素子を接続する配線から構成されている。
【０１０３】
ＭＯＳトランジスタＴｒ５１（以下、Ｔｒ５１と略称する）は、端子Ｈ１を介してＴｒ５１のドレインに第１水平シフトパルスが印加される。そして、自由端子を介してＴｒ５１のゲートに電圧パルスが高レベルで印加されると、導通状態になり、第１水平シフトパルスの電圧レベルに応じた電圧パルスがＴｒ５１のソースに現れる。
【０１０４】
ＭＯＳトランジスタＴｒ５２（以下、Ｔｒ５２と略称する）は、端子ＶＤＤを介してＴｒ５２のドレインに電源電圧が印加される。そして、自由端子を介してＴｒ５２のゲートに電圧パルスが高レベルで印加されると、導通状態になり、Ｔｒ５２のソースに高レベルの電圧パルスが現れる。
抵抗Ｒ５１は、ＭＯＳトランジスタＴｒ５２のソースに現れる高レベルの電圧パルスを降下させる。
【０１０５】
なお、第１水平シフトパルスが高レベルで印加され、自由端子を介して電圧パルスが高レベルで印加されると、Ｔｒ５２のソースに現れる高レベルの電圧パルスが、Ｒ５１で電圧降下されて、電圧降下された高レベルの電圧パルスが、接続点Ｊ５３を介して走査開始／終了部１３５からパルス出力部１０３Ｖに出力される。これに伴い、パルス出力部１０３Ｖの接続点Ｊ１Ｖ，Ｊ２Ｖ，Ｊ３Ｖ，Ｊ５Ｖのそれぞれにおける電圧レベルが高レベルになる。さらに、出力された高レベルの電圧パルスがＭＯＳトランジスタＴｒ３Ｖ，Ｔｒ６Ｖのそれぞれのゲートに印加されて、ＭＯＳトランジスタＴｒ３Ｖ，Ｔｒ６Ｖのそれぞれが導通状態になる。
【０１０６】
また、Ｔｒ５１のソースに現れる高レベルの電圧パルスが、パルス出力部１０３Ｗを構成するＭＯＳトランジスタＴｒ２Ｗのゲートに印加されて、ＭＯＳトランジスタＴｒ２Ｗが導通状態になる。そして、ＭＯＳトランジスタＴｒ１Ｗが導通状態または非導通状態に係わらず、接続点Ｊ１Ｗ，Ｊ２Ｗ，Ｊ３Ｗのそれぞれにおける電圧レベルが低レベルになり、ＭＯＳトランジスタＴｒ３Ｗが非導通状態になる（シフト開始）。
【０１０７】
ＭＯＳトランジスタＴｒ５３（以下、Ｔｒ５３と略称する）は、端子Ｈ２を介してＴｒ５３のドレインに第２水平シフトパルスが印加される。そして、端子ＥＵを介してＴｒ５３のゲートに電圧パルスが高レベルで印加されると、導通状態になり、第２水平シフトパルスの電圧レベルに応じた電圧パルスがＴｒ５３のソースに現れる。
【０１０８】
ＭＯＳトランジスタＴｒ５４（以下、Ｔｒ５４と略称する）は、Ｔｒ５４のソースが接地されている。そして、端子ＥＵを介してＴｒ５４のゲートに電圧パルスが高レベルで印加されると、導通状態になり、接続点Ｊ５３における電圧レベルを低レベルにする。
なお、第２水平シフトパルスが低レベルで、端子ＥＵを介して電圧パルスが高レベルで印加されると、接続点Ｊ５３における電圧レベルが低レベルになると共に、接続点Ｊ５３を介して走査開始／終了部１３５からパルス出力部１０３Ｖに低レベルの電圧パルスが出力される。これに伴い、ＭＯＳトランジスタＴｒ１Ｖが導通状態または非導通状態に係わらず、パルス出力部１０３Ｖの接続点Ｊ１Ｖ，Ｊ２Ｖ，Ｊ３Ｖ，Ｊ５Ｖのそれぞれにおける電圧レベルが低レベルになる。さらに、出力された低レベルの電圧パルスがＭＯＳトランジスタＴｒ３Ｖ，Ｔｒ６Ｖのそれぞれのゲートに印加されて、ＭＯＳトランジスタＴｒ３Ｖ，Ｔｒ６Ｖのそれぞれが非導通状態になる。
【０１０９】
また、第２水平シフトパルス、及び端子ＥＵを介して電圧パルスが高レベルで印加されると、Ｔｒ５３のソースに現れる高レベルの電圧パルスが、パルス出力部１０３Ｕを構成するＭＯＳトランジスタＴｒ４Ｕ，Ｔｒ５Ｕのそれぞれのゲートに印加されて、ＭＯＳトランジスタＴｒ４Ｕ，Ｔｒ５Ｕのそれぞれが導通状態になる。そして、接続点Ｊ３Ｕ，Ｊ４Ｕの電圧レベルが低レベルになり、キャパシタＣ１Ｕの両端が接地されて放電される（シフト終了）。
【０１１０】
＜パルス出力部１０３Ｖ＞
パルス出力部１０３Ｖは、ＭＯＳトランジスタＴｒ１Ｖ−Ｔｒ６Ｖ、抵抗Ｒ１Ｖ、キャパシタＣ１Ｖ、及びこれらを接続する配線から構成されている。
ＭＯＳトランジスタＴｒ１Ｖ（以下、Ｔｒ１Ｖと略称する）は、端子ＶＤＤを介してＴｒ１Ｖのドレインに電源電圧が印加される。そして、パルス出力部１０３ＵからＴｒ１Ｖのゲートに電圧パルスが高レベルで印加されると、導通状態になり、Ｔｒ１Ｖのソースに高レベルの電圧パルスが現れる。
【０１１１】
抵抗Ｒ１Ｖ（以下、Ｒ１Ｖと略称する）は、Ｔｒ１Ｖのソースに現れる高レベルの電圧パルスを降下させる。
ＭＯＳトランジスタＴｒ２Ｖ（以下、Ｔｒ２Ｖと略称する）は、Ｔｒ２Ｖのソースが接地されている。そして、パルス出力部１０３ＵからＴｒ２Ｖのゲートに電圧パルスが高レベルで印加されると、導通状態になり、接続点Ｊ１Ｖにおける電圧レベルを低レベルにする。
【０１１２】
ＭＯＳトランジスタＴｒ３Ｖ，Ｔｒ６Ｖ（以下、Ｔｒ３Ｖ，Ｔｒ６Ｖとそれぞれ略称する）は、端子Ｈ２を介してそれぞれのドレインに第２水平シフトパルスが印加される。そして、Ｒ１Ｖで電圧降下された高レベルの電圧パルス、及びキャパシタＣ１Ｖに充電されている電荷によって生じる電圧のいずれかがそれぞれのゲートに印加されると、それぞれが導通状態になり、第２水平シフトパルスの電圧レベルに応じた電圧パルスがそれぞれのソースに現れる。
【０１１３】
ＭＯＳトランジスタＴｒ４Ｖ，Ｔｒ５Ｖ（以下、Ｔｒ４Ｖ，Ｔｒ５Ｖとそれぞれ略称する）は、それぞれのソースが接地されている。そして、パルス出力部１０３Ｗからそれぞれのゲートに電圧パルスが高レベルで印加されると、それぞれが導通状態になり、接続点Ｊ３Ｖ，Ｊ４Ｖのそれぞれにおける電圧レベルを低レベルにする。
【０１１４】
キャパシタＣ１Ｖ（以下、Ｃ１Ｖと略称する）は、ブートストラップ用のキャパシタであり、接続点Ｊ３Ｖ，Ｊ４Ｖにおける電圧レベルに応じて充電または放電される。
例えば、Ｔｒ２Ｖ，Ｔｒ４Ｖ，Ｔｒ５Ｖが非導通状態で、Ｔｒ１Ｖ，Ｔｒ３Ｖ，Ｔｒ６Ｖが導通状態で、第２水平シフトパルスが低レベルで印加されると、接続点Ｊ３Ｖにおける電圧レベルが高レベルになり、接続点Ｊ４Ｖにおける電圧レベルが低レベルになり、Ｃ１Ｖの両端に電位差が生じて充電される（充電状態）。また、Ｔｒ４Ｖ，Ｔｒ５Ｖが導通状態であると、接続点Ｊ３Ｖ，Ｊ４Ｖにおける電圧レベルが低レベルになり、Ｃ１Ｖの両端が接地されて放電される（放電状態）。
【０１１５】
なお、Ｃ１Ｖが充電された状態で、Ｔｒ２Ｖ，Ｔｒ４Ｖ，Ｔｒ５Ｖが非導通状態で、Ｔｒ３Ｖ，Ｔｒ６Ｖが導通状態で、第２水平シフトパルスが高レベルで印加されると、Ｃ１Ｖに充電されている電荷によって生じる電圧をＴｒ３Ｖのソースに現れる電圧パルスに上乗せした電圧パルスが、Ｔｒ３Ｖ，Ｔｒ６Ｖのそれぞれのゲート、及びパルス出力部１０３Ｗ（図８に示される）を構成するＭＯＳトランジスタＴｒ１Ｗのゲートに印加される。
【０１１６】
また、Ｔｒ３Ｖのソースに現れる高レベルの電圧パルスが、水平選択パルスとして、パルス出力部１０３Ｖから出力される。さらに、Ｔｒ６Ｖのソースに現れる高レベルの電圧パルスが、Ｔｒ４Ｕ，Ｔｒ５Ｕのそれぞれのゲート、及びパルス出力部１０３Ｘ（図８に示される）を構成するＭＯＳトランジスタＴｒ２Ｘ（図８に示される）のゲートに印加される（出力状態）。
【０１１７】
なお、Ｔｒ２Ｖが導通状態であると、Ｔｒ１Ｖが導通状態または非導通状態に係わらず、接続点Ｊ１Ｖ，Ｊ２Ｖ，Ｊ３Ｖ，Ｊ５Ｖにおける電圧レベルが低レベルになり、Ｔｒ３Ｖ，Ｔｒ６Ｖが非導通状態になる（遮断状態）。
図８にみられるように、走査終了部１３６、パルス出力部１０３Ｗ−１０３Ｙの回路構成が示されている。
【０１１８】
＜パルス出力部１０３Ｗ＞
パルス出力部１０３Ｗは、図２−４にみられるように、パルス出力部１０３Ｃと比べて、パルス出力部１０３Ａをパルス出力部１０３Ｕに、パルス出力部１０３Ｂをパルス出力部１０３Ｖに、パルス出力部１０３Ｄをパルス出力部１０３Ｘに、パルス出力部１０３Ｅをパルス出力部１０３Ｙに置き換えること以外は、同一の構成により説明を省略する。
【０１１９】
＜パルス出力部１０３Ｘ＞
パルス出力部１０３Ｘは、図２−４にみられるように、パルス出力部１０３Ｂと比べて、走査開始部１３１をパルス出力部１０３Ｖに、パルス出力部１０３Ａをパルス出力部１０３Ｗに、パルス出力部１０３Ｃをパルス出力部１０３Ｙに置き換え、パルス出力部１０３Ｅを省略すること以外は、同一の構成により説明を省略する。
【０１２０】
＜パルス出力部１０３Ｙ＞
パルス出力部１０３Ｙは、図２−４にみられるように、パルス出力部１０３Ｃと比べて、パルス出力部１０３Ａをパルス出力部１０３Ｗに、パルス出力部１０３Ｂをパルス出力部１０３Ｘに置き換え、パルス出力部１０３Ｄ，１０３Ｅを省略すること以外は、同一の構成により説明を省略する。
【０１２１】
＜走査終了部１３６＞
走査終了部１３６は、ＭＯＳトランジスタＴｒ６３から構成されている。
ＭＯＳトランジスタＴｒ６３（以下、Ｔｒ６３と略称する）は、端子Ｈ２を介してＴｒ６３のドレインに第２水平シフトパルスが印加される。そして、端子ＥＹを介してＴｒ６３のゲートに電圧パルスが高レベルで印加されると、導通状態になり、第２水平シフトパルスの電圧レベルに応じた電圧パルスがＴｒ６３のソースに現れる。
【０１２２】
なお、第２水平シフトパルスが高レベルで印加され、端子ＥＹを介して電圧パルスが高レベルで印加されると、Ｔｒ６３のソースに現れる高レベルの電圧パルスが、パルス出力部１０３Ｙを構成するＭＯＳトランジスタＴｒ４Ｙ，Ｔｒ５Ｙのそれぞれのゲートに印加されて、ＭＯＳトランジスタＴｒ４Ｙ，Ｔｒ５Ｙのそれぞれが導通状態になる。そして、接続点Ｊ３Ｙ，Ｊ４Ｙの電圧レベルが低レベルになり、キャパシタＣ１Ｙの両端が接地されて放電される（シフト終了）。
【０１２３】
＜垂直走査シフトレジスタ１０４の構成＞
図９−１１は、実施の形態１における垂直走査シフトレジスタの構成を示す機能ブロック図である。
図９−１１にみられるように、垂直走査シフトレジスタ１０４は、パルス出力部１０４ａ−１０４ｓ、走査開始部１４１、走査開始／終了部１４２−１４５、及び走査終了部１４６から構成されている。さらに、端子Ｖｄｄ，Ｖ１，Ｖ２を有し、パルス発生回路１０５から、端子Ｖｄｄを介して電源電圧が印加され、端子Ｖ１，Ｖ２に対して個別に電圧パルスが印加される。そして、走査開始部１４１が配置されている側から走査終了部１４６が配置されている側に、順にパルス出力部を移動しながら垂直選択パルスを受光部１０１に出力する。
【０１２４】
以下、端子Ｖ１を介して垂直走査シフトレジスタ１０４に印加される電圧パルスを第１垂直シフトパルスと呼称し、端子Ｖ２を介して垂直走査シフトレジスタ１０４に印加される電圧パルスを第２垂直シフトパルスと呼称して区別する。また、第１垂直シフトパルス（第２垂直シフトパルス）が高レベルで印加される際には、第２垂直シフトパルス（第１垂直シフトパルス）が低レベルで印加されるとする。
【０１２５】
さらに、垂直走査シフトレジスタ１０４は、端子Ｓａ，Ｓｄ，Ｓｇ，Ｅｍ，Ｅｐ，Ｅｓを有し、それぞれの端子に対して個別に、パルス発生回路１０５から電圧パルスが印加される。
なお、端子Ｓａは、走査開始部１４１に接続され、端子Ｓｄは、走査開始／終了部１４２に接続され、端子Ｓｇは、走査開始／終了部１４３に接続されている。端子Ｅｍは、走査開始／終了部１４４に接続され、端子Ｅｐは、走査開始／終了部１４５に接続され、端子Ｅｓは、走査終了部１４６に接続されている。
【０１２６】
＜垂直走査シフトレジスタ１０４の回路構成＞
図１２−１５は、一例として、実施の形態１における垂直走査シフトレジスタの構成を示す回路図である。
図１２−１５にみられるように、垂直走査シフトレジスタ１０４は、その構成要素が水平走査シフトレジスタ１０３と同一の構成要素であることにより、垂直走査シフトレジスタ１０４についての説明を省略する。
【０１２７】
＜固体撮像素子１００の動作＞
以上のように構成された水平走査シフトレジスタ１０３および垂直走査シフトレジスタ１０４を備える固体撮像素子１００について、その動作を説明する。なお、パルス発生回路１０５から水平走査シフトレジスタ１０３および垂直走査シフトレジスタ１０４に印加される電圧パルスに応じて、以下に示す走査領域Ａ，Ｂ，Ｃのいずれかの領域が選択的に走査される場合を例にして説明する。
【０１２８】
（走査領域Ａ）水平方向にＡ列からＹ列まで、垂直方向にａ行からｓ行までの画素部によって構成される領域。
（走査領域Ｂ）水平方向にＥ列からＵ列まで、垂直方向にｄ行からｐ行までの画素部によって構成される領域。
（走査領域Ｃ）水平方向にＩ列からＱ列まで、垂直方向にｇ行からｍ行までの画素部によって構成される領域。
【０１２９】
以下、走査領域Ａが走査される場合を動作例１とし、走査領域Ｂが走査される場合を動作例２とし、走査領域Ｃが走査される場合を動作例３として、個別に説明する。
＜実施の形態１における動作例１＞
図１６（ａ），（ｂ）は、実施の形態１において走査領域Ａに対して走査する際に、水平走査シフトレジスタおよび垂直走査シフトレジスタにパルス発生回路から印加される電圧パルスのタイミングチャートを示す図である。なお、図１６（ａ）は、走査を開始する際のタイミングチャートであり、図１６（ｂ）は、走査を終了する際のタイミングチャートである。
【０１３０】
図１６（ａ），（ｂ）にみられるように、上から順に、クロック、端子Ｈ１，Ｈ２，ＳＡ，ＥＹ，Ｖ１，Ｖ２，Ｓａ，Ｅｓのそれぞれを介して、パルス発生回路１０５から水平走査シフトレジスタ１０３および垂直走査シフトレジスタ１０４の構成要素に印加される電圧パルスが示されている。
具体的には、水平走査シフトレジスタ１０３の構成要素に対しては、端子Ｈ１を介して、Ｔ０から２クロックの周期で１クロックの間、第１水平シフトパルスが高レベルで印加され、端子Ｈ２を介して、Ｔ１から２クロックの周期で１クロックの間、第２水平シフトパルスが高レベルで印加される。さらに、走査開始部１３１に対しては、別途、端子ＳＡを介して、Ｔ１から３０クロックの周期で１クロックの間、電圧パルスが高レベルで印加され、走査終了部１３６に対しても、別途、端子ＥＹを介して、Ｔ２６から３０クロックの周期で２クロックの間、電圧パルスが高レベルで印加される。
【０１３１】
同様に、垂直走査シフトレジスタ１０４の構成要素に対しては、端子Ｖ１を介して、Ｔ１から６０クロックの周期で２７クロックの間、第１垂直シフトパルスが高レベルで印加され、端子Ｖ２を介して、Ｔ０から１クロックの間、Ｔ３１から６０クロックの周期で２７クロックの間、及びＴ５６８から１クロックの間、第２垂直シフトパルスが高レベルで印加される。さらに、走査開始部１４１に対しては、別途、端子Ｓａを介して、Ｔ０から１クロックの間、電圧パルスが高レベルで印加され、走査終了部１４６に対しても、別途、端子Ｅｓを介して、Ｔ５４１から２８クロックの間、電圧パルスが高レベルで印加される。
【０１３２】
ここで、一例として、図１６（ａ），（ｂ）に示されるタイミングチャートに基づいて、Ｔ０からＴ２８までにおいて、水平方向に１行走査する場合について説明する。
なお、垂直走査シフトレジスタ１０４は、パルス発生回路１０５から、第１垂直シフトパルスが低レベルで、第２垂直シフトパルスが高レベルで印加され、端子Ｓａを介して走査開始部１４１に電圧パルスが高レベルで印加されて、パルス出力部１０４ａを充電状態に遷移させ、パルス出力部１０４ｂを遮断状態に遷移させる（タイムＴ０）。さらに、第１垂直シフトパルスが高レベルで、第２垂直シフトパルスが低レベルで印加され、端子Ｓａを介して走査開始部１４１に電圧パルスが高レベルで印加されて、パルス出力部１０４ａを出力状態に遷移させ、パルス出力部１０４ｂを充電状態に遷移させ、パルス出力部１０４ｃを遮断状態に遷移させる（タイムＴ１）。
【０１３３】
以下、Ｔ２８まで、パルス出力部１０４ａから垂直選択パルスが出力されているとする。また、Ｔ５４１まで、端子Ｅｓを介して走査終了部１４６に電圧パルスが低レベルで印加されているとする。
図１７は、動作例１に対して、実施の形態１における水平走査シフトレジスタの状態遷移を示す図である。なお、Ｔ４からＴ２４までについての説明は省略する。
【０１３４】
同図にみられるように、水平走査シフトレジスタ１０３は、パルス発生回路１０５から、第１水平シフトパルスが低レベルで、第２水平シフトパルスが高レベルで印加され、端子ＳＡを介して走査開始部１３１に電圧パルスが高レベルで印加されて、パルス出力部１０３Ａを充電状態に遷移させ、パルス出力部１０３Ｂを遮断状態に遷移させる（タイムＴ１）。さらに、第１水平シフトパルスが高レベルで、第２水平シフトパルスが低レベルで印加され、端子ＳＡを介して走査開始部１３１に電圧パルスが高レベルで印加されて、パルス出力部１０３Ａを出力状態に遷移させ、パルス出力部１０３Ｂを充電状態に遷移させ、パルス出力部１０３Ｃを遮断状態に遷移させる（タイムＴ２）。さらに、第１水平シフトパルスが低レベルで、第２水平シフトパルスが高レベルで印加され、端子ＳＡを介して走査開始部１３１に電圧パルスが低レベルで印加されて、パルス出力部１０３Ａを放電状態に遷移させ、パルス出力部１０３Ｂを出力状態に遷移させ、パルス出力部１０３Ｃを充電状態に遷移させ、パルス出力部１０３Ｄを遮断状態に遷移させる（タイムＴ３）。
【０１３５】
その後、水平走査シフトレジスタ１０３は、パルス発生回路１０５から、第１水平シフトパルスが低レベルで、第２水平シフトパルスが高レベルで印加され、端子ＥＹを介して走査終了部１３６に電圧パルスが低レベルで印加されて、パルス出力部１０３Ｗを放電状態に遷移させ、パルス出力部１０３Ｘを出力状態に遷移させ、パルス出力部１０３Ｙを充電状態に遷移させる（タイムＴ２５）。さらに、第１水平シフトパルスが高レベルで、第２水平シフトパルスが低レベルで印加され、端子ＥＹを介して走査終了部１３６に電圧パルスが高レベルで印加されて、パルス出力部１０３Ｘを放電状態に遷移させ、パルス出力部１０３Ｙを出力状態に遷移させる（タイムＴ２６）。そして、第１水平シフトパルスが低レベルで、第２水平シフトパルスが高レベルで印加され、端子ＥＹを介して走査終了部１３６に電圧パルスが高レベルで印加されて、パルス出力部１０３Ｙが放電状態に遷移する（タイムＴ２７）。
【０１３６】
以上、パルス出力部１０３Ａからパルス出力部１０３Ｙまで、水平選択パルスが出力され、画素部１０１Ａａ−１０１Ｙａが走査される。そして、パルス出力部１０４ｂ−１０４ｓに対しても、同様に、水平走査シフトレジスタ１０３から水平選択パルスが出力されることにより、走査領域Ａが走査される。
＜実施の形態１における動作例２＞
図１８（ａ），（ｂ）は、実施の形態１において走査領域Ｂに対して走査する際に、水平走査シフトレジスタおよび垂直走査シフトレジスタにパルス発生回路から印加される電圧パルスのタイミングチャートを示す図である。なお、図１８（ａ）は、走査を開始する際のタイミングチャートであり、図１８（ｂ）は、走査を終了する際のタイミングチャートである。
【０１３７】
図１８（ａ），（ｂ）にみられるように、上から順に、クロック、端子Ｈ１，Ｈ２，ＳＥ，ＥＵ，Ｖ１，Ｖ２，Ｓｄ，Ｅｐのそれぞれを介して、パルス発生回路１０５から水平走査シフトレジスタ１０３および垂直走査シフトレジスタ１０４の構成要素に印加される電圧パルスが示されている。
具体的には、水平走査シフトレジスタ１０３の構成要素に対しては、端子Ｈ１を介して、Ｔ０から２クロックの周期で１クロックの間、第１水平シフトパルスが高レベルで印加され、端子Ｈ２を介して、Ｔ１から２クロックの周期で１クロックの間、第２水平シフトパルスが高レベルで印加される。さらに、走査開始／終了部１３２に対しては、別途、端子ＳＥを介して、Ｔ２から４４クロックの周期で１クロックの間、電圧パルスが高レベルで印加され、走査開始／終了部１３５に対しても、別途、端子ＥＵを介して、Ｔ１８から２２クロックの周期で２クロックの間、電圧パルスが高レベルで印加される。
【０１３８】
同様に、垂直走査シフトレジスタ１０４の構成要素に対しては、端子Ｖ１を介して、Ｔ０から１クロックの間、Ｔ２３から４４クロックの周期で１９クロックの間、及びＴ２８４から１クロックの間、第１垂直シフトパルスが高レベルで印加され、端子Ｖ２を介して、Ｔ１から４４クロックの周期で１９クロックの間、第２垂直シフトパルスが高レベルで印加される。さらに、走査開始／終了部１４２に対しては、別途、端子Ｓｄを介して、Ｔ０から１クロックの間、電圧パルスが高レベルで印加され、走査開始／終了部１４５に対しても、別途、端子Ｅｐを介して、Ｔ２６５から２０クロックの間、電圧パルスが高レベルで印加される。
【０１３９】
ここで、一例として、図１８（ａ），（ｂ）に示されるタイミングチャートに基づいて、Ｔ０からＴ２０までにおいて、水平方向に１行走査する場合について説明する。
なお、垂直走査シフトレジスタ１０４は、パルス発生回路１０５から、第１垂直シフトパルスが高レベルで、第２垂直シフトパルスが低レベルで印加され、端子Ｓｄを介して走査開始／終了部１４２に電圧パルスが高レベルで印加されて、パルス出力部１０４ｄを充電状態に遷移させ、パルス出力部１０４ｅを遮断状態に遷移させる（タイムＴ０）。さらに、第１垂直シフトパルスが低レベルで、第２垂直シフトパルスが高レベルで印加され、端子Ｓｄを介して走査開始／終了部１４２に電圧パルスが高レベルで印加されて、パルス出力部１０４ｄを出力状態に遷移させ、パルス出力部１０４ｅを充電状態に遷移させ、パルス出力部１０４ｆを遮断状態に遷移させる（タイムＴ１）。
【０１４０】
以下、Ｔ２０まで、パルス出力部１０４ｄから垂直選択パルスが出力されているとする。また、Ｔ２６５まで、端子Ｅｐを介して走査開始／終了部１４５に電圧パルスが低レベルで印加されているとする。
図１９は、動作例２に対して、実施の形態１における水平走査シフトレジスタの状態遷移を示す図である。なお、Ｔ４からＴ１６までについての説明は省略する。
【０１４１】
同図にみられるように、水平走査シフトレジスタ１０３は、パルス発生回路１０５から、第１水平シフトパルスが低レベルで、第２水平シフトパルスが高レベルで印加され、端子ＳＥを介して走査開始／終了部１３２に電圧パルスが高レベルで印加されて、パルス出力部１０３Ｅを充電状態に遷移させ、パルス出力部１０３Ｆを遮断状態に遷移させる（タイムＴ１）。さらに、第１水平シフトパルスが高レベルで、第２水平シフトパルスが低レベルで印加され、端子ＳＥを介して走査開始／終了部１３２に電圧パルスが高レベルで印加されて、パルス出力部１０３Ｅを出力状態に遷移させ、パルス出力部１０３Ｆを充電状態に遷移させ、パルス出力部１０３Ｇを遮断状態に遷移させる（タイムＴ２）。さらに、第１水平シフトパルスが低レベルで、第２水平シフトパルスが高レベルで印加され、端子ＳＥを介して走査開始／終了部１３２に電圧パルスが低レベルで印加されて、パルス出力部１０３Ｅを放電状態に遷移させ、パルス出力部１０３Ｆを出力状態に遷移させ、パルス出力部１０３Ｇを充電状態に遷移させ、パルス出力部１０３Ｈを遮断状態に遷移させる（タイムＴ３）。
【０１４２】
その後、水平走査シフトレジスタ１０３は、パルス発生回路１０５から、第１水平シフトパルスが低レベルで、第２水平シフトパルスが高レベルで印加され、端子ＥＵを介して走査開始／終了部１３５に電圧パルスが低レベルで印加されて、パルス出力部１０３Ｓを放電状態に遷移させ、パルス出力部１０３Ｔを出力状態に遷移させ、パルス出力部１０３Ｕを充電状態に遷移させ、パルス出力部１０３Ｖを遮断状態に遷移させる（タイムＴ１７）。さらに、第１水平シフトパルスが高レベルで、第２水平シフトパルスが低レベルで印加され、端子ＥＵを介して走査開始／終了部１３５に電圧パルスが高レベルで印加されて、パルス出力部１０３Ｔを放電状態に遷移させ、パルス出力部１０３Ｕを出力状態に遷移させ、パルス出力部１０３Ｖを遮断状態に遷移させる（タイムＴ１８）。そして、第１水平シフトパルスが低レベルで、第２水平シフトパルスが高レベルで印加され、端子ＥＵを介して走査開始／終了部１３５に電圧パルスが高レベルで印加されて、パルス出力部１０３Ｕを放電状態に遷移させ、パルス出力部１０３Ｖを遮断状態に遷移させる（タイムＴ１９）。
【０１４３】
以上、パルス出力部１０３Ｅからパルス出力部１０３Ｕまで、水平選択パルスが出力され、画素部１０１Ｅｄ−１０１Ｕｄが走査される。そして、パルス出力部１０４ｅ−１０４ｐに対しても、同様に、水平走査シフトレジスタ１０３から水平選択パルスが出力されることにより、走査領域Ｂが走査される。
＜実施の形態１における動作例３＞
図２０（ａ），（ｂ）は、実施の形態１において走査領域Ｃに対して走査する際に、水平走査シフトレジスタおよび垂直走査シフトレジスタにパルス発生回路から印加される電圧パルスのタイミングチャートを示す図である。なお、図２０（ａ）は、走査を開始する際のタイミングチャートであり、図２０（ｂ）は、走査を終了する際のタイミングチャートである。
【０１４４】
図２０（ａ），（ｂ）にみられるように、上から順に、クロック、端子Ｈ１，Ｈ２，ＳＩ，ＥＱ，Ｖ１，Ｖ２，Ｓｇ，Ｅｍのそれぞれを介して、パルス発生回路１０５から水平走査シフトレジスタ１０３および垂直走査シフトレジスタ１０４の構成要素に印加される電圧パルスが示されている。
具体的には、水平走査シフトレジスタ１０３の構成要素に対しては、端子Ｈ１を介して、Ｔ０から２クロックの周期で１クロックの間、第１水平シフトパルスが高レベルで印加され、端子Ｈ２を介して、Ｔ１から２クロックの周期で１クロックの間、第２水平シフトパルスが高レベルで印加される。さらに、走査開始／終了部１３３に対しては、別途、端子ＳＩを介して、Ｔ１から１４クロックの周期で１クロックの間、電圧パルスが高レベルで印加され、走査開始／終了部１３４に対しても、別途、端子ＥＱを介して、Ｔ１０から１４クロックの周期で２クロックの間、電圧パルスが高レベルで印加される。
【０１４５】
同様に、垂直走査シフトレジスタ１０４の構成要素に対しては、端子Ｖ１を介して、Ｔ１から２８クロックの周期で１１クロックの間、第１垂直シフトパルスが高レベルで印加され、端子Ｖ２を介して、Ｔ０から１クロックの間、Ｔ１５から２８クロックの周期で１１クロックの間、及びＴ９６から１クロックの間、第２垂直シフトパルスが高レベルで印加される。さらに、走査開始／終了部１４３に対しては、別途、端子Ｓｇを介して、Ｔ０から１クロックの間、電圧パルスが高レベルで印加され、走査開始／終了部１４４に対しても、別途、端子Ｅｍを介して、Ｔ８５から１２クロックの間、電圧パルスが高レベルで印加される。
【０１４６】
ここで、一例として、図２０（ａ），（ｂ）に示されるタイミングチャートに基づいて、Ｔ０からＴ１２までにおいて、水平方向に１行走査する場合について説明する。
なお、垂直走査シフトレジスタ１０４は、パルス発生回路１０５から、第１垂直シフトパルスが低レベルで、第２垂直シフトパルスが高レベルで印加され、端子Ｓｇを介して走査開始／終了部１４３に電圧パルスが高レベルで印加されて、パルス出力部１０４ｇを充電状態に遷移させ、パルス出力部１０４ｈを遮断状態に遷移させる（タイムＴ０）。第１垂直シフトパルスが高レベルで、第２垂直シフトパルスが低レベルで印加され、端子Ｓｇを介して走査開始／終了部１４３に電圧パルスが高レベルで印加されて、パルス出力部１０４ｇを出力状態に遷移させ、パルス出力部１０４ｈを充電状態に遷移させ、パルス出力部１０４ｉを遮断状態に遷移させる（タイムＴ１）。
【０１４７】
以下、Ｔ１２まで、パルス出力部１０４ｇから垂直選択パルスが出力されているとする。また、Ｔ８４まで、端子Ｅｍを介して走査開始／終了部１４４に電圧パルスが低レベルで印加されているとする。
図２１は、動作例３に対して、実施の形態１における水平走査シフトレジスタの状態遷移を示す図である。なお、Ｔ４からＴ８までについては説明を省略する。
【０１４８】
同図にみられるように、水平走査シフトレジスタ１０３は、パルス発生回路１０５から、第１水平シフトパルスが低レベルで、第２水平シフトパルスが高レベルで印加され、端子ＳＩを介して走査開始／終了部１３３に電圧パルスが高レベルで印加されて、パルス出力部１０３Ｉを充電状態に遷移させ、パルス出力部１０３Ｊを遮断状態に遷移させる（タイムＴ１）。さらに、第１水平シフトパルスが高レベルで、第２水平シフトパルスが低レベルで印加され、端子ＳＩを介して走査開始／終了部１３３に電圧パルスが高レベルで印加されて、パルス出力部１０３Ｉを出力状態に遷移させ、パルス出力部１０３Ｊを充電状態に遷移させ、パルス出力部１０３Ｋを遮断状態に遷移させる（タイムＴ２）。さらに、第１水平シフトパルスが低レベルで、第２水平シフトパルスが高レベルで印加され、端子ＳＩを介して走査開始／終了部１３３に電圧パルスが低レベルで印加されて、パルス出力部１０３Ｉを放電状態に遷移させ、パルス出力部１０３Ｊを出力状態に遷移させ、パルス出力部１０３Ｋを充電状態に遷移させ、パルス出力部１０３Ｌを遮断状態に遷移させる（タイムＴ３）。
【０１４９】
その後、水平走査シフトレジスタ１０３は、パルス発生回路１０５から、第１水平シフトパルスが低レベルで、第２水平シフトパルスが高レベルで印加され、端子ＥＱを介して走査開始／終了部１３４に電圧パルスが低レベルで印加されて、パルス出力部１０３Ｏを放電状態に遷移させ、パルス出力部１０３Ｐを出力状態に遷移させ、パルス出力部１０３Ｑを充電状態に遷移させ、パルス出力部１０３Ｒを遮断状態に遷移させる（タイムＴ９）。さらに、第１水平シフトパルスが高レベルで、第２水平シフトパルスが低レベルで印加され、端子ＥＱを介して走査開始／終了部１３４に電圧パルスが高レベルで印加されて、パルス出力部１０３Ｐを放電状態に遷移させ、パルス出力部１０３Ｑを出力状態に遷移させ、パルス出力部１０３Ｒを遮断状態に遷移させる（タイムＴ１０）。そして、第１水平シフトパルスが低レベルで、第２水平シフトパルスが高レベルで印加され、端子ＥＱを介して走査開始／終了部１３４に電圧パルスが高レベルで印加されて、パルス出力部１０３Ｑを放電状態に遷移させ、パルス出力部１０３Ｒを遮断状態に遷移させる（タイムＴ１１）。
【０１５０】
以上、パルス出力部１０３Ｉからパルス出力部１０３Ｑまで、水平選択パルスが出力され、画素部１０１Ｉｇ−１０１Ｑｇが走査される。同様に、パルス出力部１０４ｈ−１０４ｍに対しても、水平走査シフトレジスタ１０３から水平選択パルスが出力されることにより、走査領域Ｃが走査される。
＜実施の形態１のまとめ＞
以上、水平走査シフトレジスタ１０３および垂直走査シフトレジスタ１０４は、水平選択パルス、及び垂直選択パルスを出力し、切替部１０２を構成する水平ＭＯＳトランジスタＴｒ１５Ａ−Ｔｒ１５Ｙのゲートに水平選択パルスを印加し、受光部１０１を構成する垂直ＭＯＳトランジスタＴｒ１１Ａａ−Ｔｒ１１Ｙｓのゲートに垂直選択パルスを印加して、信号電荷を読み出す画素部を順番に選択する。そして、選択した画素部のフォトダイオードに蓄積されている信号電荷を読み出し、読み出した信号電荷を、垂直信号線１０９Ａ−１０９Ｙを介して切替部１０２に出力する。
【０１５１】
そして、このとき、パルス発生回路１０５から印加される電圧パルスに応じて、水平選択パルスが印加される水平ＭＯＳトランジスタ、及び垂直選択パルスが印加される垂直ＭＯＳトランジスタが制限される。
＜実施の形態２＞
以下、本発明の実施の形態２について、図面を参照しながら説明する。なお、実施の形態１と同一の構成要素、及び動作については同一の符号を付して、その説明を省略する。
【０１５２】
＜固体撮像素子２００の構成＞
図２２は、実施の形態２における固体撮像素子の構成を示す機能ブロック図である。
同図にみられるように、固体撮像素子２００は、水平走査シフトレジスタ１０３、垂直走査シフトレジスタ１０４、及びパルス発生回路１０５の代わりに、水平走査シフトレジスタ２０３、垂直走査シフトレジスタ２０４、及びパルス発生回路２０５を備える点が異なる。
【０１５３】
＜水平走査シフトレジスタ２０３の構成＞
図２３−２５は、実施の形態２における水平走査シフトレジスタの構成を示す機能ブロック図である。
図２３−２５にみられるように、水平走査シフトレジスタ２０３は、パルス出力部１０３Ａ、走査開始部１３１、走査開始／終了部１３２−１３５、及び走査終了部１３６の代わりに、パルス出力部２０３Ａ、走査開始部２３１−２３３、及び走査終了部２３４−２３６を備える。また、端子ＳＡ，ＳＥ，ＳＩ，ＥＱ，ＥＵ，ＥＹのそれぞれに対して個別の電圧パルスが、パルス発生回路１０５から印加される代わりに、端子ＳＡ，ＳＥ，ＳＩのそれぞれに対して同一の電圧パルス（以下、水平シフト開始パルスと呼称する）が、パルス発生回路２０５から印加され、水平シフト開始パルスとは別に、端子ＥＱ，ＥＵ，ＥＹのそれぞれに対して同一の電圧パルス（以下、水平シフト終了パルスと呼称する）が、パルス発生回路２０５から印加される。さらに、端子ＨＩＮを介して電圧パルス（以下、水平走査開始／終了パルスと呼称する）が、パルス発生回路２０５から印加される点が異なる。そして、パルス発生回路２０５から水平走査シフトレジスタ２０３に印加される第１水平シフトパルス、第２水平シフトパルス、水平シフト開始パルス、水平シフト終了パルス、及び水平走査開始／終了パルスの組み合わせに応じて、水平選択パルスを出力し始めるパルス出力部が異なる。
【０１５４】
例えば、水平走査開始／終了パルス、第２水平シフトパルス、及び第１水平シフトパルスが高レベルで印加された後に、水平シフト開始パルスが高レベルで印加されると、パルス出力部２０３Ａから水平選択パルスが出力される。同様に、水平走査開始／終了パルス、水平シフト開始パルス、及び第２水平シフトパルスが高レベルで印加された後に、第１水平シフトパルスが高レベルで印加されると、パルス出力部１０３Ｅから水平選択パルスが出力される。また、水平走査開始／終了パルス、第１水平シフトパルス、及び水平シフト開始パルスが高レベルで印加されると、パルス出力部１０３Ｉから水平選択パルスが出力される。さらに、パルス出力部２０３Ａ，１０３Ｅ，１０３Ｉのいずれかから水平選択パルスが出力されると、走査開始部２３１が配置されている側から走査終了部２３６が配置されている側に、水平選択パルスを出力するパルス出力部が順に移る。
【０１５５】
さらに、パルス出力部１０３Ｑから水平選択パルスが出力される際に、水平走査開始／終了パルスが低レベルで、水平シフト終了パルスおよび第１水平シフトパルスが高レベルで印加されると、パルス出力部１０３Ｑまで水平選択パルスが出力されて、パルス出力部１０３Ｒ以降から出力されなくなる。同様に、パルス出力部１０３Ｕから水平選択パルスが出力される際に、水平走査開始／終了パルスが低レベルで、水平シフト終了パルスおよび第１水平シフトパルスが高レベルで印加されると、パルス出力部１０３Ｕまで水平選択パルスが出力されて、パルス出力部１０３Ｖ以降から出力されなくなる。また、これらの場合以外では、パルス出力部１０３Ｙまで水平選択パルスが出力される。
【０１５６】
なお、水平選択パルスを出力するパルス出力部が順に移っている間は、端子ＳＡ，ＳＥ，ＳＩに水平シフト開始パルスが高レベルで印加されないとする。
＜水平走査シフトレジスタ２０３の回路構成＞
以上のように構成された水平走査シフトレジスタ２０３について、その回路構成について説明する。
【０１５７】
図２６−２９は、一例として、実施の形態２における水平走査シフトレジスタの構成を示す回路図である。
図２６にみられるように、パルス出力部１０３Ａ、及び走査開始部１３１の代わりに、パルス出力部２０３Ａ、及び走査開始部２３１の回路構成が示されている。
【０１５８】
＜パルス出力部２０３Ａ＞
パルス出力部２０３Ａは、パルス出力部１０３Ａと比べて、端子Ｈ１を介して第１水平シフトパルスが印加される代わりに、端子ＳＡを介して水平シフト開始パルスが、パルス発生回路２０５からＴｒ３Ａのドレインに印加される点が異なる。
【０１５９】
＜走査開始部２３１＞
走査開始部２３１は、ＭＯＳトランジスタＴｒ７１，Ｔｒ７２、及びこれらの素子を接続する配線から構成されている。
ＭＯＳトランジスタＴｒ７１（以下、Ｔｒ７１と略称する）は、端子ＨＩＮを介してＴｒ７１のドレインに水平走査開始／終了パルスが印加される。そして、端子Ｈ２を介してＴｒ７１のゲートに第２水平シフトパルスが高レベルで印加されると、導通状態になり、水平走査開始／終了パルスの電圧レベルに応じた電圧パルスがＴｒ７１のソースに現れる。
【０１６０】
ＭＯＳトランジスタＴｒ７２（以下、Ｔｒ７２と略称する）は、Ｔｒ７１のソースにＴｒ７２のドレインが接続されている。そして、端子Ｈ１を介してＴｒ７２のゲートに第１水平シフトパルスが高レベルで印加されると、導通状態になり、Ｔｒ７１のソースに現れる電圧パルスの電圧レベルに応じた電圧パルスがＴｒ７２のソースに現れる。
【０１６１】
なお、第１水平シフトパルス、第２水平シフトパルス、及び水平走査開始／終了パルスが高レベルで印加されると、Ｔｒ７１のソースに高レベルの電圧パルスが現れると共に、Ｔｒ７２のソースにも高レベルの電圧パルスが現れて、Ｔｒ７２のソースに現れる高レベルの電圧パルスが、走査開始部２３１からパルス出力部２０３Ａに出力される。これに伴い、パルス出力部２０３Ａの接続点Ｊ２Ａ，Ｊ３Ａのそれぞれにおける電圧レベルが高レベルになる。さらに、出力された高レベルの電圧パルスがＴｒ３Ａのゲートに印加されて、Ｔｒ３Ａが導通状態になる。
【０１６２】
また、Ｔｒ７１のソースに現れる高レベルの電圧パルスが、接続点Ｊ７１を介してＴｒ２Ｂのゲートに印加されて、Ｔｒ２Ｂが導通状態になる。そして、Ｔｒ１Ｂが導通状態または非導通状態に係わらず、接続点Ｊ１Ｂ，Ｊ２Ｂ，Ｊ３Ｂのそれぞれにおける電圧レベルが低レベルになり、Ｔｒ３Ｂが非導通状態になる（シフト開始）。
【０１６３】
図２７にみられるように、走査開始部１３２の代わりに、走査開始部２３２の回路構成が示されている。
＜走査開始部２３２＞
走査開始部２３２は、ＭＯＳトランジスタＴｒ８１，Ｔｒ８２、及びこれらの素子を接続する配線から構成されている。
【０１６４】
ＭＯＳトランジスタＴｒ８１（以下、Ｔｒ８１と略称する）は、端子ＨＩＮを介してＴｒ８１のドレインに水平走査開始／終了パルスが印加される。そして、端子ＳＥを介してＴｒ８１のゲートに水平シフト開始パルスが高レベルで印加されると、導通状態になり、水平走査開始／終了パルスの電圧レベルに応じた電圧パルスがＴｒ８１のソースに現れる。
【０１６５】
ＭＯＳトランジスタＴｒ８２（以下、Ｔｒ８２と略称する）は、Ｔｒ８１のソースにＴｒ８２のドレインが接続されている。そして、端子Ｈ２を介してＴｒ８２のゲートに第２水平シフトパルスが高レベルで印加されると、導通状態になり、Ｔｒ８１のソースに現れる電圧パルスの電圧レベルに応じた電圧パルスがＴｒ８２のソースに現れる。
【０１６６】
なお、水平シフト開始パルス、第２水平シフトパルス、及び水平走査開始／終了パルスが高レベルで印加されると、Ｔｒ８１のソースに高レベルの電圧パルスが現れると共に、Ｔｒ８２のソースにも高レベルの電圧パルスが現れて、Ｔｒ８２のソースに現れる高レベルの電圧パルスが、走査開始部２３２からパルス出力部１０３Ｅに出力される。これに伴い、パルス出力部１０３Ｅの接続点Ｊ１Ｅ，Ｊ２Ｅ，Ｊ３Ｅ，Ｊ５Ｅのそれぞれにおける電圧レベルが高レベルになる。さらに、出力された高レベルの電圧パルスがＴｒ３Ｅ，Ｔｒ６Ｅのそれぞれのゲートに印加されて、Ｔｒ３Ｅ，Ｔｒ６Ｅのそれぞれが導通状態になる。
【０１６７】
また、Ｔｒ８１のソースに現れる高レベルの電圧パルスが、接続点Ｊ８１を介してＴｒ２Ｆのゲートに印加されて、Ｔｒ２Ｆが導通状態になる。そして、Ｔｒ１Ｆが導通状態または非導通状態に係わらず、接続点Ｊ１Ｆ，Ｊ２Ｆ，Ｊ３Ｆのそれぞれにおける電圧レベルが低レベルになり、Ｔｒ３Ｆが非導通状態になる（シフト開始）。
【０１６８】
図２８にみられるように、走査終了部１３５の代わりに、走査終了部２３５の回路構成が示されている。
＜走査終了部２３５＞
走査終了部２３５は、ＭＯＳトランジスタＴｒ８３，Ｔｒ８４、及びこれらの素子を接続する配線から構成されている。
【０１６９】
ＭＯＳトランジスタＴｒ８３（以下、Ｔｒ８３と略称する）は、端子ＨＩＮを介してＴｒ８３のドレインに水平走査開始／終了パルスが印加される。そして、端子ＥＵを介してＴｒ８３のゲートに水平シフト終了パルスが高レベルで印加されると、導通状態になり、水平走査開始／終了パルスの電圧レベルに応じた電圧パルスがＴｒ８３のソースに現れる。
【０１７０】
ＭＯＳトランジスタＴｒ８４（以下、Ｔｒ８４と略称する）は、Ｔｒ８３のソースにＴｒ８４のドレインが接続されている。そして、端子Ｈ１を介してＴｒ８４のゲートに第１水平シフトパルスが高レベルで印加されると、導通状態になり、Ｔｒ８３のソースに現れる電圧パルスの電圧レベルに応じた電圧パルスがＴｒ８４のソースに現れる。
【０１７１】
なお、水平シフト終了パルスおよび第１水平シフトパルスが高レベルで、水平走査開始／終了パルスが低レベルで印加されると、Ｔｒ８３のソースに低レベルの電圧パルスが現れると共に、Ｔｒ８４のソースにも低レベルの電圧パルスが現れて、Ｔｒ８４のソースに現れる低レベルの電圧パルスが、走査終了部２３５からパルス出力部１０３Ｖに出力される。これに伴い、Ｔｒ１Ｖが導通状態または非導通状態に係わらず、パルス出力部１０３Ｖの接続点Ｊ１Ｖ，Ｊ２Ｖ，Ｊ３Ｖ，Ｊ５Ｖのそれぞれにおける電圧レベルが低レベルになる。さらに、出力された低レベルの電圧パルスがＴｒ３Ｖ，Ｔｒ６Ｖのそれぞれのゲートに印加されて、Ｔｒ３Ｖ，Ｔｒ６Ｖのそれぞれが非導通状態になる。
【０１７２】
また、第１水平シフトパルスが低レベルで、水平シフト終了パルスおよび水平走査開始／終了パルスが高レベルで印加されると、Ｔｒ８３のソースに現れる高レベルの電圧パルスが、接続点Ｊ８２を介してパルス出力部１０３Ｕを構成するＴｒ４Ｕ，Ｔｒ５Ｕのそれぞれのゲートに印加されて、Ｔｒ４Ｕ，Ｔｒ５Ｕのそれぞれが導通状態になる。そして、接続点Ｊ３Ｕ，Ｊ４Ｕの電圧レベルが低レベルになり、Ｃ１Ｕの両端が接地されて放電される（シフト終了）。
【０１７３】
図２９にみられるように、走査終了部１３６の代わりに、走査終了部２３６の回路構成が示されている。
＜走査終了部２３６＞
走査終了部２３６は、ＭＯＳトランジスタＴｒ７３から構成されている。
ＭＯＳトランジスタＴｒ７３（以下、Ｔｒ７３と略称する）は、端子ＨＩＮを介してＴｒ７３のドレインに水平走査開始／終了パルスが印加される。そして、端子ＥＹを介してＴｒ７３のゲートに水平シフト終了パルスが高レベルで印加されると、導通状態になり、水平走査開始／終了パルスの電圧レベルに応じた電圧パルスがＴｒ７３のソースに現れる。
【０１７４】
なお、水平シフト終了パルスおよび水平走査開始／終了パルスが高レベルで印加されると、Ｔｒ７３のソースに現れる高レベルの電圧パルスが、パルス出力部１０３Ｙを構成するＴｒ４Ｙ，Ｔｒ５Ｙのそれぞれのゲートに印加されて、Ｔｒ４Ｙ，Ｔｒ５Ｙのそれぞれが導通状態になる。そして、接続点Ｊ３Ｙ，Ｊ４Ｙの電圧レベルが低レベルになり、Ｃ１Ｙの両端が接地されて放電される（シフト終了）。
【０１７５】
＜垂直走査シフトレジスタ２０４の構成＞
図３０−３２は、実施の形態２における垂直走査シフトレジスタの構成を示す機能ブロック図である。
図３０−３２にみられるように、垂直走査シフトレジスタ２０４は、走査開始部１４１、走査開始／終了部１４２−１４５、及び走査終了部１４６の代わりに、走査開始部２４１−２４３、走査終了部２４４−２４６を備える。また、端子Ｓａ，Ｓｄ，Ｓｇ，Ｅｍ，Ｅｐ，Ｅｓのそれぞれに対して個別の電圧パルスが、パルス発生回路１０５から印加される代わりに、端子Ｓａ，Ｓｄ，Ｓｇのそれぞれに対して同一の電圧パルス（以下、垂直シフト開始パルスと呼称する）が、パルス発生回路２０５から印加され、垂直シフト開始パルスとは別に、端子Ｅｍ，Ｅｐ，Ｅｓのそれぞれに対して同一の電圧パルス（以下、垂直シフト終了パルスと呼称する）が、パルス発生回路２０５から垂直走査シフトレジスタ２０４に印加される。さらに、端子ＶＩＮを介して電圧パルス（以下、垂直走査開始／終了パルスと呼称する）が、パルス発生回路２０５から垂直走査シフトレジスタ２０４に印加される点が異なる。
【０１７６】
そして、パルス発生回路２０５から垂直走査シフトレジスタ２０４に印加される第１垂直シフトパルス、第２垂直シフトパルス、垂直シフト開始パルス、垂直シフト終了パルス、及び垂直走査開始／終了パルスの組み合わせに応じて、垂直選択パルスを出力し始めるパルス出力部が異なる。
＜垂直走査シフトレジスタ２０４の回路構成＞
図３３−３６は、一例として、実施の形態２における垂直走査シフトレジスタの構成を示す回路図である。
【０１７７】
図３３−３６にみられるように、垂直走査シフトレジスタ２０４は、その構成要素が水平走査シフトレジスタ２０３と同一の構成要素であることにより、垂直走査シフトレジスタ２０４についての説明を省略する。
＜固体撮像素子２００の動作＞
以上のように構成された水平走査シフトレジスタ２０３、及び垂直走査シフトレジスタ２０４を備える固体撮像素子２００について、その動作を説明する。なお、パルス発生回路２０５から水平走査シフトレジスタ２０３、及び垂直走査シフトレジスタ２０４に印加される電圧パルスに応じて、実施の形態１において示された走査領域Ａ，Ｂ，Ｃのいずれかの領域が選択的に走査される場合を例にして説明する。
【０１７８】
＜実施の形態２における動作例１＞
図３７（ａ），（ｂ）は、実施の形態２において走査領域Ａに対して走査する際に、水平走査シフトレジスタおよび垂直走査シフトレジスタにパルス発生回路から印加される電圧パルスのタイミングチャートを示す図である。なお、図３７（ａ）は、走査を開始する際のタイミングチャートであり、図３７（ｂ）は、走査を終了する際のタイミングチャートである。
【０１７９】
図３７（ａ），（ｂ）にみられるように、上から順に、クロック、端子Ｈ１，Ｈ２，ＨＩＮ，ＳＡ，ＥＹ，Ｖ１，Ｖ２，ＶＩＮ，Ｓａ，Ｅｓのそれぞれを介して、パルス発生回路２０５から水平走査シフトレジスタ２０３および垂直走査シフトレジスタ２０４の構成要素に印加される電圧パルスが示されている。
具体的には、水平走査シフトレジスタ２０３の構成要素に対しては、端子Ｈ１を介して、Ｔ１、Ｔ４、・・・、及びＴ２８から３０クロックの周期で１クロックの間、第１水平シフトパルスが高レベルで印加され、端子Ｈ２を介して、Ｔ１から２クロックの周期で１クロックの間、第２水平シフトパルスが高レベルで印加される。また、端子ＨＩＮを介して、Ｔ１、及びＴ２７から３０クロックの周期で１クロックの間、水平走査開始／終了パルスが高レベルで印加される。さらに、走査開始部２３１に対しては、別途、端子ＳＡを介して、Ｔ２から３０クロックの周期で１クロックの間、水平シフト開始パルスが高レベルで印加され、走査終了部２３６に対しても、別途、端子ＥＹを介して、Ｔ２６から３０クロックの周期で２クロックの間、水平シフト終了パルスが高レベルで印加される。
【０１８０】
同様に、垂直走査シフトレジスタ２０４の構成要素に対しては、端子Ｖ１を介して、Ｔ０から１クロックの間およびＴ６１から６０クロックの周期で２７クロックの間、第１垂直シフトパルスが高レベルで印加され、端子Ｖ２を介して、Ｔ０から１クロックの間およびＴ３１から６０クロックの周期で２７クロックの間、第２垂直シフトパルスが高レベルで印加される。また、端子ＶＩＮを介して、Ｔ０、及びＴ５６８から１クロックの間、垂直走査開始／終了パルスが高レベルで印加される。さらに、走査開始部２４１に対しては、別途、端子Ｓａを介して、Ｔ１から２７クロックの間、垂直シフト開始パルスが高レベルで印加され、走査終了部２４６に対しても、別途、端子Ｅｓを介して、Ｔ５４１から２８クロックの間、垂直シフト終了パルスが高レベルで印加される。
【０１８１】
ここで、一例として、図３７（ａ），（ｂ）に示されるタイミングチャートに基づいて、Ｔ０からＴ２８までにおいて、水平方向に１行走査する場合について説明する。
なお、垂直走査シフトレジスタ２０４は、パルス発生回路２０５から、第１垂直シフトパルス、第２垂直シフトパルス、及び垂直走査開始／終了パルスが高レベルで印加されて、パルス出力部２０４ａを充電状態に遷移させ、パルス出力部１０４ｂを遮断状態に遷移させる（タイムＴ０）。さらに、第２垂直シフトパルスが低レベルで印加され、端子Ｓａを介してパルス出力部２０４ａに第１垂直シフト開始パルスが高レベルで印加されて、パルス出力部２０４ａを出力状態に遷移させ、パルス出力部１０４ｂを充電状態に遷移させ、パルス出力部１０４を遮断状態に遷移させる（タイムＴ１）。
【０１８２】
以下、Ｔ２８まで、パルス出力部２０４ａから垂直選択パルスが出力されているとする。また、Ｔ５４１まで、端子Ｅｓを介して走査終了部１４６に垂直シフト終了パルスが低レベルで印加されているとする。
図３８は、動作例１に対して、実施の形態２における水平走査シフトレジスタの状態遷移を示す図である。なお、Ｔ４からＴ２４までについての説明は省略する。
【０１８３】
同図にみられるように、水平走査シフトレジスタ２０３は、パルス発生回路２０５から、第１水平シフトパルス、第２水平シフトパルス、及び水平走査開始／終了パルスが高レベルで印加されて、パルス出力部２０３Ａを充電状態に遷移させ、パルス出力部１０３Ｂを遮断状態に遷移させる（タイムＴ１）。さらに、第１水平シフトパルス、第２水平シフトパルス、及び水平走査開始／終了パルスが低レベルで印加され、端子ＳＡを介して走査開始部２３１に水平シフト開始パルスが高レベルで印加されて、パルス出力部２０３Ａを出力状態に遷移させ、パルス出力部１０３Ｂを充電状態に遷移させ、パルス出力部１０３Ｃを遮断状態に遷移させる（タイムＴ２）。さらに、第１水平シフトパルスおよび水平走査開始／終了パルスが低レベルで、第２水平シフトパルスが高レベルで印加され、端子ＳＡを介して走査開始部２３１に水平シフト開始パルスが低レベルで印加されて、パルス出力部２０３Ａを放電状態に遷移させ、パルス出力部１０３Ｂを出力状態に遷移させ、パルス出力部１０３Ｃを充電状態に遷移させ、パルス出力部１０３Ｄを遮断状態に遷移させる（タイムＴ３）。
【０１８４】
その後、水平走査シフトレジスタ２０３は、パルス発生回路２０５から、第１水平シフトパルスが低レベルで、第２水平シフトパルスが高レベルで印加され、端子ＥＹを介して走査終了部２３６に電圧パルスが低レベルで印加されて、パルス出力部１０３Ｗを放電状態に遷移させ、パルス出力部１０３Ｘを出力状態に遷移させ、パルス出力部１０３Ｙを充電状態に遷移させる（タイムＴ２５）。さらに、第１水平シフトパルスが高レベルで、第２水平シフトパルスが低レベルで印加され、端子ＥＹを介して走査終了部２３６に水平シフト終了パルスが高レベルで印加されて、パルス出力部１０３Ｘを放電状態に遷移させ、パルス出力部１０３Ｙを出力状態に遷移させる（タイムＴ２６）。そして、第１水平シフトパルスが低レベルで、第２水平シフトパルスおよび水平走査開始／終了パルスが高レベルで印加され、端子ＥＹを介して走査終了部２３６に水平シフト終了パルスが高レベルで印加されて、パルス出力部１０３Ｙを放電状態に遷移させる（タイムＴ２７）。
【０１８５】
以上、パルス出力部２０３Ａからパルス出力部１０３Ｙまで、水平選択パルスが出力され、画素部１０１Ａａ−１０１Ｙａが走査される。そして、パルス出力部１０４ｂ−１０４ｓに対しても、同様に、水平走査シフトレジスタ２０３から水平選択パルスが出力されることにより、走査領域Ａが走査される。
＜実施の形態２における動作例２＞
図３９（ａ），（ｂ）は、実施の形態２において走査領域Ｂに対して走査する際に、水平走査シフトレジスタおよび垂直走査シフトレジスタにパルス発生回路から印加される電圧パルスのタイミングチャートを示す図である。なお、図３９（ａ）は、走査を開始する際のタイミングチャートであり、図３９（ｂ）は、走査を終了する際のタイミングチャートである。
【０１８６】
図３９（ａ），（ｂ）にみられるように、上から順に、クロック、端子Ｈ１，Ｈ２，ＨＩＮ，ＳＥ，ＥＵ，Ｖ１，Ｖ２，ＶＩＮ，Ｓｄ，Ｅｐのそれぞれを介して、パルス発生回路２０５から水平走査シフトレジスタ２０３および垂直走査シフトレジスタ２０４の構成要素に印加される電圧パルスが示されている。
具体的には、水平走査シフトレジスタ２０３の構成要素に対しては、端子Ｈ１を介して、Ｔ０から２クロックの周期で１クロックの間、第１水平シフトパルスが高レベルで印加され、端子Ｈ２を介して、Ｔ１から２クロックの周期で１クロックの間、第２水平シフトパルスが高レベルで印加される。また、端子ＨＩＮを介して、Ｔ１およびＴ１９から２２クロックの周期で１クロックの間、水平走査開始／終了パルスが高レベルで印加される。さらに、走査開始部２３２に対しては、別途、端子ＳＥを介して、Ｔ１から２２クロックの周期で１クロックの間、水平シフト開始パルスが高レベルで印加され、走査終了部２３５に対しても、別途、端子ＥＵを介して、Ｔ１８から２２クロックの周期で２クロックの間、水平シフト終了パルスが高レベルで印加される。
【０１８７】
同様に、垂直走査シフトレジスタ２０４の構成要素に対しては、端子Ｖ１を介して、Ｔ０から１クロックの間およびＴ２３から４４クロックの周期で１９クロックの間、第１垂直シフトパルスが高レベルで印加され、端子Ｖ２を介して、Ｔ１から４４クロックの周期で１９クロックの間、電圧パルスが高レベルで印加される。また、端子ＶＩＮを介して、Ｔ０およびＴ２８４から１クロックの間、垂直走査開始／終了パルスが高レベルで印加される。さらに、走査開始部２４２に対しては、別途、端子Ｓｄを介して、Ｔ０から１クロックの間、垂直シフト開始パルスが高レベルで印加され、走査終了部１４５に対しても、別途、端子Ｅｐを介して、Ｔ２６５から２０クロックの間、垂直シフト終了パルスが高レベルで印加される。
【０１８８】
ここで、一例として、図３９（ａ），（ｂ）に示されるタイミングチャートに基づいて、Ｔ０からＴ２０までにおいて、水平方向に１行走査する場合について説明する。
なお、垂直走査シフトレジスタ２０４は、パルス発生回路２０５から、第１垂直シフトパルスおよび垂直走査開始／終了パルスが高レベルで、第２垂直シフトパルスが低レベルで印加され、端子Ｓｄを介して走査開始部２４２に水平シフト開始パルスが高レベルで印加されて、パルス出力部１０４ｄを充電状態に遷移させ、パルス出力部２０４ｅを遮断状態に遷移させる（タイムＴ０）。さらに、第１垂直シフトパルスおよび垂直走査開始／終了パルスが低レベルで、第２垂直シフトパルスが高レベルで印加され、端子Ｓｄを介して走査開始部２４２に電圧パルスが低レベルで印加されて、パルス出力部１０４ｄが出力状態に遷移し、パルス出力部１０４ｅが充電状態に遷移し、パルス出力部１０４ｆが遮断状態に遷移する（タイムＴ１）。
【０１８９】
以下、Ｔ２０まで、パルス出力部１０４ｄから垂直選択パルスが出力されているとする。また、Ｔ２６５まで、端子Ｅｐを介して走査終了部２４５に垂直シフト終了パルスが低レベルで印加されているとする。
図４０は、動作例２に対して、実施の形態２における水平走査シフトレジスタの状態遷移を示す図である。なお、Ｔ４からＴ１６までについての説明は省略する。
【０１９０】
同図にみられるように、水平走査シフトレジスタ２０３は、パルス発生回路２０５から、第１水平シフトパルスが低レベルで、第２水平シフトパルスおよび水平走査開始／終了パルスが高レベルで印加され、端子ＳＥを介して走査開始部２３２に水平シフト開始パルスが高レベルで印加されて、パルス出力部１０３Ｅを充電状態に遷移させ、パルス出力部１０３Ｆを遮断状態に遷移させる（タイムＴ１）。さらに、第１水平シフトパルスが高レベルで、第２水平シフトパルス、水平走査開始／終了パルス、及び水平シフト開始パルスが低レベルで印加されて、パルス出力部１０３Ｅを出力状態に遷移させ、パルス出力部１０３Ｆを充電状態に遷移させ、パルス出力部１０３Ｇを遮断状態に遷移させる（タイムＴ２）。さらに、第１水平シフトパルスが低レベルで、第２水平シフトパルスが高レベルで印加されて、パルス出力部１０３Ｅを放電状態に遷移させ、パルス出力部１０３Ｆを出力状態に遷移させ、パルス出力部１０３Ｇを充電状態に遷移させ、パルス出力部１０３Ｈを遮断状態に遷移させる（タイムＴ３）。
【０１９１】
その後、水平走査シフトレジスタ２０３は、パルス発生回路２０５から、第１水平シフトパルスが低レベルで、第２水平シフトパルスが高レベルで印加されて、パルス出力部１０３Ｓを放電状態に遷移させ、パルス出力部１０３Ｔを出力状態に遷移させ、パルス出力部１０３Ｕを充電状態に遷移させ、パルス出力部１０３Ｖを遮断状態に遷移させる（タイムＴ１７）。さらに、第１水平シフトパルスが高レベルで、第２水平シフトパルスが低レベルで印加され、端子ＥＵを介して走査終了部２３５に水平シフト終了パルスが高レベルで印加されて、パルス出力部１０３Ｔを放電状態に遷移させ、パルス出力部１０３Ｕを出力状態に遷移させ、パルス出力部１０３Ｖを遮断状態に遷移させる（タイムＴ１８）。そして、第１水平シフトパルスが低レベルで、第２水平シフトパルス、水平走査開始／終了パルスが高レベルで印加されて、パルス出力部１０３Ｕを放電状態に遷移させ、パルス出力部１０３Ｖを遮断状態に遷移させる（タイムＴ１９）。
【０１９２】
以上、パルス出力部１０３Ｅからパルス出力部１０３Ｕまで、水平選択パルスが出力され、画素部１０１Ｅｄ−１０１Ｕｄが走査される。そして、パルス出力部１０４ｅ−１０４ｐに対しても、同様に、水平走査シフトレジスタ２０３から水平選択パルスが出力されることにより、走査領域Ｂが走査される。
＜実施の形態２における動作例３＞
図４１（ａ），（ｂ）は、実施の形態２において走査領域Ｃに対して走査する際に、水平走査シフトレジスタおよび垂直走査シフトレジスタにパルス発生回路から印加される電圧パルスのタイミングチャートを示す図である。なお、図４１（ａ）は、走査を開始する際のタイミングチャートであり、図４１（ｂ）は、走査を終了する際のタイミングチャートである。
【０１９３】
図４１（ａ），（ｂ）にみられるように、上から順に、クロック、端子Ｈ１，Ｈ２，ＨＩＮ，ＳＩ，ＥＱ，Ｖ１，Ｖ２，ＶＩＮ，Ｓｇ，Ｅｍのそれぞれを介して、パルス発生回路２０５から水平走査シフトレジスタ２０３および垂直走査シフトレジスタ２０４の構成要素に印加される電圧パルスが示されている。
具体的には、水平走査シフトレジスタ２０３の構成要素に対しては、端子Ｈ１を介して、Ｔ０から２クロックの周期で１クロックの間、第１水平シフトパルスが高レベルで印加され、端子Ｈ２を介して、Ｔ１から２クロックの周期で１クロックの間、第２水平シフトパルスが高レベルで印加される。また、端子ＨＩＮを介して、Ｔ２、及びＴ１１から１４クロックの周期で１クロックの間、水平走査開始／終了パルスが高レベルで印加される。さらに、走査開始部２３３に対しては、別途、端子ＳＩを介して、Ｔ２から１４クロックの周期で１クロックの間、水平シフト開始パルスが高レベルで印加され、走査終了部２３４に対しても、別途、端子ＥＱを介して、Ｔ１０から１４クロックの周期で２クロックの間、水平シフト終了パルスが高レベルで印加される。
【０１９４】
同様に、垂直走査シフトレジスタ２０４の構成要素に対しては、端子Ｖ１を介して、Ｔ１から２８クロックの周期で１１クロックの間、第１垂直シフトパルスが高レベルで印加され、端子Ｖ２を介して、Ｔ０から１クロックの間およびＴ１５から２８クロックの周期で１１クロックの間、第２垂直シフトパルスが高レベルで印加される。さらに、走査開始部２４３に対しては、別途、端子Ｓｇを介して、Ｔ０から１クロックの間、垂直シフト開始パルスが高レベルで印加され、走査終了部２４４に対しても、別途、端子Ｅｍを介して、Ｔ８５から１２クロックの間、垂直シフト終了パルスが高レベルで印加される。
【０１９５】
ここで、一例として、図４１（ａ），（ｂ）に示されるタイミングチャートに基づいて、Ｔ０からＴ１２までにおいて、水平方向に１行走査する場合について説明する。
なお、垂直走査シフトレジスタ２０４は、パルス発生回路２０５から、第１垂直シフトパルスが低レベルで、第２垂直シフトパルスおよび垂直走査開始／終了パルスが高レベルで印加され、端子Ｓｇを介して走査開始部２４３に垂直シフト開始パルスが高レベルで印加されて、パルス出力部１０４ｇを充電状態に遷移させ、パルス出力部１０４ｈを遮断状態に遷移させる（タイムＴ０）。さらに、第１垂直シフトパルスが高レベルで、第２垂直シフトパルスおよび垂直走査開始／終了パルスが低レベルで印加され、端子Ｓｇを介して走査開始部２４３に垂直シフト開始パルスが低レベルで印加されて、パルス出力部１０４ｇを出力状態に遷移させ、パルス出力部１０４ｈを充電状態に遷移させ、パルス出力部１０４ｉを遮断状態に遷移させる（タイムＴ１）。
【０１９６】
以下、Ｔ１２まで、パルス出力部１０４ｇから垂直選択パルスが出力されているとする。また、Ｔ８４まで、端子Ｅｍを介して走査終了部２４４に垂直シフト終了パルスが低レベルで印加されているとする。
図４２は、動作例３に対して、実施の形態２における水平走査シフトレジスタの状態遷移を示す図である。なお、Ｔ４からＴ８までについての説明は省略する。
【０１９７】
同図にみられるように、水平走査シフトレジスタ２０３は、パルス発生回路２０５から、第１水平シフトパルスおよび水平走査開始／終了パルスが高レベルで、第２水平シフトパルスが低レベルで印加され、端子ＳＩを介して走査開始部２３３に水平シフト開始パルスが高レベルで印加されて、パルス出力部１０３Ｉを出力状態に遷移させ、パルス出力部１０３Ｊを充電状態に遷移させ、パルス出力部１０３Ｋを遮断状態に遷移させる（タイムＴ２）。さらに、第１水平シフトパルスおよび水平走査開始／終了パルスが低レベルで、第２水平シフトパルスが高レベルで、端子ＳＩを介して走査開始部２３３に水平シフト開始パルスが低レベルで印加されて、パルス出力部１０３Ｉを放電状態に遷移させ、パルス出力部１０３Ｊを出力状態に遷移させ、パルス出力部１０３Ｋを充電状態に遷移させ、パルス出力部１０３Ｌを遮断状態に遷移させる（タイムＴ３）。
【０１９８】
その後、水平走査シフトレジスタ２０３は、パルス発生回路２０５から、第１水平シフトパルスが低レベルで、第２水平シフトパルスが高レベルで印加されて、パルス出力部１０３Ｏを放電状態に遷移させ、パルス出力部１０３Ｐを出力状態に遷移させ、パルス出力部１０３Ｑを充電状態に遷移させ、パルス出力部１０３Ｒを遮断状態に遷移させる（タイムＴ９）。さらに、第１水平シフトパルスが高レベルで、第２水平シフトパルスが低レベルで印加され、端子ＥＱを介して走査終了部２３４に垂直シフト終了パルスが高レベルで印加されて、パルス出力部１０３Ｐを放電状態に遷移させ、パルス出力部１０３Ｑを出力状態に遷移させ、パルス出力部１０３Ｒを遮断状態に遷移させる（タイムＴ１０）。そして、第１水平シフトパルスが低レベルで、第２水平シフトパルスおよび水平走査開始／終了パルスが高レベルで印加され、端子ＥＱを介して走査終了部２３４に水平シフト終了パルスが高レベルで印加されて、パルス出力部１０３Ｑを放電状態に遷移させる（タイムＴ１１）。
【０１９９】
以上、パルス出力部１０３Ｉからパルス出力部１０３Ｑまで、水平選択パルスが出力され、画素部１０１Ｉｇ−１０１Ｑｇが走査される。同様に、パルス出力部１０４ｈ−１０４ｍに対しても、水平走査シフトレジスタ２０３から水平選択パルスが出力されることにより、走査領域Ｃが走査される。
＜実施の形態２のまとめ＞
以上、水平走査シフトレジスタ２０３および垂直走査シフトレジスタ２０４は、水平選択パルス、及び垂直選択パルスを出力し、切替部１０２を構成する水平ＭＯＳトランジスタＴｒ１５Ａ−Ｔｒ１５Ｙのゲートに水平選択パルスを印加し、受光部１０１を構成する垂直ＭＯＳトランジスタＴｒ１１Ａａ−Ｔｒ１１Ｙｓのゲートに垂直選択パルスを印加して、信号電荷を読み出す画素部を順番に選択する。そして、選択した画素部のフォトダイオードに蓄積されている信号電荷を読み出し、読み出した信号電荷を、垂直信号線１０９Ａ−１０９Ｙを介して切替部１０２に出力する。
【０２００】
そして、このとき、パルス発生回路２０５から印加される電圧パルスに応じて、水平選択パルスが印加される水平ＭＯＳトランジスタ、及び垂直選択パルスが印加される垂直ＭＯＳトランジスタが制限される。
＜その他＞
なお、実施の形態１における、走査開始／終了部１３２（又は１３５など）と、パルス出力部１０３Ｅ（又は１０３Ｖなど）とを交互に組み合わせてシフトレジスタを構成するとしてもよい。
【０２０１】
なお、実施の形態２において、４つの電圧パルスから２つの電圧パルスの組み合わせに応じて、それぞれ個別に走査を開始する６つの走査開始部を設けて、６カ所の開始位置から受光部を走査するとしてもよい。
なお、シフトレジスタは、ｎチャンネルおよびｐチャンネルのいずれか一つのチャンネルのＭＯＳトランジスタで構成されているとしてもよい。
【０２０２】
なお、水平走査シフトレジスタおよび垂直走査シフトレジスタのいずれか一つが、実施の形態１（又は実施の形態２）におけるシフトレジスタ（並列入力・並列出力のシフトレジスタ）であり、他が、従来におけるシフトレジスタ（直列入力・並列出力のシフトレジスタ）であるとしてもよい。
なお、受光部が１次元であるならば、実施の形態１（又は実施の形態２）におけるシフトレジスタ（並列入力・並列出力のシフトレジスタ）で１次元の受光部を走査するとしてもよい。
【０２０３】
【発明の効果】
以上のように、本発明に係わる固体撮像素子は、受光部に結像された画像の一部の領域を撮像する際でも、一旦、全領域に渡って走査して読み出した信号電荷を、画像データとしてメモリに記憶して、メモリに記憶した画像データから一部の領域を抜き出した画像データを生成するのではなく、撮像する領域に制限して走査することにより、走査に要する時間を短縮する。
【０２０４】
そして、これにより、一部の領域を撮像する際でも、走査に要する時間は、全領域に渡って撮像する際と変わらないという問題を解決することが可能という効果がある。
【図面の簡単な説明】
【図１】実施の形態１における固体撮像素子の構成を示す機能ブロック図である。
【図２】実施の形態１における水平走査シフトレジスタの構成を示す機能ブロック図その１である。
【図３】実施の形態１における水平走査シフトレジスタの構成を示す機能ブロック図その２である。
【図４】実施の形態１における水平走査シフトレジスタの構成を示す機能ブロック図その３である。
【図５】一例として、実施の形態１における水平走査シフトレジスタの構成を示す回路図その１である。
【図６】一例として、実施の形態１における水平走査シフトレジスタの構成を示す回路図その２である。
【図７】一例として、実施の形態１における水平走査シフトレジスタの構成を示す回路図その３である。
【図８】一例として、実施の形態１における水平走査シフトレジスタの構成を示す回路図その４である。
【図９】実施の形態１における垂直走査シフトレジスタの構成を示す機能ブロック図その１である。
【図１０】実施の形態１における垂直走査シフトレジスタの構成を示す機能ブロック図その２である。
【図１１】実施の形態１における垂直走査シフトレジスタの構成を示す機能ブロック図その３である。
【図１２】一例として、実施の形態１における垂直走査シフトレジスタの構成を示す回路図その１である。
【図１３】一例として、実施の形態１における垂直走査シフトレジスタの構成を示す回路図その２である。
【図１４】一例として、実施の形態１における垂直走査シフトレジスタの構成を示す回路図その３である。
【図１５】一例として、実施の形態１における垂直走査シフトレジスタの構成を示す回路図その４である。
【図１６】（ａ），（ｂ）は、実施の形態１において走査領域Ａに対して走査する際に、水平走査シフトレジスタおよび垂直走査シフトレジスタに、パルス発生回路から印加される電圧パルスのタイミングチャートを示す図である。
【図１７】動作例１に対して、実施の形態１における水平走査シフトレジスタの状態遷移を示す図である。
【図１８】（ａ），（ｂ）は、実施の形態１において走査領域Ｂに対して走査する際に、水平走査シフトレジスタおよび垂直走査シフトレジスタに、パルス発生回路から印加される電圧パルスのタイミングチャートを示す図である。
【図１９】動作例２に対して、実施の形態１における水平走査シフトレジスタの状態遷移を示す図である。
【図２０】（ａ），（ｂ）は、実施の形態１において走査領域Ｃに対して走査する際に、水平走査シフトレジスタおよび垂直走査シフトレジスタに、パルス発生回路から印加される電圧パルスのタイミングチャートを示す図である。
【図２１】動作例３に対して、実施の形態１における水平走査シフトレジスタの状態遷移を示す図である。
【図２２】実施の形態２における固体撮像素子の構成を示す機能ブロック図である。
【図２３】実施の形態２における水平走査シフトレジスタの構成を示す機能ブロック図その１である。
【図２４】実施の形態２における水平走査シフトレジスタの構成を示す機能ブロック図その２である。
【図２５】実施の形態２における水平走査シフトレジスタの構成を示す機能ブロック図その３である。
【図２６】一例として、実施の形態２における水平走査シフトレジスタの構成を示す回路図その１である。
【図２７】一例として、実施の形態２における水平走査シフトレジスタの構成を示す回路図その２である。
【図２８】一例として、実施の形態２における水平走査シフトレジスタの構成を示す回路図その３である。
【図２９】一例として、実施の形態２における水平走査シフトレジスタの構成を示す回路図その４である。
【図３０】実施の形態２における垂直走査シフトレジスタの構成を示す機能ブロック図その１である。
【図３１】実施の形態２における垂直走査シフトレジスタの構成を示す機能ブロック図その２である。
【図３２】実施の形態２における垂直走査シフトレジスタの構成を示す機能ブロック図その３である。
【図３３】一例として、実施の形態２における垂直走査シフトレジスタの構成を示す回路図その１である。
【図３４】一例として、実施の形態２における垂直走査シフトレジスタの構成を示す回路図その２である。
【図３５】一例として、実施の形態２における垂直走査シフトレジスタの構成を示す回路図その３である。
【図３６】一例として、実施の形態２における垂直走査シフトレジスタの構成を示す回路図その４である。
【図３７】（ａ），（ｂ）は、実施の形態２において走査領域Ａに対して走査する際に、水平走査シフトレジスタおよび垂直走査シフトレジスタに、パルス発生回路から印加される電圧パルスのタイミングチャートを示す図である。
【図３８】動作例１に対して、実施の形態２における水平走査シフトレジスタの状態遷移を示す図である。
【図３９】（ａ），（ｂ）は、実施の形態２において走査領域Ｂに対して走査する際に、水平走査シフトレジスタおよび垂直走査シフトレジスタに、パルス発生回路から印加される電圧パルスのタイミングチャートを示す図である。
【図４０】動作例２に対して、実施の形態２における水平走査シフトレジスタの状態遷移を示す図である。
【図４１】（ａ），（ｂ）は、実施の形態２において走査領域Ｃに対して走査する際に、水平走査シフトレジスタおよび垂直走査シフトレジスタに、パルス発生回路から印加される電圧パルスのタイミングチャートを示す図である。
【図４２】動作例３に対して、実施の形態２における水平走査シフトレジスタの状態遷移を示す図である。
【符号の説明】
１００ 固体撮像素子
１０１ 受光部
１０２ 切替部
１０３ 水平走査シフトレジスタ
１０４ 垂直走査シフトレジスタ
１０５ パルス発生回路
１０６ 増幅部
１０７ 水平選択線群
１０８ 垂直選択線群
１０９ 垂直信号線群
１１０ 水平信号線
１１１ 出力端子
１０１Ａａ−１０１Ｙｓ 画素部
１３１ 走査開始部
１３２−１３５ 走査開始／終了部
１３６ 走査終了部
１０３Ａ−１０３Ｙ パルス出力部
１０７Ａ−１０７Ｙ 水平選択線
１０９Ａ−１０９Ｙ 垂直信号線
１４１ 走査開始部
１４２−１４５ 走査開始／終了部
１４６ 走査終了部
１０４ａ−１０４ｓ パルス出力部
１０８ａ−１０８ｓ 垂直選択線
２００ 固体撮像素子
２０３ 水平走査シフトレジスタ
２０４ 垂直走査シフトレジスタ
２０５ パルス発生回路
２３１−２３３ 走査開始部
２３４−２３６ 走査終了部
２４１−２４３ 走査開始部
２４４−２４６ 走査終了部

Claims (15)

1. 光電変換および電荷蓄積が行われる画素部をＸ−Ｙのマトリックス状に配列した受光部を有して、当該受光部をＸ軸方向およびＹ軸方向に走査して蓄積電荷を読み出すＸ−Ｙアドレス型固体撮像素子であって、
   電圧パルスを発生させるパルス発生回路から並列に印加される電圧パルスの組み合わせが第１の組み合わせであると、当該受光部における第１の画素部から走査を開始し、当該第１の組み合わせとは異なる第２の組み合わせであると、当該第１の画素部とは異なる第２の画素部から走査を開始する並列入力のシフトレジスタを備える
   ことを特徴とするＸ−Ｙアドレス型固体撮像素子。
2. 前記パルス発生回路は、電圧レベルが高レベルおよび低レベルのいずれかになる第１の電圧パルス、第２の電圧パルス、及び第３の電圧パルスを発生させて前記シフトレジスタに印加し、
   前記シフトレジスタは、走査を開始する前の第１の時刻において、当該第１の電圧パルスおよび当該第２の電圧パルスが高レベルで、当該第３の電圧パルスが低レベルで印加されると、前記第１の画素部から走査を開始し、当該第１の時刻において、当該第２の電圧パルスおよび当該第３の電圧パルスが高レベルで、当該第１の電圧パルスが低レベルで印加されると、前記第２の画素部から走査を開始する
   ことを特徴とする請求項１に記載のＸ−Ｙアドレス型固体撮像素子。
3. 前記シフトレジスタは、
   前記第１の画素部を前記受光部から選択することが示される第１の選択パルスを出力する第１のパルス出力部と、
   前記第２の画素部を前記受光部から選択することが示される第２の選択パルスを出力する第２のパルス出力部と、
   前記第１の時刻において、前記第１の電圧パルスおよび前記第２の電圧パルスが高レベルで印加されると、前記第１の画素部から走査を開始することが示される第１の走査開始パルスを、当該第１のパルス出力部に出力する第１の走査開始部と、
   前記第１の時刻において、前記第２の電圧パルスおよび前記第３の電圧パルスが高レベルで印加されると、前記第２の画素部から走査を開始することが示される第２の走査開始パルスを、当該第２のパルス出力部に出力する第２の走査開始部と
   を備え、
   当該第１のパルス出力部は、
   前記第１の時刻において、当該第１の走査開始パルスが印加され、前記第１の時刻に続く第２の時刻において、前記第３の電圧パルスが高レベルで印加されると、当該第１の選択パルスを出力し、
   当該第２のパルス出力部は、
   前記第１の時刻において、当該第２の走査開始パルスが印加され、当該第２の時刻において、前記第１の電圧パルスが高レベルで印加されると、当該第２の選択パルスを出力する
   ことを特徴とする請求項２に記載のＸ−Ｙアドレス型固体撮像素子。
4. 前記パルス発生回路は、電圧レベルが高レベルおよび低レベルのいずれかになる第４の電圧パルスを発生させて前記シフトレジスタに印加し、
   前記第１の走査開始部は、
   当該第４の電圧パルスがドレインに印加され、前記第２の電圧パルスがゲートに印加される第１のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と、
   当該第１のＭＯＳＦＥＴのソースにドレインが接続され、前記第１の電圧パルスがゲートに印加される第２のＭＯＳＦＥＴと
   を備え、
   前記第１の時刻において、当該第４の電圧パルスが高レベルで印加されると、当該第２のＭＯＳＦＥＴのソースに現れる高レベルの電圧パルスを、前記第１の走査開始パルスとして出力する
   ことを特徴とする請求項３に記載のＸ−Ｙアドレス型固体撮像素子。
5. 前記シフトレジスタは、単一チャンネルのＭＯＳＦＥＴで構成されている
   ことを特徴とする請求項４に記載のＸ−Ｙアドレス型固体撮像素子。
6. 前記受光部において、第１の列に属する画素部を前記第１の画素部とし、当該第１の列とは異なる第２の列に属する画素部を前記第２の画素部として、
   前記シフトレジスタは、前記受光部のＸ軸方向に沿って配置され、前記受光部をＸ軸方向に走査する水平走査シフトレジスタである
   ことを特徴とする請求項５に記載のＸ−Ｙアドレス型固体撮像素子。
7. 前記パルス発生回路は、電圧レベルが高レベルおよび低レベルのいずれかになる第１の電圧パルスおよび第２の電圧パルスを発生させて前記シフトレジスタに印加し、
   前記シフトレジスタは、走査を開始する前の第１の時刻において、当該第１の電圧パルスが高レベルで、当該第２の電圧パルスが低レベルで印加されると、前記第１の画素部から走査を開始し、当該第１の時刻において、当該第１の電圧パルスが低レベルで、当該第２の電圧パルスが高レベルで印加されると、前記第２の画素部から走査を開始する
   ことを特徴とする請求項１に記載のＸ−Ｙアドレス型固体撮像素子。
8. 前記受光部において、第１の行に属する画素部を前記第１の画素部とし、当該第１の行とは異なる第２の行に属する画素部を前記第２の画素部として、
   前記シフトレジスタは、前記受光部のＹ軸方向に沿って配置され、前記受光部をＹ軸方向に走査する垂直走査シフトレジスタである
   ことを特徴とする請求項５に記載のＸ−Ｙアドレス型固体撮像素子。
9. 前記パルス発生回路は、電圧レベルが高レベルおよび低レベルのいずれかになる第４の電圧パルスを発生させて前記シフトレジスタに印加し、
   前記シフトレジスタは、走査を終了する前の第３の時刻において、前記第１の電圧パルスおよび当該第４の電圧パルスが高レベルで、前記第２の電圧パルスが低レベルで印加されないと、前記受光部における終端の画素部で走査を終了し、印加されると、当該終端の画素部とは異なる第３の画素部で走査を終了する
   ことを特徴とする請求項３に記載のＸ−Ｙアドレス型固体撮像素子。
10. 前記シフトレジスタは、
    前記第３の画素部を前記受光部から選択することが示される第３の選択パルスを出力する第３のパルス出力部と、
    前記第３の画素部に隣接する第４の画素部を前記受光部から選択することが示される第４の選択パルスを出力する第４のパルス出力部と、
    前記第３の時刻において、前記第１の電圧パルスおよび前記第４の電圧パルスが高レベルで印加されると、前記第３の画素部で走査を終了することが示される第１の走査終了パルスを、当該第４のパルス出力部に出力する第１の走査終了部と
    を備え、
    当該第３のパルス出力部は、
    前記第３の時刻において、前記第１の電圧パルスが高レベルで印加されると、当該第３の選択パルスを出力し、
    当該第４のパルス出力部は、
    前記第３の時刻において、当該第１の走査終了パルスが印加されずに、前記第３の時刻に続く第４の時刻において、前記第２の電圧パルスが高レベルで印加されると、当該第４の選択パルスを出力し、前記第３の時刻において、当該第１の走査終了パルスが印加されると、当該第４の時刻において、前記第２の電圧パルスが高レベルで印加されても、当該第４の選択パルスを出力しない
    ことを特徴とする請求項９に記載のＸ−Ｙアドレス型固体撮像素子。
11. 前記パルス発生回路は、電圧レベルが高レベルおよび低レベルのいずれかになる第５の電圧パルスを発生させて前記シフトレジスタに印加し、
    前記第２の走査開始部は、
    当該第５の電圧パルスがドレインに印加され、前記第３の電圧パルスがゲートに印加される第１のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と、
    当該第１のＭＯＳＦＥＴのソースにドレインが接続され、前記第２の電圧パルスがゲートに印加される第２のＭＯＳＦＥＴと
    を備え、
    前記第１の時刻において、当該第５の電圧パルスが高レベルで印加されると、当該第２のＭＯＳＦＥＴのソースに現れる高レベルの電圧パルスを、前記第２の走査開始パルスとして出力し、
    前記第１の走査終了部は、
    当該第５の電圧パルスがドレインに印加され、前記第４の電圧パルスがゲートに印加される第３のＭＯＳＦＥＴと、
    当該第３のＭＯＳＦＥＴのソースにドレインが接続され、前記第１の電圧パルスがゲートに印加される第４のＭＯＳＦＥＴと
    を備え、
    前記第３の時刻において、当該第５の電圧パルスが低レベルで印加されると、当該第４のＭＯＳＦＥＴのソースに現れる低レベルの電圧パルスを、前記第１の走査終了パルスとして出力する
    ことを特徴とする請求項１０に記載のＸ−Ｙアドレス型固体撮像素子。
12. 光電変換および電荷蓄積が行われる画素部をＸ−Ｙのマトリックス状に配列した受光部を有して、当該受光部をＸ軸方向およびＹ軸方向に走査して蓄積電荷を読み出すＸ−Ｙアドレス型固体撮像素子であって、
    電圧パルスを発生させるパルス発生回路から並列に印加される電圧パルスの組み合わせが第１の組み合わせ以外であると、当該受光部における終端の画素部で走査を終了し、当該第１の組み合わせであると当該終端の画素部とは異なる第１の画素部で走査を終了する並列入力のシフトレジスタを備える
    ことを特徴とするＸ−Ｙアドレス型固体撮像素子。
13. 前記パルス発生回路は、電圧レベルが高レベルおよび低レベルのいずれかになる第１の電圧パルス、第２の電圧パルス、及び第３の電圧パルスを発生させて前記シフトレジスタに印加し、
    前記シフトレジスタは、走査を終了する前の第１の時刻において、前記第１の電圧パルスおよび当該第３の電圧パルスが高レベルで、前記第２の電圧パルスが低レベルで印加されないと、前記終端の画素部で走査を終了し、印加されると、前記第１の画素部で走査を終了する
    ことを特徴とする請求項１２に記載のＸ−Ｙアドレス型固体撮像素子。
14. 前記シフトレジスタは、
    前記第１の画素部を前記受光部から選択することが示される第１の選択パルスを出力する第１のパルス出力部と、
    前記第１の画素部に隣接する第２の画素部を前記受光部から選択することが示される第２の選択パルスを出力する第２のパルス出力部と、
    前記第１の時刻において、前記第１の電圧パルスおよび前記第３の電圧パルスが高レベルで印加されると、前記第１の画素部で走査を終了することが示される第１の走査終了パルスを、当該第２のパルス出力部に出力する第１の走査終了部と
    を備え、
    当該第１のパルス出力部は、
    前記第１の時刻において、前記第１の電圧パルスが高レベルで印加されると、当該第１の選択パルスを出力し、
    当該第２のパルス出力部は、
    前記第１の時刻において、当該第１の走査終了パルスが印加されずに、前記第１の時刻に続く第２の時刻において、前記第２の電圧パルスが高レベルで印加されると、当該第２の選択パルスを出力し、前記第１の時刻において、当該第１の走査終了パルスが印加されると、当該第２の時刻において、前記第２の電圧パルスが高レベルで印加されても、当該第２の選択パルスを出力しない
    ことを特徴とする請求項１３に記載のＸ−Ｙアドレス型固体撮像素子。
15. 前記パルス発生回路は、電圧レベルが高レベルおよび低レベルのいずれかになる第４の電圧パルスを発生させて前記シフトレジスタに印加し、
    前記第１の走査終了部は、
    当該第４の電圧パルスがドレインに印加され、前記第３の電圧パルスがゲートに印加される第１のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と、
    当該第１のＭＯＳＦＥＴのソースにドレインが接続され、前記第１の電圧パルスがゲートに印加される第２のＭＯＳＦＥＴと
    を備え、
    前記第１の時刻において、当該第４の電圧パルスが低レベルで印加されると、当該第２のＭＯＳＦＥＴのソースに現れる低レベルの電圧パルスを、前記第１の走査終了パルスとして出力する
    ことを特徴とする請求項１４に記載のＸ−Ｙアドレス型固体撮像素子。

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