JP2004193299A - 半導体装置 - Google Patents

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Abstract

【課題】従来のパッドは、プローブ針によるパッド上の金属配線の傷の発生ならびにプローブ針先端の曲がり等のプローブ針自身のダメージ対策はなされていない。
【解決手段】段差形成用薄膜によってパッド表面に形成される矩形部と矩形部の各辺の一部がパッドの内側へ向かって延設する延設部を設けることで矩形の各辺に段差を有した複数の角や辺が形成される。この延設部によりプローブ針がパッド表面を滑りやプローブ針の先端のダメージを防止する。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は半導体装置の電気信号の入出力を行うパッドに関するものである。
【0002】
【従来の技術】
半導体装置の特性評価や不良解析を行う場合、半導体装置の回路内部に配置されたパッドにプローブ針を触針させ、このプローブ針を介して電気信号の入出力を行って半導体装置の特性を観察する手法が用いられている。
【0003】
プローブ針の先端は半導体装置のパッドとの接続をより確実にするために、パッドとの触針後に適度な触針圧をかけてパッド表面の金属配線にわずかに食い込ませる。プローブ針の他端は接続装置により外部の装置等と電気的に接続する。
【0004】
プローブ針は外部の装置と接続装置を介して接続しているために、半導体装置の特性評価等の最中に不測の外乱等の振動がプローブ針先端に伝達されることがある。不測の外乱の例をあげると、外部装置の動作に関わる振動やプローブ針の他端に接続されている外部の装置との接続ケーブルのたわみやつっぱり、半導体装置の特性評価を行う人員の作業ミスなどがある。
【0005】
半導体装置のパッド表面の金属配線は平坦であるために、このようにプローブ針に不測の外乱等による振動が伝達されると、プローブ針がパッド表面の金属配線上を滑り、パッドから外れてパッド近傍に設置されている回路素子と接触し、これを破壊してしまうという問題があった。
【0006】
近年、半導体装置の高集積化や高密度化が進み、集積される回路構成が大規模化しているために、半導体装置のパッドの直近にまで回路や配線が設置されることが多い。すなわち、パッドとパッド近傍に設置される回路素子との距離が接近する傾向である。このような傾向の半導体装置にあっては、半導体装置の特性評価時のプローブ針による回路素子の破壊の危険性が高く、大きな問題であった。
【0007】
また、プローブ針がパッド表面の金属配線上を滑ることで、パッド表面の金属電極を傷つけ、さらにはプローブ針自身も針先曲がりなどのダメージを受けてしまうことも大きな問題となっていた。
【0008】
この問題を解決するために、従来技術として下記のような構成を持つパッドが提案されている。図6(a)、(b)に従来のパッド構成を示す。(特許文献1を参照)
図6(a)はパッドの平面図、図6(b)は図6(a)のD−D’の断面図である。
【0009】
すなわち、半導体基板51に絶縁層41を形成し、絶縁層41上に段差形成用薄膜21を設置し、段差形成用薄膜21上に金属配線層100を設けた。このような構成とすることで、金属配線層100の周辺部に沿って枠型に段差形成用薄膜21が形成され、図6(b)に示すように金属配線層100の表面に凹部101が設けられ、金属配線層100と段差形成用薄膜21との境界には段差部111が形成される。
【0010】
図8(a)(b)に他の従来のパッド構成を示す。(特許文献2を参照)
図8(a)はパッドの平面図、図8(b)は図8(a)のE−E’の断面図である。
【0011】
すなわち、半導体基板52に絶縁層42を形成し、絶縁層42上にポリシリコン層22を穴をあけるように設けた。金属配線層200はポリシリコン層22を覆うように設け、ポリシリコン層22の穴の部分には金属配線層200の凹部102が形成している。
【0012】
【特許文献1】
特開昭60−198743号公報(第1−2頁、第2図)
【特許文献2】
特開昭61−100951号公報(第1−2頁、第1図)
【0013】
【発明が解決しようとする課題】
従来のパッドは、プローブ針がパッド上を滑りパッドを飛び出して近傍の回路素子を破壊してしまう対策はなされているが、パッド上の金属配線の傷の発生ならびにプローブ針先端のダメージの対策はなされていない。すなわち、従来のパッドはパッドの周囲に枠状に段差形成用薄膜層を設けているか、プローブ針の触針位置からまったく滑らないように半ば固定してしまうものである。
【0014】
図6(a)、(b)に示した従来のパッド構成において(特許文献1を参照)、プローブ針が触針する様子を図7を用いて説明する。
すなわち、プローブ針8がパッド表面に触針したのち、外乱等の何らかの理由により振動などがプローブ針に伝達されパッド表面を矢印Xの方向に滑ったとしても、パッド表面の凹部101の段差部111にプローブ針8は到達し滑りは止まる。したがって、プローブ針8がパッド外へ飛び出し、パッド近傍の回路素子等を破壊することはない。
【0015】
しかし、この構成では段差形成用薄膜21の形状に問題があった。すなわち、通常プローブ針8はパッドの略中心Sを目標に触針させる。段差形成用薄膜21はパッド周辺部に沿って枠型に設置している。このため、プローブ針8の触針位置であるパッドの略中央Sと段差形成用薄膜21により形成されるパッド表面の凹部101の段差部111との距離が遠い。
したがって、図7に示すようにプローブ針8が金属配線層100上を矢印Xの方向に滑ると、前述の如くプローブ針8は金属配線層100に適度な触針圧にて食い込ませているために、滑った分だけ金属配線層100に傷9が発生してしまう。この傷9はプローブ針に伝達される外乱等の強さによってその大きさも半導体基板51方向への深さも変わる。
【0016】
この傷9は半導体装置の信頼性を低化させる要因である。すなわち、傷9が長くなるにつれパッド上の金属配線層100が破壊されるのであるから、半導体装置の特性評価後の実装工程において、パッド上に形成する金属電極との接着面積が低化してしまい、電気的な抵抗が増加し、半導体装置の信頼性を劣化させてしまう。
【0017】
図8(a)、(b)に示した従来のパッド構成において(特許文献2を参照)、プローブ針を触針する様子を図9を用いて説明する。
すなわち、プローブ針8はパッド表面の金属配線層200の凹部102の部分に触針する。プローブ針8の先端は凹部102に嵌り込むために外乱等の振動がプローブ針8に伝達されても動くことはなく、パッド上の金属配線層200を滑ることはない。
【0018】
しかし、この構成では段差形成用薄膜22の形状に問題があった。すなわち、プローブ針8がパッドに触針する領域(凹部102)が極めて小さく、プローブ針8の先端は半ば固定された状態となってしまう。
このため、プローブ針8に外乱等の振動が伝達した場合、プローブ針8の先端が多少動いて振動を吸収することができなくなり、外乱の強さによってはプローブ針8の先端が曲がるなどのダメージが発生してしまう。
また、凹部102以外の金属配線層200の上にプローブ針8が触針した場合、外乱によりプローブ針8は金属配線200の上を滑り、パッドから飛び出してしまう。つまり、凹部102にプローブ針8を触針しなければ、プローブ針8の飛び出しに対しては段差形成用薄膜22がないパッドとなんら変わらない。したがって、凹部102に正確に触針させることが必要となるが、凹部102は極めて小さいために正確な触針は難しく、半導体装置の特性評価を行う人員の負荷になってしまう。
【0019】
以上の説明で明らかなように、従来のパッドは、プローブ針がパッド上を滑りパッドの外に飛び出すことに対する対策はなされているものの、パッド表面の金属配線の傷やプローブ針先端のダメージ発生を防止することには何ら考慮がなされていなかった。
【0020】
【課題を解決するための手段】
本発明は、上記した問題を解決するための手段として、段差形成用薄膜によってパッド表面に形成される凹部の形状を以下のようにすることを特徴とする。
前記凹部は、矩形部と該矩形部の各辺の一部がパッドの内側へ向かって延設する延設部を設ける。また、前記延設部の内側に段差形成用薄膜を設ける。
【0021】
(作用)
本発明は、前記凹部の矩形部と該矩形部の各辺の一部にパッドの内側へ向かって延設する延設部を設けることで矩形の各辺に段差を有した複数の角や辺が形成され、前記段差を有した複数の角や辺はプローブ針がパッド表面に触針し、外乱等の振動がプローブ針に伝達されプローブ針がパッド表面を滑ることを最小限にし、パッド表面にできる傷の長さを最小限に抑える。さらに、プローブ針の先端を固定することはないので針先曲がりなどのプローブ針先端のダメージを防止することができる。
【0022】
【発明の実施の形態】
(第1の実施形態)
以下、図1を用いて本発明の第1の実施の形態を説明する。図1(a)はパッドの平面図、図1(b)は図1(a)のA−A’の断面図である。図1において1は電極配線層、2は段差形成用薄膜、3は層間絶縁膜、4はフィールド酸化膜、5は半導体基板である。10は電極配線層1の表面の凹部、11は凹部10と段差形成用薄膜2との境界の段差部、12は枠型の段差形成用薄膜2のパッド内側の矩形部である。7は矩形部12から矩形の各辺の一部にパッド内側へ向かって延設する延設部である。
【0023】
本発明の第1の実施の形態における半導体装置の構成を図1(b)を用いて詳しく説明する。
半導体基板5上のフィールド酸化膜4表面に延設部7を有した段差形成用薄膜2を設置し、さらに段差形成用薄膜2上に層間絶縁膜3を形成し、層間絶縁膜3上に電極配線層1を形成する。段差形成用薄膜2は延設部7により複数の角や辺が形成され、このような構成にすることにより、電極配線層1の下に前記段差形成用薄膜2が設置されている部分と段差形成用薄膜2が設置されていない部分とで凹部10が形成される。凹部10の段差形成用薄膜2との境界には段差部11が形成される。
【0024】
次に、本発明の第1の実施の形態における半導体装置の特性評価を行う場合の効果を説明する。プローブ針をパッド表面に触針して半導体装置の特性評価を行う場合に、外乱等の何らかの理由により振動などがプローブ針に伝達され、プローブ針がパッド表面の電極配線層1を滑ったとしても、プローブ針はパッド表面の凹部10の段差部11を有した複数の角や辺の部分で停止する。これにより、プローブ針の滑りを短い距離で止め、パッド表面にできる傷の長さを短く抑える。さらに、プローブ針は延設部7までの短い距離を滑ることからプローブ針の先端に無理な力が加わることはなく、針先の曲がりなどのダメージを起こすことはない。
また、従来のパッド(特許文献2を参照)に比べ、プローブ針のパッドへの触針は容易であり半導体装置の特性評価を行う人員の負荷を低減する。
【0025】
(第2の実施形態)
以下、図2を用いて本発明の第2の実施の形態を説明する。図2はパッドの平面図である。図2において図1と同一の機能を持つ部分は同一の符号を付してあり、説明を省略する。
図2に示す実施の形態においては、段差形成用薄膜2の矩形部12に設ける延設部7を複数とすることでより多くの辺や角を設けている。このため、プローブ針が滑り、段差形成用薄膜2の延設部7、すなわち段差部11に接触した場合、接触してからさらに段差部11に沿って滑る場合であっても、より多くの辺や角によりプローブ針をはさみ込むことで滑りを短い距離で停止させることができる。
【0026】
(第3の実施形態)
以下、図3を用いて本発明の第3の実施の形態を説明する。図3(a)はパッドの平面図、図3(b)は図3(a)のB−B’の断面図である。図3において図1と同一の機能を持つ部分は同一の符号を付してあり、説明を省略する。
図3において6は矩形部12のさらにパッドの内側に設置した枠型の段差形成用薄膜である。図3(b)に示すように、電極配線層1の表面には複数の凹部10が形成される。したがって、プローブ針がパッド表面に触針した後、パッドの周辺部へ向かって滑っても、パッド表面には複数の凹部10によりプローブ針の滑りを短い距離で止める。すなわち、プローブ針がパッドの中央付近に触針しなくても、複数の凹部10によりプローブ針の滑りを制限することができる。よって、パッド表面にできる傷の長さを第1または第2の実施の形態よりもさらに短くすることができる。本発明の第3の実施の形態では、プローブ針がパッドの中心付近に触針することが出来ない場合においてもプローブ針の滑りを短い距離で止めることができる。
本発明の段差形成用薄膜は、段差を形成することを目的とするものである。図3においては、段差形成用薄膜2と段差形成用薄膜6とは同じ高さで形成するように示されているが、異なる高さで形成してもよいことは言うまでもない。
【0027】
(第4の実施形態)
以下、図4を用いて本発明の第4の実施の形態を説明する。図4はパッドの平面図である。図4において図1と同一の機能を持つ部分は同一の符号を付してあり、説明を省略する。
図4において延設部7は、矩形部12の角部分にも設けている。このような構成にすることによって、プローブ針がパッドの中心付近に触針しパッドの角方向に滑る場合であっても短い距離でプローブ針の滑りを停止することができる。
【0028】
(第5の実施形態)
以下、図5を用いて本発明の第5の実施の形態を説明する。図5(a)はパッドの平面図、図5(b)は図5(a)のC−C’の断面図である。図5において図1と同一の機能を持つ部分は同一の符号を付してあり、説明を省略する。
図5において6は矩形部12のさらにパッドの内側に設置した枠型の段差形成用薄膜である。この段差形成用薄膜6は、図3に示す本発明の第3の実施の形態に示したものと同一の主旨に基づくものであるので説明を省略する。
【0029】
第1〜第5の実施の形態における段差形成用薄膜2は、ポリシリコン、ポリサイドまたはシリサイドのいずれかからなり、これらの材質は半導体装置を構成するパッド以外の回路素子の形成や配線材料に用いるものと同一であり、本発明のパッドを形成するために新たに追加しなければならない材質ではない。このため、半導体装置の製造工程に何ら工程を追加することなく形成することができる。
【0030】
【発明の効果】
以上説明したように、パッド表面の凹部に形成される段差を有した複数の角や辺により、プローブ針がパッド表面に触針し、外乱等の何らかの振動がプローブ針に伝達され、パッドの外側へ向かってパッド表面を滑ることを最小限に止めることができる。
プローブ針がパッド表面を滑る距離が短くなることから、パッド表面にできる傷の長さを最小限に抑えることができる。
【0031】
パッド表面にできる傷の長さを最小限に抑えることは、半導体装置の製造においてパッド表面とパッド表面に形成する金属電極との接着面積を低下させることはない。したがって、パッドと金属電極との接着密度が上がり、電気的な抵抗も下がるために半導体装置の信頼性を大きく向上することができる。
また、パッド表面上でのプローブ針の滑りを最小限に抑えることにより、プローブ針の針先曲がり等のダメージを防止することができる。
【0032】
また、段差形成用薄膜の形状を工夫していることから、プローブ針の滑りの制限とプローブ針のパッドへの触針の容易性とを両立しており、半導体装置の特性評価を行う人員の負荷を低減する。
【0033】
さらに、段差形成用薄膜は、ポリシリコン、ポリサイドまたはシリサイドのいずれかからなり、これらの材質は半導体装置を構成する回路素子や配線材料と同一のものであり、段差形成用薄膜を形成するための新たな製造工程の追加は一切必要ない。
【0034】
本発明の段差形成用薄膜は、段差を形成することを目的とするものであるから、図3に示す本発明の第3の実施の形態と図5に示す本発明の第5の実施の形態とにおける段差形成用薄膜2と段差形成用薄膜6とを同じ材質で形成しても異なる材質で形成してもよい。たとえば、段差形成用薄膜2はポリシリコン、段差形成用薄膜6はポリサイドなどの材質で形成してもかまわない。
【0035】
以上のことから、本発明の半導体装置のパッドは、パッド上のプローブ針の滑りを制限しプローブ針のパッドからの飛び出しを防止することに加え、プローブ針の針先曲がり等のダメージも防止することができるという機能を有する。さらに、これらの機能を有しながらプローブ針を触針しやすいという特徴がある。その効果は非常に大きい。
【図面の簡単な説明】
【図1】本発明の第1の実施例を説明する図面である。
【図2】本発明の第2の実施例を説明する図面である。
【図3】本発明の第3の実施例を説明する図面である。
【図4】本発明の第4の実施例を説明する図面である。
【図5】本発明の第5の実施例を説明する図面である。
【図6】従来例を説明する図面である。
【図7】従来例を説明する図面である。
【図8】従来例を説明する図面である。
【図9】従来例を説明する図面である。
【符号の説明】
1 電極配線層
2 段差形成用薄膜
3 層間絶縁膜
4 フィールド酸化膜
5 半導体基板
6 段差形成用薄膜
7 延設部
8 プローブ針
9 傷
10 凹部
11 段差部
12 矩形部

Claims (4)

  1. 半導体基板上に形成したフィールド酸化膜と、該フィールド酸化膜上に形成した段差形成用薄膜と、該段差形成用薄膜上に形成した層間絶縁膜層と、パッドを備え、該パッドに凹部を有する半導体装置において、前記凹部は、矩形部と、該矩形部の各辺の一部がパッド内側へ向かって延設する延設部とからなることを特徴とする半導体装置。
  2. 前記矩形部の各辺にそれぞれ複数の前記延設部を設けたことを特徴とする請求項1に記載の半導体装置。
  3. 前記延設部の内側に段差形成用薄膜を有することを特徴とする請求項1または2に記載の半導体装置。
  4. 前記段差形成用薄膜は、ポリシリコン、ポリサイドまたはシリサイドのいずれかであることを特徴とする請求項1から3のいずれか一つに記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150077148A1 (en) * 2013-09-18 2015-03-19 Seagate Technology Llc Work piece contact pad with centering feature
US9478237B2 (en) * 2013-09-18 2016-10-25 Seagate Technology Llc Work piece contact pad with centering feature
US11646280B2 (en) 2019-11-05 2023-05-09 Nanya Technology Corporation Method for fabricating semiconductor device

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