JP2004192709A - 高速信号検出装置、高速信号検出プログラムおよび高速信号検出方法 - Google Patents
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Abstract
【解決手段】入力信号が符号付ビットデータからなる場合、PRML方式により当該符号付ビットデータを検出する高速信号検出装置1であって、PRML方式を適用するために前記入力信号の符号付ビットデータを、ビット数とPRMLの検出レベル数とにより算出したターゲット値に基づいて、符号付ビットデータのデータレンジを拡張すると共に、このデータレンジを均等に割り振ったマージンを設定したフィルタを通過させPR等化信号に等化するPR等化用フィルタ部3と、このPR等化信号に基づき、符号付ビットデータをビタビアルゴリズムによって復号するビタビ復号部5と、復号された復号符号付ビットデータをデコードして出力するシンクバイト検出RLL(1,7)デコード部7と、を備えた。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、光ディスク等の記録媒体に記録した情報の再生をPRML方式によって行う高速信号検出装置、高速信号検出プログラムおよび高速信号検出方法に関する。
【0002】
【従来の技術】
一般に、映像音声データ等の情報を記録する光ディスク等の記録媒体は、現在放送局で広く使用されている磁気テープ(VTRテープ)等の記録媒体に比べて、ランダムアクセス、保存耐久性等の大きなメリットがあり、VTRテープに取って代わると想定されている。それゆえ、光ディスク等の記録媒体がVTRテープに取って代わり、より一般向けに普及していくためにも、光ディスク等の記録媒体へ映像音声データ等の情報を記録再生するデータ転送レートが現在のデータ転送レートよりもさらに高速化することが望まれている。
【0003】
光ディスク等の記録媒体のデータ転送レートを高速化する、つまり、映像音声データ等の情報の高速高密度記録再生を実現するためには、RLL(1,7)符号と、PR(1,1,1)ML復号方式との組み合わせが有効であることが開示されている(非参考文献1を参照)。
【0004】
すなわち、このPRML方式に基づいてハードウェアにされたもの(回路等)が、当該光ディスク等の記録媒体を取扱可能な光ディスク装置に実装される必要があると想定されている。なお、PRML方式に基づくハードウェアは、低コスト化が図れる等のメリットを有するFPGA(Field Programmable Gate Array)で試作される場合が多い。このFPGAは、現場でプログラムを書き換え可能な大規模な集積回路であり、プログラムを書き換えるだけで機能を変更することができるものである。PRML方式に基づくハードウェアは、試作段階の電子回路等で多用されるものである。
通常、このFPGAを使用して、ビタビアルゴリズムによるビタビ復号回路等を実現する場合、ユークリッド距離(データ信号を復号する際に、現在のデータ信号と直前のデータ信号との誤差を二乗した値(二乗誤差)を加算したもの)を算出するために、当該ビタビ復号回路の検出部において、データ信号から検出した再生信号を二乗することが必要であり、この再生信号を二乗した二乗項が存在していた。
【0005】
【非特許文献1】
M.Kishida et al.,“PRML channel for high−transfer−rate optical disk”,Proc.of ODS2001,pp.401−408.(Apr.2001)
【0006】
【発明が解決しようとする課題】
しかしながら、従来のFPGAの構成では、高速動作という点で問題がある。つまり、従来のFPGAでは、映像音声データ等の情報、つまり、データ信号を検出する際に供されるビタビ復号回路等の検出アルゴリズムにおいて、ユークリッド距離を算出するために、再生信号を二乗した二乗項が存在することによって、データ信号を処理する際の処理ビット数が増加してしまい、高速にデータ信号を検出することが困難になるという問題がある。
【0007】
そこで、本発明の目的は前記した従来の技術が有する課題を解消し、ビタビ復号回路等の検出アルゴリズムにおいて、高速にデータ信号を検出することができる高速信号検出装置、高速信号検出プログラムおよび高速信号検出方法を提供することにある。
【0008】
【課題を解決するための手段】
本発明は、前記した目的を達成するため、以下に示す構成とした。
請求項1記載の高速信号検出装置は、入力信号が符号付きNビットデータからなる場合、PRML方式により当該符号付きNビットデータを検出する高速信号検出装置であって、前記PRML方式を適用するために前記入力信号の符号付きNビットデータを、フィルタを通過させてPR等化信号に等化するPR等化手段と、このPR等化手段で等化されたPR等化信号に基づいて、前記符号付きNビットデータを、ビタビアルゴリズムによって復号するビタビ復号手段と、このビタビ復号部で復号された復号符号付きNビットデータをデコードして出力する出力手段と、を備え、前記フィルタは、前記符号付きNビットデータのビット数NとPRMLの検出レベル数Mとにより算出したターゲット値に基づいて、前記符号付きNビットデータのデータレンジを拡張すると共に、このデータレンジを均等に割り振ったマージンを設定した構成を有することを特徴とする。
【0009】
かかる構成によれば、PR等化手段で、符号付きNビットデータがフィルタを通過して、PR等化信号に等化される。このフィルタは、符号付きNビットデータのビット数およびPRMLの検出レベル数Mとによって算出されたターゲット値に基づき、データレンジが拡張されたものであり、この拡張されたデータレンジにより、オーバーフローを起こさないように均等に割り振られたマージン(オーバーフローマージン)が設定されたものである。そして、ビタビ復号手段で、PR等化手段にて等化されたPR等化信号がビタビアルゴリズムによって復号され、出力手段で復号符号付きNビットデータにデコードされて出力される。
【0010】
なお、符号付きNビットデータとは、正負の符号が付されているビット数が整数Nのデータである。PRML(Partial Response Maximum Likelihood)方式とは、符号付きNビットデータのデータ検出を識別時刻以前の復号信号の状態により、統計的に最も確からしい値に推定して復号する推定方法にビタビアルゴリズムを用いる最尤復号法である。ビタビアルゴリズム(Viterbi algorithm)とは、畳み込み符号が持つ繰り返し特性を利用し、受信系列に対して送信符号に最も近い、即ち尤度を最大にする符号系列を推定する際に、最大尤度の符号系列を、トレリス線図を用いて効果的に探索する方法である。
【0011】
請求項2記載の高速信号検出装置は、入力信号が符号付きNビットデータからなる場合、PRML方式により当該符号付きNビットデータを検出する高速信号検出装置であって、前記PRML方式を適用するために前記入力信号の符号付きNビットデータをPR等化信号に等化するPR等化手段と、このPR等化手段で等化されたPR等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、予め設定した数値を当該PR等化信号に演算し、この演算した演算値に基づいて、前記符号付きNビットデータを復号するビタビ復号手段と、このビタビ復号部で復号された復号符号付きNビットデータをデコードして出力する出力手段と、を備えることを特徴とする。
【0012】
かかる構成によれば、PR等化手段で、符号付きNビットデータがPR等化信号に等化される。ビタビ復号手段で、このPR等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、PR等化信号に予め設定した数値が演算され、この演算された演算値に基づいて、符号付きNビットデータが復号される。予め設定された数値とは、ユークリッド距離を算出するために二乗誤差を表す数式において、二乗項を用いないように変形した際の乗算または加算する各数値(係数)である。その後、出力手段で、ビタビ復号手段に復号された復号符号付きNビットデータが出力される。
【0013】
請求項3記載の高速信号検出装置は、請求項2に記載の高速信号検出装置において、前記ビタビ復号手段には、前記PR等化信号を分岐し、分岐した各PR等化信号に予め設定した所定係数を乗算するブランチメトリック計算手段と、このブランチメトリック計算手段で計算した各計算値に対し、前記パスが複数存在する場合には、前記計算値に予め設定した所定値および帰還させた帰還値を加算し、前記パスが一つの場合には、前記計算値に前記所定値を加算せずに、帰還させ帰還値を加算し、当該加算値同士を比較して選択する加算比較選択手段と、この加算比較選択手段で選択した演算値を記憶し、当該演算値を論理演算処理することで、デジタル信号の前記復号符号付きNビットデータとして出力する演算値処理手段と、を備えることを特徴とする。
【0014】
かかる構成によれば、ブランチメトリック計算手段で、PR等化信号が分岐され、所定係数が乗算される。このブランチメトリック計算手段がビタビアルゴリズムを実現する部分、つまり、識別時刻以前の復号信号の状態により、統計的に最も確からしい値に推定して復号する部分である。続いて、加算比較選択手段でパスが複数存在する場合には、ブランチメトリック計算手段における計算値に所定値および帰還値が加算され、パスが1つの場合には、ブランチメトリック計算手段における計算値に帰還値のみが加算され、加算値同士が比較して選択される。そして、演算値処理手段で、加算比較選択手段にて選択された演算値が記憶され、論理演算処理が施され、デジタル信号の復号符号付きNビットデータとして出力される。
【0015】
なお、パスが複数ある場合とパスが1つだけの場合とは、例えば、PR(1,1,1)等化後に、RLL(1,7)コードの場合、1と1との間に0は最低1つあるからNRZI化した結果でみると、010、101は存在しないことになる。つまり、直前の状態S0が00の場合、000および001に変化することになり、パスが2つ存在するし、直前の状態S1が01の場合、011のみに変化することになり、パスが1つだけ存在するし、直前の状態S2が10の場合、100のみに変化することになり、パスが1つだけ存在するし、直前の状態S3が11の場合、110および111に変化することになり、パスが2つ存在する。
【0016】
請求項4記載の高速信号検出装置は、請求項1から請求項3のいずれか1項に記載の高速信号検出装置において、前記復号符号付きNビットデータと比較するための参照用の符号付きNビットデータを記憶するバッファ手段と、前記出力手段でデコードされた復号符号付きNビットデータと、前記バッファ部に記憶される参照用の符号付きNビットデータとを比較して、当該復号符号付きNビットデータのエラーを検出するエラー検出・計測手段と、を備えることを特徴とする。
【0017】
かかる構成によれば、エラー検出・計測手段で、出力手段にてデコードされた復号符号付きNビットデータと、バッファ部に記憶された参照用の符号付きNビットデータとが比較され、復号符号付きNビットデータのエラーが検出される。
【0018】
請求項5記載の高速信号検出プログラムは、入力信号が符号付ビットデータからなる場合、PRML方式により当該符号付ビットデータを検出する装置を、以下に示す手段として機能させることを特徴とする。当該装置を機能させる手段は、前記PRML方式を適用するために前記入力信号の符号付ビットデータを、前記符号付ビットデータのビット数とPRMLの検出レベル数とにより算出したターゲット値に基づいて、前記符号付ビットデータのデータレンジを拡張すると共に、このデータレンジを均等に割り振ったマージンを設定したフィルタを通過させてPR等化信号に等化するPR等化手段、このPR等化手段で等化されたPR等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、当該PR等化信号に予め設定した数値を演算し、この演算した演算値に基づいて、前記符号付ビットデータを復号するビタビ復号手段、このビタビ復号部で復号された復号符号付ビットデータをデコードして出力する出力手段、参照用の符号付ビットデータを記憶するバッファ手段、前記出力手段でデコードされた復号符号付ビットデータと、前記バッファ部に記憶される参照用の符号付ビットデータとを比較して、当該復号符号付ビットデータのエラーを検出するエラー検出・計測手段、である。
【0019】
かかる構成によれば、PR等化手段で、符号付ビットデータのビット数およびPRMLの検出レベル数とによってターゲット値が算出される。続いて算出されたターゲット値に基づき、データレンジが拡張される。この拡張されたデータレンジにより、オーバーフローを起こさないように均等に割り振られたマージンの設定されたフィルタとなり、このフィルタを通過したPR等化信号に等化される。そして、ビタビ復号手段で、このPR等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、PR等化信号に予め設定した数値が演算され、この演算された演算値に基づいて、符号付ビットデータが復号される。出力手段で復号符号付ビットデータにデコードされて出力される。エラー検出・計測手段で、出力手段にてデコードされた復号符号付ビットデータと、バッファ部に記憶された参照用の符号付ビットデータとが比較され、復号符号付ビットデータのエラーが検出される。
【0020】
請求項6記載の高速信号検出方法は、入力信号に含まれる符号付きNビットデータをPRML方式により検出する高速信号検出方法であって、前記PRML方式を適用するために前記入力信号の符号付きNビットデータを、前記符号付きNビットデータのビット数NとPRMLの検出レベル数Mとにより算出したターゲット値に基づいて、前記符号付きNビットデータのデータレンジを拡張すると共に、このデータレンジを均等に割り振ったマージンを設定したフィルタを通過させてPR等化信号に等化するPR等化ステップと、このPR等化ステップにおいて等化されたPR等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、当該PR等化信号に予め設定した数値を演算し、この演算した演算値に基づいて、前記符号付きNビットデータを復号するビタビ復号ステップと、このビタビ復号ステップにおいて復号された復号符号付きNビットデータをデコードし、エラーを検出して出力する出力ステップと、を含むことを特徴とする。
【0021】
この方法によれば、まず、PR等化ステップにおいて、符号付きNビットデータのビット数およびPRMLの検出レベル数Mとによってターゲット値が算出される。続いて算出されたターゲット値に基づき、データレンジが拡張される。この拡張されたデータレンジにより、オーバーフローを起こさないように均等に割り振られたマージンの設定されたフィルタとなり、このフィルタを通過したPR等化信号に等化される。そして、ビタビ復号ステップにおいて、このPR等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、PR等化信号に予め設定した数値が演算され、この演算された演算値に基づいて、符号付ビットデータが復号される。出力ステップにおいて、デコードされた復号符号付ビットデータのエラーが検出され出力される。
【0022】
【発明の実施の形態】
以下、本発明の一実施の形態について、図面を参照して詳細に説明する。
この実施の形態の説明では、高速信号検出装置の各構成の説明を基軸に、当該各構成をより詳細に示した図を随時参照しながら説明をする。そして、高速信号検出装置の動作を説明し、続いて、この高速信号検出装置の実験結果である「PR等化用フィルタ部の周波数特性について」、「リードチャンネルの100Mbpsのビット誤り率について」を説明する。その後、この高速信号検出装置の設計に至るまでの過程に関する「代表的な記録符号化方式におけるアイパターンについて」、「シミュレーションによる検出方法の比較について」、「処理ビット数と誤り率との関係について」を説明する。なお、この実施の形態の説明中において、()で括られた見出しが大きな纏まり(例えば、「高速信号検出装置の構成」の説明)を示しており、[]で括られた見出しが大きな纏まりを細分化した小さな纏まり(例えば、「符号付きビットデータについて」の説明)を示しているものである。
【0023】
(高速信号検出装置の構成)
図1は、高速信号検出装置のブロック図である。この図1に示すように、高速信号検出装置1は、符号付きビットデータを高速に検出して復号するもので、PR等化用フィルタ部3と、ビタビ復号部5と、シンクバイト検出RLLデコード部7と、バッファ部9と、エラー検出・計測部11とを備えている。
【0024】
なお、この高速信号検出装置1は、2個のFPGA(Field Programmable Gate Array;FPGA1、FPGA2)で構成され、FPGA1には、PR等化用フィルタ部3のみが含まれ、FPGA2には、ビタビ復号部5、シンクバイト検出RLLデコード部7、リードバッファ9a、参照データバッファ9bおよびエラー検出・計測部11が含まれている。
【0025】
この高速信号検出装置1は、入力信号である符号付きビットデータに適当なオーバーフローマージンを設定して、当該符号付きビットデータを復号する際のパスの距離であるユークリッド距離を導く数式を変形することによって、変形前の二乗誤差を算出する二乗項を用いないようにして、加減演算のみで当該ユークリッド距離を導くことで、従来のものよりも高速に符号付きビットデータを検出(再生)可能にしたものである。
【0026】
なお、オーバーフローマージンとは、PRML方式によって符号付きビットデータを復号する際に、当該符号付きビットデータをフィルタ(トランスバーサルフィルタ等)によって等化する際に、このフィルタによって、当該符号付きビットデータを通過させる各検出ポイントにおいてオーバーフローを起こさないように範囲を広げた(拡張した)マージンのことである。
【0027】
パスとは、PR等化信号を復号する際に、現在の復号信号を識別する以前の復号信号の状態から統計的に最も確からしい値として、現在の復号信号を推定するための選択ルートを指すもので、パスが一つの場合と、複数の場合とがある。複数の場合、パスの距離が最も短いものが選択される。また、ユークリッド距離とは、パスの距離のことである。
【0028】
[符号付きビットデータについて]
ここで、この高速信号検出装置1の構成の説明に先立って、高速信号検出装置1に入力される信号である符号付きビットデータについて(ADC[高速アナログ/デジタル変換器]について)、図2を参照して説明する。符号付きビットデータは、図1に示したADC2から高速信号検出装置1に入力されるものである。
【0029】
このADC2は、アナログ信号をデジタル信号に変換するものである。この実施の形態では、図2に示したように、ADC2は、8ビットのデータを出力するものである。このADC2は、アナログ/デジタル変換器(ADC)のデマルチプレックスで、偶数番目データと奇数番目データとを別々のポート(PORT A、PORT B)から異なるタイミングで出力するものである。
【0030】
[オーバーフローマージンについて]
また、前記したオーバーフローマージンを当該装置1に設定するための数値を決定する流れについて、図3に示すフローチャートを参照して説明する。
【0031】
まず、入力信号である符号付きビットデータのビット数Nが設定される(S1)。この設定されたビット数からデータレンジが計算される(S2)。このデータレンジは2Nの値として計算される。続いて、符号付きビットデータのビット数とPRML方式の検出レベル数Mとによってオーバーフローマージンが計算される(S3)。このオーバーフローマージンは、2N−1/(M+1)によって算出される。
【0032】
なお、ターゲットの値によって、このオーバーフローマージンを算出する式が変形される(S4)。そして、二乗項の代わりに4×〈2N−1/(M+1)〉の加算式が適用され(S5)、この加算式に基づいて回路設計(高速信号検出回路〈装置〉)の設計)がなされる(S6)。以上のような過程を経て得られた仕様(設計思想ともいえる)に基づいて、本発明の一実施の形態である高速信号検出装置1は設計されている。
【0033】
これより、図1に戻って、高速信号装置1の各構成を詳細に説明する。
PR等化用フィルタ部3は、入力された符号付きビットデータをPR等化信号に等化するものである。つまり、このPR等化用フィルタ部3では、PR(1,1,1)に波形整形するためのものである。この実施の形態では、直線位相特性を容易に実現することができ、常に安定なフィルタであるFIR(FiniteImpulse Response)フィルタを用いた。なお、このPR等化用フィルタ部3は、波形の振幅調整、オフセット調整をする機能を有している。
【0034】
このFIR(PR等化用フィルタ部3)のタップ数は、多数であるほど理想的な等化、すなわち、ビット誤り率の低下が可能になるが、その分ハードウェア規模(回路規模)が大きくなると共に、速度も遅くなる。理想的な等化よりも処理速度を重視する場合には、できる限りタップ数を少数に設計した方がよい。
【0035】
ここで、図4を参照して、FIRフィルタのタップ数とビット誤り率の関係を説明する。この図4は、フィルタのタップ数を横軸(X軸)に、ビット誤り率を縦軸(Y軸)に取り、タップ数とビット誤り率の関係をグラフ化したものである。
【0036】
この図4に示したように、FIRフィルタの数が増加するほど、ビット誤り率が低下していくが、タップ数が7を超える当たりからビット誤り率の低下が殆どなくなる。このため、この実施の形態では、理想的な等化(低いビット誤り率)と処理速度とのバランスのとれたFIRフィルタのタップ数は9とした。
【0037】
[9タップFIRフィルタについて]
ここで、さらに、9タップFIRフィルタの構成について、図5を参照して、説明する。
この図5に示したように、9タップFIRフィルタは、9段のシフトレジスタであり、クロック周波数150MHzで動作するもので、タップz1からタップz9までの9個のタップと、加算部とを備えている。この9段のシフトレジスタでは、1サンプリングデータ(符号付きビットデータ)が、タップz1からタップz9の順に入力され、さらに、タップz1からタップz9のそれぞれからシフトされた出力に対し、タップ係数k1からタップ係数k9までが乗算され、乗算されたものが加算されて合計した総和値が出力される。
【0038】
[FIRマルチプレックスフィルタ]
なお、この実施の形態では、高速化のために、ADC2がアナログ/デジタル変換器(ADC)のデマルチプレックスであり、偶数番目データと奇数番目データが別々のポート(PORT A、PORT B)から異なるタイミングで出力される。このため、PR等化用フィルタ部3を構成する9タップFIRフィルタもデマルチプレックスとし、9タップFIRフィルタのクロック周波数(150MHz)の半分のクロック周波数で、それぞれ独立して動作できるようにFIRデマルチプレックスフィルタとして構成されている。このFIRデマルチプレックスフィルタを図6に示す。
【0039】
この図6に示すようにFIRデマルチプレックスフィルタは、9個のタップz1からタップz9を備えており、奇数ビットが入力されるPORT Aはタップz1、z3、z5、z7、z9を備え、偶数ビットが入力されるPORT Bはタップz2、z4,z6、z8を備えている。k1からk9はタップ係数である。このFIRデマルチプレックスフィルタでは、それぞれのタップz1からz9までの出力にタップ係数k1からタップ係数k9が順に乗算され、加算される。PORT Aの出力として、Σa0とΣa1とが出力される。また、PORT Bの出力として、Σb0とΣb1とが出力される。
【0040】
このFIRデマルチプレックスフィルタは、9タップFIRフィルタに比べ、回路構成は複雑になるが、半分のクロック周波数で独立して動作できるので高速動作には最適なものである。また、このFIRデマルチプレックスフィルタ(PR等化用フィルタ部3)への入力データは、実際には符号付き8ビットであるが、入力周波数が150MHzと高いために、下位2ビットの精度が悪化する。それゆえ、この実施の形態では、処理速度を高速にするために下位2ビットは使用せず、符号付き6ビットデータとして処理することとした。
【0041】
このFIRデマルチプレックスフィルタのそれぞれの出力信号を後にスキュー(奇数番ビットと偶数番ビットの時間間隔の誤差)を調整して適当なタイミングで合成すれば、9タップFIRフィルタと等価になる。なお、この実施の形態では、FPGA1の乗算等を高速処理させるために、パイプライン処理を行っている。
【0042】
また、このFIRデマルチプレックスフィルタの最終的な出力は、DCLK(データクロック)の立ち上がりエッジで、Σa0+Σb0となり、立ち下がりエッジで、Σa1+Σb1となり、元の入力周波数(150MHz)となる。なお、Σa0+Σb0およびΣa1+Σb1の加算処理は、厳密には、ビタビ復号部5を含むFPGA2内で行われている。これにより、FPGA2内部で加算処理を行い、FPGA1とFPGA2との間の外部配線について、クロック周波数の1/2の75Hzで行うようにして、結線部の負荷を減少させることが可能である。
【0043】
図1に戻って説明を続ける。
ビタビ復号部5は、ビタビアルゴリズムを実現するための基本コンポーネント(基本構成要素)であり、ブランチメトリック計算回路5aと、加算比較選択回路5bと、パスメモリ回路5cとを備えている。
【0044】
ブランチメトリック計算回路5aは、PR等化用フィルタ部3からの出力(符号付き6ビットデータ[奇数番ビットと偶数番ビットとが別々に処理されたデータ];PR等化信号)を分岐し、この出力に、以下に詳述するビタビアルゴリズムを実現するための数値(予め設定した所定係数)を乗算して、計算値を出力するものである。このブランチメトリック計算回路5aが特許請求の範囲の請求項に記載したブランチメトリック計算手段に相当するものである。
【0045】
加算比較選択回路5bは、ブランチメトリック計算回路5aで計算された各計算値に対し、それぞれに理想値からの誤差を加算し、比較して、比較した結果に基づいてデジタル信号(アナログ信号を8bitでサンプリングしたもの)である“0,1”(演算値)を出力するものである。なお、この加算比較選択回路5bの詳細については後記する(図9を参照した「状態遷移の回路図について」で説明)。また、この加算比較選択回路5bが特許請求の範囲の請求項に記載した加算比較選択手段に相当するものである。
【0046】
パスメモリ回路5cは、加算比較選択手段5bから出力された演算値を記憶し、この演算値の論理演算処理が施され、復号符号付きビットデータ(デジタルデータ:記録再生されたデータ)として出力するものである。なお、論理演算処理は、この実施の形態では、直前に入力された演算値と、現在の演算値との排他的論理和を取ることである。このパスメモリ回路5cの詳細については後記する(図10を参照した「パスメモリ回路について」で説明)。また、このパスメモリ回路5cが特許請求の範囲の請求項に記載した演算値処理手段に相当するものである。
【0047】
[PR状態遷移図、トレリス線図について]
このビタビ復号部5におけるビタビアルゴリズムは、以下のような手順で設計され、この手順を説明する。
【0048】
まず、ADC2からの出力である−1、+1の信号が、PR等化用フィルタ部3で、PR(1,1,1)等化により、理想値の場合には、−3,−1,1,3の4値に変換される。この実施の形態では、RLL(1,7)符号と、PR(1,1,1)との組み合わせであるので、状態遷移図は、図7(a)に示すようになる。
【0049】
この図7(a)で表した状態線図をトレリス線図で表記すると、図7(b)にようになる。
【0050】
トレリス線図では、現在の状態を取りうる過去の状態を決定するために、符号器(ビタビ復号部5)の取り得る全ての可能な状態遷移の履歴を時系列で示したものである。このトレリス線図で示すように、S0、S3は、一つ前の状態k−1から現在の状態k1に遷移する際に、S0からS0またはS1に、S3からS2またはS3に、2つのパスを取り得る。また、S1、S2は、一つ前の状態k−1から現在の状態k1に遷移する際に、S1からS3に、S2からS0に、1つのパスを取り得る。
【0051】
図7(a)に示すように、この状態遷移図の0/−3、1/1等は、入力値/出力値を表している。この状態遷移図は、PR(1,1,1)において、−3,−1,1,3の4値がどのように遷移していくのかを示したものである。これらの値をユークリッド距離に基づいて、復号するような式で表現すると、次式のようになる。
【0052】
Mk(S0)=min{Mk−1(S0)+(Yk−(−3))2,+Mk−1(S2)+(Yk−(−1))2}・・・(1)
Mk(S1)=Mk−1(S0)+(Yk−(−1))2・・・(2)
Mk(S2)=Mk−1(S3)+(Yk−(−1))2・・・(3)
Mk(S3)=min{Mk−1(S1)+(Yk−(−1))2,+Mk−1(S3)+(Yk−(3))2}・・・(4)
【0053】
これらの式(1)、式(4)において、min{a,b}は、いずれか小さい方を選択することを示している。つまり、Mk(S0)およびMk(S3)へ至るルートとして、2本のパスがあり、どちらのパスが最小ユークリッド距離となるかを選択する必要があるからである。Ykは入力値であり、それぞれ再生信号(復号信号)の理想値(直前の復号信号)に基づいて、ユークリッド距離が計算される。
【0054】
[ターゲット値について]
この実施の形態では、理想値の−3,−1,1,3を入力値としているが、実際には、PR等化用フィルタ部3からの出力に応じた値を用いる必要がある。つまり、PR等化用フィルタ部3からの出力は、当該装置1を高速動作させるため、符号付き8ビットデータの下位2ビットを使用せず、符号付き6ビットデータに制限しているので、データレンジは−32から+31となる。従って、理想値1に相当する値を7に変更すると、図8(b)に示すヒストグラムのようにほぼ均等なマージンとなり、多少のオーバーフローマージンを持つことになる。ちなみに、図8(a)は、ターゲット値1のままのヒストグラムを示したものである。
【0055】
この図8(b)に示すように、−3の理想値に相当する−21、−1の理想値に相当する−7、1の理想値に相当する7、3の理想値に相当する21、それぞれの値の近傍にオーバーフローマージン(オーバーフローを起こさないマージン)が取られている。また、逆に図8(a)に示したように、ターゲット値が1のままであると、マージンが狭くなっている。このため、図8(b)のように、オーバーフローマージンをデータレンジ一杯に取ることで、符号付き8ビットデータが記録されている光ディスク等の記録媒体を再生するときに、ディスクを回転する回転振動が大きくなった場合でも、読み取り誤差を少なくすることができる。
【0056】
なお、ターゲット値は、自由に設定できるようにするのが望ましいが、この実施の形態では、ビタビ復号部5の信号処理を簡潔にするために、固定の値を使用している。つまり、このビタビ復号部5では、理想値として1の代わりに7を採用し、すべてのメトリックに一定の数値を加減乗算しても、出力結果は変わらないという性質を利用して、前記した式(1)〜式(4)を変形すると次式のようになる。
【0057】
Mk(S0)=min{Mk−1(S0)+3Yk+28,+Mk−1(S2)+Yk}・・・(5)
Mk(S1)=Mk−1(S0)+Yk・・・(6)
Mk(S2)=Mk−1(S3)−Yk・・・(7)
Mk(S3)=min{Mk−1(S1)−Yk,+Mk−1(S3)−3Yk+28}・・・(8)
これら式(5)〜式(8)に基づいて、ビタビ復号部5は実現されている。
【0058】
[状態遷移の回路図について]
ここで、このビタビ復号部5のブランチメトリック計算回路5aと、加算比率選択回路5bとを状態遷移の回路図として、より詳細に図9に示す。
【0059】
この図9に示すように、ブランチメトリック計算回路5aは、PR等化用フィルタ部3からの出力である符号付き6ビットデータ(奇数番ビットと偶数番ビットが別々に処理されたデータ:PR等化信号)に所定係数3,1,−1,−3を乗算する4個の乗算器T1〜T4を備えるものである。
【0060】
また、加算比較選択回路5bは、ブランチメトリック計算回路5aからの出力に所定値(固定値:+28)を加算する6個の加算器P1〜P6と、入力された値を選択して出力する2個の選択器Se1、Se2と、入力された値を保持して加算器に帰還させる4個の帰還器M0〜M3とから構成されている。
【0061】
加算器P1は、ブランチメトリック計算回路5aの乗算器T1からの計算値と、帰還器M0からの帰還値と、所定値(固定値)とを加算した加算値a1を選択器Se1に出力するものである。加算器P2は、ブランチメトリック計算回路5aの乗算器T2からの計算値と、帰還器M2からの帰還値とを加算した加算値b1を選択器Se1に出力するものである。加算器P3は、ブランチメトリック計算回路5aの乗算器T2からの計算値と、帰還器M0からの帰還値とを加算したものを帰還値M1に出力するものである。
【0062】
加算器P4は、ブランチメトリック計算回路5aの乗算器T3からの計算値と、帰還器M3からの帰還値とを加算したものを帰還値M2に出力するものである。加算器P5は、ブランチメトリック計算回路5aの乗算器T3からの計算値と、帰還器M1からの帰還値とを加算した加算値b2を選択器Se2に出力するものである。加算器P6は、ブランチメトリック計算回路5aの乗算器T4からの計算値と、帰還器M3からの帰還値と、所定値(固定値:+28)とを加算した加算値a2を選択器Se2に出力するものである。
【0063】
選択器Se1は、加算器P1からの出力である加算値a1と、加算器P2からの出力である加算値b1とを比較し、加算値a1が加算値b1よりも大きい場合にスイッチSWAに“1”を、加算値a1が加算値b1よりも小さい場合にスイッチSWAに“0”を出力すると共に、加算値a1と加算値b1とを比較した結果、小さい値を帰還器M0に出力するものである。
【0064】
選択器Se2は、加算器P5からの出力である加算値b2と、加算器P6からの出力である加算値a2とを比較し、加算値a2が加算値b2よりも大きい場合にスイッチSWBに“1”を、加算値a2が加算値b2よりも小さい場合にスイッチSWBに“0”を出力すると共に、加算値a2と加算値b2とを比較した結果、小さい値を帰還器M3に出力するものである。
【0065】
帰還器M0は、選択器Se1からの出力を記憶して、加算器P1と加算器P3とに帰還値を出力するものである。帰還器M1は、加算器P3からの出力を記憶して加算器P5に帰還値を出力するものである。帰還器M2は、加算器P4からの出力を記憶して、加算器P2に帰還値を出力するものである。帰還器M3は、選択器Se2からの出力を記憶して、加算器P4と加算器P6とに帰還値を出力するものである。
【0066】
[パスメモリ回路について]
さらに、ここで、ビタビ復号部5のパスメモリ回路5cについて、図10を参照して、詳細に説明する。
【0067】
この図10に示すように、パスメモリ回路5cは、加算比較選択回路5bのスイッチSWA、SWBから出力された0,1の演算値を、1ビットのラッチで(1ビット毎に取得して)データクロックに同期して動作する遅延器D1からD14と、選択器Se3からSe8とを備えている。
【0068】
遅延器D1は、加算比較選択回路5bのスイッチSWAからの演算値を記憶して遅延させ、遅延値a3として、選択器Se3と遅延器D4とに出力するものである。遅延器D2は、加算比較選択回路5bのスイッチSWBからの演算値を記憶して遅延させ、遅延値a4として、選択器Se4と遅延器D5とに出力するものである。
【0069】
遅延器D3は、選択器Se3からの出力を遅延させ、遅延値a5として、選択器Se5と遅延器D8とに出力するものである。遅延器D4は、遅延器D1からの遅延値a3を遅延させ、遅延値b6として選択器Se6に出力するものである。遅延器D5は、遅延器D2からの遅延値a4を遅延させ、遅延値b5として選択器Se5に出力するものである。遅延器D6は、選択器Se4からの出力を遅延させ、遅延値a6として、選択器Se6と遅延器D9とに出力するものである。
【0070】
遅延器D7は、選択器Se5からの出力を遅延させ、遅延値a7として、選択器Se7と遅延器D12とに出力するものである。遅延器D8は、遅延器D3からの遅延値a5を遅延させ、遅延値b8として選択器Se8に出力するものである。遅延器D9は、遅延器D6からの遅延値a6を遅延させ、遅延値b7として選択器Se7に出力するものである。遅延器D10は、選択器Se6からの出力を遅延させ、遅延値a8として、選択器Se8と遅延器D13とに出力するものである。
【0071】
遅延器D11、遅延器D12、遅延器D13および遅延器D14は、結果D0、D1、D2およびD3を出力するものである。
【0072】
選択器Se3は、遅延器D1からの出力である遅延値a3と、b3(“0”)とを選択し、スイッチSWAが“0”の場合に遅延値a3を出力するものである。選択器Se4は、遅延器D2からの出力である遅延値a4と、b4(“0”)とを選択し、スイッチSWBが“0”の場合に遅延値a4を出力するものである。
【0073】
選択器Se5は、遅延器D3からの出力である遅延値a5と、遅延器D5からの出力である遅延値b5とを選択し、スイッチSWAが“0”の場合に遅延値a5を出力するものである。選択器Se6は、遅延器D6からの出力である遅延値a6と、遅延器D4からの出力である遅延値b6とを選択し、スイッチSWBが“0”の場合に遅延値a6を出力するものである。
【0074】
選択器Se7は、遅延器D7からの出力である遅延値a7と、遅延器D9からの出力である遅延値b7とを選択し、スイッチSWAが“0”の場合に遅延値a7を出力するものである。選択器Se8は、遅延器D10からの出力である遅延値a8と、遅延器D8からの出力である遅延値b8とを選択し、スイッチSWBが“0”の場合に遅延値a8を出力するものである。
【0075】
このパスメモリ回路5cでは、結果であるD0からD3が最終的にマージされ、全て0または1となるはずである。がしかし、D0からD3までの4ビットのうち、3ビット以上が1の場合、多数決ロジックを採用して、1とする。また、このパスメモリ回路5cでは、結果の確認のため、全て1または全て0でない場合にセットされるフラグが用意されている。このパスメモリ回路5cにて各遅延器D1からD14までに、入力され遅延された分だけ遅れてリアルタイムにデータが復号される。
【0076】
再び、図1に戻って、高速信号装置1の各構成を詳細な説明を続ける。
シンクバイト検出RLL(1,7)デコード部7は、正確にシンクバイトでビット同期を取りながら、RLL(1,7)に符号化されているデータをデコードするものである。シンクバイトは2バイトの同期用の信号であり、このシンクバイト検出RLLデコード部7に備えられている図示を省略したレジスタで任意に設定できるものである。なお、このシンクバイト検出RLL(1,7)デコード部7は、特許請求の範囲の請求項に記載した出力手段に相当するものである。
【0077】
バッファ部9は、シンクバイト検出RLLデコードリード部7でデコードされた復号符号付ビットデータ(以下、デコードビットデータという)を記憶するリードデータバッファ9aと、このデコードビットデータと比較してエラーを検出するための参照用のビットデータを記憶する参照データバッファ9bとを備えている。
【0078】
エラー検出・計測部11は、バッファ部9のリードデータバッファ9aと参照データバッファ9bとを比較して、各種のエラーを検出するものである。このエラー検出・計測部11で検出できる各種のエラー検出には、ビットエラー検出と、シンクエラー検出とがある。なお、このエラー検出・計測部11が特許請求の範囲の請求項に記載したエラー検出・計測手段に相当するものである。
【0079】
ビットエラー検出は、RLL(1,7)のエンコード状態、RLL(1,7)のデコード後の状態で、それぞれのビット単位のエラーレートを計数するエラー検出である。エラー検出・計測部11は、ビットエラーカウントおよびトータルカウントをセクター毎に計数し、図示を省略したレジスタに保持する。そして、このデータの保持と共にデータレディーフラグをセットし、データが有効であるかを、図示を省略した主制御部に通知する。また、この主制御部は、レジスタのデータをリードしてフラグをクリアする。なお、このエラー検出・計測部11では、フラグがセットされている限り、データの更新は行われず、エラーの計測はビット単位で行われる。
【0080】
シンクエラー検出は、符号付きビットデータが記憶されている光ディスク等のセクター信号の立ち上がりエッジから一定時間内にPLL(Phase Lock Loop)のロック信号がこない場合、PLLのロック信号がアクティブとなった後、一定データ数内にシンクバイトが検出できない場合、シンクエラーとして検出するものである。このエラー検出・計測部11では、シンクエラーフラグをセットし、ビットエラーカウンタを更新せず、ビットエラー検出時と同様に、図示を省略した主制御部がシンクエラーフラグをリードした後、リセットを行い、このビットがセットされている限り、シンクエラーの更新は行われない。
【0081】
以上説明したように、この高速信号検出装置1によれば、PR等化用フィルタ部3で、拡張されたデータレンジにより、オーバーフローを起こさないように均等に割り振られたマージンが設定されたフィルタを通過したPR等化信号に等化される。そして、ビタビ復号部5で、PR等化用フィルタ部3にて等化されたPR等化信号がビタビアルゴリズムによって復号され、シンクバイト検出RLL(1,7)デコード部7でデコード符号付ビットデータとして出力される。
【0082】
このため、符号付ビットデータをPR等化信号に等化する際にオーバーフローマージンが取られているので、符号付ビットデータが記憶されている光ディスク等の高速回転に伴う振幅の増大に対応して、追従することができ、高速にデータ(符号付ビットデータ)信号を検出することができる。
【0083】
また、この高速信号検出装置1によれば、PR等化用フィルタ部3で符号付ビットデータがPR等化信号に等化される。ビタビ復号部5で、PR等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、PR等化信号に予め設定した数値が演算され、この演算された演算値に基づいて、符号付ビットデータが復号される。その後、シンクバイト検出RLL(1,7)デコード部7で、ビタビ復号部5にて復号されたデコード符号付ビットデータが出力される。
【0084】
すなわち、予め設定された数値が、ユークリッド距離を算出するために二乗誤差を表す数式において、二乗項を用いないように変形した際の乗算または加算する各数値(係数)であり、ビタビ復号部5において2乗をしないので、処理ビット数の増加を防止することができ、その結果、処理速度を維持することができて高速にデータ(符号付ビットデータ)信号を検出することができる。
【0085】
さらに、高速信号検出装置1によれば、ビタビ復号部5において、ブランチメトリック計算回路5aで、PR等化信号が分岐され、所定係数3,1,−1,−3が乗算される。続いて、加算比較選択回路5bで、パスが複数存在する場合には、ブランチメトリック計算手段における計算値に所定値および帰還値が加算され、パスが1つの場合には、ブランチメトリック計算回路5aにおける計算値に帰還値のみが加算され、加算値同士が比較して選択される。そして、パスメモリ回路5cで、加算比較選択回路5bにて選択された演算値(0,1)が記憶され、論理演算処理が施され、デジタル信号の復号符号付ビットデータとして出力される。これらの処理によって、ビタビ復号部5の検出アルゴリズムにおいて、2乗項を使用することなく、高速にデータ(符号付ビットデータ)信号を検出することができる。
【0086】
さらにまた、この高速信号検出装置1によれば、エラー検出・計測部11で、シンクバイト検出RLL(1,7)デコード部7にてデコードされたデコード符号付ビットデータと、バッファ部9の参照データバッファ9bに記憶された参照用の符号付ビットデータとが比較され、デコード符号付ビットデータのエラーを検出することができる。
【0087】
(高速信号検出装置の動作)
次に、図11に示すフローチャートを参照して、高速信号検出装置1の動作を説明する(適宜図1参照)。
まず、ADC2より、高速信号検出装置1にRLL(1,7)符号化データ(符号付8ビットデータ)が入力される(S11)。すると、高速信号検出装置1のPR等化用フィルタ部3で、RLL(1,7)符号化データ(符号付8ビットデータ)が6ビットのPR等化信号に等化され、ビタビ復号部5に出力される(S12)。
【0088】
そして、ビタビ復号部5のブランチメトリック計算回路5aで、所定係数が乗算され、計算値として加算比較選択回路5bに出力される(S13)。加算比較選択回路5bで、パスが複数の場合、計算値に所定値(固定値:+28)および帰還値が加算され、パスが単数の場合、計算値に帰還値が加算され、比較され、演算値(0,1)がパスメモリ回路5cに出力される(S14)。
【0089】
すると、パスメモリ回路5cでは、演算値の論演算処理が施され、デジタル信号の復号符号付ビットデータが生成され、シンクバイト検出RLL(1,7)デコード部7に出力される(S15)。このシンクバイト検出RLL(1,7)デコード部7で、復号ビットデータがデコードされ、デコード符号付ビットデータとされてリードデータバッファ9aに出力される(S16)。
【0090】
そして、リードデータバッファ9aでデコードビットデータが記憶される(S17)。その後、エラー検出・計測部11で、リードデータバッファ9aに記憶されているデコードビットデータと、参照データバッファ9bに記憶されている参照用の符号付ビットデータとが比較され、エラーが検出される(S18)。
【0091】
(PR等化用フィルタ部の周波数特性について)
次に、図12を参照して、PR等化用フィルタ部3の周波数特性について説明する。図12は、高速信号検出装置1のPR等化用フィルタ部3(FPGA1[図1参照]、なお、図12中、等化用フィルタ部)と、同様のタップ係数値によるシミュレーションとの周波数特性を比較したものである。この高速信号検出装置1に入力した入力信号は、汎用の発信器を用いて発生させたもので、実再生信号に近い特性を有するものである。
【0092】
この図12に示すように、カットオフ周波数が30MHz、37.5MHz、45MHzの場合のタップ係数値を入力した場合のシミュレーションによる計算値と、ハードウェア(高速信号検出装置1のPR等化用フィルタ部3)による実測値との周波数特性がほぼ同様の特性を持つことがわかる。つまり、この特性は、周波数10MHz(20MHz)から25MHz(35MHz)にかけて、波形が緩やかなピークを描き、25MHz(35MHz)から波形が緩やかに降下するものである。
【0093】
これらは、すべてクロック周波数150MHzの測定値であり、PR等化用フィルタ部3のFPGA1内部が150MHz以上で動作していることを示すものである。
【0094】
(リードチャンネルの100Mbpsのビット誤り率について)
次に、図13を参照して、高速信号検出装置1におけるリードチャンネルの100Mbpsのビット誤り率について説明する。
【0095】
図13は、理想波形にノイズを重畳させて、高速信号検出装置1に入力し、この高速信号検出装置1のビタビ復号部5を含めて動作させた場合におけるデータレート100Mbpsの信号の誤り率(図13中、FPGA実測値)と、シミュレーションによる誤り率(図13中、シミュレーション)とを比較した結果を図示したものである。この図13において、S/N値はスペクトラムアナライザによって発信器の出力信号を測定して求めたものであり、S/N値のノイズ成分Nは、パワーのrms値の積分帯域を50MHzとしてもので、S/N値の信号成分Sは、ランダム信号のパワーのrms値を積分したものである。
【0096】
この図13に示したように、高速信号検出装置1による実測値と、シミュレーションによるものとでは、ほぼ同じS/N値とビット誤り率との特性を示している。この高速信号検出装置1は、チャンネルクロック周波数150MHz以上で正常に高速動作しているということができる。これにより、この高速信号検出装置1では、データレート100Mbpsの誤り率の測定が可能であるということができる。
【0097】
(補足1:代表的な記録符号化方式におけるアイパターンについて)
次に、図14を参照して、代表的な記録符号化方式におけるアイパターンについて説明する。図14は、代表的な記録符号化方式におけるアイパターンについて説明した図である。
【0098】
この図14に示したアイパターンは、符号誤り評価方法の一つで、受信信号を直接オシロスコープ上で観測したものである。このアイパターンの開き具合で受信信号の受信状態を判断することができるものである。
【0099】
今回、高速信号検出装置1によって、データ転送レート100Mbpsを実現するに当たり、このアイパターンで示されるNRZ記録符号化方式、RLL(1,7)記録符号化方式、RLL(2,7)記録符号化方式の中で、RLL(1,7)記録符号化方式を採用している。このRLL(1,7)記録符号化方式は、図14に示したように、100Mbpsにおける記録帯域が37.5MHzであり、検出窓幅が0.67であり、誤り率が1.66×10−3である。このRLL(1,7)記録符号化方式を採用した理由は、他の記録符号化方式に比べ、誤り率が低いからである。
【0100】
(補足2:シミュレーションによる検出方法の比較について)
次に、図15を参照して、シミュレーションによる検出方法の比較について説明する。
【0101】
図15は、PR検出方法とビット誤り率との関係をシミュレーションの結果に基づいて示したものである。この図15に示すように、PR(1,1,1)のビット誤り率が最も低くなっており、今回、高速信号検出装置1を設計するに当たり、このPR(1,1,1)を採用している。
【0102】
(補足3:処理ビット数と誤り率との関係について)
次に、図16を参照して、一般的な処理ビット数と誤り率との関係について説明する。
この図16に示すように、一般的に、処理速度を低くしていれば、処理ビット数が多い場合であっても、誤り率も低く抑えることができるが、処理速度を高くすると、処理ビット数が少ない場合であっても、誤り率が高くなってしまう傾向がある。また、振幅変動マージンを大きく取っておけば、処理ビット数が多い場合であっても、誤り率を低く抑えることができるが、振幅変動マージンを小さく取ってしまうと、処理ビット数が小さい場合であっても、誤り率が高くなってしまう傾向がある。
【0103】
このため、処理ビット数が多い場合(100Mbps)であっても、誤り率を低く抑えて処理速度を高速にするために、振幅変動マージン、つまり、オーバーフローマージンをデータレンジいっぱいまで拡大して処理するように高速信号検出装置1は設計されている。
【0104】
以上、一実施形態に基づいて本発明を説明したが、本発明はこれに限定されるものではない。
例えば、高速信号検出装置1の各構成の処理を一つずつの過程ととらえ、高速信号検出方法とみなすことや、各構成の処理を汎用的なコンピュータ言語で記述した高速信号検出プログラムとみなすことは可能である。これらの場合、高速信号検出装置1と同様の効果を得ることができる。
【0105】
【発明の効果】
請求項1記載の発明によれば、オーバーフローを起こさないように均等に割り振られたマージンの設定されたフィルタとなり、このフィルタを通過したPR等化信号に等化される。このPR等化信号がビタビアルゴリズムによって復号され、デコードされて出力される。このため、例えば、符号付ビットデータが記憶されている光ディスク等の高速回転に伴う振幅におけるオフセット変動の増大に対応して、追従することができ、高速にデータ(符号付ビットデータ)信号を検出することができる。
【0106】
請求項2記載の発明によれば、PR等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、PR等化信号に予め設定した数値が演算され、この演算された演算値に基づいて、符号付きNビットデータが復号され、この復号された復号符号付きNビットデータが出力される。つまり、予め設定された数値がユークリッド距離を算出するために二乗誤差を表す数式において、二乗項を用いないように変形した際の乗算または加算する各数値(係数)である。このため、ビタビ復号する際において2乗をしないので、処理ビット数の増加を防止することができ、その結果、処理速度を維持することができて高速にデータ(符号付ビットデータ)信号を検出することができる。
【0107】
請求項3記載の発明によれば、PR等化信号が分岐され、所定係数が乗算され計算値とされ、パスが複数の場合には、この計算値に所定値および帰還値が加算され、パスが1つの場合には、計算値に帰還値のみが加算され、加算値同士が比較して選択される。この選択された演算値が記憶され、論理演算処理が施され、デジタル信号の復号符号付きNビットデータとして出力される。すなわち、これらの処理によって、ビタビ復号における検出アルゴリズムにおいて、2乗項を使用することなく、高速にデータ(符号付ビットデータ)信号を検出することができる。
【0108】
請求項4記載の発明によれば、デコードされた復号符号付きNビットデータと、参照用の符号付きNビットデータとが比較され、デコードされた復号符号付きNビットデータのエラーを検出することができる。
【0109】
請求項5、6記載の発明によれば、オーバーフローを起こさないように均等に割り振られたマージンの設定されたフィルタを通過したPR等化信号に等化されため、例えば、符号付ビットデータが記憶されている光ディスク等の高速回転に伴う振幅におけるオフセット変動の増大に対応して、追従することができ、高速にデータ(符号付ビットデータ)信号を検出することができる。また、PR等化信号をビタビアルゴリズムによって復号する際に、ユークリッド距離を算出するために二乗誤差を表す数式において、二乗項を用いないようにしたので、処理ビット数の増加を防止することができ、その結果、処理速度を維持することができて高速にデータ(符号付ビットデータ)信号を検出することができる。
【図面の簡単な説明】
【図1】本発明による一実施の形態である高速信号検出装置のブロック図である。
【図2】ADCについて説明した図である。
【図3】オーバーフローマージンの決定について説明したフローチャートである。
【図4】フィルタのタップ数とビット誤り率について説明した図である。
【図5】9タップFIRフィルタについて説明した図である。
【図6】FIRデマルチプレックスフィルタについて説明した図である。
【図7】状態遷移図、トレリス線図について説明した図である。
【図8】ターゲット値について説明した図である。
【図9】状態遷移の回路図(ブランチメトリック計算回路と加算比較選択回路)のブロック図である。
【図10】パスメモリ回路のブロック図である。
【図11】図1に示した高速信号検出装置の動作を説明したフローチャートである。
【図12】PR等化用フィルタ部の周波数特性を説明した図である。
【図13】リードチャンネルの100Mbpsのビット誤り率について説明した図である。
【図14】代表的な記録符号化方式について説明した図である。
【図15】シミュレーションによる検出方法の比較を説明した図である。
【図16】処理ビット数と誤り率の関係を説明した図である。
【符号の説明】
1 高速信号検出装置
3 PR等化用フィルタ部
5 ビタビ復号部
5a ブランチメトリック計算回路
5b 加算比較選択回路
5c パスメモリ回路
7 シンクバイト検出RLL(1,7)デコード部
9 バッファ部
9a リードデータバッファ
9b 参照データバッファ
11 エラー検出・計測部
Claims (6)
- 入力信号が符号付きNビットデータからなる場合、PRML方式により当該符号付きNビットデータを検出する高速信号検出装置であって、
前記PRML方式を適用するために前記入力信号の符号付きNビットデータを、フィルタを通過させてPR等化信号に等化するPR等化手段と、
このPR等化手段で等化されたPR等化信号に基づいて、前記符号付きNビットデータを、ビタビアルゴリズムによって復号するビタビ復号手段と、
このビタビ復号部で復号された復号符号付きNビットデータをデコードして出力する出力手段と、を備え、
前記フィルタは、前記符号付きNビットデータのビット数NとPRMLの検出レベル数Mとにより算出したターゲット値に基づいて、前記符号付きNビットデータのデータレンジを拡張すると共に、このデータレンジを均等に割り振ったマージンを設定した構成を有することを特徴とする高速信号検出装置。 - 入力信号が符号付きNビットデータからなる場合、PRML方式により当該符号付きNビットデータを検出する高速信号検出装置であって、
前記PRML方式を適用するために前記入力信号の符号付きNビットデータをPR等化信号に等化するPR等化手段と、
このPR等化手段で等化されたPR等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、予め設定した数値を当該PR等化信号に演算し、この演算した演算値に基づいて、前記符号付きNビットデータを復号するビタビ復号手段と、
このビタビ復号部で復号された復号符号付きNビットデータをデコードして出力する出力手段と、
を備えることを特徴とする高速信号検出装置。 - 前記ビタビ復号手段には、
前記PR等化信号を分岐し、分岐した各PR等化信号に予め設定した所定係数を乗算するブランチメトリック計算手段と、
このブランチメトリック計算手段で計算した各計算値に対し、前記パスが複数存在する場合には、前記計算値に予め設定した所定値および帰還させた帰還値を加算し、前記パスが一つの場合には、前記計算値に前記所定値を加算せずに、帰還させ帰還値を加算し、当該加算値同士を比較して選択する加算比較選択手段と、
この加算比較選択手段で選択した演算値を記憶し、当該演算値を論理演算処理することで、デジタル信号の前記復号符号付きNビットデータとして出力する演算値処理手段と、
を備えることを特徴とする請求項2に記載の高速信号検出装置。 - 前記復号符号付きNビットデータと比較するための参照用の符号付きNビットデータを記憶するバッファ手段と、
前記出力手段でデコードされた復号符号付きNビットデータと、前記バッファ部に記憶される参照用の符号付きNビットデータとを比較して、当該復号符号付きNビットデータのエラーを検出するエラー検出・計測手段と、
を備えることを特徴とする請求項1から請求項3のいずれか1項に記載の高速信号検出装置。 - 入力信号が符号付ビットデータからなる場合、PRML方式により当該符号付ビットデータを検出する装置を、
前記PRML方式を適用するために前記入力信号の符号付ビットデータを、前記符号付ビットデータのビット数とPRMLの検出レベル数とにより算出したターゲット値に基づいて、前記符号付ビットデータのデータレンジを拡張すると共に、このデータレンジを均等に割り振ったマージンを設定したフィルタを通過させてPR等化信号に等化するPR等化手段、
このPR等化手段で等化されたPR等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、当該PR等化信号に予め設定した数値を演算し、この演算した演算値に基づいて、前記符号付ビットデータを復号するビタビ復号手段、
このビタビ復号部で復号された復号符号付ビットデータをデコードして出力する出力手段、
参照用の符号付ビットデータを記憶するバッファ手段、
前記出力手段でデコードされた復号符号付ビットデータと、前記バッファ部に記憶される参照用の符号付ビットデータとを比較して、当該復号符号付ビットデータのエラーを検出するエラー検出・計測手段、
として機能させることを特徴とする高速信号検出プログラム。 - 入力信号に含まれる符号付きNビットデータをPRML方式により検出する高速信号検出方法であって、
前記PRML方式を適用するために前記入力信号の符号付きNビットデータを、前記符号付きNビットデータのビット数NとPRMLの検出レベル数Mとにより算出したターゲット値に基づいて、前記符号付きNビットデータのデータレンジを拡張すると共に、このデータレンジを均等に割り振ったマージンを設定したフィルタを通過させてPR等化信号に等化するPR等化ステップと、
このPR等化ステップにおいて等化されたPR等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、当該PR等化信号に予め設定した数値を演算し、この演算した演算値に基づいて、前記符号付きNビットデータを復号するビタビ復号ステップと、
このビタビ復号ステップにおいて復号された復号符号付きNビットデータをデコードし、エラーを検出して出力する出力ステップと、
を含むことを特徴とする高速信号検出方法。
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2002
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