JP2004187017A

JP2004187017A - Read processor

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Publication number: JP2004187017A
Application number: JP2002351881A
Authority: JP
Inventors: Kazuhiro Kawajiri; 和廣川尻; Shuji Yamamoto; 修治山本
Original assignee: INNOTECH CORP
Current assignee: INNOTECH CORP
Priority date: 2002-12-04
Filing date: 2002-12-04
Publication date: 2004-07-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide a read processor in which the image quality of a MOS image sensor is improved. <P>SOLUTION: A column reset circuit 1_2, a vertical scanning circuit 1_3, and a horizontal scanning circuit 1_5 are controlled by a sequence control part 1_1 to read out a first signal VoutS being a video signal and a second signal VoutN being a noise component from a MOS type solid-state imaging device 10 by a signal read part 1_4, and the first signal and the second signal are converted by an A/D conversion part 1_7, and a difference is obtained by a signal substitution part 1_8. In this case, a signal having a level (white level) representing a prescribed received light quantity is adopted instead of the difference when the level of the second signal VoutN is higher than the level of a reference signal by a prescribed extent or larger in a high luminance black crushing circuit 1_6. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ型の固体撮像素子の受光量を求める読出処理装置に関する。
【０００２】
【従来の技術】
近年、電子スチルカメラやビデオカメラ等の各種装置に固体撮像素子（イメージセンサ）が広く採用されている。イメージセンサには、代表的にＣＣＤ型イメージセンサとＭＯＳ型イメージセンサがあるが、今日では、それらの装置に組み込まれているイメージセンサはＣＣＤ型のイメージセンサが主流である。その理由としては、ＣＣＤ型イメージセンサの方がＭＯＳ型イメージセンサと比べ、光に対する感度が高いことが挙げられる。これと比べ、従来の一般的なＭＯＳ型イメージセンサは、ＣＣＤ型イメージセンサと比べ、光感度が低い。
【０００３】
ここで、ＭＯＳ型イメージセンサにおいて、光信号検出用ＭＯＳトランジスタのチャネル領域の下部に、光の照射により発生した電荷を蓄積する領域を設け、その領域に蓄積した電荷量に応じてＭＯＳトランジスタの閾値が変化することを利用して光信号を得ることにより光感度を高める、いわゆるアクティブセンサと呼ばれる技術が知られている。
【０００４】
このようなアクティブセンサにおいて１つの提案がなされている（特許文献１参照）。この提案によれば、ＭＯＳトランジスタのソースとドレインとの間にソースフォロアとなる電圧を付与して、ゲートに蓄積された光電荷量を読み出して読出信号を得、次いで上記光電荷量をクリア（リフレッシュ）した後にノイズ成分（バックグラウンド成分）を読み出して残存信号を得、これら読出信号と残存信号との差分を求めることにより、アクティブセンサに入射された光の照度に対応した出力信号を高い精度で得ることができる。
【０００５】
また、上記アクティブセンサにおいて他の提案もなされている（特許文献２参照）。この提案によれば、光電荷量によって定まるソースとドレインとの間の閾値電圧を検出することにより、ゲートに蓄積された光電荷量に対応する読出信号を得、次いでその光電荷量をクリアした後に上記ソースとドレインとの間の閾値電圧を検出することにより残存信号を得、これら読出信号と残存信号との差分を求めることにより、アクティブセンサに入射した光の照度に対応した出力信号を高い精度で得ることができる。
【０００６】
【特許文献１】
特公平８−４１２７号公報
【特許文献２】
特許第２７６８６８６号公報
【０００７】
【発明が解決しようとする課題】
上述した特許文献１や特許文献２に開示された技術では、通常の露光状態において、アクティブセンサに入射した光の照度に対応した出力信号を高い精度で得ることができるものの、アクティブセンサを構成する例えば一部の画素に極めて高照度の光が入射された場合は、その画素に対して以下のような特異的な現象が発生する。極めて高照度の光が入射された場合は、上記画素における読出信号は飽和状態となる。また、光電荷量がクリアされた後であっても、その画素への光電荷量の流れ込みは大きく、従って残存信号も飽和となる。このような状態で、読出信号と残存信号との差分を求めると、その差分は極めて小さくなるという現象が発生する。この現象は、本来高輝度で白く表現されるべきアクティブセンサであるＭＯＳ型イメージセンサの領域の一部の画素に黒く潰れた画素が存在する現象となり、著しく画質を損ねることとなる。
【０００８】
本発明は、上記事情に鑑み、ＭＯＳ型イメージセンサの画質を高めることができる読出処理装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成する本発明の読出装置は、光の照射を受けて電荷を排出自在に蓄積するとともに、蓄積された電荷量に応じてレベルが変化する信号を生成する素子が複数配列された素子アレイを構成する各素子の、電荷が蓄積された状態における第１の信号と電荷を排出した状態における第２の信号との差分を求めることにより各素子の受光光量を求める読出処理装置において、
上記各素子から信号を読み出す信号読出部と、
上記素子アレイを構成する複数の素子から、各素子が電荷が排出された状態にあるときに読み出した各第２の信号のレベルが基準信号のレベルを所定量以上越えたレベルであるか否かを判定する判定部と、
上記判定部により上記第２の信号のレベルが上記基準信号のレベルを所定量以上越えたレベルにあると判定された素子について、上記第１の信号と上記第２の信号との差分に代えて、所定の受光光量を表わすレベルの信号を採用する信号置換部とを備えたことを特徴とする。
【００１０】
素子アレイを構成する各素子の、電荷が蓄積された状態における第１の信号と電荷を排出した状態における第２の信号との差分を求めることにより各素子の受光光量を求めるにあたり、その素子アレイに極めて高照度の光が入射された場合、上記第１の信号および上記第２の信号はともに飽和状態となり、それら第１の信号と第２の信号との差分は極めて小さくなる。すると、本来高輝度で白く表現されるべきＭＯＳ型イメージセンサの領域の一部の画素に黒く潰れた画素が存在する現象となり、著しく画質を損ねることとなる。
【００１１】
本発明の読出装置は、上記第１の信号と上記第２の信号との差分を求めるにあたり、上記第２の信号のレベルが基準信号のレベルを所定量以上越えたレベルであると判定された素子について、上記差分に代えて、所定の受光光量を表わすレベルの信号を採用するものであるため、素子アレイに極めて高照度の光が入射された場合であっても、本来高輝度で白く表現されるべき素子アレイ（ＭＯＳ型イメージセンサ）の領域の一部の画素に黒く潰れた画素が存在する現象を抑えることができる。従って、ＭＯＳ型イメージセンサの画質を高めることができる。
【００１２】
ここで、上記信号置換部は、上記判定部により上記第２の信号のレベルが上記基準信号を所定量以上越えたレベルにあると判定された素子について、受光可能な最大光量を表わすレベルの信号を採用するものであることが好ましい。
【００１３】
このようにすると、上記差分に代えて所定の受光光量を表わすレベルの信号を採用するにあたり、信号置換部の構成が簡単で済む。
【００１４】
また、上記判定部はアナログ回路で構成されるとともに、上記信号置換部は、デジタルシグナルプロセッサで構成されてなることも好ましい態様である。
【００１５】
このようにすると、簡単な構成で第２の信号のレベルをホールドして判定することができるとともに、第１の信号と第２の信号の差分を精度よく求めることができる。
【００１６】
さらに、上信号読出部は、上記各素子から、上記第１の信号と上記第２の信号を相互に独立に読み出すものであることも好ましい。
【００１７】
このようにすると、信号読出部の回路構成を簡素化することができる。
【００１８】
また、上記信号読出部は、上記各素子から、上記第１の信号と上記第２の信号との差分と、その第２の信号とを読み出すものであることも好ましい態様である。
【００１９】
このようにすると、後段の信号置換部の処理や回路構成が簡素化される。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００２１】
図１は、本発明の読出処理装置の第１実施形態の構成を示すブロック図である。
【００２２】
図１に示す読出処理装置１は、画像を構成する画素（ＰＩＸ）としてのＭＯＳ型固体撮像素子１０（本発明にいう素子の一例）が複数配列された素子アレイを制御して、各ＭＯＳ型固体撮像素子１０の受光光量を求める装置であり、この読出処理装置１には、シーケンス制御部１＿１と、カラムリセット回路１＿２と、垂直走査回路１＿３と、信号読出部１＿４と、水平走査回路１＿５と、高輝度黒潰れ回路１＿６と、Ａ／Ｄ変換部１＿７と、信号置換部１＿８とが備えられている。
【００２３】
素子アレイを構成する複数のＭＯＳ型固体撮像素子１０は、それぞれ、光の照射を受けて電荷を排出自在に蓄積するとともに、蓄積された電荷量に応じてレベルが変化する信号を生成する素子である。先ず、これら複数のＭＯＳ型固体撮像素子１０について、図２，図３を参照して説明する。
【００２４】
図２は、図１に示すＭＯＳ型固体撮像素子の配列状態を示した平面図、図３は、図２に示す一点鎖線Ａ−Ａに沿う、ＭＯＳ型固体撮像素子１つ分の断面図である。
【００２５】
図２に示すＭＯＳ型固体撮像素子１０は、受光部１００と検出部２００とがペアとなって構成されており、この受光部１００と検出部２００とからなるＭＯＳ型固体撮像素子１０が二次元的に多数配列されている。
【００２６】
このＭＯＳ型固体撮像素子１０は、図３に示すように、Ｐ型の基板１１上にＮウェル１２が形成されており、受光部１００においては、そのＮウェル１２内に光照射を受けて電荷（ホール）を発生するＰ型の電荷発生領域（ＰＤ）１３が形成されている。また、この電荷発生領域１３の表層を覆うように、Ｎ型のドレイン領域１４が広がり、さらにその表層には、絶縁膜１５が形成されている。ドレイン領域１４は、検出部２００に形成されたＭＯＳトランジスタのドレイン領域を兼ねている。ドレインコンタクト１６は、実際は、図２に示すように、ソースコンタクト１７と縦方向に交互に並ぶ位置に形成されている。この受光部１００は、Ｐ型の電荷発生領域１３とＮ型のドレイン領域１４とによりフォトダイオードが形成されている。
【００２７】
また、検出部２００には、図３に示すように、ホールポケット（ＨＰＫ）２４が形成されている。このホールポケット２４は、電荷発生領域１３に連続したＰ領域１３ａ，１３ｂ上に形成されたＰ^＋型の領域であり、電荷発生領域１３で発生した電荷（ホール）の転送を受けて蓄積する。電荷発生領域１３とホールポケット２４との間には、電荷発生領域１３の一部が延在したトランスファ領域１３ａが形成されている。また、ホールポケット２４の中央部には、その周囲及び下部がホールポケット２４に取り囲まれるようにしてＮ型のソース領域２５が形成されており、そのソース領域２５にはソースコンタクト１７が接続されている。さらに、ホールポケット２４とトランスファ領域１３ａの表層には、ドレイン領域１４とソース領域２５とを繋ぐようにＮ型チャネル領域２６が形成されている。そのチャネル領域２６の表層には絶縁膜１５が広がり、チャネル領域２６との間に絶縁膜１５を挟んだ位置にポリシリコンからなるゲート２７が形成されている。そのゲート２７は、ゲートコンタクト２８に接続されている。
【００２８】
ホールポケット２４には、電荷発生領域１３から転送されてきた電荷が洩れ出さないように蓄積しておく必要があり、このため、このホールポケット２４は、高濃度不純物領域Ｐ^＋で形成されており、且つその底部および周囲がトランスファ領域１３ａ，１３ｂで取り囲まれており、ゲート２７は、図２に示すように、中央にソースコンタクト１７用の孔が空いたドーナッツ状に形成されている。このゲート２７は、図２の左右方向に並ぶ素子のゲート同士がポリシリコンでライン状に連結されている。また、基板１１上の、Ｎ型のウェル１２の一部が延在した領域１２ｂ及びＰ型の領域１３の一部が延在した領域１３ｂを挟んでホールポケット２４に対向する位置に、Ｐ型のウェル領域２９が形成されている。このＰ型のウェル領域２９は、ホールポケット２４に蓄積された電荷（ホール）を基板１１側に排出するのに役立つ。検出部２００には、このようなゲート、ドレイン（フォトダイオードのドレインと兼用）、およびソースからなるＭＯＳトランジスタが構成されている。
【００２９】
ホールポケット２４に電荷（ホール）が蓄積するとその蓄積量に応じてこの検出部２００のＭＯＳトランジスタの閾値電圧が変化し、そのソース−ドレイン間を流れる電流がその閾値電圧に応じて変化し、その電流に応じて変化するソース電位を検出することにより、ホールポケット２４に蓄積した電荷量、すなわち電荷発生領域１３で発生した電荷量、さらに言えば電荷発生領域１３に照射した光の光量に応じた信号を得ることができる。
【００３０】
さらに、ゲートコンタクト２８、ドレインコンタクト１６、およびソースコンタクト１７に印加する電圧によって、ホールポケット２４に蓄積していた電荷（ホール）がＰ型ウェル領域２９を経由して基板１１に排出される。
【００３１】
ドレインコンタクト１６は、二次元的に配列された多数のＭＯＳ型固体撮像素子１０のドレインコンタクト１６が全て共通の端子に接続される。これに対し、ソースコンタクト１７は、図２に縦方向に並ぶＭＯＳ型固体撮像素子１０のソースコンタクト１７が縦に延びる配線（図示せず）によって相互に接続される。前述したように、ゲート２７は、図２の横方向に延びるポリシリコンによって、横方向に並ぶＭＯＳ型固体撮像素子１０のゲートが相互に接続されている。ＭＯＳ型固体撮像素子１０の隣接する単位面素は、Ｐ^＋の拡散分離領域３１及び絶縁分離領域によって画素分離がなされている。尚、図２にはこれらの領域の記載を省略している。
【００３２】
尚、図３において、ＭＯＳ型固体撮像素子１０は電荷発生領域１３部分を除いて表面にアルミニューム等の金属層３０が積層され、遮光されているので、ホールポケツト２４に転送された電荷はこれ以上の光照射を受けることがなく、転送電荷が保存される。ここで、光の照射を免れた遮光素子も形成されている。この遮光素子は、電荷発生領域１３部分にも金属層３０が積層されていることを除いて図３に示す構成と同様である。再び図１に戻って本実施形態の読出処理装置１について説明する。
【００３３】
読出処理装置１を構成するシーケンス制御部１＿１は、カラムリセット回路１＿２，垂直走査回路１＿３，信号読出部１＿４，水平走査回路１＿５，高輝度黒潰れ回路１＿６，Ａ／Ｄ変換部１＿７，信号置換部１＿８の動作を制御する。
【００３４】
カラムリセット回路１＿２は、ＭＯＳ型固体撮像素子１０のホールポケツト２４（図３参照）に蓄積している電荷（ホール）を排出するための後述する「クリア動作」を行なうにあたり、ＭＯＳ型固体撮像素子１０のソースの電位を比較的高電位に保持する。
【００３５】
垂直走査回路１＿３は、横方向に並ぶＭＯＳ型固体撮像素子１０のゲートコンタクト２８が横に延びる配線と相互に接続されている。また、この垂直走査回路１＿３は、各ＭＯＳ型固体撮像素子１０の共通接続されたドレインコンタクト１６と接続されている。信号読出部１＿４については、図４を参照して説明する。
【００３６】
図４は、信号読出部の回路を示す図である。
【００３７】
尚、図４には、素子アレイを構成する横方向（水平方向）に並ぶ２つのＭＯＳ型固体撮像素子１０が代表して示されている。また、水平走査回路１＿５も示されている。各ＭＯＳ型固体撮像素子１０のゲート，ドレインには、図１に示す垂直走査回路１＿３から信号Ｖｐｇ，Ｖｐｄが印加される。
【００３８】
信号読出部１＿４は、各ＭＯＳ型固体撮像素子１０から信号を読み出す回路であり、詳細には、各ＭＯＳ型固体撮像素子１０から、各ＭＯＳ型固体撮像素子１０のホールポケット２４に電荷が蓄積された状態における第１の信号ＶｏｕｔＳと電荷を排出した状態における第２の信号ＶｏｕｔＮを相互に独立に読み出す回路である。
【００３９】
この信号読出部１＿４には、各ＭＯＳ型固体撮像素子１０のソースに接続されたカラム線１＿４６ａ，１＿４６ｂをプリチャージするためのＭＯＳトランジスタ１＿４１ａ，１＿４１ｂが備えられている。
【００４０】
また、信号読出部１＿４には、各ＭＯＳ型固体撮像素子１０のホールポケット２４に蓄積された電荷を記憶して水平走査回路１＿５の水平走査により後段のスイッチドキャパシタアンプ１＿４４に転送するためのラインメモリとしてのＭＯＳトランジスタ１＿４２ａ，１＿４２ｂ，コンデンサ１＿４２ｃの組；ＭＯＳトランジスタ１＿４２ｄ，１＿４２ｅ，コンデンサ１＿４２ｆの組が備えられている。スイッチドキャパシタアンプ１＿４４は、オペアンプ１＿４４ａ，コンデンサ１＿４４ｂ，ＭＯＳトランジスタ１＿４４ｃ，バッファ１＿４４ｄから構成されている。
【００４１】
さらに、信号読出部１＿４には、各ＭＯＳ型固体撮像素子１０のホールポケット２４の電荷が排出された状態を記憶して水平走査回路１＿５の水平走査により後段のスイッチドキャパシタアンプ１＿４５に転送するためのラインメモリとしてのＭＯＳトランジスタ１＿４３ａ，１＿４３ｂ，コンデンサ１＿４３ｃの組；ＭＯＳトランジスタ１＿４３ｄ，１＿４３ｅ，コンデンサ１＿４３ｆの組が備えられている。スイッチドキャパシタアンプ１＿４５は、オペアンプ１＿４５ａ，コンデンサ１＿４５ｂ，ＭＯＳトランジスタ１＿４５ｃ，バッファ１＿４５ｄから構成されている。
【００４２】
次に、このように構成された信号読出部１＿４の動作について説明する。ここでは、各ＭＯＳ型固体撮像素子１０のホールポケット２４に電荷が蓄積された状態にあるものとする。先ず、ＭＯＳトランジスタ１＿４１ａ，１＿４１ｂのゲートに‘Ｈ’レベルのリセット信号ＲＥＳ_ＳＮが入力され、それらＭＯＳトランジスタ１＿４１ａ，１＿４２ｂがオン状態になり、カラム線１＿４６ａ，１＿４６ｂが所定の電圧ＶＭＰＲにプリチャージされる。
【００４３】
次いで、ＭＯＳトランジスタ１＿４２ａ，１＿４２ｄのゲートに‘Ｈ’レベルのロード信号ＬＤ_Ｓが入力され、それらＭＯＳトランジスタ１＿４２ａ，１＿４２ｄがオン状態になる。すると、各ＭＯＳ型固体撮像素子１０のソースからの信号ＶＰＳｎ，ＶＰＳｎ＋１が表わす各ＭＯＳ型固体撮像素子１０のホールポケット２４に蓄積された電荷が、ＭＯＳトランジスタ１＿４２ａ，１＿４２ｄを経由してコンデンサ１＿４２ｃ，１＿４２ｆに同時に蓄積される。尚、コンデンサ１＿４２ｃ，１＿４２ｆに蓄積された電荷量には、以下の「クリア動作」が行なわれた後の素子固有の電荷量及び高輝度下におけるその後の光照射に基づく電荷量から成る残存電荷量が含まれてなる、いわゆるノイズ成分が重畳された映像信号である。
【００４４】
さらに、「クリア動作」が行なわれる。この「クリア動作」では、カラムリセット回路１＿２から各ＭＯＳ型固体撮像素子１０のソースに向けて比較的高い電位の信号が出力され、これにより各ＭＯＳ型固体撮像素子１０のホールポケツト２４に蓄積している電荷が排出される。
【００４５】
次いで、ＭＯＳトランジスタ１＿４３ａ，１＿４３ｄのゲートに‘Ｈ’レベルのロード信号ＬＤ_Ｎが入力され、それらＭＯＳトランジスタ１＿４３ａ，１＿４３ｄがオン状態になる。すると、各ＭＯＳ型固体撮像素子１０のソースからの信号ＶＰＳｎ，ＶＰＳｎ＋１で表わされる各ＭＯＳ型固体撮像素子１０のホールポケット２４に残存している電荷が、ＭＯＳトランジスタ１＿４３ａ，１＿４３ｄを経由してコンデンサ１＿４３ｃ，１＿４３ｆに同時に蓄積される。
【００４６】
さらに、水平走査回路１＿５からＭＯＳトランジスタ１＿４２ｂ，１＿４３ｂのゲートに‘Ｈ’レベルの走査信号Ｓ１が入力され、それらＭＯＳトランジスタ１＿４２ｂ，１＿４３ｂがオン状態になる。すると、コンデンサ１＿４２ｃ，１＿４３ｃに蓄積されている電荷量で表わされる電圧を有するデータライン映像信号ＤＬＳ，データラインノイズ信号ＤＮＬが、スイッチドキャパシタアンプ１＿４４，１＿４５を構成するオペアンプ１＿４４ａ，１＿４５ａの各逆相端子（−）に入力される。オペアンプ１＿４４ａ，１＿４５ａの各正相端子（＋）には、参照信号Ｖｒｅｆが入力されている。
【００４７】
スイッチドキャパシタアンプ１＿４４は、初期状態においては、ＭＯＳトランジスタ１＿４４ｃのゲートに‘Ｈ’レベルの信号ＣＤＬが入力されて、ＭＯＳトランジスタ１＿４４ｃがオン状態にされる。これにより、オペアンプ１＿４４ａの逆相端子（−）と出力端子、即ち帰還用のコンデンサ１＿４４ｂの両端が短絡され、そのオペアンプ１＿４４ａから出力されるアナログの出力電圧は参照電圧Ｖｒｅｆに初期化されている。その後、信号ＣＤＬが‘Ｈ’レベルから‘Ｌ’レベルに変化して、ＭＯＳトランジスタ１＿４４ｃがオン状態からオフ状態にされる。このような状態で、前述したデータライン映像信号ＤＬＳが逆相端子（−）に入力される。すると、参照電圧Ｖｒｅｆから上記データライン映像信号ＤＬＳの電圧が引き算された差分の電荷量がコンデンサ１＿４４ｂを介してオペアンプ１＿４４ａの出力側に転送される。従って、オペアンプ１＿４４ａからは、上記差分の電荷量に対応するアナログの電圧が出力される。この電圧はバッファ１＿４４ｄに入力され、そのバッファ１＿４４ｄから第１の信号ＶｏｕｔＳが出力される。このようにして、スイッチドキャパシタアンプ１＿４４から、そのスイッチドキャパシタアンプ１＿４４にサンプルホールドされてなる、図１に示す左側のＭＯＳ型固体撮像素子１０の、電荷が蓄積された状態における第１の信号ＶｏｕｔＳが出力される。同様にして、スイッチドキャパシタアンプ１＿４５から、そのスイッチドキャパシタアンプ１＿４５にサンプルホールドされてなる、ＭＯＳ型固体撮像素子１０の、電荷を排出した状態における第２の信号ＶｏｕｔＮも出力される。さらに、水平走査回路１＿５から‘Ｈ’レベルの走査信号Ｓ２が入力されて、図１に示す右側のＭＯＳ型固体撮像素子１０における第１の信号ＶｏｕｔＳ，第２の信号ＶｏｕｔＮが出力される。
【００４８】
第１の信号ＶｏｕｔＳ，第２の信号ＶｏｕｔＮは、Ａ／Ｄ変換部１＿７（図１参照）に入力されてアナログ／デジタル変換され、後述する信号置換部１＿８に入力される。また、第２の信号ＶｏｕｔＮは、高輝度黒潰れ回路１＿６に入力される。
【００４９】
図５は、高輝度黒潰れ回路を示す図である。
【００５０】
図５に示す高輝度黒潰れ回路１＿６には、一端に第２の信号ＶｏｕｔＮが入力されるスイッチ素子１＿６１と、そのスイッチ素子１＿６１の他端とグラウンドＧＮＤとの間に配備されたコンデンサ１＿６２が備えられている。また、この高輝度黒潰れ回路１＿６には、スイッチ素子１＿６１とコンデンサ１＿６２の接続点に正相端子（＋）が接続されるとともに逆相端子（−）と出力端子とが接続されたオペアンプ１＿６３と、一端がオペアンプ１＿６３の出力端子に接続されたスイッチ素子１＿６４と、そのスイッチ素子１＿６４の他端とグラウンドＧＮＤとの間に配備されたコンデンサ１＿６５が備えられている。さらに、この高輝度黒潰れ回路１＿６には、スイッチ素子１＿６４とコンデンサ１＿６５の接続点に正相端子（＋）が接続されるとともに逆相端子（−）と出力端子とが接続されたオペアンプ１＿６６と、そのオペアンプ１＿６６の出力端子とグラウンドＧＮＤとの間に配備された可変抵抗器１＿６７と、正相端子（＋）が可変抵抗器１＿６７の中間端子に接続されるとともに逆相端子（−）がオペアンプ１＿６３の出力端子に接続されたクランプ回路１＿６８とが備えられている。スイッチ素子１＿６１，１＿６４は、図１に示すシーケンス制御部１＿１からのサンプルホールド信号Ｓ／Ｈ，クランプオプティカルブラック信号ＣＬＭＯＢによりオン，オフ動作する。尚、スイッチ素子１＿６４およびコンデンサ１＿６５が、本発明にいうホールド部の一例に相当し、オペアンプ１＿６６，可変抵抗器１＿６７，クランプ回路１＿６８が、本発明にいう判定部の一例に相当する。以下、高輝度黒潰れ回路１＿６の動作について、図６を参照して説明する。
【００５１】
図６は、図５に示す高輝度黒潰れ回路のタイミングチャートである。
【００５２】
図６には、上から順番に、点線で示す第２の信号ＶｏｕｔＮ，実線で示す第１の信号ＶｏｕｔＳ，オペアンプ１＿６３の出力端子であるＡ点における電位，クランプ回路１＿６８の正相端子（＋）であるＢ点における電位，シーケンス制御部１＿１からのホールドサンプル信号Ｓ／Ｈ，クランプ回路１＿６８から出力される黒潰れ信号ＢＮＧｏｕｔが示されている。尚、第２の信号ＶｏｕｔＮ，第１の信号ＶｏｕｔＳ，Ａ点における電位，Ｂ点における電位の大きさは、図６の下側に向かうにつれて大きくなるように図示されている。
【００５３】
図５に示す高輝度黒潰れ回路１＿６では、初期状態においてはコンデンサ１＿６５に基準信号がホールドされる。具体的には、シーケンス制御部１＿１からのサンプルホールド信号Ｓ／Ｈ，クランプオプティカルブラック信号ＣＬＭＯＢによりスイッチ素子１＿６１，１＿６４がともにオン状態にされて、光の照射を免れたＭＯＳ型固体撮像素子１０における第２の信号ＶｏｕｔＮが表わす電荷がコンデンサ１＿６２に蓄積され、さらにオペアンプ１＿６３を介してコンデンサ１＿６５に蓄積される。その後、スイッチ素子１＿６１，１＿６４はオフ状態にされる。
【００５４】
次に、ＭＯＳ型固体撮像素子１０が光の照射を受けて、図４を参照して説明したようにして信号読出部１＿４から第１の信号ＶｏｕｔＳ，第２の信号ＶｏｕｔＮが読み出される。ここでは、図６に示すように、複数のＭＯＳ型固体撮像素子１０のうちのＮ番目の画素（ＰｉｘｅｌＮ）に対応する素子には、比較的弱い光が照射される。以下、Ｎ＋１番目の画素（ＰｉｘｅｌＮ＋１），Ｎ＋２番目の画素（ＰｉｘｅｌＮ＋２），Ｎ＋３番目の画素（ＰｉｘｅｌＮ＋３），Ｎ＋４番目の画素（ＰｉｘｅｌＮ＋４）の順に強い光が照射される。従って、Ｎ番目，Ｎ＋１番目，Ｎ＋２番目までの画素における第１の信号ＶｏｕｔＳと、第２の信号ＶｏｕｔＮとの差分は比較的大きく、従ってそれら画素の、差分に基づく受光量を精度よく求めることができる。一方、Ｎ＋３番目，Ｎ＋４番目の画素には極めて高照度の光が照射されるため、それらＮ＋３番目，Ｎ＋４番目の画素における第１の信号ＶｏｕｔＳは飽和状態となる。また、光電荷量がクリアされた後であっても、それら画素への光電荷量の流れ込みは大きく、従って第２の信号ＶｏｕｔＮも飽和状態に近くなる。このため、第１の信号ＶｏｕｔＳと第２の信号ＶｏｕｔＮとの差分を求めると、その差分は極めて小さくなるという現象が発生する。この現象は、本来高輝度で白く表現されるべきアクティブセンサであるＭＯＳ型イメージセンサの領域の一部の画素に黒く潰れた画素が存在する現象となり、著しく画質を損ねることとなる。そこで、本実施形態では、以下に説明するようにして、高輝度潰れ回路１＿６で第２の信号ＶｏｕｔＮを常にモニタしておき、この第２の信号ＶｏｕｔＮのレベルが同じラインの基準信号レベルに対して所定量以上越えたレベルにあると判定された素子について、上記差分に代えて、所定の受光光量を表わすレベル（白レベル）の信号を採用する。具体的には、図６に示すように、各画素（Ｎ，Ｎ＋１，Ｎ＋２，Ｎ＋３，Ｎ＋４）毎に第２の信号ＶｏｕｔＮをサンプルホールド信号Ｓ／Ｈでコンデンサ１＿６２にサンプルホールドしてオペアンプ１＿６３を経由してＡ点における電位の信号をクランプ回路１＿６８の逆相端子（−）に入力する。クランプ回路１＿６８の正相端子（＋）には、基準信号レベルに対して所定量以上越えたレベルの信号、即ちＢ点における電位の信号が入力されている。クランプ回路１＿６８では、これらＡ点における電位の信号とＢ点における電位の信号とを比較する。前述したように、Ｎ，Ｎ＋１，Ｎ＋２番目までの画素における第２の信号ＶｏｕｔＮのレベルは比較的小さく、従ってＡ点に電位はＢ点における電位よりも小さい。このためクランプ回路１＿６８からは黒潰れ信号ＢＮＧｏｕｔとして‘Ｌ’レベルが出力される。
【００５５】
一方、Ｎ＋３，Ｎ＋４番目の画素における第２の信号ＶｏｕｔＮのレベルは比較的小さく、従ってＡ点に電位はＢ点における電位よりも大きい。このためクランプ回路１＿６８からは黒潰れ信号ＢＮＧｏｕｔとして‘Ｈ’レベルが出力される。この黒潰れ信号ＢＮＧｏｕｔは、図１に示す信号置換部１＿８に入力される。以下、再び図１を参照して説明する。
【００５６】
信号読出部１＿４からの第１の信号ＶｏｕｔＳ，第２の信号ＶｏｕｔＮは、Ａ／Ｄ変換部１＿７でアナログ／デジタル変換されてデジタル信号ＶｏｕｔＤＳ，ＶｏｕｔＤＮとして信号置換部１＿８に入力される。この信号置換部１＿８は、ＤＳＰ（デジタルシグナルプロセッサ）で構成されており、信号置換部１＿８は、これらデジタル信号ＶｏｕｔＤＳ，ＶｏｕｔＤＮの差分を求めて最終的にノイズ成分を除去した映像信号Ｖｏを出力する。また、信号置換部１＿８には、上述したように、黒潰れ信号ＢＮＧｏｕｔから黒潰れ信号ＢＮＧｏｕｔが入力される。信号置換部１＿８は、高輝度黒潰れ回路１＿６により第２の信号ＶｏｕｔＮのレベルが上記基準信号のレベルを所定量以上越えたレベルにあると判定された素子（ここでは、Ｎ＋３，Ｎ＋４番目の画素の素子）について、上記差分に代えて、所定の受光光量を表わすレベルの信号を採用する。具体的には、受光可能な最大光量を表わすレベルの信号（白レベル信号）を採用する。このように、上記Ｎ＋３，Ｎ＋４番目の面素信号を白レベル信号に置換することによって補正を行なうことにより、極めて高照度の光が入射された場合であっても、本来高輝度で白く表現されるべき素子アレイ（ＭＯＳ型イメージセンサ）の領域の一部の画素に黒く潰れた画素が存在する現象を抑えることができる。従って、ＭＯＳ型イメージセンサの画質を高めることができる。
【００５７】
次に、本発明の読出処理装置の第２実施形態について説明する。前述した第１実施形態では、信号読出部１＿４で第１の信号ＶｏｕｔＳと第２の信号ＶｏｕｔＮを相互に独立に読み出す例で説明したが、この第２実施形態では、図７に示す信号読出部２＿４で第１の信号ＶｏｕｔＳと第２の信号ＶｏｕｔＮとの差分である第３の信号ＶｏｕｔＳ−Ｎと、第２の信号ＶｏｕｔＮとを読み出す点が異なっている。
【００５８】
図７は、本発明の読出処理装置の第２実施形態の信号読出部の回路を示す図である。
【００５９】
この信号読出部２＿４には、各ＭＯＳ型固体撮像素子１０のソースに接続されたカラム線２＿４６ａ，２＿４６ｂをプリチャージするためのＭＯＳトランジスタ２＿４１ａ，２＿４１ｂが備えられている。
【００６０】
また、信号読出部２＿４には、各ＭＯＳ型固体撮像素子１０のホールポケット２４に蓄積された電荷（ノイズ成分が除去された電荷）を記憶して水平走査回路１＿５の水平走査により後段のスイッチドキャパシタアンプ２＿４４に転送するためのラインメモリとしてのＭＯＳトランジスタ２＿４２ａ，２＿４２ｃ，２＿４２ｅ，２＿４２ｆ，コンデンサ２＿４２ｂ，２＿４２ｄの組；ＭＯＳトランジスタ２＿４３ａ，２＿４３ｃ，２＿４３ｅ，２＿４３ｆ，コンデンサ２＿４３ｂ，２＿４３ｄの組が備えられている。スイッチドキャパシタアンプ２＿４４は、オペアンプ２＿４４ａ，コンデンサ２＿４４ｂ，ＭＯＳトランジスタ２＿４４ｃ，バッファ２＿４４ｄから構成されている。
【００６１】
さらに、信号読出部２＿４には、各ＭＯＳ型固体撮像素子１０のホールポケット２４の電荷が排出された状態を記憶して水平走査回路１＿５の水平走査により後段のスイッチドキャパシタアンプ２＿４７に転送するためのラインメモリとしてのＭＯＳトランジスタ２＿４５ａ，２＿４５ｂ，２＿４５ｄ，２＿４５ｆ，２＿４５ｇ，コンデンサ２＿４５ｃ，２＿４５ｅの組；ＭＯＳトランジスタ２＿４６ａ，２＿４６ｂ，２＿４６ｄ，２＿４６ｆ，２＿４６ｇ，コンデンサ２＿４６ｃ，２＿４６ｅの組が備えられている。スイッチドキャパシタアンプ２＿４７は、オペアンプ２＿４７ａ，コンデンサ２＿４７ｂ，ＭＯＳトランジスタ２＿４７ｃ，バッファ２＿４７ｄから構成されている。
【００６２】
次に、このように構成された信号読出部１＿４の動作について図８を参照して説明する。
【００６３】
図８は、図７に示す信号読出部のタイミングチャートを示す図である。
【００６４】
尚、図８に示す信号Ｖｓｉｇは、各ＭＯＳ型固体撮像素子１０のソースからの信号ＶＰＳｎ，ＶＰＳｎ＋１を代表して示す信号である。先ず、第１の信号ＶｏｕｔＳから第２の信号ＶｏｕｔＮを引き算した第３の信号ＶｏｕｔＳ−Ｎが出力される動作について説明する。ここでは、各ＭＯＳ型固体撮像素子１０のホールポケット２４に電荷が蓄積された状態にあるものとする。また、シフトホリゾンタル信号ＳＨＡは‘Ｈ’レベルにある。このため、ＭＯＳトランジスタ２＿４２ｂｃ，２＿４３ｃはオン状態にある。従って、コンデンサ２＿４２ｂの他端とコンデンサ２＿４２ｄ一端との接続点，コンデンサ２＿４３ｂの他端とコンデンサ２＿４３ｄの一端との接続点には、それぞれ、参照電圧Ｖｒｅｆが印加されている。
【００６５】
ここで、‘Ｈ’レベルのリセット信号ＲＥＳ_ＳＮがＭＯＳトランジスタ２＿４１ａ，２＿４１ｂのゲートに入力され、それらＭＯＳトランジスタ２＿４１ａ，２＿４２ｂがオン状態になり、カラム線２＿４６ａ，２＿４６ｂが所定の電圧ＶＭＰＲにプリチャージされる。また、‘Ｈ’レベルのロード信号ＬＤ_ＳＮがＭＯＳトランジスタ２＿４２ａ，２＿４３ａのゲートに入力され、それらＭＯＳトランジスタ２＿４２ａ，２＿４３ａがオン状態になり、コンデンサ２＿４２ｂ，２＿４３ｂの各一端に各ＭＯＳ型固体撮像素子１０のソースから信号Ｖｓｉｇとして、電圧Ｖｓ（例えば２．６Ｖ）が印加される。さらに、‘Ｈ’レベルのシフトホリゾンタル信号ＳＨＢがＭＯＳトランジスタ２＿４２ｅ，２＿４３ｅに入力され、それらＭＯＳトランジスタ２＿４２ｅ，２＿４３ｅもオン状態になり、コンデンサ２＿４２ｄ，２＿４３ｄの各他端に参照電圧Ｖｒｅｆ（例えば１．６Ｖ）が印加される。従って、コンデンサ２＿４２ｂ，２＿４３ｂには、電圧Ｖｓと参照電圧Ｖｒｅｆとの差分の電圧（２．６Ｖ−１．６Ｖ＝１．０Ｖ）に対応する電荷が蓄積される。一方、コンデンサ２＿４２ｄ，２＿４３ｄの各両端には、ともに参照電圧Ｖｒｅｆが印加されるため、電荷の蓄積は行なわれない。
【００６６】
やがて、シフトホリゾンタル信号ＳＨＡが‘Ｈ’レベルから‘Ｌ’レベルに変化する。すると、ＭＯＳトランジスタ２＿４２ｃ，２＿４３ｃがオフ状態になる。次いで、ロード信号ＬＤ_ＳＮが‘Ｈ’レベルから‘Ｌ’レベルに変化して、ＭＯＳトランジスタ２＿４２ａ，２＿４３ａもオフ状態になる。このような状態で、「クリア動作」が行なわれる。この「クリア動作」では、カラムリセット回路１＿２（図１参照）から各ＭＯＳ型固体撮像素子１０のソースに向けて、図８に点線で示すような比較的レベルの高い信号Ｖｓｉｇが出力され、これにより各ＭＯＳ型固体撮像素子１０のホールポケツト２４に蓄積している電荷が排出される。
【００６７】
次いで、再び、‘Ｈ’レベルのリセット信号ＲＥＳ_ＳＮがＭＯＳトランジスタ２＿４１ａ，２＿４１ｂのゲートに入力され、これによりカラム線２＿４６ａ，２＿４６ｂが所定の電圧ＶＭＰＲにプリチャージされる。また、‘Ｈ’レベルのロード信号ＬＤ_ＳＮがＭＯＳトランジスタ２＿４２ａ，２＿４３ａのゲートに入力され、それらＭＯＳトランジスタ２＿４２ａ，２＿４３ａがオン状態になり、コンデンサ２＿４２ｂ，２＿４３ｂの各一端に各ＭＯＳ型固体撮像素子１０のソースから信号Ｖｓｉｇとして、電圧Ｖ_Ｎ（例えば２．０Ｖ）が印加される。シフトホリゾンタル信号ＳＨＢは‘Ｈ’レベルに維持されているため、ＭＯＳトランジスタ２＿４２ｅ，２＿４３ｅを経由してコンデンサ２＿４２ｄ，２＿４３ｄの各他端には参照電圧Ｖｒｅｆ（ここでは１．６Ｖ）が印加されている。ここで、直列接続されたコンデンサ２＿４２ｂ，２＿４２ｄのうちのコンデンサ２＿４２ｂ、および直列接続されたコンデンサ２＿４３ｂ，２＿４３ｄのうちのコンデンサ２＿４３ｂには、前述した差分の電圧（１．０Ｖ）に対応する電荷が蓄積されており、このような状態でそれらコンデンサ２＿４２ｂ，２＿４３ｂの各一端に上記の電圧Ｖ_Ｎ（ここでは２．０Ｖ）が印加されることとなる。従って、コンデンサ２＿４２ｂ，２＿４３ｄに蓄積された１．０Ｖ分の電荷から０．４Ｖ（２．０Ｖ−１．６Ｖ）分の電荷が引き算された０．６Ｖ分の電荷が、直列接続されたコンデンサ２＿４２ｂ，２＿４２ｄおよび直列接続されたコンデンサ２＿４３ｂ，２＿４３ｄに蓄積される。ここで、コンデンサ２＿４２ｂ，２＿４２ｄには、それぞれ、０．３Ｖ分ずつ電荷が分配されて蓄積される。同様にして、コンデンサ２＿４３ｂ，２＿４３ｄにも、それぞれ、０．３Ｖ分ずつ電荷が分配されて蓄積される。
【００６８】
やがて、シフトホリゾンタル信号ＳＨＢが‘Ｈ’レベルから‘Ｌ’レベルに変化してＭＯＳトランジスタ２＿４２ｅ，２＿４３ｅがオフ状態になる。次いで、シフトホリゾンタル信号ＳＨＡが‘Ｌ’レベルから‘Ｈ’レベルに変化してＭＯＳトランジスタ２＿４２ｃ，２＿４３ｃがオン状態になる。このような状態で、水平走査回路１＿５からＭＯＳトランジスタ２＿４２ｆのゲートに‘Ｈ’レベルの走査信号Ｓ１が入力され、そのＭＯＳトラジスタ２＿４２ｆがオン状態になる。すると、コンデンサ２＿４２ｄに蓄積されている電荷（ここでは０．３Ｖ分の電荷）が表わす電圧に参照信号Ｖｒｅｆが加算された電圧が、スイッチドキャパシタアンプ２＿４４を構成するオペアンプ２＿４４ａの逆相端子（−）に入力される。オペアンプ２＿４４ａの正相端子（＋）には、参照信号Ｖｒｅｆが入力されている。
【００６９】
スイッチドキャパシタアンプ２＿４４は、初期状態においては、ＭＯＳトランジスタ２＿４４ｃのゲートに‘Ｈ’レベルの信号ＣＤＬが入力されて、ＭＯＳトランジスタ２＿４４ｃがオン状態にされる。これにより、オペアンプ２＿４４ａの逆相端子（−）と出力端子、即ち帰還用のコンデンサ２＿４４ｂの両端が短絡され、そのオペアンプ２＿４４ａから出力されるアナログの出力電圧が参照電圧Ｖｒｅｆに初期化されている。その後、信号ＣＤＬが‘Ｈ’レベルから‘Ｌ’レベルに変化して、ＭＯＳトランジスタ２＿４４ｃがオン状態からオフ状態にされる。このような状態で、前述した電圧が逆相端子（−）に入力される。すると、参照電圧Ｖｒｅｆから上記電圧が引き算された差分の電荷がコンデンサ２＿４４ｂを介してオペアンプ２＿４４ａの出力側に転送される。従って、オペアンプ２＿４４ａからは、上記０．３Ｖ分の電荷に対応するアナログの電圧が出力される。この電圧はバッファ２＿４４ｄに入力され、そのバッファ２＿４４ｄから第１の信号ＶｏｕｔＳから第２の信号ＶｏｕｔＮを引き算した第３の信号ＶｏｕｔＳ−Ｎが出力される。
【００７０】
次に、第２の信号ＶｏｕｔＮが出力される動作について説明する。
【００７１】
「クリア動作」が終了した時点では、シフトホリゾンタル信号ＳＨＢは‘Ｈ’レベルにあるため、ＭＯＳトランジスタ２＿４５ｆ，２＿４６ｆはオン状態にあり、従ってコンデンサ２＿４５ｅ，２＿４６ｅの各一端には参照電圧Ｖｒｅｆ（ここでは１．６Ｖ）が印加されている。ここで、‘Ｈ’レベルのリセット信号ＲＥＳ_ＳＮがＭＯＳトランジスタ２＿４１ａ，２＿４１ｂのゲートに入力され、これによりカラム線２＿４６ａ，２＿４６ｂが所定の電圧ＶＭＰＲにプリチャージされる。また、ロード信号ＬＤ_Ｎが‘Ｌ’レベルから‘Ｈ’レベルに変化する。すると、ＭＯＳトランジスタ２＿４５ａ，２＿４６ａがオン状態になり、コンデンサ２＿４５ｃ，２＿４６ｃの各一端に各ＭＯＳ型固体撮像素子１０のソースから信号Ｖｓｉｇとして、電圧Ｖ_Ｎ（例えば２．０Ｖ）が印加される。従って、直列接続されたコンデンサ２＿４５ｃ，２＿４５ｅ、および直列接続されたコンデンサ２＿４６ｃ，２＿４６ｅには、０．４Ｖ（２．０Ｖ−１．６Ｖ）分の電荷が蓄積される。
【００７２】
やがて、シフトホリゾンタル信号ＳＨＢが‘Ｈ’レベルから‘Ｌ’レベルに変化してＭＯＳトランジスタ２＿４５ｆ，２＿４６ｆがオフ状態になる。次いで、シフトホリゾンタル信号ＳＨＡが‘Ｌ’レベルから‘Ｈ’レベルに変化してＭＯＳトランジスタ２＿４５ｄ，２＿４６ｄがオン状態になる。このような状態で、水平走査回路１＿５からＭＯＳトランジスタ２＿４５ｇのゲートに‘Ｈ’レベルの走査信号Ｓ１が入力され、そのＭＯＳトラジスタ２＿４５ｇがオン状態になる。すると、コンデンサ２＿４５ｅに蓄積されている電荷（ここでは０．２Ｖ分の電荷）が表わす電圧に参照信号Ｖｒｅｆが加算された電圧が、スイッチドキャパシタアンプ２＿４７を構成するオペアンプ２＿４７ａの逆相端子（−）に入力される。以下、前述したスイッチドキャパシタアンプ２＿４４の動作と同様な動作によりスイッチドキャパシタアンプ２＿４７を構成するオペアンプ２＿４７ａから上記０．２Ｖ分の電荷に対応するアナログの電圧が出力される。この電圧はバッファ２＿４７ｄに入力され、そのバッファ２＿４７ｄから第２の信号ＶｏｕｔＮが出力される。
【００７３】
【発明の効果】
以上、説明したように、本発明の読出処理装置によれば、ＭＯＳ型イメージセンサの画質を高めることができる。
【図面の簡単な説明】
【図１】本発明の読出処理装置の第１実施形態の構成を示すブロック図である。
【図２】図１に示すＭＯＳ型固体撮像素子の配列状態を示した平面図である。
【図３】図２に示す一点鎖線Ａ−Ａに沿う、ＭＯＳ型固体撮像素子１つ分の断面図である。
【図４】信号読出部の回路を示す図である。
【図５】高輝度黒潰れ回路を示す図である。
【図６】図５に示す高輝度黒潰れ回路のタイミングチャートである。
【図７】本発明の読出処理装置の第２実施形態の信号読出部の回路を示す図である。
【図８】図７に示す信号読出部のタイミングチャートを示す図である。
【符号の説明】
１読出処理装置
１０ＭＯＳ型固体撮像素子
１＿１シーケンス制御部
１＿２カラムリセット回路
１＿３垂直走査回路
１＿４，２＿４信号読出部
１＿４１ａ，１＿４１ｂ，１＿４２ａ，１＿４２ｂ，１＿４２ｄ，１＿４２ｅ，１＿４３ａ，１＿４３ｂ，１＿４３ｄ，１＿４３ｅ，１＿４４ｃ，１＿４５ｃ，２＿４１ａ，２＿４１ｂ，２＿４２ａ，２＿４２ｃ，２＿４２ｅ，２＿４２ｆ，２＿４３ａ，２＿４３ｃ，２＿４３ｅ，２＿４３ｆ，２＿４４ｃ，２＿４５ａ，２＿４５ｂ，２＿４５ｄ，２＿４５ｆ，２＿４５ｇ，２＿４６ａ，２＿４６ｂ，２＿４６ｄ，２＿４６ｆ，２＿４６ｇ，２＿４７ｃＭＯＳトランジスタ
１＿４２ｃ，１＿４２ｆ，１＿４３ｃ，１＿４３ｆ，１＿４４ｂ，１＿４５ｂ，１＿６２，１＿６５，２＿４２ｂ，２＿４２ｄ，２＿４３ｂ，２＿４３ｄ，２＿４４ｂ，２＿４５ｃ，２＿４５ｅ，２＿４６ｃ，２＿４６ｅ，２＿４７ｂコンデンサ
１＿４４，１＿４５，２＿４４，２＿４７スイッチドキャパシタアンプ
１＿４４ａ，１＿４５ａ，１＿６３，１＿４７，２＿４４ａ，２＿４７ａオペアンプ
１＿４４ｄ，１＿４５ｄ，２＿４４ｄ，２＿４７ｄバッファ
１＿４６ａ，１＿４６ｂ，２＿４６ａ，２＿４６ｂカラム線
１＿５水平走査回路
１＿６高輝度黒潰れ回路
１＿６１，１＿６４スイッチ素子
１＿６７可変抵抗器
１＿６８クランプ回路
１＿７Ａ／Ｄ変換部
１＿８信号置換部
１１基板
１２Ｎウェル
１２ａトランスファ領域
１３電荷発生領域
１４ドレイン領域
１５絶縁膜
１６ドレインコンタクト
１７ソースコンタクト
２４ホールポケット
２５ソース領域
２６チャネル領域
２７ゲート
２８ゲートコンタクト
２９ウェル領域
１００受光部
２００検出部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a read processing device for obtaining a light receiving amount of a MOS solid-state imaging device.
[0002]
[Prior art]
In recent years, solid-state imaging devices (image sensors) have been widely used in various devices such as electronic still cameras and video cameras. Image sensors typically include a CCD image sensor and a MOS image sensor, but today, CCD image sensors are mainly used as image sensors incorporated in these devices. The reason is that the CCD type image sensor has higher sensitivity to light than the MOS type image sensor. On the other hand, the conventional general MOS image sensor has lower light sensitivity than the CCD image sensor.
[0003]
Here, in the MOS image sensor, a region for accumulating charges generated by light irradiation is provided below the channel region of the MOS transistor for detecting an optical signal, and the threshold value of the MOS transistor is determined according to the amount of charges accumulated in the region. There is known a technique called an active sensor in which the optical sensitivity is increased by obtaining an optical signal by utilizing the change of the optical signal.
[0004]
One proposal has been made for such an active sensor (see Patent Document 1). According to this proposal, a voltage serving as a source follower is applied between the source and the drain of the MOS transistor, the amount of photocharge accumulated in the gate is read, a read signal is obtained, and then the amount of photocharge is cleared ( (Refresh), read a noise component (background component) to obtain a residual signal, and determine a difference between the read signal and the residual signal, thereby obtaining an output signal corresponding to the illuminance of light incident on the active sensor with high accuracy. Can be obtained at
[0005]
Other proposals have been made for the active sensor (see Patent Document 2). According to this proposal, by detecting a threshold voltage between a source and a drain determined by the amount of photocharge, a readout signal corresponding to the amount of photocharge accumulated in the gate was obtained, and then the amount of photocharge was cleared. Later, by detecting a threshold voltage between the source and the drain, a residual signal is obtained, and a difference between the read signal and the residual signal is obtained, thereby increasing an output signal corresponding to the illuminance of light incident on the active sensor. Can be obtained with precision.
[0006]
[Patent Document 1]
Japanese Patent Publication No. 8-4127
[Patent Document 2]
Japanese Patent No. 2768686
[0007]
[Problems to be solved by the invention]
According to the techniques disclosed in Patent Literature 1 and Patent Literature 2 described above, an output signal corresponding to the illuminance of light incident on the active sensor can be obtained with high accuracy in a normal exposure state, but the active sensor is configured. For example, when light of extremely high illuminance is incident on some pixels, the following specific phenomenon occurs for the pixels. When light with extremely high illuminance is incident, the readout signal in the pixel becomes saturated. Further, even after the photocharge amount is cleared, the photocharge amount flows into the pixel greatly, and the residual signal is saturated. In such a state, when a difference between the read signal and the remaining signal is obtained, a phenomenon occurs in which the difference becomes extremely small. This phenomenon is a phenomenon in which some pixels in the region of the MOS image sensor, which is an active sensor that should be expressed as white with high luminance, have pixels that are crushed black, which significantly impairs image quality.
[0008]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a reading processing device capable of improving the image quality of a MOS image sensor.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, a reading device according to the present invention has an element in which a plurality of elements for generating a signal whose level changes in accordance with the amount of accumulated electric charge are arranged while discharging the light to accumulate the electric charge in a freely dischargeable manner. In a reading processing device for obtaining a light receiving amount of each element by obtaining a difference between a first signal in a state where electric charges are accumulated and a second signal in a state where electric charges are discharged, of each element constituting the array,
A signal reading unit that reads a signal from each of the above elements;
Whether or not the level of each second signal read from each of the plurality of elements forming the element array when each element is in a state where electric charge is discharged exceeds a level of the reference signal by a predetermined amount or more. A determining unit for determining
For an element for which the level of the second signal is determined to be at a level exceeding the level of the reference signal by a predetermined amount or more by the determination unit, instead of the difference between the first signal and the second signal, And a signal replacement unit that employs a signal having a level representing a predetermined amount of received light.
[0010]
In obtaining the amount of received light of each element by obtaining a difference between a first signal in a state where electric charge is accumulated and a second signal in a state where electric charge is discharged, the element array of each element constituting the element array When light of extremely high illuminance is incident on the first and second signals, both the first signal and the second signal are saturated, and the difference between the first signal and the second signal is extremely small. Then, a phenomenon occurs in which some pixels in the area of the MOS type image sensor which should be expressed with high luminance and white are blackened pixels, and the image quality is significantly impaired.
[0011]
In obtaining the difference between the first signal and the second signal, the reading device of the present invention has determined that the level of the second signal exceeds the level of the reference signal by a predetermined amount or more. For the element, a signal having a level representing a predetermined amount of received light is employed instead of the above difference, so that even when light with extremely high illuminance is incident on the element array, it is originally expressed with high luminance and white. It is possible to suppress a phenomenon in which a black pixel is present in some of the pixels of the element array (MOS image sensor) to be processed. Therefore, the image quality of the MOS image sensor can be improved.
[0012]
Here, the signal replacement unit is a signal of a level representing the maximum light quantity that can be received, for the element for which the level of the second signal is determined by the determination unit to be at a level exceeding the reference signal by a predetermined amount or more. It is preferable to adopt the following.
[0013]
With this configuration, the configuration of the signal replacement unit can be simplified when a signal having a level representing a predetermined amount of received light is employed instead of the difference.
[0014]
In a preferred embodiment, the determination unit is configured by an analog circuit, and the signal replacement unit is configured by a digital signal processor.
[0015]
With this configuration, the level of the second signal can be held and determined with a simple configuration, and the difference between the first signal and the second signal can be accurately obtained.
[0016]
Further, it is preferable that the upper signal reading section reads the first signal and the second signal from each of the elements independently of each other.
[0017]
With this configuration, the circuit configuration of the signal readout unit can be simplified.
[0018]
In a preferred embodiment, the signal reading section reads a difference between the first signal and the second signal and the second signal from each of the elements.
[0019]
This simplifies the processing and circuit configuration of the subsequent signal replacement unit.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described.
[0021]
FIG. 1 is a block diagram showing the configuration of the first embodiment of the read processing device of the present invention.
[0022]
The read processing apparatus 1 shown in FIG. 1 controls an element array in which a plurality of MOS type solid-state imaging devices 10 (an example of an element according to the present invention) as pixels (PIX) constituting an image are arranged, and The read processing device 1 obtains the amount of light received by the solid-state imaging device 10. The read processing device 1 includes a sequence control unit 1_1, a column reset circuit 1_2, a vertical scanning circuit 1_3, a signal reading unit 1_4, and a horizontal scanning circuit 1_5. , A high-brightness blackout circuit 1_6, an A / D conversion section 1_7, and a signal replacement section 1_8.
[0023]
Each of the plurality of MOS type solid-state imaging elements 10 constituting the element array is an element that receives a light irradiation, accumulates charges so as to be able to be discharged, and generates a signal whose level changes according to the accumulated charge amount. is there. First, the plurality of MOS solid-state imaging devices 10 will be described with reference to FIGS.
[0024]
FIG. 2 is a plan view showing an arrangement state of the MOS solid-state imaging device shown in FIG. 1, and FIG. 3 is a cross-sectional view of one MOS solid-state imaging device along a dashed line AA shown in FIG. is there.
[0025]
The MOS-type solid-state imaging device 10 shown in FIG. 2 includes a light-receiving unit 100 and a detection unit 200 as a pair, and the MOS-type solid-state imaging device 10 including the light-receiving unit 100 and the detection unit 200 is two-dimensional. Many are arranged.
[0026]
As shown in FIG. 3, the MOS-type solid-state imaging device 10 has an N-well 12 formed on a P-type substrate 11. A P-type charge generation region (PD) 13 that generates (holes) is formed. An N-type drain region 14 extends so as to cover the surface layer of the charge generation region 13, and an insulating film 15 is formed in the surface layer. The drain region 14 also serves as a drain region of a MOS transistor formed in the detection unit 200. Actually, the drain contact 16 is formed at a position alternately arranged in the vertical direction with the source contact 17 as shown in FIG. In the light receiving unit 100, a photodiode is formed by the P-type charge generation region 13 and the N-type drain region 14.
[0027]
As shown in FIG. 3, a hole pocket (HPK) 24 is formed in the detection unit 200. The hole pockets 24 are formed on P regions 13 a and 13 b which are continuous with the charge generation region 13. ⁺ It is a region of a mold, and receives and accumulates charges (holes) generated in the charge generation region 13. Between the charge generation region 13 and the hole pocket 24, a transfer region 13a in which a part of the charge generation region 13 extends is formed. An N-type source region 25 is formed at the center of the hole pocket 24 so that the periphery and lower portion of the hole pocket 24 are surrounded by the hole pocket 24. The source region 25 is connected to a source contact 17. I have. Further, an N-type channel region 26 is formed on the surface layer of the hole pocket 24 and the transfer region 13a so as to connect the drain region 14 and the source region 25. The insulating film 15 extends over the surface layer of the channel region 26, and a gate 27 made of polysilicon is formed at a position where the insulating film 15 is interposed between the insulating film 15 and the channel region 26. The gate 27 is connected to a gate contact 28.
[0028]
In the hole pocket 24, it is necessary to accumulate the charge transferred from the charge generation region 13 so as not to leak out. ⁺ The gate 27 is formed in a donut shape having a hole for the source contact 17 at the center, as shown in FIG. 2, and its bottom and periphery are surrounded by transfer regions 13a and 13b. ing. In the gate 27, the gates of the elements arranged in the horizontal direction in FIG. 2 are connected in a line by polysilicon. In addition, the P-type is located on the substrate 11 at a position facing the hole pocket 24 with a region 12b where a part of the N-type well 12 extends and a region 13b where a part of the P-type region 13 extends. Well region 29 is formed. The P-type well region 29 serves to discharge charges (holes) accumulated in the hole pockets 24 to the substrate 11 side. The detection unit 200 includes a MOS transistor including such a gate, a drain (also used as a drain of a photodiode), and a source.
[0029]
When charge (holes) accumulates in the hole pocket 24, the threshold voltage of the MOS transistor of the detection unit 200 changes according to the amount of accumulation, and the current flowing between the source and drain changes according to the threshold voltage. By detecting the source potential that changes in accordance with the current, the amount of charge accumulated in the hole pocket 24, that is, the amount of charge generated in the charge generation region 13, more specifically, the amount of light irradiated to the charge generation region 13 A signal can be obtained.
[0030]
Further, charges (holes) accumulated in the hole pockets 24 are discharged to the substrate 11 via the P-type well region 29 by a voltage applied to the gate contact 28, the drain contact 16, and the source contact 17.
[0031]
The drain contacts 16 of the MOS solid-state imaging devices 10 arranged two-dimensionally are all connected to a common terminal. On the other hand, the source contacts 17 are mutually connected by a wiring (not shown) in which the source contacts 17 of the MOS type solid-state imaging device 10 arranged in the vertical direction in FIG. As described above, the gates of the MOS type solid-state imaging devices 10 arranged in the horizontal direction are connected to each other by the polysilicon extending in the horizontal direction in FIG. The adjacent unit surface element of the MOS solid-state imaging device 10 is P ⁺ Are separated by the diffusion separation region 31 and the insulation separation region. Note that illustration of these areas is omitted in FIG.
[0032]
In FIG. 3, the MOS solid-state imaging device 10 has a metal layer 30 made of aluminum or the like laminated on the surface except for the charge generation region 13 and is shielded from light, so that the charge transferred to the hole pocket 24 is The transfer charge is preserved without receiving the above light irradiation. Here, a light-shielding element which is protected from light irradiation is also formed. This light shielding element has the same configuration as that shown in FIG. 3 except that the metal layer 30 is also laminated on the charge generation region 13. Returning to FIG. 1 again, the reading processing device 1 of the present embodiment will be described.
[0033]
The sequence control section 1_1 of the read processing apparatus 1 includes a column reset circuit 1_2, a vertical scanning circuit 1_3, a signal reading section 1_4, a horizontal scanning circuit 1_5, a high-brightness blackout circuit 1_6, an A / D conversion section 1_7, and a signal replacement section. 1-8 are controlled.
[0034]
The column reset circuit 1_2 performs a “clear operation” to be described later for discharging electric charges (holes) accumulated in the hole pocket 24 (see FIG. 3) of the MOS solid-state imaging device 10 when the MOS solid-state imaging device is used. The potential of the ten sources is maintained at a relatively high potential.
[0035]
The vertical scanning circuit 1_3 is mutually connected to a wiring in which the gate contacts 28 of the MOS solid-state imaging devices 10 arranged in the horizontal direction extend horizontally. In addition, the vertical scanning circuit 1_3 is connected to the commonly connected drain contact 16 of each MOS type solid-state imaging device 10. The signal reading unit 1_4 will be described with reference to FIG.
[0036]
FIG. 4 is a diagram showing a circuit of the signal reading unit.
[0037]
In FIG. 4, two MOS solid-state imaging devices 10 forming a device array and arranged in a horizontal direction (horizontal direction) are representatively shown. Also, a horizontal scanning circuit 1_5 is shown. The signals Vpg and Vpd from the vertical scanning circuit 1_3 shown in FIG.
[0038]
The signal readout unit 1_4 is a circuit for reading a signal from each MOS solid-state imaging device 10. Specifically, the signal reading unit 1_4 accumulates electric charges from each MOS solid-state imaging device 10 in the hole pocket 24 of each MOS solid-state imaging device 10. And a second signal VoutN in a state where electric charges are discharged.
[0039]
The signal reading section 1_4 includes MOS transistors 1_41a and 1_41b for precharging the column lines 1_46a and 1_46b connected to the source of each MOS solid-state imaging device 10.
[0040]
In the signal readout unit 1_4, a line for storing the charge accumulated in the hole pocket 24 of each MOS type solid-state imaging device 10 and transferring the charge to the subsequent switched capacitor amplifier 1_44 by horizontal scanning of the horizontal scanning circuit 1_5. A set of MOS transistors 1_42a and 1_42b and a capacitor 1_42c as a memory; a set of MOS transistors 1_42d and 1_42e and a capacitor 1_42f are provided. The switched capacitor amplifier 1_44 includes an operational amplifier 1_44a, a capacitor 1_44b, a MOS transistor 1_44c, and a buffer 1_44d.
[0041]
Further, in the signal readout unit 1_4, the state in which the charges in the hole pockets 24 of each MOS type solid-state imaging device 10 are discharged is stored, and is transferred to the subsequent switched capacitor amplifier 1_45 by the horizontal scanning of the horizontal scanning circuit 1_5. A set of MOS transistors 1_43a and 1_43b and a capacitor 1_43c as a line memory; a set of MOS transistors 1_43d and 1_43e and a capacitor 1_43f. The switched capacitor amplifier 1_45 includes an operational amplifier 1_45a, a capacitor 1_45b, a MOS transistor 1_45c, and a buffer 1_45d.
[0042]
Next, the operation of the signal reading unit 1_4 configured as described above will be described. Here, it is assumed that charges are accumulated in the hole pockets 24 of each MOS type solid-state imaging device 10. First, an "H" level reset signal RES is applied to the gates of the MOS transistors 1_41a and 1_41b. _SN Are input, the MOS transistors 1_41a and 1_42b are turned on, and the column lines 1_46a and 1_46b are precharged to a predetermined voltage VMPR.
[0043]
Next, the load signal LD of “H” level is applied to the gates of the MOS transistors 1_42a and 1_42d. _S And the MOS transistors 1_42a and 1_42d are turned on. Then, the charges accumulated in the hole pockets 24 of the respective MOS type solid-state imaging devices 10 represented by the signals VPSn and VPSn + 1 from the sources of the respective MOS type solid-state imaging devices 10 are transferred to the capacitors 1_42c and 1_42f via the MOS transistors 1_42a and 1_42d. Is accumulated at the same time. Note that the amount of charge stored in the capacitors 1_42c and 1_42f includes the amount of charge inherent to the element after the following “clear operation” and the amount of residual charge composed of the amount of charge based on subsequent light irradiation under high luminance. , Which is a video signal on which a so-called noise component is superimposed.
[0044]
Further, a “clear operation” is performed. In this "clear operation", a signal having a relatively high potential is output from the column reset circuit 1_2 to the source of each MOS solid-state imaging device 10, and is stored in the hole pocket 24 of each MOS solid-state imaging device 10. Charge is discharged.
[0045]
Next, the load signal LD of “H” level is applied to the gates of the MOS transistors 1_43a and 1_43d. _N , And the MOS transistors 1_43a and 1_43d are turned on. Then, the charge remaining in the hole pocket 24 of each MOS solid-state imaging device 10 represented by signals VPSn and VPSn + 1 from the source of each MOS solid-state imaging device 10 is transferred to the capacitor 1_43c via the MOS transistors 1_43a and 1_43d. , 1_43f.
[0046]
Further, the scanning signal S1 of “H” level is input from the horizontal scanning circuit 1_5 to the gates of the MOS transistors 1_42b and 1_43b, and the MOS transistors 1_42b and 1_43b are turned on. Then, the data line video signal DLS and the data line noise signal DNL having a voltage represented by the amount of electric charge stored in the capacitors 1_42c and 1_43c are output from the opposite phases of the operational amplifiers 1_44a and 1_45a constituting the switched capacitor amplifiers 1_44 and 1_45. Input to terminal (-). The reference signal Vref is input to each positive phase terminal (+) of each of the operational amplifiers 1_44a and 1_45a.
[0047]
In the switched capacitor amplifier 1_44, in an initial state, the signal CDL at the “H” level is input to the gate of the MOS transistor 1_44c, and the MOS transistor 1_44c is turned on. As a result, the opposite phase terminal (−) of the operational amplifier 1_44a and the output terminal, that is, both ends of the feedback capacitor 1_44b are short-circuited, and the analog output voltage output from the operational amplifier 1_44a is initialized to the reference voltage Vref. Thereafter, the signal CDL changes from the “H” level to the “L” level, and the MOS transistor 1_44c is turned off from the on state. In such a state, the above-described data line video signal DLS is input to the negative phase terminal (-). Then, the difference charge obtained by subtracting the voltage of the data line video signal DLS from the reference voltage Vref is transferred to the output side of the operational amplifier 1_44a via the capacitor 1_44b. Therefore, the operational amplifier 1_44a outputs an analog voltage corresponding to the difference charge amount. This voltage is input to the buffer 1_44d, and the buffer 1_44d outputs the first signal VoutS. In this manner, the first signal of the MOS-type solid-state imaging device 10 on the left side shown in FIG. 1 in a state where charge is accumulated, which is sampled and held by the switched capacitor amplifier 1_44 from the switched capacitor amplifier 1_44. VoutS is output. Similarly, the switched capacitor amplifier 1_45 also outputs the second signal VoutN of the MOS-type solid-state imaging device 10 sampled and held by the switched capacitor amplifier 1_45 in a state where the charge is discharged. Further, the scanning signal S2 of “H” level is input from the horizontal scanning circuit 1_5, and the first signal VoutS and the second signal VoutN of the right MOS type solid-state imaging device 10 shown in FIG. 1 are output.
[0048]
The first signal VoutS and the second signal VoutN are input to an A / D conversion unit 1_7 (see FIG. 1), are subjected to analog / digital conversion, and are input to a signal replacement unit 1_8 described later. In addition, the second signal VoutN is input to the high-brightness blackout circuit 1_6.
[0049]
FIG. 5 is a diagram showing a high brightness black crushing circuit.
[0050]
The high-brightness blackout circuit 1_6 shown in FIG. 5 includes a switch element 1_61 to which the second signal VoutN is input at one end, and a capacitor 1_62 provided between the other end of the switch element 1_61 and the ground GND. Have been. The high-brightness black-out circuit 1_6 includes an operational amplifier 1_63 having a positive-phase terminal (+) connected to a connection point between the switch element 1_61 and the capacitor 1_62, and a negative-phase terminal (−) connected to an output terminal. , A switch element 1_64 having one end connected to the output terminal of the operational amplifier 1_63, and a capacitor 1_65 provided between the other end of the switch element 1_64 and the ground GND. Further, the high brightness black crush circuit 1_6 includes an operational amplifier 1_66 having a positive-phase terminal (+) connected to a connection point between the switch element 1_64 and the capacitor 1_65, and having a negative-phase terminal (-) connected to an output terminal. , A variable resistor 1_67 provided between the output terminal of the operational amplifier 1_66 and the ground GND, a positive-phase terminal (+) is connected to an intermediate terminal of the variable resistor 1_67, and a negative-phase terminal (−) is connected to the operational amplifier. And a clamp circuit 1_68 connected to the output terminal 1_63. The switch elements 1_61 and 1_64 are turned on and off by the sample / hold signal S / H and the clamp optical black signal CLMOB from the sequence controller 1_1 shown in FIG. The switch element 1_64 and the capacitor 1_65 correspond to an example of a hold unit according to the present invention, and the operational amplifier 1_66, the variable resistor 1_67, and the clamp circuit 1_68 correspond to an example of a determination unit according to the present invention. Hereinafter, the operation of the high brightness black crushing circuit 1_6 will be described with reference to FIG.
[0051]
FIG. 6 is a timing chart of the high brightness black crushing circuit shown in FIG.
[0052]
In FIG. 6, in order from the top, a second signal VoutN indicated by a dotted line, a first signal VoutS indicated by a solid line, a potential at a point A which is an output terminal of the operational amplifier 1_63, and a positive phase terminal (+) of the clamp circuit 1_68. , The potential at point B, the hold sample signal S / H from the sequence controller 1_1, and the black crush signal BNGout output from the clamp circuit 1_68. Note that the magnitude of the second signal VoutN, the first signal VoutS, the potential at the point A, and the potential at the point B are shown to be larger toward the lower side of FIG.
[0053]
In the high-brightness blackout circuit 1_6 shown in FIG. 5, the reference signal is held in the capacitor 1_65 in the initial state. More specifically, the switch elements 1_61 and 1_64 are both turned on by the sample / hold signal S / H and the clamp optical black signal CLMOB from the sequence control section 1_1, and the MOS solid-state imaging device 10 that has been protected from light irradiation is turned on. The electric charge represented by the second signal VoutN is stored in the capacitor 1_62, and further stored in the capacitor 1_65 via the operational amplifier 1_63. After that, the switch elements 1_61 and 1_64 are turned off.
[0054]
Next, the MOS solid-state imaging device 10 is irradiated with light, and the first signal VoutS and the second signal VoutN are read from the signal reading unit 1_4 as described with reference to FIG. Here, as shown in FIG. 6, the element corresponding to the N-th pixel (PixelN) among the plurality of MOS solid-state imaging elements 10 is irradiated with relatively weak light. Hereinafter, strong light is emitted in the order of the (N + 1) th pixel (PixelN + 1), the (N + 2) th pixel (PixelN + 2), the (N + 3) th pixel (PixelN + 3), and the (N + 4) th pixel (PixelN + 4). Therefore, the difference between the first signal VoutS and the second signal VoutN in the Nth, N + 1th, and N + 2th pixels is relatively large. Therefore, it is necessary to accurately determine the amount of received light of the pixels based on the difference. it can. On the other hand, since the N + 3rd and N + 4th pixels are irradiated with extremely high illuminance, the first signal VoutS in the N + 3rd and N + 4th pixels is saturated. Further, even after the photocharge amount is cleared, the photocharge amount flows into those pixels greatly, and therefore the second signal VoutN also approaches a saturation state. Therefore, when a difference between the first signal VoutS and the second signal VoutN is obtained, a phenomenon occurs in which the difference becomes extremely small. This phenomenon is a phenomenon in which some pixels in the region of the MOS image sensor, which is an active sensor that should be expressed as white with high luminance, have pixels that are crushed black, which significantly impairs image quality. Therefore, in the present embodiment, as described below, the second signal VoutN is constantly monitored by the high luminance crushing circuit 1_6, and the level of the second signal VoutN is higher than the reference signal level of the same line. For an element determined to be at a level exceeding a predetermined amount or more, a signal of a level (white level) representing a predetermined amount of received light is used instead of the above difference. Specifically, as shown in FIG. 6, the second signal VoutN is sampled and held in the capacitor 1_62 by the sample / hold signal S / H for each pixel (N, N + 1, N + 2, N + 3, N + 4), and the operational amplifier 1_63 is operated. The signal of the potential at the point A is input to the opposite-phase terminal (−) of the clamp circuit 1_68 via the input terminal. A signal of a level exceeding a reference signal level by a predetermined amount or more, that is, a signal of a potential at point B is input to the positive phase terminal (+) of the clamp circuit 1_68. The clamp circuit 1_68 compares the potential signal at the point A with the potential signal at the point B. As described above, the level of the second signal VoutN in the pixels up to the N, N + 1, and N + 2th pixels is relatively small, so that the potential at the point A is smaller than the potential at the point B. Therefore, the clamp circuit 1_68 outputs the “L” level as the blackout signal BNGout.
[0055]
On the other hand, the level of the second signal VoutN in the N + 3, N + 4th pixels is relatively small, and thus the potential at the point A is higher than the potential at the point B. Therefore, the clamp circuit 1_68 outputs the “H” level as the blackout signal BNGout. This black crush signal BNGout is input to the signal replacement unit 1_8 shown in FIG. Hereinafter, description will be made with reference to FIG. 1 again.
[0056]
The first signal VoutS and the second signal VoutN from the signal readout unit 1_4 are converted from analog to digital by the A / D converter 1_7 and input to the signal replacement unit 1_8 as digital signals VoutDS and VoutDN. The signal replacement unit 1_8 is composed of a DSP (Digital Signal Processor). The signal replacement unit 1_8 calculates the difference between the digital signals VoutDS and VoutDN, and finally outputs a video signal Vo from which noise components have been removed. . As described above, the black replacement signal BNGout is input to the signal replacement unit 1_8 from the black replacement signal BNGout. The signal replacement unit 1_8 is an element (here, the (N + 3) th and (N + 4) th pixels) in which the level of the second signal VoutN is determined by the high-brightness blackout circuit 1_6 to be higher than the level of the reference signal by a predetermined amount or more. ), A signal having a level representing a predetermined amount of received light is used instead of the above difference. Specifically, a level signal (white level signal) representing the maximum amount of light that can be received is employed. As described above, by performing the correction by replacing the N + 3, N + 4th surface element signals with the white level signal, even when light of extremely high illuminance is incident, white light is originally expressed with high luminance. It is possible to suppress the phenomenon that a black pixel is present in some pixels in the region of the element array (MOS image sensor) to be formed. Therefore, the image quality of the MOS image sensor can be improved.
[0057]
Next, a second embodiment of the read processing device of the present invention will be described. In the above-described first embodiment, an example has been described in which the signal reading unit 1_4 reads the first signal VoutS and the second signal VoutN independently of each other. However, in the second embodiment, the signal reading unit illustrated in FIG. 2_4 is that a third signal VoutS-N, which is a difference between the first signal VoutS and the second signal VoutN, and a second signal VoutN are read.
[0058]
FIG. 7 is a diagram showing a circuit of a signal reading unit of a second embodiment of the reading processing device of the present invention.
[0059]
The signal reading unit 2_4 includes MOS transistors 2_41a and 2_41b for precharging the column lines 2_46a and 2_46b connected to the source of each MOS solid-state imaging device 10.
[0060]
The signal readout unit 2_4 stores charges (charges from which noise components have been removed) accumulated in the hole pockets 24 of the respective MOS type solid-state imaging devices 10 and performs horizontal scanning of the horizontal scanning circuit 1_5 to switch to the subsequent stage. A set of MOS transistors 2_42a, 2_42c, 2_42e, 2_42f and capacitors 2_42b, 2_42d as a line memory for transfer to the capacitor amplifier 2_44; a set of MOS transistors 2_43a, 2_43c, 2_43e, 2_43f, and capacitors 2_43b, 2_43d are provided. . The switched capacitor amplifier 2_44 includes an operational amplifier 2_44a, a capacitor 2_44b, a MOS transistor 2_44c, and a buffer 2_44d.
[0061]
Further, in the signal readout unit 2_4, the state in which the charges in the hole pockets 24 of each MOS type solid-state imaging device 10 have been discharged is stored and transferred to the subsequent switched capacitor amplifier 2_47 by the horizontal scanning of the horizontal scanning circuit 1_5. A set of MOS transistors 2_45a, 2_45b, 2_45d, 2_45f, 2_45g and capacitors 2_45c, 2_45e as a line memory; a set of MOS transistors 2_46a, 2_46b, 2_46d, 2_46f, 2_46g, and capacitors 2_46c, 2_46e. The switched capacitor amplifier 2_47 includes an operational amplifier 2_47a, a capacitor 2_47b, a MOS transistor 2_47c, and a buffer 2_47d.
[0062]
Next, the operation of the signal reading unit 1_4 thus configured will be described with reference to FIG.
[0063]
FIG. 8 is a diagram showing a timing chart of the signal reading unit shown in FIG.
[0064]
The signal Vsig shown in FIG. 8 is a signal representative of the signals VPSn and VPSn + 1 from the source of each MOS solid-state imaging device 10. First, an operation of outputting a third signal VoutS-N, which is obtained by subtracting the second signal VoutN from the first signal VoutS, will be described. Here, it is assumed that charges are accumulated in the hole pockets 24 of each MOS type solid-state imaging device 10. Further, the shift horizontal signal SHA is at the “H” level. Therefore, the MOS transistors 2_42bc and 2_43c are on. Therefore, the reference voltage Vref is applied to a connection point between the other end of the capacitor 2_42b and one end of the capacitor 2_42d and a connection point between the other end of the capacitor 2_43b and one end of the capacitor 2_43d.
[0065]
Here, the "H" level reset signal RES _SN Is input to the gates of the MOS transistors 2_41a and 2_41b, the MOS transistors 2_41a and 2_42b are turned on, and the column lines 2_46a and 2_46b are precharged to a predetermined voltage VMPR. In addition, the load signal LD of “H” level _SN Is input to the gates of the MOS transistors 2_42a and 2_43a, the MOS transistors 2_42a and 2_43a are turned on, and the voltage Vs (for example, as a signal Vsig from the source of each MOS solid-state imaging device 10 to each one end of the capacitors 2_42b and 2_43b). 2.6V) is applied. Further, the shift horizontal signal SHB of the “H” level is input to the MOS transistors 2_42e and 2_43e, and the MOS transistors 2_42e and 2_43e are also turned on, and the reference voltage Vref (for example, 1.6 V) is applied to the other ends of the capacitors 2_42d and 2_43d. ) Is applied. Therefore, electric charges corresponding to the difference voltage (2.6V-1.6V = 1.0V) between the voltage Vs and the reference voltage Vref are accumulated in the capacitors 2_42b and 2_43b. On the other hand, since the reference voltage Vref is applied to both ends of the capacitors 2_42d and 2_43d, no charge is accumulated.
[0066]
Eventually, the shift horizontal signal SHA changes from the “H” level to the “L” level. Then, the MOS transistors 2_42c and 2_43c are turned off. Next, the load signal LD _SN Changes from the "H" level to the "L" level, and the MOS transistors 2_42a and 2_43a are also turned off. In such a state, the “clear operation” is performed. In this “clear operation”, a relatively high level signal Vsig shown by a dotted line in FIG. 8 is output from the column reset circuit 1_2 (see FIG. 1) to the source of each MOS solid-state imaging device 10, and As a result, the electric charges accumulated in the hole pocket 24 of each MOS type solid-state imaging device 10 are discharged.
[0067]
Next, the “H” level reset signal RES is again applied. _SN Is input to the gates of the MOS transistors 2_41a and 2_41b, whereby the column lines 2_46a and 2_46b are precharged to a predetermined voltage VMPR. In addition, the load signal LD of “H” level _SN Is input to the gates of the MOS transistors 2_42a and 2_43a, and the MOS transistors 2_42a and 2_43a are turned on. The voltage V _N (For example, 2.0 V) is applied. Since the shift horizontal signal SHB is maintained at the “H” level, the reference voltage Vref (here, 1.6 V) is applied to the other ends of the capacitors 2_42d and 2_43d via the MOS transistors 2_42e and 2_43e. . Here, electric charges corresponding to the above-described difference voltage (1.0 V) are accumulated in the capacitor 2_42b of the series-connected capacitors 2_42b and 2_42d and the capacitor 2_43b of the series-connected capacitors 2_43b and 2_43d. In such a state, the above-described voltage V is applied to one end of each of the capacitors 2_42b and 2_43b. _N (Here, 2.0 V) is applied. Therefore, a charge of 0.6 V obtained by subtracting a charge of 0.4 V (2.0 V-1.6 V) from a charge of 1.0 V stored in the capacitors 2_42b and 2_43d is connected to the capacitor 2_42b connected in series. , 2_42d and the capacitors 2_43b, 2_43d connected in series. Here, charges are distributed and accumulated in the capacitors 2_42b and 2_42d by 0.3 V respectively. Similarly, electric charges are distributed and accumulated in the capacitors 2_43b and 2_43d by 0.3 V, respectively.
[0068]
Eventually, the shift horizontal signal SHB changes from the “H” level to the “L” level, and the MOS transistors 2 — 42 e and 2 — 43 e are turned off. Next, the shift horizontal signal SHA changes from "L" level to "H" level, and the MOS transistors 2_42c and 2_43c are turned on. In such a state, the scanning signal S1 of “H” level is input from the horizontal scanning circuit 1_5 to the gate of the MOS transistor 2_42f, and the MOS transistor 2_42f is turned on. Then, the voltage obtained by adding the reference signal Vref to the voltage represented by the electric charge (here, electric charge for 0.3 V) accumulated in the capacitor 2_42d is applied to the opposite-phase terminal (−) of the operational amplifier 2_44a constituting the switched capacitor amplifier 2_44. ). The reference signal Vref is input to a positive phase terminal (+) of the operational amplifier 2_44a.
[0069]
In the initial state of the switched capacitor amplifier 2_44, an “H” level signal CDL is input to the gate of the MOS transistor 2_44c, and the MOS transistor 2_44c is turned on. As a result, the opposite-phase terminal (-) of the operational amplifier 2_44a and the output terminal, that is, both ends of the feedback capacitor 2_44b are short-circuited, and the analog output voltage output from the operational amplifier 2_44a is initialized to the reference voltage Vref. Thereafter, signal CDL changes from the “H” level to the “L” level, and MOS transistor 2_44c is turned off from the on state. In such a state, the above-described voltage is input to the negative phase terminal (-). Then, a charge of a difference obtained by subtracting the above voltage from the reference voltage Vref is transferred to the output side of the operational amplifier 2_44a via the capacitor 2_44b. Therefore, the operational amplifier 2_44a outputs an analog voltage corresponding to the charge of 0.3 V. This voltage is input to the buffer 2_44d, and the buffer 2_44d outputs a third signal VoutS-N obtained by subtracting the second signal VoutN from the first signal VoutS.
[0070]
Next, an operation of outputting the second signal VoutN will be described.
[0071]
When the “clear operation” is completed, the shift horizontal signal SHB is at the “H” level, so that the MOS transistors 2_45f and 2_46f are in the ON state. Therefore, the reference voltage Vref (here, the reference voltage Vref) is applied to one end of each of the capacitors 2_45e and 2_46e. 1.6 V) is applied. Here, the "H" level reset signal RES _SN Is input to the gates of the MOS transistors 2_41a and 2_41b, whereby the column lines 2_46a and 2_46b are precharged to a predetermined voltage VMPR. Also, the load signal LD _N Changes from the “L” level to the “H” level. Then, the MOS transistors 2_45a and 2_46a are turned on, and a voltage Vsig is applied to one end of each of the capacitors 2_45c and 2_46c as a signal Vsig from the source of each MOS solid-state imaging device 10. _N (For example, 2.0 V) is applied. Therefore, charges of 0.4 V (2.0 V-1.6 V) are accumulated in the capacitors 2_45c and 2_45e connected in series and the capacitors 2_46c and 2_46e connected in series.
[0072]
Eventually, shift horizontal signal SHB changes from “H” level to “L” level, and MOS transistors 2 — 45 f and 2 — 46 f are turned off. Next, the shift horizontal signal SHA changes from the "L" level to the "H" level, and the MOS transistors 2_45d and 2_46d are turned on. In such a state, the scanning signal S1 of “H” level is input to the gate of the MOS transistor 2_45g from the horizontal scanning circuit 1_5, and the MOS transistor 2_45g is turned on. Then, the voltage obtained by adding the reference signal Vref to the voltage represented by the electric charge (here, electric charge for 0.2 V) stored in the capacitor 2_45e is applied to the opposite-phase terminal (−) of the operational amplifier 2_47a constituting the switched capacitor amplifier 2_47. ). Hereinafter, an analog voltage corresponding to the 0.2 V charge is output from the operational amplifier 2_47a configuring the switched capacitor amplifier 2_47 by an operation similar to the operation of the above-described switched capacitor amplifier 2_44. This voltage is input to the buffer 2_47d, and the buffer 2_47d outputs the second signal VoutN.
[0073]
【The invention's effect】
As described above, according to the read processing device of the present invention, the image quality of the MOS image sensor can be improved.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a first embodiment of a read processing device of the present invention.
FIG. 2 is a plan view showing an arrangement state of the MOS solid-state imaging device shown in FIG.
FIG. 3 is a cross-sectional view of one MOS solid-state imaging device along a dashed line AA shown in FIG. 2;
FIG. 4 is a diagram showing a circuit of a signal reading unit.
FIG. 5 is a diagram illustrating a high brightness black crushing circuit.
FIG. 6 is a timing chart of the high luminance black crushing circuit shown in FIG. 5;
FIG. 7 is a diagram showing a circuit of a signal reading unit of a second embodiment of the reading processing device of the present invention.
8 is a diagram showing a timing chart of the signal reading unit shown in FIG. 7;
[Explanation of symbols]
1 Readout processing device
10 MOS type solid-state imaging device
1_1 Sequence control unit
1_2 Column reset circuit
1_3 Vertical scanning circuit
1_4, 2_4 signal readout unit
1_41a, 1_41b, 1_42a, 1_42b, 1_42d, 1_42e, 1_43a, 1_43b, 1_43d, 1_43e, 1_44c, 1_45c, 2_41a, 2_41b, 2_42a, 2_42c, 2_42e, 2_42f, 2_43a, 2_43c, 2_43e, 2_43f, 2_44c, 2_45a, 2_45b, 2_45d, 2_45f, 2_45g, 2_46a, 2_46b, 2_46d, 2_46f, 2_46g, 2_47c MOS transistors
1_42c, 1_42f, 1_43c, 1_43f, 1_44b, 1_45b, 1_62, 1_65, 2_42b, 2_42d, 2_43b, 2_43d, 2_44b, 2_45c, 2_45e, 2_46c, 2_46e, 2_47b Capacitor
1_44, 1_45, 2_44, 2_47 Switched capacitor amplifier
1_44a, 1_45a, 1_63, 1_47, 2_44a, 2_47a Operational Amplifier
1_44d, 1_45d, 2_44d, 2_47d Buffer
1_46a, 1_46b, 2_46a, 2_46b Column line
1_5 Horizontal scanning circuit
1_6 High brightness black crush circuit
1_61, 1_64 switch element
1_67 Variable resistor
1_68 Clamp circuit
1_7 A / D converter
1_8 signal replacement unit
11 Substrate
12 N-well
12a Transfer area
13 Charge generation area
14 Drain region
15 Insulating film
16 Drain contact
17 Source contact
24 hole pockets
25 Source area
26 channel area
27 Gate
28 Gate Contact
29 well area
100 light receiving section
200 detector

Claims

Charges are accumulated in each element of an element array in which a plurality of elements that generate a signal whose level changes in accordance with the amount of accumulated charges are accumulated while discharging the charges in such a manner that the charges can be discharged upon receiving light. A reading processing device for calculating a difference between a first signal in a state where the electric charge is discharged and a second signal in a state where the electric charge is discharged to obtain a light receiving amount of each element.
A signal reading unit that reads a signal from each of the elements;
Whether or not the level of each second signal read from each of the plurality of elements constituting the element array when the respective elements are in a state where electric charge has been discharged exceeds a level of a reference signal by a predetermined amount or more. A determination unit for determining whether
For an element for which the level of the second signal has been determined to be at a level exceeding the level of the reference signal by a predetermined amount or more by the determination unit, instead of the difference between the first signal and the second signal, A signal replacement unit that employs a signal having a level representing a predetermined amount of received light.

The signal replacement unit employs a signal having a level representing the maximum light quantity that can be received for an element for which the level of the second signal is determined by the determination unit to be a level exceeding the reference signal by a predetermined amount or more. 2. The read processing device according to claim 1, wherein

2. The read processing device according to claim 1, wherein the hold unit and the determination unit are configured by an analog circuit, and the signal replacement unit is configured by a digital signal processor.

2. The read processing device according to claim 1, wherein the signal read section reads the first signal and the second signal from each of the elements independently of each other.

2. The read processing according to claim 1, wherein the signal read unit reads a difference between the first signal and the second signal and the second signal from each of the elements. 3. apparatus.