JP2004179582A - 不揮発性メモリを含む半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】信頼性が高く、かつ、高速性を有する不揮発性メモリを含む半導体装置とその製造方法を提供することである。
【解決手段】半導体基体上に形成した不揮発性メモリセルの間に、少なくとも２種以上の絶縁膜として、バリヤ絶縁膜２２、埋め込み絶縁膜２３を埋め込み、更に、埋め込み絶縁膜２３を熱処理でガラス状に流動化せしめ、緻密な膜として高品質化し、素子の信頼性を向上させる。その後、金属シリサイド電極２５を形成してゲート電極の低抵抗化を図る。
【選択図】 図６
【解決手段】半導体基体上に形成した不揮発性メモリセルの間に、少なくとも２種以上の絶縁膜として、バリヤ絶縁膜２２、埋め込み絶縁膜２３を埋め込み、更に、埋め込み絶縁膜２３を熱処理でガラス状に流動化せしめ、緻密な膜として高品質化し、素子の信頼性を向上させる。その後、金属シリサイド電極２５を形成してゲート電極の低抵抗化を図る。
【選択図】 図６
Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリを含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、携帯機器等の電子機器は小型化、薄型化、高機能化が進み、集積回路は機器だけでなく、機器に挿入して用いられる携帯用記憶媒体等に広く応用されている。そのため、素子を微細化することによって、集積回路に搭載されるメモリの大容量化を図ると共に、集積回路を構成するＣＰＵ、メモリ等の回路動作の高速化等、高性能化が追求されている。
【０００３】
不揮発性メモリを含む集積回路においては、例えば、特許文献１に開示されているように、メモリセル部のゲート電極の材料としてとして従来用いられてきた多結晶シリコンでは抵抗率が高いため、金属若しくは金属シリサイドが用いられている。これによって、ゲート電極の抵抗率を低くし、集積回路の高速化を図ることができる。
【０００４】
【特許文献１】
特開２００２−６４１５７号公報（第７頁、図１４）
【０００５】
【発明が解決しようとする課題】
上述したような、ゲート電極膜及びゲート絶縁膜をそれぞれ多層に積層化している不揮発性メモリでは、メモリセル間相互の空間領域におけるアスペクト比が他の素子と比較して大きく、それが微細化と共に益々顕著になる。このため、メモリセル間相互の空間領域上に配線を形成するための絶縁膜を埋め込む工程において、比較的高温による熱処理によって埋め込まれた絶縁膜を流動化する等の方法を用いて、絶縁膜の埋め込み性や緻密性を向上さ必要がある。
【０００６】
しかしながら、金属若しくは金属シリサイドをゲート電極として用いた場合、これらの材料は、多結晶シリコンに比べて耐熱性に劣るという欠点を有していることから、ゲート電極を形成した後の工程においては比較的低温で熱処理等を行う必要がある。従って、ゲート電極を形成した後で行われる素子間相互の空間領域に絶縁膜を埋め込む工程においても、従来のような比較的高温による熱処理を用いて、絶縁膜の埋め込み性や緻密性を向上させることが出来なくなることが大きな問題となる。
【０００７】
メモリセルの間の空間領域に形成する絶縁膜における膜質の劣化や埋め込まれる際のボイド発生等は、素子使用上の信頼性、不純物コンタミネーションによる電流特性劣化等、様々な性能に影響を及ぼす。特に、不揮発性メモリにおいては、製造段階の電気的絶縁特性が経時的に変化しないように信頼性を確保することが重要であり、上述したメモリセル間相互の空間領域に形成する絶縁膜の品質が低下すると、素子の信頼性劣化や、電気的絶縁特性にバラツキを与える要因として働く。
【０００８】
本発明はこのような事情に鑑みてなされたもので、その目的は信頼性が高く、かつ、高速動作が可能な不揮発性メモリを含む半導体装置とその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記の課題を解決するため本発明の第１の発明は、半導体装置として、半導体基体と、前記半導体基体に形成され、かつ、浮遊ゲート電極膜及び制御ゲート電極膜がそれぞれゲート絶縁膜を介して積層した複数の不揮発性メモリセルからなるセルアレイと、前記セルアレイの周辺に形成された周辺回路とを具備し、前記半導体基体上に形成された前記不揮発性メモリセルの相互の間の空間領域に絶縁膜が埋め込まれ、且つ、前記制御ゲート電極膜が少なくとも金属シリサイド膜で構成されていることを特徴とする。
【００１０】
また本発明の第２の発明は、半導体装置の製造方法として、半導体基体に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に第１のゲート電極膜を形成する工程と、前記第１のゲート電極膜及び前記第１のゲート絶縁膜を選択的にパターニングし、更に、パターニングした前記第１のゲート電極膜及び前記第１のゲート絶縁膜をマスクとして前記半導体基体に溝を形成する工程と、前記半導体基体に形成された前記溝に絶縁膜を埋め込み、素子分離領域を形成する工程と、前記第１のゲート電極膜上に第２のゲート電極膜を形成する工程と、前記第２のゲート電極膜を選択的にパターニングし、前記第１のゲート電極膜とパターニングした前記第２のゲート電極膜から構成される浮遊ゲート電極を形成する工程と、前記第２のゲート電極膜上に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上に第３のゲート電極膜を形成する工程と、前記第３のゲート電極膜、第２のゲート絶縁膜、第２のゲート電極膜、第１のゲート電極膜、及び第１のゲート絶縁膜を選択的にパターニングし、ゲート領域を形成する工程と、前記半導体基体の表面領域及び前記第３のゲート電極膜に不純物を導入する工程と、前記半導体基体上の前記ゲート領域相互間の空間領域に絶縁膜を埋め込む工程と、前記第３のゲート電極膜上に金属シリサイド膜を形成し、制御ゲート電極を形成する工程とを有することを特徴とする。
【００１１】
本発明によれば、メモリセル間相互の空間領域に高品質の絶縁膜を隙間なく埋め込み、素子の信頼性を向上させ、かつ、金属シリサイドをゲート電極上に形成することにより素子の高速化を図ることができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。
【００１３】
（第１の実施の形態）
図１は本発明による不揮発性メモリを含む半導体装置の第１の実施の形態における不揮発性メモリセルアレイを示す平面図である。各メモリセル１０のゲート部を制御するワード線１０ａと、メモリセルのソース及びドレイン領域に対し、コンタクトホール１０ｂを介して接続するビット線１０ｃが平面上を直交するように形成されている。
【００１４】
図２、図３（ｄ）〜（ｅ）は、図１のＡ―Ａ断面を拡大し、本発明による不揮発性メモリを含む半導体装置の製造方法の第１の実施の形態を工程順に示す断面図である。また、図３（ｅ´）及び図４乃至図６は図１のＢ―Ｂ断面を拡大して、本発明による不揮発性メモリを含む半導体装置の製造方法の第１の実施の形態を工程順に示す断面図である。更に、図６（ｍ）は本発明による不揮発性メモリを含む半導体装置の第１の実施の形態を示している。
【００１５】
先ず、図２（ａ）に示すように、半導体基体としてＰ型のシリコン基板１０を用意する。次に、図示しないウェル及びチャネルを形成するための不純物ドーピングを必要であれば実施する。続いて、シリコン酸化膜からなる第１のゲート絶縁膜１１を熱酸化法により、例えば６ｎｍ形成する。第１のゲート絶縁膜１１は不揮発性メモリのトンネル酸化膜として使用されるが、この場合、続けて窒素が存在する雰囲気中で熱処理を実施しても良い。更に、多結晶シリコン膜からなる第１のゲート電極膜１２をＣＶＤ法により、例えば１００ｎｍ程度、更に、後のＣＭＰ法によるシリコン酸化膜表面の平坦化の際に利用するため、シコン窒化膜からなるストッパー用絶縁膜１３を例えば２０ｎｍ、積層して形成する。
【００１６】
次に図２（ｂ）に示すように、リソグラフィ法、ドライエッチング法等を用いてストッパー用絶縁膜１３、第１のゲート電極膜１２、第１のゲート絶縁膜１１、の積層膜を選択的にパターニングし、更にパターニングされた積層膜をマスクにドライエッチング法を用いてシリコン基板１０をエッチングして、シリコン基板１０に浅い溝を形成する。
【００１７】
次に、図示しないが、ＣＶＤ法でシリコン酸化膜をシリコン基板１０の浅い溝に埋め込みながら、ストッパー絶縁膜１３の上にもシリコン酸化膜を形成する。続いて、図２（ｃ）に示すように、ＣＭＰ法によってストッパー用絶縁膜１３の上面が露出するまでシリコン酸化膜を研磨してその表面を平坦化し、素子分離領域１４を形成する。
【００１８】
そして、図３（ｄ）に示すように、ストッパー用絶縁膜１３をＣＤＥ法若しくは燐酸によるウェットエッチング法等で選択的に除去し、第１のゲート電極膜１２の上面を露出させる。更に素子分離領域１４のシリコン酸化膜も露出させた第１のゲート電極膜１２に合わせて表面が平坦になるようにウェットエッチングを行う。次に、多結晶シリコン膜からなる第２のゲート電極膜１５をＣＶＤ法により、例えば１００ｎｍ程度形成した後、Ｎ型不純物として燐イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度イオン注入し、その後、例えば、９５０℃で熱処理を施し、第２のゲート電極膜１５並びに第１のゲート電極膜１２をＮ型半導体膜にする。
【００１９】
更に、リソグラフィ法、ドライエッチング法等を用いて第２のゲート電極膜１５を選択的にパターニングし、隣接するゲート電極間の電気的分離を図る。続いて、図３（ｅ）に示すように、シリコン酸化膜からなる第２のゲート絶縁膜１６をＣＶＤ法により、例えば１５ｎｍ形成し、その後、多結晶シリコン膜からなる第３のゲート電極膜１７をＣＶＤ法により、例えば１００ｎｍ程度形成する。
【００２０】
図３（ｅ´）は、図３（ｅ）と同じ工程における図１のＢ―Ｂ断面の状態を示している。図４乃至図６は以降の工程について同じＢ―Ｂ断面の状態を示している。図３（ｅ´）に示した断面においては、素子分離領域は形成されておらず、第１のゲート絶縁膜１１、第１のゲート電極膜１２、第２のゲート電極膜１５、第２のゲート絶縁膜１６、第３のゲート電極膜１７を積層した状態になっている。
【００２１】
次に、図４（ｆ）に示すように、積層化している第３のゲート電極膜１７、第２のゲート絶縁膜１６、第２のゲート電極膜１５、第１のゲート電極膜１２、第１のゲート絶縁膜１１をリソグラフィ法、ドライエッチング法により選択的にパターニングし、シリコン基板１０の上面を露出させる。なお、選択的に除去された領域が素子間の空間領域１７ａとなる。
【００２２】
次に、図４（ｇ）に示すように、シリコン酸化膜からなる後酸化絶縁膜１８を熱酸化法、或いはＣＶＤ法により、例えば１０〜２０ｎｍ程度、シリコン基板１０に形成する。更に、残存する積層膜をマスクとしてシリコン基板１０にイオン注入法より不純物を導入し、第１のソース及びドレイン領域１９を形成する。即ち、砒素イオンもしくは燐イオンをドーズ量として１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２程度注入し、その後、急速加熱法を用いて例えば、８００℃、数秒程度の熱処理を施し、導入した不純物を活性化する。
【００２３】
更に、ＣＶＤ法によってシリコン窒化膜を２０〜４０ｎｍ程度、シリコン基板１０の全面に形成した後、ＲＩＥ法によってシリコン基板１０の上面にあるシリコン窒化膜だけを選択的に除去する異方性エッチングを行い、図４（ｈ）に示すように、側壁絶縁膜２０を形成する。続いて、シリコン基板１０に砒素イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度注入し、その後、例えば、９５０℃熱処理を施し、不純物を活性化して第２のソース及びドレイン領域２１を形成する。
【００２４】
そして、図５（ｉ）に示すように、シリコン窒化膜からなるバリヤ絶縁膜２２をＣＶＤ法により、例えば２０ｎｍ程度形成し、更に、ボロン並びに燐を添加したシリコン酸化膜（ＢＰＳＧ膜）からなる埋め込み絶縁膜２３をＣＶＤ法により、バリヤ絶縁膜２４の上に形成すると共に、空間領域１７ａに埋め込む。更に、埋め込み絶縁膜２３を、例えば９００℃、２０分間の熱処理を行い、ガラス状に流動化し、ボイド等がなく、また、緻密な膜として高品質化させ、かつ、表面を平坦化する。
【００２５】
次に、図５（ｊ）に示すように、ＣＭＰ法によってバリヤ絶縁膜２２の上面が露出するまで埋め込み絶縁膜２３を研摩しその表面を平坦化する。更に、図５（ｋ）に示すように、残存するバリヤ絶縁膜２２及び後酸化絶縁膜１９をドライエッチング法若しくは燐酸によるウェットエッチング法等で選択的に除去し、第３のゲート電極膜１７の上面を露出させる。
【００２６】
続いて、図６（ｌ）に示すように、コバルトからなるサリサイド電極構成材料の金属膜２４をスパッタ法により、例えば１００ｎｍ程度、第３のゲート電極膜１７の全面に形成する。次に、図６（ｍ）に示すように、熱処理を行い、第３のゲート電極膜１７と固相反応させ、金属シリサイド膜２５を第３のゲート電極膜１７の上に選択的に形成する。続けて、絶縁膜上等に残る未反応の金属膜２４を薬液等で除去する。
【００２７】
その後、図示してないＳｉＯ２等の層間絶縁膜をシリコン基板１０全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ゲート電極である金属シリサイド膜２５やソース及びドレイン領域２１にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して不揮発性メモリを含む半導体装置を完成させる。
【００２８】
本実施の形態によれば、素子の間の空間領域にＢＰＳＧ膜を埋め込み、更に、高温で熱処理することによって高品質な埋め込み絶縁膜を得ることができる。また、その後、ゲート電極上に金属シリサイドを形成することによって高速化が可能な不揮発性メモリを含む半導体装置が得られる。
【００２９】
（第２の実施の形態）
図７乃至図１１の各図の上側に示した図（図７（ａ）、図８（ｂ）、図９（ｃ）、図１０（ｄ）、図１１（ｅ））は不揮発性メモリ部である図１のＡ―Ａ断面を拡大し、本発明による不揮発性メモリを含む半導体装置の製造方法の第２の実施の形態を工程順に示す断面図である。また、各図の下側に示した図面（図７（ａ´）、図８（ｂ´）、図９（ｃ´）、図１０（ｄ´）、図１１（ｅ´））は本発明による不揮発性メモリを含む半導体装置の周辺回路部のそれぞれ不揮発性メモリセル部と同じ工程において対比して示す断面図である。図１１は本発明による不揮発性メモリを含む半導体装置の第２の実施の形態を示している。なお、以下においては、主にメモリセル部と周辺回路のゲート電極について、それぞれ構造及びプロセスが異なることを具体的に説明する。
【００３０】
先ず、図７に示すように、半導体基体としてＰ型のシリコン基板３０を用意する。第１のゲート絶縁膜３１、第１のゲート電極膜３２、ストッパー用絶縁膜３３を形成し、更に素子分離領域３４を形成する。これらの製造工程は、図２（ａ）〜図２（ｃ）に示した本発明による第１の実施の形態と同様の工程であるため、ここでは説明を省略する。
【００３１】
次に図８に示すように、周辺回路部をレジスト膜３３ａで覆い、メモリセル部のストッパー用絶縁膜３３をドライエッチング法若しくは燐酸によるウェットエッチング法等で選択的に除去し、メモリセル部だけ第１のゲート電極膜３２の上面を露出させる。更に、メモリセル部の素子分離領域３４のシリコン酸化膜も、露出させた第１のゲート電極膜１２に合わせて表面が平坦になるようにウェットエッチングを行う。
【００３２】
続いて、図９に示すように、周辺回路部のレジスト膜３３ａを除去する。次に、多結晶シリコン膜である第２のゲート電極膜３５をＣＶＤ法により、例えば１００ｎｍ程度形成した後、第２のゲート電極膜３５に燐イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度注入する。その後、例えば、９５０℃で熱処理を施し、メモリセル部においては第２のゲート電極膜３５並びに第１のゲート電極膜３２にＮ型不純物を導入する。その後、メモリセル部だけリソグラフィ法、ドライエッチング法等を用いて第２のゲート電極膜３５を選択的にパターニングし、ゲート電極間の電気的分離を図る。更に、シリコン酸化膜からなる第２のゲート絶縁膜３６を熱酸化法により、例えば６０ｎｍ程度形成する。
【００３３】
次に、図示しないが、メモリセル部だけレジスト膜で覆い、図１０に示すように、周辺回路部の第２のゲート絶縁膜３６をウェットエッチング法で、第２のゲート電極膜３５をＣＤＥ法で、ストッパー用絶縁膜３３をドライエッチング法若しくは燐酸によるウェットエッチング法等でそれぞれ除去する。更に、メモリセル部のレジスト膜も除去する。その後、多結晶シリコン膜からなる第３のゲート電極膜３７をＣＶＤ法により、例えば２００ｎｍ程度形成する。
【００３４】
そして、メモリセル部及び周辺回路部のシリコン基板に不純物を導入して、第１のソース及びドレイン領域、並びに第２のソース及びドレイン領域を形成し、続いて、素子間に絶縁膜を埋め込む。この工程は、図４（ｅ）乃至図５（ｊ）に示した本発明による第１の実施の形態と同様のため、ここでは説明を省略する。
【００３５】
即ち、先ず、積層されたゲート電極膜、ゲート絶縁膜を選択的にパターニングし、シリコン基板の上面を露出させる。次に、イオン注入法よりシリコン基板に第１のソース及びドレイン領域を形成し、更に、側壁絶縁層を形成した後、シリコン基板に第２のソース及びドレイン領域を形成する。上述のシリコン基板への不純物導入工程において、周辺回路部では、ＮチャネルトランジスタとＰチャネルトランジスタを作り分ける。即ち、Ｎチャネルトランジスタ並びにメモリセル部のゲート電極、第１のソース及びドレイン領域、並びに第２のソース及びドレイン領域にはＮ型不純物を導入し、Ｐチャネルトランジスタのゲート電極、第１のソース及びドレイン領域、並びに第２のソース及びドレイン領域にはＰ型不純物を導入する。
【００３６】
続いて、シリコン窒化膜からなるバリヤ絶縁膜を形成し、更に、ボロン並びに燐を添加したシリコン酸化膜（ＢＰＳＧ膜）からなる埋め込み絶縁膜をバリヤ絶縁膜の上に形成すると共に、メモリセルの間の空間領域に埋め込む。更に、埋め込み絶縁膜を、ガラス状に流動化せしめ、緻密な膜として高品質化させ、かつ、表面を平坦化しながら、ボイド等がなくなるように熱処理を行う。続いて、平坦化法を用い、第３のゲート電極膜の上面を露出させる。
【００３７】
次に、図示しないが、コバルトからなるサリサイド電極構成材料の金属膜をスパッタ法により、例えば１００ｎｍ程度、シリコン基板３０全面に形成する。続いて、図１１に示すように、熱処理を行い、第３のゲート電極膜３７と反応させ、金属シリサイド膜３８を第３のゲート電極膜３７の上に選択的に形成する。続けて、絶縁膜上等に残る未反応の金属膜を薬液等で除去する。
【００３８】
その後、図示しないＳｉＯ２等の層間絶縁膜をシリコン基板全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ゲート電極である金属シリサイド膜３８やソース及びドレイン領域にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して不揮発性メモリを含む半導体装置を完成させる。
【００３９】
本実施の形態によれば、素子の間の空間領域にＢＰＳＧ膜を埋め込み、更に、高温で熱処理することによって高品質な埋め込み絶縁膜を得ることができる。また、その後、ゲート電極上に金属シリサイドを形成することによって高速化が可能な不揮発性メモリを含む半導体装置が得られる。
【００４０】
また、本実施の形態によれば、周辺回路において、メモリセル部と異なるゲート電極構造を形成することにより、周辺回路のＮチャネルトランジスタ、Ｐチャネルトランジスタそれぞれが適切な仕事関数を持ち、かつ、金属シリサイドによる高速化が可能な不揮発性メモリを含む半導体装置が得られる。
【００４１】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。例えば、シリコン基板はＳＯＩ構造であっても良く、ゲート絶縁膜はシリコン酸化膜に限らず、シリコン窒化膜あるいはシリコン酸化膜とシリコン窒化膜との複合膜、ハフニウム酸化膜等の金属酸化膜でも良い。また、金属シリサイドとしてはＴｉ、Ｎｉ、Ｗ、Ｍｏ等のシリサイドを用いても良い。
【００４２】
【発明の効果】
以上、詳述したように、本発明によれば、高品質の絶縁膜を半導体基体上の素子間の空間領域に埋め込むことにより信頼性を向上させ、かつ、金属シリサイドをゲート電極上に形成することにより高速動作が可能な不揮発性メモリを含む半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明による半導体装置の第１の実施の形態におけるメモリセル部を概略的に示す平面図。
【図２】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図３】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図４】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図５】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図６】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図７】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図８】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図９】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図１０】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図１１】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【符号の説明】
１０ メモリセル
１０ａ ワード線
１０ｂ コンタクトホール
１０ｃ ビット線
１０、３０ シリコン基板
１１、３１ 第１のゲート絶縁膜
１２、３２ 第１のゲート電極膜
１３、３３ ストッパー用絶縁膜
１４、３４ 素子分離領域
１５、３５ 第２のゲート電極膜
１６、３６ 第２のゲート絶縁膜
１７、３７ 第３のゲート電極膜
１７ａ 空間領域
１８ 後酸化絶縁膜
１９ 第１のソース及びドレイン領域
２０ 側壁絶縁膜
２１ 第２のソース及びドレイン領域
２２ バリヤ絶縁膜
２３ 埋め込み絶縁膜
２４ 金属膜
２５、３８ 金属シリサイド膜
３３ａ レジスト膜
【発明の属する技術分野】
本発明は不揮発性メモリを含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、携帯機器等の電子機器は小型化、薄型化、高機能化が進み、集積回路は機器だけでなく、機器に挿入して用いられる携帯用記憶媒体等に広く応用されている。そのため、素子を微細化することによって、集積回路に搭載されるメモリの大容量化を図ると共に、集積回路を構成するＣＰＵ、メモリ等の回路動作の高速化等、高性能化が追求されている。
【０００３】
不揮発性メモリを含む集積回路においては、例えば、特許文献１に開示されているように、メモリセル部のゲート電極の材料としてとして従来用いられてきた多結晶シリコンでは抵抗率が高いため、金属若しくは金属シリサイドが用いられている。これによって、ゲート電極の抵抗率を低くし、集積回路の高速化を図ることができる。
【０００４】
【特許文献１】
特開２００２−６４１５７号公報（第７頁、図１４）
【０００５】
【発明が解決しようとする課題】
上述したような、ゲート電極膜及びゲート絶縁膜をそれぞれ多層に積層化している不揮発性メモリでは、メモリセル間相互の空間領域におけるアスペクト比が他の素子と比較して大きく、それが微細化と共に益々顕著になる。このため、メモリセル間相互の空間領域上に配線を形成するための絶縁膜を埋め込む工程において、比較的高温による熱処理によって埋め込まれた絶縁膜を流動化する等の方法を用いて、絶縁膜の埋め込み性や緻密性を向上さ必要がある。
【０００６】
しかしながら、金属若しくは金属シリサイドをゲート電極として用いた場合、これらの材料は、多結晶シリコンに比べて耐熱性に劣るという欠点を有していることから、ゲート電極を形成した後の工程においては比較的低温で熱処理等を行う必要がある。従って、ゲート電極を形成した後で行われる素子間相互の空間領域に絶縁膜を埋め込む工程においても、従来のような比較的高温による熱処理を用いて、絶縁膜の埋め込み性や緻密性を向上させることが出来なくなることが大きな問題となる。
【０００７】
メモリセルの間の空間領域に形成する絶縁膜における膜質の劣化や埋め込まれる際のボイド発生等は、素子使用上の信頼性、不純物コンタミネーションによる電流特性劣化等、様々な性能に影響を及ぼす。特に、不揮発性メモリにおいては、製造段階の電気的絶縁特性が経時的に変化しないように信頼性を確保することが重要であり、上述したメモリセル間相互の空間領域に形成する絶縁膜の品質が低下すると、素子の信頼性劣化や、電気的絶縁特性にバラツキを与える要因として働く。
【０００８】
本発明はこのような事情に鑑みてなされたもので、その目的は信頼性が高く、かつ、高速動作が可能な不揮発性メモリを含む半導体装置とその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記の課題を解決するため本発明の第１の発明は、半導体装置として、半導体基体と、前記半導体基体に形成され、かつ、浮遊ゲート電極膜及び制御ゲート電極膜がそれぞれゲート絶縁膜を介して積層した複数の不揮発性メモリセルからなるセルアレイと、前記セルアレイの周辺に形成された周辺回路とを具備し、前記半導体基体上に形成された前記不揮発性メモリセルの相互の間の空間領域に絶縁膜が埋め込まれ、且つ、前記制御ゲート電極膜が少なくとも金属シリサイド膜で構成されていることを特徴とする。
【００１０】
また本発明の第２の発明は、半導体装置の製造方法として、半導体基体に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に第１のゲート電極膜を形成する工程と、前記第１のゲート電極膜及び前記第１のゲート絶縁膜を選択的にパターニングし、更に、パターニングした前記第１のゲート電極膜及び前記第１のゲート絶縁膜をマスクとして前記半導体基体に溝を形成する工程と、前記半導体基体に形成された前記溝に絶縁膜を埋め込み、素子分離領域を形成する工程と、前記第１のゲート電極膜上に第２のゲート電極膜を形成する工程と、前記第２のゲート電極膜を選択的にパターニングし、前記第１のゲート電極膜とパターニングした前記第２のゲート電極膜から構成される浮遊ゲート電極を形成する工程と、前記第２のゲート電極膜上に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上に第３のゲート電極膜を形成する工程と、前記第３のゲート電極膜、第２のゲート絶縁膜、第２のゲート電極膜、第１のゲート電極膜、及び第１のゲート絶縁膜を選択的にパターニングし、ゲート領域を形成する工程と、前記半導体基体の表面領域及び前記第３のゲート電極膜に不純物を導入する工程と、前記半導体基体上の前記ゲート領域相互間の空間領域に絶縁膜を埋め込む工程と、前記第３のゲート電極膜上に金属シリサイド膜を形成し、制御ゲート電極を形成する工程とを有することを特徴とする。
【００１１】
本発明によれば、メモリセル間相互の空間領域に高品質の絶縁膜を隙間なく埋め込み、素子の信頼性を向上させ、かつ、金属シリサイドをゲート電極上に形成することにより素子の高速化を図ることができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。
【００１３】
（第１の実施の形態）
図１は本発明による不揮発性メモリを含む半導体装置の第１の実施の形態における不揮発性メモリセルアレイを示す平面図である。各メモリセル１０のゲート部を制御するワード線１０ａと、メモリセルのソース及びドレイン領域に対し、コンタクトホール１０ｂを介して接続するビット線１０ｃが平面上を直交するように形成されている。
【００１４】
図２、図３（ｄ）〜（ｅ）は、図１のＡ―Ａ断面を拡大し、本発明による不揮発性メモリを含む半導体装置の製造方法の第１の実施の形態を工程順に示す断面図である。また、図３（ｅ´）及び図４乃至図６は図１のＢ―Ｂ断面を拡大して、本発明による不揮発性メモリを含む半導体装置の製造方法の第１の実施の形態を工程順に示す断面図である。更に、図６（ｍ）は本発明による不揮発性メモリを含む半導体装置の第１の実施の形態を示している。
【００１５】
先ず、図２（ａ）に示すように、半導体基体としてＰ型のシリコン基板１０を用意する。次に、図示しないウェル及びチャネルを形成するための不純物ドーピングを必要であれば実施する。続いて、シリコン酸化膜からなる第１のゲート絶縁膜１１を熱酸化法により、例えば６ｎｍ形成する。第１のゲート絶縁膜１１は不揮発性メモリのトンネル酸化膜として使用されるが、この場合、続けて窒素が存在する雰囲気中で熱処理を実施しても良い。更に、多結晶シリコン膜からなる第１のゲート電極膜１２をＣＶＤ法により、例えば１００ｎｍ程度、更に、後のＣＭＰ法によるシリコン酸化膜表面の平坦化の際に利用するため、シコン窒化膜からなるストッパー用絶縁膜１３を例えば２０ｎｍ、積層して形成する。
【００１６】
次に図２（ｂ）に示すように、リソグラフィ法、ドライエッチング法等を用いてストッパー用絶縁膜１３、第１のゲート電極膜１２、第１のゲート絶縁膜１１、の積層膜を選択的にパターニングし、更にパターニングされた積層膜をマスクにドライエッチング法を用いてシリコン基板１０をエッチングして、シリコン基板１０に浅い溝を形成する。
【００１７】
次に、図示しないが、ＣＶＤ法でシリコン酸化膜をシリコン基板１０の浅い溝に埋め込みながら、ストッパー絶縁膜１３の上にもシリコン酸化膜を形成する。続いて、図２（ｃ）に示すように、ＣＭＰ法によってストッパー用絶縁膜１３の上面が露出するまでシリコン酸化膜を研磨してその表面を平坦化し、素子分離領域１４を形成する。
【００１８】
そして、図３（ｄ）に示すように、ストッパー用絶縁膜１３をＣＤＥ法若しくは燐酸によるウェットエッチング法等で選択的に除去し、第１のゲート電極膜１２の上面を露出させる。更に素子分離領域１４のシリコン酸化膜も露出させた第１のゲート電極膜１２に合わせて表面が平坦になるようにウェットエッチングを行う。次に、多結晶シリコン膜からなる第２のゲート電極膜１５をＣＶＤ法により、例えば１００ｎｍ程度形成した後、Ｎ型不純物として燐イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度イオン注入し、その後、例えば、９５０℃で熱処理を施し、第２のゲート電極膜１５並びに第１のゲート電極膜１２をＮ型半導体膜にする。
【００１９】
更に、リソグラフィ法、ドライエッチング法等を用いて第２のゲート電極膜１５を選択的にパターニングし、隣接するゲート電極間の電気的分離を図る。続いて、図３（ｅ）に示すように、シリコン酸化膜からなる第２のゲート絶縁膜１６をＣＶＤ法により、例えば１５ｎｍ形成し、その後、多結晶シリコン膜からなる第３のゲート電極膜１７をＣＶＤ法により、例えば１００ｎｍ程度形成する。
【００２０】
図３（ｅ´）は、図３（ｅ）と同じ工程における図１のＢ―Ｂ断面の状態を示している。図４乃至図６は以降の工程について同じＢ―Ｂ断面の状態を示している。図３（ｅ´）に示した断面においては、素子分離領域は形成されておらず、第１のゲート絶縁膜１１、第１のゲート電極膜１２、第２のゲート電極膜１５、第２のゲート絶縁膜１６、第３のゲート電極膜１７を積層した状態になっている。
【００２１】
次に、図４（ｆ）に示すように、積層化している第３のゲート電極膜１７、第２のゲート絶縁膜１６、第２のゲート電極膜１５、第１のゲート電極膜１２、第１のゲート絶縁膜１１をリソグラフィ法、ドライエッチング法により選択的にパターニングし、シリコン基板１０の上面を露出させる。なお、選択的に除去された領域が素子間の空間領域１７ａとなる。
【００２２】
次に、図４（ｇ）に示すように、シリコン酸化膜からなる後酸化絶縁膜１８を熱酸化法、或いはＣＶＤ法により、例えば１０〜２０ｎｍ程度、シリコン基板１０に形成する。更に、残存する積層膜をマスクとしてシリコン基板１０にイオン注入法より不純物を導入し、第１のソース及びドレイン領域１９を形成する。即ち、砒素イオンもしくは燐イオンをドーズ量として１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２程度注入し、その後、急速加熱法を用いて例えば、８００℃、数秒程度の熱処理を施し、導入した不純物を活性化する。
【００２３】
更に、ＣＶＤ法によってシリコン窒化膜を２０〜４０ｎｍ程度、シリコン基板１０の全面に形成した後、ＲＩＥ法によってシリコン基板１０の上面にあるシリコン窒化膜だけを選択的に除去する異方性エッチングを行い、図４（ｈ）に示すように、側壁絶縁膜２０を形成する。続いて、シリコン基板１０に砒素イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度注入し、その後、例えば、９５０℃熱処理を施し、不純物を活性化して第２のソース及びドレイン領域２１を形成する。
【００２４】
そして、図５（ｉ）に示すように、シリコン窒化膜からなるバリヤ絶縁膜２２をＣＶＤ法により、例えば２０ｎｍ程度形成し、更に、ボロン並びに燐を添加したシリコン酸化膜（ＢＰＳＧ膜）からなる埋め込み絶縁膜２３をＣＶＤ法により、バリヤ絶縁膜２４の上に形成すると共に、空間領域１７ａに埋め込む。更に、埋め込み絶縁膜２３を、例えば９００℃、２０分間の熱処理を行い、ガラス状に流動化し、ボイド等がなく、また、緻密な膜として高品質化させ、かつ、表面を平坦化する。
【００２５】
次に、図５（ｊ）に示すように、ＣＭＰ法によってバリヤ絶縁膜２２の上面が露出するまで埋め込み絶縁膜２３を研摩しその表面を平坦化する。更に、図５（ｋ）に示すように、残存するバリヤ絶縁膜２２及び後酸化絶縁膜１９をドライエッチング法若しくは燐酸によるウェットエッチング法等で選択的に除去し、第３のゲート電極膜１７の上面を露出させる。
【００２６】
続いて、図６（ｌ）に示すように、コバルトからなるサリサイド電極構成材料の金属膜２４をスパッタ法により、例えば１００ｎｍ程度、第３のゲート電極膜１７の全面に形成する。次に、図６（ｍ）に示すように、熱処理を行い、第３のゲート電極膜１７と固相反応させ、金属シリサイド膜２５を第３のゲート電極膜１７の上に選択的に形成する。続けて、絶縁膜上等に残る未反応の金属膜２４を薬液等で除去する。
【００２７】
その後、図示してないＳｉＯ２等の層間絶縁膜をシリコン基板１０全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ゲート電極である金属シリサイド膜２５やソース及びドレイン領域２１にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して不揮発性メモリを含む半導体装置を完成させる。
【００２８】
本実施の形態によれば、素子の間の空間領域にＢＰＳＧ膜を埋め込み、更に、高温で熱処理することによって高品質な埋め込み絶縁膜を得ることができる。また、その後、ゲート電極上に金属シリサイドを形成することによって高速化が可能な不揮発性メモリを含む半導体装置が得られる。
【００２９】
（第２の実施の形態）
図７乃至図１１の各図の上側に示した図（図７（ａ）、図８（ｂ）、図９（ｃ）、図１０（ｄ）、図１１（ｅ））は不揮発性メモリ部である図１のＡ―Ａ断面を拡大し、本発明による不揮発性メモリを含む半導体装置の製造方法の第２の実施の形態を工程順に示す断面図である。また、各図の下側に示した図面（図７（ａ´）、図８（ｂ´）、図９（ｃ´）、図１０（ｄ´）、図１１（ｅ´））は本発明による不揮発性メモリを含む半導体装置の周辺回路部のそれぞれ不揮発性メモリセル部と同じ工程において対比して示す断面図である。図１１は本発明による不揮発性メモリを含む半導体装置の第２の実施の形態を示している。なお、以下においては、主にメモリセル部と周辺回路のゲート電極について、それぞれ構造及びプロセスが異なることを具体的に説明する。
【００３０】
先ず、図７に示すように、半導体基体としてＰ型のシリコン基板３０を用意する。第１のゲート絶縁膜３１、第１のゲート電極膜３２、ストッパー用絶縁膜３３を形成し、更に素子分離領域３４を形成する。これらの製造工程は、図２（ａ）〜図２（ｃ）に示した本発明による第１の実施の形態と同様の工程であるため、ここでは説明を省略する。
【００３１】
次に図８に示すように、周辺回路部をレジスト膜３３ａで覆い、メモリセル部のストッパー用絶縁膜３３をドライエッチング法若しくは燐酸によるウェットエッチング法等で選択的に除去し、メモリセル部だけ第１のゲート電極膜３２の上面を露出させる。更に、メモリセル部の素子分離領域３４のシリコン酸化膜も、露出させた第１のゲート電極膜１２に合わせて表面が平坦になるようにウェットエッチングを行う。
【００３２】
続いて、図９に示すように、周辺回路部のレジスト膜３３ａを除去する。次に、多結晶シリコン膜である第２のゲート電極膜３５をＣＶＤ法により、例えば１００ｎｍ程度形成した後、第２のゲート電極膜３５に燐イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度注入する。その後、例えば、９５０℃で熱処理を施し、メモリセル部においては第２のゲート電極膜３５並びに第１のゲート電極膜３２にＮ型不純物を導入する。その後、メモリセル部だけリソグラフィ法、ドライエッチング法等を用いて第２のゲート電極膜３５を選択的にパターニングし、ゲート電極間の電気的分離を図る。更に、シリコン酸化膜からなる第２のゲート絶縁膜３６を熱酸化法により、例えば６０ｎｍ程度形成する。
【００３３】
次に、図示しないが、メモリセル部だけレジスト膜で覆い、図１０に示すように、周辺回路部の第２のゲート絶縁膜３６をウェットエッチング法で、第２のゲート電極膜３５をＣＤＥ法で、ストッパー用絶縁膜３３をドライエッチング法若しくは燐酸によるウェットエッチング法等でそれぞれ除去する。更に、メモリセル部のレジスト膜も除去する。その後、多結晶シリコン膜からなる第３のゲート電極膜３７をＣＶＤ法により、例えば２００ｎｍ程度形成する。
【００３４】
そして、メモリセル部及び周辺回路部のシリコン基板に不純物を導入して、第１のソース及びドレイン領域、並びに第２のソース及びドレイン領域を形成し、続いて、素子間に絶縁膜を埋め込む。この工程は、図４（ｅ）乃至図５（ｊ）に示した本発明による第１の実施の形態と同様のため、ここでは説明を省略する。
【００３５】
即ち、先ず、積層されたゲート電極膜、ゲート絶縁膜を選択的にパターニングし、シリコン基板の上面を露出させる。次に、イオン注入法よりシリコン基板に第１のソース及びドレイン領域を形成し、更に、側壁絶縁層を形成した後、シリコン基板に第２のソース及びドレイン領域を形成する。上述のシリコン基板への不純物導入工程において、周辺回路部では、ＮチャネルトランジスタとＰチャネルトランジスタを作り分ける。即ち、Ｎチャネルトランジスタ並びにメモリセル部のゲート電極、第１のソース及びドレイン領域、並びに第２のソース及びドレイン領域にはＮ型不純物を導入し、Ｐチャネルトランジスタのゲート電極、第１のソース及びドレイン領域、並びに第２のソース及びドレイン領域にはＰ型不純物を導入する。
【００３６】
続いて、シリコン窒化膜からなるバリヤ絶縁膜を形成し、更に、ボロン並びに燐を添加したシリコン酸化膜（ＢＰＳＧ膜）からなる埋め込み絶縁膜をバリヤ絶縁膜の上に形成すると共に、メモリセルの間の空間領域に埋め込む。更に、埋め込み絶縁膜を、ガラス状に流動化せしめ、緻密な膜として高品質化させ、かつ、表面を平坦化しながら、ボイド等がなくなるように熱処理を行う。続いて、平坦化法を用い、第３のゲート電極膜の上面を露出させる。
【００３７】
次に、図示しないが、コバルトからなるサリサイド電極構成材料の金属膜をスパッタ法により、例えば１００ｎｍ程度、シリコン基板３０全面に形成する。続いて、図１１に示すように、熱処理を行い、第３のゲート電極膜３７と反応させ、金属シリサイド膜３８を第３のゲート電極膜３７の上に選択的に形成する。続けて、絶縁膜上等に残る未反応の金属膜を薬液等で除去する。
【００３８】
その後、図示しないＳｉＯ２等の層間絶縁膜をシリコン基板全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ゲート電極である金属シリサイド膜３８やソース及びドレイン領域にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して不揮発性メモリを含む半導体装置を完成させる。
【００３９】
本実施の形態によれば、素子の間の空間領域にＢＰＳＧ膜を埋め込み、更に、高温で熱処理することによって高品質な埋め込み絶縁膜を得ることができる。また、その後、ゲート電極上に金属シリサイドを形成することによって高速化が可能な不揮発性メモリを含む半導体装置が得られる。
【００４０】
また、本実施の形態によれば、周辺回路において、メモリセル部と異なるゲート電極構造を形成することにより、周辺回路のＮチャネルトランジスタ、Ｐチャネルトランジスタそれぞれが適切な仕事関数を持ち、かつ、金属シリサイドによる高速化が可能な不揮発性メモリを含む半導体装置が得られる。
【００４１】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。例えば、シリコン基板はＳＯＩ構造であっても良く、ゲート絶縁膜はシリコン酸化膜に限らず、シリコン窒化膜あるいはシリコン酸化膜とシリコン窒化膜との複合膜、ハフニウム酸化膜等の金属酸化膜でも良い。また、金属シリサイドとしてはＴｉ、Ｎｉ、Ｗ、Ｍｏ等のシリサイドを用いても良い。
【００４２】
【発明の効果】
以上、詳述したように、本発明によれば、高品質の絶縁膜を半導体基体上の素子間の空間領域に埋め込むことにより信頼性を向上させ、かつ、金属シリサイドをゲート電極上に形成することにより高速動作が可能な不揮発性メモリを含む半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明による半導体装置の第１の実施の形態におけるメモリセル部を概略的に示す平面図。
【図２】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図３】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図４】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図５】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図６】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図７】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図８】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図９】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図１０】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図１１】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【符号の説明】
１０ メモリセル
１０ａ ワード線
１０ｂ コンタクトホール
１０ｃ ビット線
１０、３０ シリコン基板
１１、３１ 第１のゲート絶縁膜
１２、３２ 第１のゲート電極膜
１３、３３ ストッパー用絶縁膜
１４、３４ 素子分離領域
１５、３５ 第２のゲート電極膜
１６、３６ 第２のゲート絶縁膜
１７、３７ 第３のゲート電極膜
１７ａ 空間領域
１８ 後酸化絶縁膜
１９ 第１のソース及びドレイン領域
２０ 側壁絶縁膜
２１ 第２のソース及びドレイン領域
２２ バリヤ絶縁膜
２３ 埋め込み絶縁膜
２４ 金属膜
２５、３８ 金属シリサイド膜
３３ａ レジスト膜
Claims (7)
- 半導体基体と、
前記半導体基体上に、浮遊ゲート電極膜及び制御ゲート電極膜を、それぞれゲート絶縁膜を介して積層した複数の不揮発性メモリセルからなるセルアレイと、
前記セルアレイの周辺に形成された周辺回路とを具備し、
前記半導体基体上に形成された前記不揮発性メモリセル相互間の空間領域に絶縁膜が埋め込まれ、且つ、前記制御ゲート電極膜が少なくとも金属シリサイド膜を有することを
特徴とする不揮発性メモリを含む半導体装置。 - 前記の空間領域に埋め込まれた前記絶縁膜が、ボロン並びに燐が添加されたシリコン酸化膜及びシリコン窒化膜により構成されていることを特徴とする請求項１に記載の不揮発性メモリを含む半導体装置。
- 前記周辺回路は少なくとも相補型回路により構成されており、前記相補型回路を構成するＮチャネル電界効果トランジスタは、Ｎ型不純物が導入された多結晶シリコン膜上に金属シリサイドが積層された構造のゲート電極を有し、前記相補型回路を構成するＰチャネル電界効果トランジスタは、Ｐ型不純物が導入された多結晶シリコン膜上に金属シリサイドが積層された構造のゲート電極を有することを特徴とする請求項１又は請求項２に記載の不揮発性メモリを含む半導体装置。
- 半導体基体に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に第１のゲート電極膜を形成する工程と、
前記第１のゲート電極膜及び前記第１のゲート絶縁膜を選択的にパターニングし、更に、パターニングした前記第１のゲート電極膜及び前記第１のゲート絶縁膜をマスクとして前記半導体基体に溝を形成する工程と、
前記半導体基体に形成された前記溝に絶縁膜を埋め込み、素子分離領域を形成する工程と、
前記第１のゲート電極膜上に第２のゲート電極膜を形成する工程と、
前記第２のゲート電極膜を選択的にパターニングし、前記第１のゲート電極膜とパターニングした前記第２のゲート電極膜から構成される浮遊ゲート電極を形成する工程と、
前記第２のゲート電極膜上に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に第３のゲート電極膜を形成する工程と、
前記第３のゲート電極膜、第２のゲート絶縁膜、第２のゲート電極膜、第１のゲート電極膜、及び第１のゲート絶縁膜を選択的にパターニングし、ゲート領域を形成する工程と、
前記半導体基体の表面領域及び前記第３のゲート電極膜に不純物を導入する工程と、
前記半導体基体上の前記ゲート領域相互間の空間領域に絶縁膜を埋め込む工程と、
前記第３のゲート電極膜上に金属シリサイド膜を形成し、制御ゲート電極を形成する工程とを
有することを特徴とする不揮発性メモリを含む半導体装置の製造方法。 - 前記ゲート領域相互間の空間領域に絶縁膜を埋め込む工程は、
シリコン窒化膜を形成する工程と、
前記シリコン窒化膜に上に、ボロン並びに燐が添加されたシリコン酸化膜を形成する工程と、
前記シリコン酸化膜を熱処理により流動化する工程とを
有することを特徴とする請求項４に記載の不揮発性メモリを含む半導体装置の製造方法。 - 前記第２のゲート絶縁膜形成後、選択的なエッチングにより、前記第２のゲート絶縁膜及び第２のゲート電極膜を除去し、露出した前記第１のゲート電極膜上に第３のゲート電極膜を形成することにより、前記複数の不揮発性メモリセルからなるセルアレイの周辺に周辺回路を構成する電界効果トランジスタのゲート電極を形成することを特徴とする請求項４又は請求項５のいずれか１項に記載の不揮発性メモリを含む半導体装置の製造方法。
- 前記周辺回路の形成は少なくとも相補型回路の形成を含み、前記の第１のゲート電極膜上に第３のゲート電極膜を形成する工程に続く、前記半導体基体の表面領域及び第３のゲート電極膜に不純物を導入する工程において、前記相補型回路を構成するＮチャネル電界効果トランジスタへはＮ型不純物を導入する工程と、前記相補型回路を構成するＰチャネル電界効果トランジスタへはＰ型不純物を導入する工程とを有することを特徴とする請求項６に記載の不揮発性メモリを含む半導体装置の製造方法。
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|---|---|---|---|
| JP2002346927A JP2004179582A (ja) | 2002-11-29 | 2002-11-29 | 不揮発性メモリを含む半導体装置及びその製造方法 |
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| JP2004179582A true JP2004179582A (ja) | 2004-06-24 |
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| JP2002346927A Pending JP2004179582A (ja) | 2002-11-29 | 2002-11-29 | 不揮発性メモリを含む半導体装置及びその製造方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008098504A (ja) * | 2006-10-13 | 2008-04-24 | Toshiba Corp | 半導体装置の製造方法 |
-
2002
- 2002-11-29 JP JP2002346927A patent/JP2004179582A/ja active Pending
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