JP2004159140A - Ｄｃオフセット補正方法及びそれを用いた電子回路 - Google Patents
Ｄｃオフセット補正方法及びそれを用いた電子回路 Download PDFInfo
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Abstract
【課題】アナログ出力信号のＤＣオフセット電圧を補正するためにＤ／Ａコンバータにおいて用いられる補正データをコンパレータの逐次比較動作によって求める際に、コンパレータに対するノイズの影響を低減する。
【解決手段】この電子回路は、Ｄ／Ａ変換回路２と、Ｄ／Ａ変換回路から出力されるアナログ信号の電圧を補正対象回路１の出力信号におけるＤＣオフセット電圧と比較するコンパレータ３と、コンパレータの比較結果に基づいて、ＤＣオフセット電圧を補正するためにＤ／Ａ変換回路に入力すべき補正データの各ビットを逐次比較により求めるオフセット補正用レジスタ４と、補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うために、該所定のビットの各々についてＮ個の値を記憶する多数決用レジスタ５とを具備する。
【選択図】 図１
【解決手段】この電子回路は、Ｄ／Ａ変換回路２と、Ｄ／Ａ変換回路から出力されるアナログ信号の電圧を補正対象回路１の出力信号におけるＤＣオフセット電圧と比較するコンパレータ３と、コンパレータの比較結果に基づいて、ＤＣオフセット電圧を補正するためにＤ／Ａ変換回路に入力すべき補正データの各ビットを逐次比較により求めるオフセット補正用レジスタ４と、補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うために、該所定のビットの各々についてＮ個の値を記憶する多数決用レジスタ５とを具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ出力信号のＤＣオフセット電圧を補正するＤＣオフセット補正方法に関し、特に、オペアンプ等のアナログ回路の出力信号におけるＤＣオフセット電圧をディジタル的に補正するＤＣオフセット補正方法に関する。さらに、本発明は、そのようなＤＣオフセット補正方法を用いた信号処理ＩＣ等の電子回路に関する。
【０００２】
【従来の技術】
一般に、ディジタル信号処理を行う信号処理ＩＣにおいては、オペアンプ等のＤＣオフセットを除去するために、逐次比較型のオフセットキャンセラー回路が用いられることがある。このオフセットキャンセラー回路においては、オフセット補正用レジスタを用いてＤ／Ａコンバータに逐次比較用のデータを供給し、コンパレータを用いてＤ／Ａ変換後の電圧をＤＣオフセット電圧と逐次比較することにより、ＤＣオフセット電圧をキャンセルするために用いる補正データを求めている。
【０００３】
しかしながら、図４に示すように、逐次比較を行うコンパレータにおいては、Ｄ／Ａコンバータからの入力電圧がノイズによって変動するので、Ｄ／Ａコンバータからの入力電圧を基準となるＤＣオフセット電圧と比較する際に、比較を行うタイミングｔ１、ｔ２、ｔ３によって補正データに誤差が生じるという問題があった。
【０００４】
一方、下記の特許文献１には、インバータ及びＭＯＳトランジスタとコンデンサとを接続点を介して直列に接続して構成される増幅回路を複数段有するチョッパ形の比較器により、アナログ入力を基準値と比較してディジタル値のＭＳＢを決定し、以下逐次比較動作によりＬＳＢまでのディジタル値を決定してＡ／Ｄ変換を行うＡ／Ｄ変換器が開示されている。このＡ／Ｄ変換器は、アナログ入力と基準値との比較結果の変化時に、該比較結果をディジタル値として保持する複数段のオフセット補正用レジスタと、前記接続点に直列に接続され、前記複数段のオフセット補正用レジスタの各々により動作制御される複数段の電荷補正用トランジスタとを備え、比較器によるアナログ入力のサンプリング終了時に、前記オフセット補正用レジスタに保持されたディジタル値に基づいて、前記電荷補正用トランジスタの選択数を変えて前記接続点に接続される電荷補正用トランジスタのゲート容量を変えるように構成されている。
【０００５】
しかしながら、このＡ／Ｄ変換器によれば、全体的なオフセット電圧を補正して非直線性誤差の補正精度を高めることができるものの、図４に示すような比較器の入力電圧におけるノイズの影響を低減するものではない。
【０００６】
【特許文献１】
特許第２７９２８９１号公報（第１、３頁、第１図）
【０００７】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、アナログ出力信号のＤＣオフセット電圧を補正するためにＤ／Ａコンバータにおいて用いられる補正データをコンパレータの逐次比較動作によって求める際に、コンパレータに対するノイズの影響を低減することを目的とする。
【０００８】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係るＤＣオフセット補正方法は、ディジタル／アナログ変換回路から出力されるアナログ信号の電圧を補正対象回路の出力信号におけるＤＣオフセット電圧と逐次比較することにより、補正対象回路の出力信号におけるＤＣオフセット電圧を補正するためにディジタル／アナログ変換回路に入力すべき補正データの各ビットを求めるステップと、補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うステップと、補正データをディジタル／アナログ変換回路に供給することにより、ディジタル／アナログ変換回路から出力されるアナログ信号の電圧を用いて補正対象回路の出力信号におけるＤＣオフセット電圧を補正するステップとを具備する。
【０００９】
また、本発明の第２の観点に係るＤＣオフセット補正方法は、ディジタル／アナログ変換回路から出力されるアナログ信号に基づいて動作する補正対象回路の出力信号におけるＤＣオフセット電圧を基準電圧と逐次比較することにより、補正対象回路の出力信号におけるＤＣオフセット電圧を補正するためにディジタル／アナログ変換回路に入力すべき補正データの各ビットを求めるステップと、補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うステップと、信号データと補正データとを用いたディジタル演算の結果をディジタル／アナログ変換回路に供給することにより、補正対象回路の出力信号におけるＤＣオフセット電圧を補正するステップとを具備する。
【００１０】
さらに、本発明の第１の観点に係る電子回路は、入力されるデータをアナログ信号に変換するディジタル／アナログ変換回路と、ディジタル／アナログ変換回路から出力されるアナログ信号の電圧を補正対象回路の出力信号におけるＤＣオフセット電圧と比較するコンパレータと、コンパレータの比較結果に基づいて、補正対象回路の出力信号におけるＤＣオフセット電圧を補正するためにディジタル／アナログ変換回路に入力すべき補正データの各ビットを逐次比較により求めるオフセット補正用レジスタと、補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うために、該所定のビットの各々についてＮ個の値を記憶する多数決用レジスタとを具備する。
【００１１】
また、本発明の第２の観点に係る電子回路は、入力されるデータをアナログ信号に変換するディジタル／アナログ変換回路と、ディジタル／アナログ変換回路から出力されるアナログ信号に基づいて動作する補正対象回路の出力信号におけるＤＣオフセット電圧を基準電圧と比較するコンパレータと、コンパレータの比較結果に基づいて、補正対象回路の出力信号におけるＤＣオフセット電圧を補正するためにディジタル／アナログ変換回路に入力すべき補正データの各ビットを逐次比較により求めるオフセット補正用レジスタと、補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うために、該所定のビットの各々についてＮ個の値を記憶する多数決用レジスタと、信号データと補正データとを用いたディジタル演算の結果をディジタル／アナログ変換回路に供給するディジタル演算回路とを具備する。
【００１２】
以上の様に構成した本発明によれば、アナログ出力信号のＤＣオフセット電圧を補正するためにＤ／Ａコンバータにおいて用いられる補正データをコンパレータにおける逐次比較によって求める際に、補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うので、コンパレータに対するノイズの影響を低減することができる。これにより、アナログ出力信号のＤＣオフセット電圧を正確に補正することが可能となる。
【００１３】
【発明の実施の形態】
以下、図面に基いて本発明の実施の形態について説明する。尚、同一の要素には同一の番号を付して説明を省略する。
図１に、本発明の第１の実施形態に係る電子回路の構成を示す。この電子回路は、ＤＣオフセット電圧を補正すべき対象となる回路であるオペアンプ１と、入力されるデータをアナログ信号に変換するＤ／Ａ変換回路２と、Ｄ／Ａ変換回路２から出力されるアナログ信号の電圧をオペアンプ１の出力信号におけるＤＣオフセット電圧と比較するコンパレータ３とを含んでいる。
【００１４】
さらに、この電子回路は、コンパレータ３の比較結果に基づいて、オペアンプ１の出力信号におけるＤＣオフセット電圧を補正するためにＤ／Ａ変換回路２に入力すべき補正データの各ビットを逐次比較により求めるオフセット補正用レジスタ４と、補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うために、該所定のビットの各々についてＮ個の値を記憶する多数決用レジスタ５とを含んでいる。
【００１５】
オフセットキャンセル動作に用いる補正データを求める際には、オペアンプ１の入力端子に接続されているスイッチＳＷ１を動作させて、オペアンプ１の入力端子を基準電圧（本実施形態においては接地電圧とする）に接続する。また、オペアンプ１の出力信号におけるＤＣオフセット電圧の補正に用いる補正電圧を入力するための補正端子に接続されているスイッチＳＷ２を動作させて、オペアンプ１の補正端子に補正電圧を印加しない状態とする。
【００１６】
次に、コンパレータ３を用いて、Ｄ／Ａ変換回路２から出力されるアナログ信号の電圧をオペアンプ１の出力信号におけるＤＣオフセット電圧と逐次比較することにより、オペアンプ１の出力信号におけるＤＣオフセット電圧を補正するためにＤ／Ａ変換回路２に入力すべき補正データの各ビットを求める。
【００１７】
この逐次比較動作においては、まず、オフセット補正用レジスタ４のＭＳＢをオンし、Ｄ／Ａ変換回路２の出力電圧を１／２ＦＳ（フルスケール）にして、オペアンプ１の出力信号におけるＤＣオフセット電圧と比較する。ＤＣオフセット電圧が１／２ＦＳより大きい場合にはＭＳＢをオンしたまま、また、ＤＣオフセット電圧が１／２ＦＳより小さい場合にはＭＳＢをオフにして、次の１／４ＦＳのビットをオンし、Ｄ／Ａ変換回路２の出力電圧をＤＣオフセット電圧と比較する。
【００１８】
このようにして、ＭＳＢからＬＳＢまでの各ビットの状態を決定し、最終的には、オペアンプ１の出力信号におけるＤＣオフセット電圧に合致したディジタル信号（補正データ）が得られる。ここで、補正データの所定のビット（ＬＳＢのみでも全ビットでも良い）については、Ｎ回（Ｎは３以上の奇数）の比較動作によりＮ個の値を求め、多数決用レジスタ５に記憶しておき、Ｎ回の比較動作の終了後に多数決用レジスタ５に記憶されているＮ個の値に基づいて多数決を行い、所定のビットの状態を決定する。これにより、コンパレータ３におけるＮ回の比較結果が平均化され、コンパレータ３に対するノイズの影響を低減することができる。
【００１９】
図２は、具体的なオフセットキャンセル動作を説明するためのタイミングチャートである。ここでは、説明を簡略化するために、オフセット補正用レジスタ４が４ビット（Ｄ３−Ｄ０）であり、ＬＳＢのみについて３回の判定結果に基づいて多数決を行うものとする。多数決用レジスタ５は、多数決に用いるビットＸ１、Ｘ２の値を保存する。オフセット補正用レジスタ４及び多数決用レジスタ５は、基準クロックＣＬＫに同期して動作する。また、コンパレータ３は、判定結果として、オペアンプ１の出力信号におけるＤＣオフセット電圧がＤ／Ａ変換回路２の出力電圧よりも大きい場合には“Ｈ”を出力し、小さい場合には“Ｌ”を出力する。
【００２０】
まず、時刻Ｔ１において、オフセット補正用レジスタ４のビットＤ３（ＭＳＢ）をオンする。この時、コンパレータ３の出力は“Ｌ”であるので、時刻Ｔ２において、ビットＤ３をオフし、同時にビットＤ２をオンする。この時、コンパレータ３の出力は“Ｈ”であるので、ビットＤ２は、時刻Ｔ３以降もオン状態を継続する。次に、時刻Ｔ３において、ビットＤ１をオンする。コンパレータ３の出力は“Ｌ”であるので、時刻Ｔ４において、ビットＤ１をオフする。ビットＤ０（ＬＳＢ）は、時刻Ｔ４においてオンされる。
【００２１】
この例において、ＬＳＢについては時刻Ｔ４、Ｔ５、Ｔ６において３回の判定を行い、時刻Ｔ７においてＬＳＢを確定する。時刻Ｔ４において、コンパレータ３の出力が“Ｌ”であるため、時刻Ｔ５において、多数決用レジスタ５のビットＸ１に“Ｌ”が保存される。時刻Ｔ５におけるコンパレータ３の出力は、ノイズの影響で“Ｈ”になっており、時刻Ｔ６において、多数決用レジスタのビットＸ２に“Ｈ”が保存される。時刻Ｔ６においては、コンパレータ３が、再び“Ｌ”の判定結果を出力する。この判定結果と、多数決用レジスタのビットＸ１及びＸ２に保存されている値とによって、“Ｌ”が２回判定され、“Ｈ”が１回判定されたことが示される。これら３回の判定結果に基づく多数決の結果、時刻Ｔ７において、ビットＤ０（ＬＳＢ）はオフされる。以上で、オフセットキャンセル動作が完了することになる。
【００２２】
このようにして補正データが求められると、補正データをディジタル／アナログ変換回路に供給することにより、Ｄ／Ａ変換回路２から補正電圧が出力される。さらに、スイッチＳＷ１を動作させて、オペアンプ１の入力端子をアナログ入力端子に接続し、アナログ入力信号をオペアンプ１に入力する。また、スイッチＳＷ２を動作させて、Ｄ／Ａ変換回路２から出力される補正電圧をオペアンプ１の補正端子に供給する。これにより、オペアンプ１においてアナログ入力信号を増幅しながら、オペアンプ１の出力信号におけるＤＣオフセット電圧を補正することができる。
【００２３】
次に、本発明の第２の実施形態について説明する。
図３に、本発明の第２の実施形態に係る電子回路の構成を示す。この電子回路は、入力されるデータをアナログ信号に変換するＤ／Ａ変換回路２と、Ｄ／Ａ変換回路２から出力されるアナログ信号に基づいて動作するオペアンプ１と、オペアンプ１の出力信号におけるＤＣオフセット電圧を基準電圧と比較するコンパレータ３とを含んでいる。
【００２４】
さらに、この電子回路は、コンパレータ３の比較結果に基づいて、オペアンプ１の出力信号におけるＤＣオフセット電圧を補正するためにＤ／Ａ変換回路２に入力すべき補正データの各ビットを逐次比較により求めるオフセット補正用レジスタ４と、補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うために、該所定のビットの各々についてＮ個の値を記憶する多数決用レジスタ５と、信号データと補正データとを用いたディジタル演算の結果をＤ／Ａ変換回路２に供給するディジタル演算回路６とを含んでいる。
【００２５】
オフセットキャンセル動作に用いる補正データを求める際には、ディジタル演算回路６の入力端子に接続されているスイッチＳＷ３を動作させて、ディジタル演算回路６の一方の入力端子にディジタル基準レベルを表すデータを供給する。
【００２６】
次に、コンパレータ３を用いて、Ｄ／Ａ変換回路２から出力されるアナログ信号に基づいて動作するオペアンプ１の出力信号におけるＤＣオフセット電圧を基準電圧と逐次比較することにより、オペアンプ１の出力信号におけるＤＣオフセット電圧を補正するためにＤ／Ａ変換回路２に入力すべき補正データの各ビットを求める。
【００２７】
このようにして、ＭＳＢからＬＳＢまでの各ビットの状態を決定し、最終的には、オペアンプ１の出力信号におけるＤＣオフセット電圧を基準電圧に合致させるためのディジタル信号（補正データ）が得られる。ここで、補正データの所定のビット（ＬＳＢのみでも全ビットでも良い）については、Ｎ回（Ｎは３以上の奇数）の比較動作によりＮ個の値を求め、多数決用レジスタ５に記憶しておき、Ｎ回の比較動作の終了後に多数決用レジスタ５に記憶されているＮ個の値に基づいて多数決を行い、所定のビットの状態を決定する。これにより、コンパレータ３におけるＮ回の比較結果が平均化され、コンパレータ３に対するノイズの影響を低減することができる。なお、具体的なオフセットキャンセル動作については、第１の実施形態におけるのと同様である。
【００２８】
このようにして補正データが求められると、スイッチＳＷ３を動作させて、ディジタル演算回路６の一方の入力端子をディジタル入力端子に接続して、ディジタル入力信号（信号データ）をディジタル演算回路６の一方の入力端子に入力する。ディジタル演算回路６において、信号データに補正データを加算してＤ／Ａ変換回路２に供給することにより、Ｄ／Ａ変換回路２においてディジタル入力信号をアナログ信号に変換すると共にオペアンプ１においてアナログ信号を増幅しながら、オペアンプ１の出力信号におけるＤＣオフセット電圧を補正することができる。なお、本実施形態においては、Ｄ／Ａ変換回路２の出力においてＤＣオフセット電圧が存在していたとしても、オペアンプ１に起因するＤＣオフセット電圧と共にキャンセルされる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電子回路を示す図。
【図２】図１の電子回路の動作を説明するためのタイミングチャート。
【図３】本発明の第２の実施形態に係る電子回路を示す図。
【図４】コンパレータの入力電圧の変動を示す図。
【符号の説明】
１ オペアンプ、 ２ Ｄ／Ａ変換回路、 ３ コンパレータ、 ４ オフセット補正用レジスタ、 ５ 多数決用レジスタ、 ６ ディジタル演算回路、 ＳＷ１〜ＳＷ３ スイッチ
【発明の属する技術分野】
本発明は、アナログ出力信号のＤＣオフセット電圧を補正するＤＣオフセット補正方法に関し、特に、オペアンプ等のアナログ回路の出力信号におけるＤＣオフセット電圧をディジタル的に補正するＤＣオフセット補正方法に関する。さらに、本発明は、そのようなＤＣオフセット補正方法を用いた信号処理ＩＣ等の電子回路に関する。
【０００２】
【従来の技術】
一般に、ディジタル信号処理を行う信号処理ＩＣにおいては、オペアンプ等のＤＣオフセットを除去するために、逐次比較型のオフセットキャンセラー回路が用いられることがある。このオフセットキャンセラー回路においては、オフセット補正用レジスタを用いてＤ／Ａコンバータに逐次比較用のデータを供給し、コンパレータを用いてＤ／Ａ変換後の電圧をＤＣオフセット電圧と逐次比較することにより、ＤＣオフセット電圧をキャンセルするために用いる補正データを求めている。
【０００３】
しかしながら、図４に示すように、逐次比較を行うコンパレータにおいては、Ｄ／Ａコンバータからの入力電圧がノイズによって変動するので、Ｄ／Ａコンバータからの入力電圧を基準となるＤＣオフセット電圧と比較する際に、比較を行うタイミングｔ１、ｔ２、ｔ３によって補正データに誤差が生じるという問題があった。
【０００４】
一方、下記の特許文献１には、インバータ及びＭＯＳトランジスタとコンデンサとを接続点を介して直列に接続して構成される増幅回路を複数段有するチョッパ形の比較器により、アナログ入力を基準値と比較してディジタル値のＭＳＢを決定し、以下逐次比較動作によりＬＳＢまでのディジタル値を決定してＡ／Ｄ変換を行うＡ／Ｄ変換器が開示されている。このＡ／Ｄ変換器は、アナログ入力と基準値との比較結果の変化時に、該比較結果をディジタル値として保持する複数段のオフセット補正用レジスタと、前記接続点に直列に接続され、前記複数段のオフセット補正用レジスタの各々により動作制御される複数段の電荷補正用トランジスタとを備え、比較器によるアナログ入力のサンプリング終了時に、前記オフセット補正用レジスタに保持されたディジタル値に基づいて、前記電荷補正用トランジスタの選択数を変えて前記接続点に接続される電荷補正用トランジスタのゲート容量を変えるように構成されている。
【０００５】
しかしながら、このＡ／Ｄ変換器によれば、全体的なオフセット電圧を補正して非直線性誤差の補正精度を高めることができるものの、図４に示すような比較器の入力電圧におけるノイズの影響を低減するものではない。
【０００６】
【特許文献１】
特許第２７９２８９１号公報（第１、３頁、第１図）
【０００７】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、アナログ出力信号のＤＣオフセット電圧を補正するためにＤ／Ａコンバータにおいて用いられる補正データをコンパレータの逐次比較動作によって求める際に、コンパレータに対するノイズの影響を低減することを目的とする。
【０００８】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係るＤＣオフセット補正方法は、ディジタル／アナログ変換回路から出力されるアナログ信号の電圧を補正対象回路の出力信号におけるＤＣオフセット電圧と逐次比較することにより、補正対象回路の出力信号におけるＤＣオフセット電圧を補正するためにディジタル／アナログ変換回路に入力すべき補正データの各ビットを求めるステップと、補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うステップと、補正データをディジタル／アナログ変換回路に供給することにより、ディジタル／アナログ変換回路から出力されるアナログ信号の電圧を用いて補正対象回路の出力信号におけるＤＣオフセット電圧を補正するステップとを具備する。
【０００９】
また、本発明の第２の観点に係るＤＣオフセット補正方法は、ディジタル／アナログ変換回路から出力されるアナログ信号に基づいて動作する補正対象回路の出力信号におけるＤＣオフセット電圧を基準電圧と逐次比較することにより、補正対象回路の出力信号におけるＤＣオフセット電圧を補正するためにディジタル／アナログ変換回路に入力すべき補正データの各ビットを求めるステップと、補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うステップと、信号データと補正データとを用いたディジタル演算の結果をディジタル／アナログ変換回路に供給することにより、補正対象回路の出力信号におけるＤＣオフセット電圧を補正するステップとを具備する。
【００１０】
さらに、本発明の第１の観点に係る電子回路は、入力されるデータをアナログ信号に変換するディジタル／アナログ変換回路と、ディジタル／アナログ変換回路から出力されるアナログ信号の電圧を補正対象回路の出力信号におけるＤＣオフセット電圧と比較するコンパレータと、コンパレータの比較結果に基づいて、補正対象回路の出力信号におけるＤＣオフセット電圧を補正するためにディジタル／アナログ変換回路に入力すべき補正データの各ビットを逐次比較により求めるオフセット補正用レジスタと、補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うために、該所定のビットの各々についてＮ個の値を記憶する多数決用レジスタとを具備する。
【００１１】
また、本発明の第２の観点に係る電子回路は、入力されるデータをアナログ信号に変換するディジタル／アナログ変換回路と、ディジタル／アナログ変換回路から出力されるアナログ信号に基づいて動作する補正対象回路の出力信号におけるＤＣオフセット電圧を基準電圧と比較するコンパレータと、コンパレータの比較結果に基づいて、補正対象回路の出力信号におけるＤＣオフセット電圧を補正するためにディジタル／アナログ変換回路に入力すべき補正データの各ビットを逐次比較により求めるオフセット補正用レジスタと、補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うために、該所定のビットの各々についてＮ個の値を記憶する多数決用レジスタと、信号データと補正データとを用いたディジタル演算の結果をディジタル／アナログ変換回路に供給するディジタル演算回路とを具備する。
【００１２】
以上の様に構成した本発明によれば、アナログ出力信号のＤＣオフセット電圧を補正するためにＤ／Ａコンバータにおいて用いられる補正データをコンパレータにおける逐次比較によって求める際に、補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うので、コンパレータに対するノイズの影響を低減することができる。これにより、アナログ出力信号のＤＣオフセット電圧を正確に補正することが可能となる。
【００１３】
【発明の実施の形態】
以下、図面に基いて本発明の実施の形態について説明する。尚、同一の要素には同一の番号を付して説明を省略する。
図１に、本発明の第１の実施形態に係る電子回路の構成を示す。この電子回路は、ＤＣオフセット電圧を補正すべき対象となる回路であるオペアンプ１と、入力されるデータをアナログ信号に変換するＤ／Ａ変換回路２と、Ｄ／Ａ変換回路２から出力されるアナログ信号の電圧をオペアンプ１の出力信号におけるＤＣオフセット電圧と比較するコンパレータ３とを含んでいる。
【００１４】
さらに、この電子回路は、コンパレータ３の比較結果に基づいて、オペアンプ１の出力信号におけるＤＣオフセット電圧を補正するためにＤ／Ａ変換回路２に入力すべき補正データの各ビットを逐次比較により求めるオフセット補正用レジスタ４と、補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うために、該所定のビットの各々についてＮ個の値を記憶する多数決用レジスタ５とを含んでいる。
【００１５】
オフセットキャンセル動作に用いる補正データを求める際には、オペアンプ１の入力端子に接続されているスイッチＳＷ１を動作させて、オペアンプ１の入力端子を基準電圧（本実施形態においては接地電圧とする）に接続する。また、オペアンプ１の出力信号におけるＤＣオフセット電圧の補正に用いる補正電圧を入力するための補正端子に接続されているスイッチＳＷ２を動作させて、オペアンプ１の補正端子に補正電圧を印加しない状態とする。
【００１６】
次に、コンパレータ３を用いて、Ｄ／Ａ変換回路２から出力されるアナログ信号の電圧をオペアンプ１の出力信号におけるＤＣオフセット電圧と逐次比較することにより、オペアンプ１の出力信号におけるＤＣオフセット電圧を補正するためにＤ／Ａ変換回路２に入力すべき補正データの各ビットを求める。
【００１７】
この逐次比較動作においては、まず、オフセット補正用レジスタ４のＭＳＢをオンし、Ｄ／Ａ変換回路２の出力電圧を１／２ＦＳ（フルスケール）にして、オペアンプ１の出力信号におけるＤＣオフセット電圧と比較する。ＤＣオフセット電圧が１／２ＦＳより大きい場合にはＭＳＢをオンしたまま、また、ＤＣオフセット電圧が１／２ＦＳより小さい場合にはＭＳＢをオフにして、次の１／４ＦＳのビットをオンし、Ｄ／Ａ変換回路２の出力電圧をＤＣオフセット電圧と比較する。
【００１８】
このようにして、ＭＳＢからＬＳＢまでの各ビットの状態を決定し、最終的には、オペアンプ１の出力信号におけるＤＣオフセット電圧に合致したディジタル信号（補正データ）が得られる。ここで、補正データの所定のビット（ＬＳＢのみでも全ビットでも良い）については、Ｎ回（Ｎは３以上の奇数）の比較動作によりＮ個の値を求め、多数決用レジスタ５に記憶しておき、Ｎ回の比較動作の終了後に多数決用レジスタ５に記憶されているＮ個の値に基づいて多数決を行い、所定のビットの状態を決定する。これにより、コンパレータ３におけるＮ回の比較結果が平均化され、コンパレータ３に対するノイズの影響を低減することができる。
【００１９】
図２は、具体的なオフセットキャンセル動作を説明するためのタイミングチャートである。ここでは、説明を簡略化するために、オフセット補正用レジスタ４が４ビット（Ｄ３−Ｄ０）であり、ＬＳＢのみについて３回の判定結果に基づいて多数決を行うものとする。多数決用レジスタ５は、多数決に用いるビットＸ１、Ｘ２の値を保存する。オフセット補正用レジスタ４及び多数決用レジスタ５は、基準クロックＣＬＫに同期して動作する。また、コンパレータ３は、判定結果として、オペアンプ１の出力信号におけるＤＣオフセット電圧がＤ／Ａ変換回路２の出力電圧よりも大きい場合には“Ｈ”を出力し、小さい場合には“Ｌ”を出力する。
【００２０】
まず、時刻Ｔ１において、オフセット補正用レジスタ４のビットＤ３（ＭＳＢ）をオンする。この時、コンパレータ３の出力は“Ｌ”であるので、時刻Ｔ２において、ビットＤ３をオフし、同時にビットＤ２をオンする。この時、コンパレータ３の出力は“Ｈ”であるので、ビットＤ２は、時刻Ｔ３以降もオン状態を継続する。次に、時刻Ｔ３において、ビットＤ１をオンする。コンパレータ３の出力は“Ｌ”であるので、時刻Ｔ４において、ビットＤ１をオフする。ビットＤ０（ＬＳＢ）は、時刻Ｔ４においてオンされる。
【００２１】
この例において、ＬＳＢについては時刻Ｔ４、Ｔ５、Ｔ６において３回の判定を行い、時刻Ｔ７においてＬＳＢを確定する。時刻Ｔ４において、コンパレータ３の出力が“Ｌ”であるため、時刻Ｔ５において、多数決用レジスタ５のビットＸ１に“Ｌ”が保存される。時刻Ｔ５におけるコンパレータ３の出力は、ノイズの影響で“Ｈ”になっており、時刻Ｔ６において、多数決用レジスタのビットＸ２に“Ｈ”が保存される。時刻Ｔ６においては、コンパレータ３が、再び“Ｌ”の判定結果を出力する。この判定結果と、多数決用レジスタのビットＸ１及びＸ２に保存されている値とによって、“Ｌ”が２回判定され、“Ｈ”が１回判定されたことが示される。これら３回の判定結果に基づく多数決の結果、時刻Ｔ７において、ビットＤ０（ＬＳＢ）はオフされる。以上で、オフセットキャンセル動作が完了することになる。
【００２２】
このようにして補正データが求められると、補正データをディジタル／アナログ変換回路に供給することにより、Ｄ／Ａ変換回路２から補正電圧が出力される。さらに、スイッチＳＷ１を動作させて、オペアンプ１の入力端子をアナログ入力端子に接続し、アナログ入力信号をオペアンプ１に入力する。また、スイッチＳＷ２を動作させて、Ｄ／Ａ変換回路２から出力される補正電圧をオペアンプ１の補正端子に供給する。これにより、オペアンプ１においてアナログ入力信号を増幅しながら、オペアンプ１の出力信号におけるＤＣオフセット電圧を補正することができる。
【００２３】
次に、本発明の第２の実施形態について説明する。
図３に、本発明の第２の実施形態に係る電子回路の構成を示す。この電子回路は、入力されるデータをアナログ信号に変換するＤ／Ａ変換回路２と、Ｄ／Ａ変換回路２から出力されるアナログ信号に基づいて動作するオペアンプ１と、オペアンプ１の出力信号におけるＤＣオフセット電圧を基準電圧と比較するコンパレータ３とを含んでいる。
【００２４】
さらに、この電子回路は、コンパレータ３の比較結果に基づいて、オペアンプ１の出力信号におけるＤＣオフセット電圧を補正するためにＤ／Ａ変換回路２に入力すべき補正データの各ビットを逐次比較により求めるオフセット補正用レジスタ４と、補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うために、該所定のビットの各々についてＮ個の値を記憶する多数決用レジスタ５と、信号データと補正データとを用いたディジタル演算の結果をＤ／Ａ変換回路２に供給するディジタル演算回路６とを含んでいる。
【００２５】
オフセットキャンセル動作に用いる補正データを求める際には、ディジタル演算回路６の入力端子に接続されているスイッチＳＷ３を動作させて、ディジタル演算回路６の一方の入力端子にディジタル基準レベルを表すデータを供給する。
【００２６】
次に、コンパレータ３を用いて、Ｄ／Ａ変換回路２から出力されるアナログ信号に基づいて動作するオペアンプ１の出力信号におけるＤＣオフセット電圧を基準電圧と逐次比較することにより、オペアンプ１の出力信号におけるＤＣオフセット電圧を補正するためにＤ／Ａ変換回路２に入力すべき補正データの各ビットを求める。
【００２７】
このようにして、ＭＳＢからＬＳＢまでの各ビットの状態を決定し、最終的には、オペアンプ１の出力信号におけるＤＣオフセット電圧を基準電圧に合致させるためのディジタル信号（補正データ）が得られる。ここで、補正データの所定のビット（ＬＳＢのみでも全ビットでも良い）については、Ｎ回（Ｎは３以上の奇数）の比較動作によりＮ個の値を求め、多数決用レジスタ５に記憶しておき、Ｎ回の比較動作の終了後に多数決用レジスタ５に記憶されているＮ個の値に基づいて多数決を行い、所定のビットの状態を決定する。これにより、コンパレータ３におけるＮ回の比較結果が平均化され、コンパレータ３に対するノイズの影響を低減することができる。なお、具体的なオフセットキャンセル動作については、第１の実施形態におけるのと同様である。
【００２８】
このようにして補正データが求められると、スイッチＳＷ３を動作させて、ディジタル演算回路６の一方の入力端子をディジタル入力端子に接続して、ディジタル入力信号（信号データ）をディジタル演算回路６の一方の入力端子に入力する。ディジタル演算回路６において、信号データに補正データを加算してＤ／Ａ変換回路２に供給することにより、Ｄ／Ａ変換回路２においてディジタル入力信号をアナログ信号に変換すると共にオペアンプ１においてアナログ信号を増幅しながら、オペアンプ１の出力信号におけるＤＣオフセット電圧を補正することができる。なお、本実施形態においては、Ｄ／Ａ変換回路２の出力においてＤＣオフセット電圧が存在していたとしても、オペアンプ１に起因するＤＣオフセット電圧と共にキャンセルされる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電子回路を示す図。
【図２】図１の電子回路の動作を説明するためのタイミングチャート。
【図３】本発明の第２の実施形態に係る電子回路を示す図。
【図４】コンパレータの入力電圧の変動を示す図。
【符号の説明】
１ オペアンプ、 ２ Ｄ／Ａ変換回路、 ３ コンパレータ、 ４ オフセット補正用レジスタ、 ５ 多数決用レジスタ、 ６ ディジタル演算回路、 ＳＷ１〜ＳＷ３ スイッチ
Claims (4)
- ディジタル／アナログ変換回路から出力されるアナログ信号の電圧を補正対象回路の出力信号におけるＤＣオフセット電圧と逐次比較することにより、前記補正対象回路の出力信号におけるＤＣオフセット電圧を補正するために前記ディジタル／アナログ変換回路に入力すべき補正データの各ビットを求めるステップと、
補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うステップと、
補正データを前記ディジタル／アナログ変換回路に供給することにより、前記ディジタル／アナログ変換回路から出力されるアナログ信号の電圧を用いて前記補正対象回路の出力信号におけるＤＣオフセット電圧を補正するステップと、
を具備するＤＣオフセット補正方法。 - ディジタル／アナログ変換回路から出力されるアナログ信号に基づいて動作する補正対象回路の出力信号におけるＤＣオフセット電圧を基準電圧と逐次比較することにより、前記補正対象回路の出力信号におけるＤＣオフセット電圧を補正するために前記ディジタル／アナログ変換回路に入力すべき補正データの各ビットを求めるステップと、
補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うステップと、
信号データと補正データとを用いたディジタル演算の結果を前記ディジタル／アナログ変換回路に供給することにより、前記補正対象回路の出力信号におけるＤＣオフセット電圧を補正するステップと、
を具備するＤＣオフセット補正方法。 - 入力されるデータをアナログ信号に変換するディジタル／アナログ変換回路と、
前記ディジタル／アナログ変換回路から出力されるアナログ信号の電圧を補正対象回路の出力信号におけるＤＣオフセット電圧と比較するコンパレータと、
前記コンパレータの比較結果に基づいて、前記補正対象回路の出力信号におけるＤＣオフセット電圧を補正するために前記ディジタル／アナログ変換回路に入力すべき補正データの各ビットを逐次比較により求めるオフセット補正用レジスタと、
補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うために、該所定のビットの各々についてＮ個の値を記憶する多数決用レジスタと、
を具備する電子回路。 - 入力されるデータをアナログ信号に変換するディジタル／アナログ変換回路と、
前記ディジタル／アナログ変換回路から出力されるアナログ信号に基づいて動作する補正対象回路の出力信号におけるＤＣオフセット電圧を基準電圧と比較するコンパレータと、
前記コンパレータの比較結果に基づいて、前記補正対象回路の出力信号におけるＤＣオフセット電圧を補正するために前記ディジタル／アナログ変換回路に入力すべき補正データの各ビットを逐次比較により求めるオフセット補正用レジスタと、
補正データの所定のビットについて、Ｎ回（Ｎは３以上の奇数）の比較により求められたＮ個の値に基づいて多数決を行うために、該所定のビットの各々についてＮ個の値を記憶する多数決用レジスタと、
信号データと補正データとを用いたディジタル演算の結果を前記ディジタル／アナログ変換回路に供給するディジタル演算回路と、
を具備する電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002323538A JP2004159140A (ja) | 2002-11-07 | 2002-11-07 | Ｄｃオフセット補正方法及びそれを用いた電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002323538A JP2004159140A (ja) | 2002-11-07 | 2002-11-07 | Ｄｃオフセット補正方法及びそれを用いた電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004159140A true JP2004159140A (ja) | 2004-06-03 |
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ID=32803379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002323538A Withdrawn JP2004159140A (ja) | 2002-11-07 | 2002-11-07 | Ｄｃオフセット補正方法及びそれを用いた電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004159140A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010139795A (ja) * | 2008-12-12 | 2010-06-24 | Seiko Epson Corp | 電源回路装置、集積回路装置及び電子機器 |
| JP2013021439A (ja) * | 2011-07-08 | 2013-01-31 | New Japan Radio Co Ltd | 逐次比較型ａｄ変換方法および装置 |
-
2002
- 2002-11-07 JP JP2002323538A patent/JP2004159140A/ja not_active Withdrawn
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