JP2004157609A

JP2004157609A - Image processing apparatus and image processing system

Info

Publication number: JP2004157609A
Application number: JP2002320283A
Authority: JP
Inventors: Atsushi Date; 厚伊達
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2002-11-01
Filing date: 2002-11-01
Publication date: 2004-06-03

Abstract

<P>PROBLEM TO BE SOLVED: To provide an image processing apparatus whichcan realize a single system or compound system having a different function with a single controller and constitute the system at low cost, and an image processing system. <P>SOLUTION: An image formation process has two operation modes, i.e., a tile image transfer mode and a raster image output mode, which can be switched by software. In the tile image transfer mode, a raster image having been rendered is converted into a tile image, which is stored in a RAM (2002) to enable various image processes. In the raster image transfer mode, raster video data having been rendered are sent out directly to an image ring (2008), so the data are not passed through the RAM (2002). <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、画像データに所定の処理を行って出力する画像処理装置および画像処理システムに関する。
【０００２】
【従来の技術】
画像入力デバイスとしてのスキャナ、画像出力デバイスとしてのプリンタ等を含む複数の画像処理デバイスを備える複合システムには、各画像処理デバイスを制御する画像処理装置としての画像処理装置コントローラが組み込まれる。画像処理装置コントローラは一般に、（１）システム全体を制御するシステム制御部、および、（２）各画像処理デバイスに対する画像データの入出力および各種画像処理を行う画像処理部、を備える（例えば、特願２００２−２２３１２５号）。
【０００３】
上記の画像処理装置コントローラにおいては、従来より、プリンタ記述言語（ＰＤＬ）コードまたは中間ディスプレイリストをビットマップイメージに展開するレンダリング部が、画像処理部が有するレンダリング部インタフェースに接続される構成が提案されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記したような構成の画像処理コントローラにおいては、システム制御部とレンダリング部とは外部バス（例えばＰＣＩバス）を介して接続されることとなる。したがって、システムに設けられたＲＡＭ内のデータをプリンタ等の画像出力デバイスに出力するためには、そのデータをシステム制御部、外部バスを介してレンダリング部に送られ、そして、レンダリング部で描画された画像データを画像処理部を経由して画像出力デバイスに送られることになる。
【０００５】
また、上記した画像処理装置コントローラは、大容量のメモリを搭載することで、レンダリング動作結果の生成画像をメモリに格納することと並行して、メモリを消費する各種の画像処理を行うことを可能にし、単一の資源であるプリンタを、ＰＤＬプリントとその他の画像出力処理（コピーなど）間で最大効率で共有することを可能とする、複合システムに最適な構成をとっている。一方で、このような高機能な画像処理装置コントローラを回転動作等の特定の画像処理を必要としないプリンタのみに適用してプリンタ単一機能機器を構成する場合には明らかにスペックオーバであり、安価に提供することができない。そうすると、結局は、システムが備えようとする機能に対応した専用の画像処理装置コントローラを製造する必要があった。
【０００６】
本発明は、このような従来技術の問題点に鑑みなされたものであり、単一の制御装置でもって機能の異なる単一システムまたは複合システムを実現することを可能にし、もってシステムを安価に構成することを可能にする画像処理装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、例えば本発明の画像処理装置は、以下の構成を備える。すなわち、
画像出力装置に接続され、入力された画像データを当該画像出力装置に供給する画像処理装置であって、
前記入力された画像データに基づいてラスタ画像データを生成するレンダリング手段と、
当該ラスタ画像データを所定のタイル単位で取り扱われるタイル画像データに変換するタイル画像変換手段と、
当該タイル画像データを記憶する記憶手段と、
前記記憶手段に記憶された前記タイル画像データを前記画像出力装置に供給する第１のデータ供給手段と、
前記レンダリング手段で生成された前記ラスタ画像データを前記画像出力装置に供給する第２のデータ供給手段と、
前記第１および第２のデータ供給手段のいずれかを選択する選択手段と、
を有することを特徴とする。
【０００８】
【発明の実施の形態】
以下、添付図面を参照して本発明の好適な実施形態を詳細に説明する。
【０００９】
（画像形成システムの構成）
図１は、本発明の実施形態に係る画像処理装置を用いた画像形成システムの構成例を示すブロック図である。なお、図１には本実施形態に係る画像処理装置を、プリンタおよびスキャナを有する画像形成装置に適用した例を説明するが、他の任意の構成を有する画像形成装置に適用可能であることはもちろん、画像処理装置単体で使用することも可能である。
【００１０】
画像処理部（２１４９）を有する画像処理装置コントローラ（２０００）が、本発明に係る画像処理装置として機能する。この画像処理装置コントローラ（２０００）には画像入力デバイスであるスキャナ（２０７０）や画像出力デバイスであるプリンタ（２０９５）と接続され、また、ＬＡＮ（２０１１）を介して外部機器との間でデータをやりとりできるように構成されている。
【００１１】
システム制御部（２１５０）は内部にＣＰＵ（２００１）を含み、画像処理装置コントローラ全体を制御する。本実施形態では２つのＣＰＵを用いた例を示す。これら２つのＣＰＵは、共通のＣＰＵバス（２１２６）を介してシステムバスブリッジ（２００７）に接続される。
【００１２】
２００７は、第１のバススイッチとして機能するシステムバスブリッジである。ＣＰＵバス（２１２６）、ＲＡＭコントローラ（２１２４）、ＲＯＭコントローラ（２１２５）、ＩＯバス１（２１２７）、サブバススイッチ（２１２８）、ＩＯバス２（２１２９）、画像リングインターフェース１（２１４７）、画像リングインターフェース２（２１４８）が、このシステムバスブリッジ（２００７）に接続される。
【００１３】
２１２８は、第２のバススイッチとして機能するサブバススイッチである。画像ＤＭＡ１（２１３０）、画像ＤＭＡ２（２１３２）、フォント伸張部（３１３４）、ソート回路（２１３５）、ビットマップトレース部（２１３６）が、このサブバススイッチ（２１２８）に接続される。サブバススイッチ（２１２８）は、これらのＤＭＡから出力されるメモリアクセス要求を調停し、システムバスブリッジ（２００７）への接続を行う。
【００１４】
ＲＡＭ（２００２）はＣＰＵ（２００１）が動作するためのシステムワークメモリであり、画像データを一時記憶するための画像メモリでもある。このＲＡＭ（２００２）はＲＡＭコントローラ（２１２４）により制御される。
【００１５】
ＲＯＭ（２００３）はブートＲＯＭであり、システムのブートプログラムが格納されている。このＲＯＭ（２００３）はＲＯＭコントローラ（２１２５）により制御される。
【００１６】
画像ＤＭＡ１（２１３０）は、画像圧縮部（２１３１）に接続され、レジスタアクセスリング（２１３７）を介して設定された情報に基づき、画像圧縮部（２１３１）による、ＲＡＭ（２００２）上にある非圧縮データの読み出し、圧縮、圧縮後データの書き戻しの制御を行う。
【００１７】
画像ＤＭＡ２（２１３２）は、画像伸張部（２１３３）に接続され、レジスタアクセスリング（２１３７）を介して設定された情報に基づき、画像伸張部（２１３３）による、ＲＡＭ（２００２）上にある圧縮データの読み出し、伸張、伸張後データの書き戻しの制御を行う。
【００１８】
フォント伸張部（２１３４）は、ＬＡＮインターフェース（２０１０）等を介して外部より転送されるＰＤＬ（ＰａｇｅＤｅｓｃｒｉｐｔｉｏｎＬａｎｇｕａｇｅ：ページ記述言語）データに含まれるフォントコードに基づき、ＲＯＭ（２００３）またはＲＡＭ（２００２）内に格納された圧縮フォントデータの伸張を行う。
【００１９】
ビットマップトレース回路（２１３６）は、ビットマップデータより、エッジ情報を抽出する回路である。
【００２０】
ＩＯバス１（２１２７）は、内部ＩＯバスの一種であり、標準バスであるＵＳＢバスのコントローラ、ＵＳＢインターフェース（２１３８）、汎用シリアルポート（２１３９）、インタラプトコントローラ（２１４０）、ＧＰＩＯインターフェース（２１４１）が接続される。ＩＯバス１には、バスアービタ（図示せず）が含まれる。
【００２１】
操作部Ｉ／Ｆ（２００６）は操作部（ＵＩ）（２０１２）と接続され、操作部（２０１２）に表示するための画像データを操作部（２０１２）に対して出力する。また、使用者によって操作部（２０１２）から入力された情報を、ＣＰＵ（２００１）に伝える役割を担う。
【００２２】
ＩＯバス２（２１２９）は内部ＩＯバスの一種であり、汎用バスインターフェース１及び２（２１４２）と、ＬＡＮコントローラ（２０１０）が接続される。ＩＯバス２にはバスアービタ（図示せず）が含まれる。
【００２３】
汎用バスインターフェース（２１４２）は、標準ＩＯバスをサポートするバスブリッジである。本実施形態では、ＰＣＩバス（２１４３）を採用した例を示した。
【００２４】
外部記憶装置（２００４）はハードディスクドライブ（ＨＤＤ）であり、システムソフトウェア、画像データ等を格納する。この外部記憶装置（２００４）はディスクコントローラ（２１４４）を介して一方のＰＣＩバス（２１４３）に接続される。
【００２５】
ＬＡＮコントローラ（２０１０）は、ＭＡＣ回路（２１４５）、ＰＨＹ／ＰＭＤ回路（２１４６）を介しＬＡＮ（２０１１）に接続され、情報の入出力を行う。
【００２６】
画像リングインターフェース１（２１４７）および画像リングインターフェース２（２１４８）は、システムバスブリッジ（２００７）を画像データを高速で転送する画像リング（２００８）に接続するためのインターフェースであり、圧縮画像データをＲＡＭ（２００２）と画像処理部（２１４９）との間で転送するＤＭＡコントローラとして機能する。
【００２７】
画像リング（２００８）は、一対の単方向接続経路（画像リング１および画像リング２）の組み合わせにより構成されるバスである。画像リング（２００８）は、画像処理部（２１４９）内で、画像リングインターフェース３（２１０１）および画像インターフェース４（２１０２）を介して、タイル伸張部（２１０３）、コマンド処理部（２１０４）、ステータス処理部（２１０５）、タイル圧縮部（２１０６）、および画像出力インターフェース（２１１３）に接続される。本実施形態では、タイル伸張部（２１０３）を２組、タイル圧縮部を３組実装する例を示した。
【００２８】
タイル伸張部（２１０３）は、画像リングインターフェース３（２１０１）に接続されるとともに、タイルバス（２１０７）にも接続される。このタイル伸張部（２１０３）は、画像リング（２００８）より入力された圧縮後の画像データを伸張し、タイルバス（２１０７）へ転送するバスブリッジである。本実施形態では例えば、多値データにはＪＰＥＧ、２値データにはパックビッツを伸張アルゴリズムとして採用する。
【００２９】
タイル圧縮部（２１０６）は、画像リングインターフェース４（２１０２）に接続されるとともに、タイルバス（２１０７）にも接続される。このタイル圧縮部（２１０６）は、タイルバス（２１０７）より入力された圧縮前の画像データを圧縮し、画像リング（２００８）へ転送するバスブリッジである。本実施形態では、上記伸張アルゴリズムに対応して、多値データにはＪＰＥＧ、２値データにはパックビッツを圧縮アルゴリズムとして採用する。
【００３０】
コマンド処理部（２１０４）は、画像リングインターフェース３および４（２１０１，２１０２）に接続されるとともに、レジスタ設定バス（２１０９）にも接続され、画像リング（２００８）を介して入力したＣＰＵ（２００１）より発行されたレジスタ設定要求を、レジスタ設定バス（２１０９）に接続される該当ブロックへ書き込む。また、ＣＰＵ（２００１）より発行されたレジスタ読み出し要求に基づき、レジスタ設定バス（２１０９）を介して該当レジスタより情報を読み出し、画像リングインターフェース４（２１０２）に転送する。
【００３１】
ステータス処理部（２１０５）は、各画像データ処理部（後述する多値化部（２１１９）、２値化部（２１１８）、色空間変換部（２１１７）、画像回転部（２０３０）、解像度変換部（２１１６））の情報を監視し、ＣＰＵ（２００１）に対してインタラプトを発行するためのインタラプトパケットを生成し、画像リングインターフェース４に出力する。
【００３２】
タイルバス（２１０７）には上記ブロックに加え、以下の機能ブロックが接続される。画像入力インターフェース（２１１２）、画像出力インターフェース（２１１３）、多値化部（２１１９）、２値化部（２１１８）、色空間変換部（２１１７）、画像回転部（２０３０）、解像度変換部（２１１６）。
【００３３】
画像入力インターフェース（２１１２）は、後述するスキャナ用画像処理部（２１１４）により補正画像処理されたラスタイメージデータを入力し、レジスタ設定バス（２１０９）を介して設定された所定の方法によるタイル画像への構造変換とクロックの同期化を行い、タイルバス（２１０７）に対し出力を行う。
【００３４】
画像出力インターフェース（２１１３）は、タイルバス（２１０７）からのタイル画像データを入力し、ラスタ画像への構造変換及び、クロックレートの変更を行い、ラスタ画像をプリンタ用画像処理部（２１１５）へ出力する。
【００３５】
画像回転部（２０３０）は画像データの回転を行う。
解像度変換部（２１１６）は画像データの解像度の変更を行う。
色空間変換部（２１１７）はカラー及びグレースケール画像の色空間の変換を行う。
２値化部（２１１８）は、多値（カラー、グレースケール）画像を２値化する。
多値化部（２１１９）は２値画像を多値データへ変換する。
【００３６】
外部バスインターフェース部（２１２０）は、ＣＰＵ（２００１）により発行された、書き込み、読み出し要求を、画像リングインターフェース１，２，３，４（２１４７，２１４８，２１０１，２１０２）、コマンド処理部（２１０４）、レジスタ設定バス（２１０９）を介して受け取り、外部バス３（２１２１）に変換出力するバスブリッジである。外部バス３（２１２１）は、本実施形態では、プリンタ用画像処理部（２１１５）およびスキャナ用画像処理部（２１１４）に接続されている。
【００３７】
メモリ制御部（２１２２）は、メモリバス（２１０８）に接続され、画像処理部（２１４９）内の各画像データ処理部（２１１６，２１１７，２１１８，２１１９，２０３０）の要求に従い、あらかじめアドレス分割された画像メモリ１及び２（２１２３）に対して、画像データの書き込み、読み出し、必要に応じてリフレッシュ等の動作を行う。本実施形態では、画像メモリに例えばＳＤＲＡＭを用いる。
【００３８】
スキャナ用画像処理部（２１１４）は、画像入力デバイスであるスキャナ（２０７０）によりスキャンされた画像データに対して所定の補正画像処理を行う。また、プリンタ用画像処理部（２１１５）は、画像形成出力のための所定の補正画像処理を行い、その結果をプリンタ（２０９５）へ出力する。
【００３９】
レンダリング部（２０６０）はＰＤＬコードまたは中間ディスプレイリストをビットマップイメージに展開する。
【００４０】
（画像リングインターフェース１の内部構成）
図７は、画像リングインターフェース１（２１４７）の内部構成を示すブロック図である。
【００４１】
画像リングインターフェース１（２１４７）は、この画像リングインターフェース１（２１４７）を構成する各ブロックの動作を制御する制御部（２０１）をはじめ、パケットテーブルの読み出しのためのパケットテーブル読み出しＤＭＡ（２０２）、タイル画像データをＤＭＡ転送するためのタイル画像ＤＭＡ（２０３）、ビデオ信号を所定の同期信号に同期させるビデオ同期部（２０４）、および、画像リング（２００８）に送出するためのデータを多重化するマルチプレクサ（ＭＵＸ）（２０５）を備えている。
【００４２】
制御部（２０１）はその内部に図示しないコントロールレジスタ群を有する。また、制御部（２０１）内には、図示するレジスタ（２０１ａ）を備え、入力されるレジスタ設定信号に応じて画像データの転送方式を、後述するタイル画像転送モードとラスタ画像出力モードとで切り替えることが可能に構成されている。いずれのモードであるかを示すモード信号（１０１）は画像リングインターフェース２（２１４８）に出力される。
【００４３】
（画像リングインターフェース２の内部構成）
図８は、画像リングインターフェース２（２１４８）の内部構成を示すブロック図である。
【００４４】
画像リングインターフェース２（２１４８）は、この画像リングインターフェース２（２１４８）を構成する各ブロックの動作を制御する制御部（１０５）をはじめ、タイル画像データのＤＭＡ転送を行うタイル画像ＤＭＡ（１０２）、後述するパケットテーブルを生成するパケットテーブル生成部（１０３）、パケットテーブルのＤＭＡ転送を行うパケットテーブルＤＭＡ（１０７）、および、システムバスブリッジ（２００７）に送出するためのデータを多重化するマルチプレクサ（ＭＵＸ）（１０６）を備えている。
【００４５】
画像リングインターフェース２（２１４８）には、上記構成と同様の回路ブロックが複数存在し、画像リング（２００８）より入力されたタイル画像の処理を行う。複数存在する場合には、本発明によるコントローラを複合機器のコントローラとして用いる場合に、プリント動作とコピー動作などの競合が発生した場合の性能劣化を最小限に押さえることが可能となる。しかし、上記構成と同様の回路ブロックがただひとつ画像リングインターフェース２に内蔵される構成も構成としては、可能である。
【００４６】
（パケット構成）
次に、実施形態における画像データの処理に用いられるパケットのフォーマットを説明する。実施形態における画像処理装置コントローラ（２０００）は、画像データ、ＣＰＵ（２００１）によるコマンド、および、各画像データ処理部（２１１６，２１１７，２１１８，２１１９，２０３０）より発行される割り込み情報を、パケット化された形式で転送する。パケットデータには、以下の種類がある。
【００４７】
（１）データパケット（図３）
所定画素数（本実施形態では３２ｐｉｘｅｌ×３２ｐｉｘｅｌとする）で分割したタイル単位の画像データ（３００２）と、後述する制御情報が格納されるヘッダ情報（３００１）及び画像付加情報等（３００３）とから構成される。
【００４８】
以下、ヘッダ情報（３００１）に含まれる情報について説明を行う。
【００４９】
パケット・タイプはヘッダ情報（３００１）内のＰｃｋｔＴｙｐｅ（３００４）で識別される。ＰｃｋｔＴｙｐｅ（３００４）にはリピートフラグが含まれており、画像データ（３００２）が１つ前に送信したデータパケットの画像データと同一の場合、リピートフラグをセットする。
【００５０】
ＣｈｉｐＩＤ（３００５）はパケットの送信先示す。
ＩｍａｇｅＴｙｐｅ（３００６）は画像データのタイプを示す。
ＰａｇｅＩＤ（３００７）は画像データのページ番号を示す。
ＪｏｂＩＤ（３００８）はソフトウェアで画像処理を管理するためのジョブＩＤを格納する。
ＰａｃｋｅｔＩＤＹ（３００９）及びＰａｃｋｅｔＩＤＸ（３０１０）は、パケットに含まれる（又は指定される）画像データが、画像全体においてどの位置におけるタイルに相当するかを示す。タイル位置はＹ方向（ＰａｃｋｅｔＩＤＹ（３００９））とＸ方向（ＰａｃｋｅｔＩＤＸ（３０１０））を組み合わせ、ＹｎＸｎで表される。
【００５１】
データパケットは画像データが圧縮されている場合と非圧縮の場合とがある。本実施形態では、圧縮アルゴリズムとして、多値カラー（多値グレースケールを含む）の場合はＪＰＥＧを、２値の場合はパックビッツを採用した例を示した。圧縮されている場合と非圧縮の場合との区別はＣｏｍｐｒｅｓｓＦｌａｇ（３０１７）で示される。
【００５２】
ＰｒｏｃｅｓｓＩｎｓｔｒｕｃｔｉｏｎ（３０１１）は５ｂｉｔのＵｎｉｔＩＤ（３０１９）及び３ｂｉｔのＭｏｄｅ（３０２０）の組である処理Ｕｎｉｔ１−８から構成され、各処理Ｕｎｉｔは左（下位）から順番に処理される。処理されたＵｎｉｔＩＤ及びＭｏｄｅは廃棄され、次に処理されるＵｎｉｔＩＤ及びＭｏｄｅが左端に位置するよう、ＰｒｏｃｅｓｓＩｎｓｔｒｕｃｔｉｏｎ全体が左に８Ｂｉｔシフトされる。ＰｒｏｃｅｓｓＩｎｓｔｒｕｃｔｉｏｎ（３０１１）にはＵｎｉｔＩＤ（３０１９）とＭｏｄｅ（３０２０）の組が最大８組格納される。ＵｎｉｔＩＤ（３０１９）は各画像データ処理部を指定し、Ｍｏｄｅ（３０２０）は各画像データ処理部での動作モードを指定する。これにより、１つの画像データパケットに含まれる（又は指定される）画像データに対し、最大でのべ８つの画像データ処理部による連続処理を指定することが可能である。
【００５３】
ＰａｃｋｅｔＢｙｔｅＬｅｎｇｔｈ（３０１２）はパケットのトータルバイト数を示す。
ＩｍａｇｅＤａｔａＢｙｔｅＬｅｎｇｈ（３０１５）は画像データのバイト数を示す。
ＺＤａｔａＢｙｔｅＬｅｎｇｔｈ（３０１６）は画像付加情報のバイト数を示す。
ＩｍａｇｅＤａｔａＯｆｆｓｅｔ（３０１３）、ＺＤａｔａＯｆｆｓｅｔ（３０１４）はそれぞれ、画像データおよび画像付加情報の、パケットの先頭からのオフセットを示す。
【００５４】
（２）コマンドパケット（図４）
レジスタ設定バス（２１０９）へのアクセスを行うためのものである。本パケットを用いることにより、ＣＰＵ（２００１）より画像メモリ（２１２３）へのアクセスも可能である。このコマンドパケットは、ヘッダ（４００１）及びコマンド（パケットデータ部）（４００２）から構成される。
【００５５】
ヘッダ（４００１）におけるＣｈｉｐＩＤ（４００４）には、コマンドパケットの送信先となる画像処理部（２１４９）を表すＩＤが格納される。
ＰａｇｅＩＤ（４００７）、ＪｏｂＩＤ（４００８）はそれぞれ、ソフトウェアで管理するためのＰａｇｅＩＤおよびＪｏｂＩＤを格納する。
ＰａｃｋｅｔＩＤ（４００９）は１次元で表される。ＤａｔａＰａｃｋｅｔのＸ−ｃｏｏｒｄｉｎａｔｅのみを使用する。
ＰａｃｋｅｔＢｙｔｅＬｅｎｇｔｈ（４０１０）は１２８Ｂｙｔｅ固定である。
【００５６】
パケットデータ部（４００２）には、アドレス（４０１１）とデータ（４０１２）の組を１つのコマンドとして、最大１２個のコマンドを格納することが可能である。ライトかリードかのコマンドのタイプはＣｍｄＴｙｐｅ（４００５）で示され、コマンドの数はＣｍｄｎｕｍ（４００６）で示される。
【００５７】
（３）インタラプトパケット（図５）
インタラプトパケットはヘッダ（５００１）及びインタラプトデータ（パケットデータ部）（５００２）からなり、画像処理部（２１４９）からＣＰＵ（２００１）への割り込みを通知するために用いられる。
【００５８】
ステータス処理部（２１０５）はインタラプトパケットを送信すると、次に送信の許可がされるまではインタラプトパケットを送信してはならない。
【００５９】
ＰａｃｋｅｔＢｙｔｅＬｅｎｇｔｈ（５００６）は１２８Ｂｙｔｅ固定である。
【００６０】
パケットデータ部（５００２）には、画像処理部（２１４９）の各内部モジュールのステータス情報（５００７）が格納されている。ステータス処理部（２１０５）は画像処理部（２１４９）内の各モジュールのステータス情報を集め、一括してシステム制御部（２１５０）に送ることができる。
【００６１】
ＣｈｉｐＩＤ（５００４）にはインタラプトパケットの送信先となるシステム制御部（２１５０）を表すＩＤが格納される。また、ＩｎｔＣｈｉｐＩＤ（５００５）にはインタラプトパケットの送信元となる画像処理部（２１４９）を表すＩＤが格納される。
【００６２】
（パケットテーブルの構成）
上記した各パケットは、図６に示すようなパケットテーブル（６００１）によって管理される。このパケットテーブルは画像データと対で使用され、図８に示したパケットテーブル生成部（１０３）で生成されるものである。
【００６３】
テーブルの値に０を５ｂｉｔ付加すると、パケットの先頭Ａｄｄｒｅｓｓ（ＰａｃｋｅｔＳｔａｒｔＡｄｄｒｅｓｓ）（６００２）、パケットのバイト長（ＰａｃｋｅｔＢｙｔｅＬｅｎｇｔｈ）（６００５）となる。すなわち、
ＰａｃｋｅｔＡｄｄｒｅｓｓＰｏｉｎｔｅｒ（２７ｂｉｔ）＋５ｂ０００００＝Ｐａｃｋｅｔ先頭Ａｄｄｒｅｓｓ
ＰａｃｋｅｔＬｅｎｇｔｈ（１１ｂｉｔ）＋５ｂ０００００＝ＰａｃｋｅｔＢｙｔｅＬｅｎｇｔｈ
となる。
【００６４】
パケットテーブル（６００１）とチェーンテーブル（ＣｈａｉｎＴａｂｌｅ）（６０１０）とは分割されないものとする。
【００６５】
パケットテーブル（６００１）は常に走査方向に並んでおり、Ｙｎ／Ｘｎ＝０００／０００，０００／００１，０００／００２，．．．．という順に並んでいる。このパケットテーブル（６００１）のエントリは一意に１つのタイルを示す。また、Ｙｎ／Ｘｍａｘの次のエントリはＹｎ＋１／Ｘ０となる。
【００６６】
パケットがひとつ前のパケットとまったく同じデータである場合は、そのパケットはメモリ上には書かず、パケットテーブルのエントリに１つめのエントリと同じＰａｃｋｅｔＡｄｄｒｅｓｓＰｏｉｎｔｅｒ、ＰａｃｋｅｔＬｅｎｇｔｈを格納する。１つのパケットデータを２つのテーブルエントリが指すようなかたちになる。この場合、２つめのテーブルエントリのＲｅｐｅａｔＦｌａｇ（６００３）がセットされる。
【００６７】
パケットがチェーンＤＭＡにより複数に分断された場合は、ＤｉｖｉｄｅＦｌａｇ（６００４）をセットし、そのパケットの先頭部分が入っているチェーンブロックのチェーンテーブル番号（６００６）をセットする。
【００６８】
チェーンテーブル（６０１０）のエントリはＣｈａｉｎＢｌｏｃｋＡｄｄｒｅｓｓ（６０１１）とＣｈａｉｎＢｌｏｃｋＬｅｎｇｔｈ（６０１２）からなっており、テーブルの最後のエントリにはＣｈａｉｎＢｌｏｃｋＡｄｄｒｅｓｓ（６０１１）、ＣｈａｉｎＢｌｏｃｋＬｅｎｇｔｈ（６０１２）共に０を格納しておく。
【００６９】
（処理の概要）
実施形態における画像形成処理は、画像データの経路が異なる２つの動作モードを有する。これらの動作モードは画像リングインターフェース１（２１４７）内部に設けられたレジスタ（２０１ａ）（図８を参照）への設定を行うことで、ソフトウェアにより切り替えることが可能な構成になっている。
【００７０】
第１のモードは、画像データを画像タイルデータに変換した後にＲＡＭ（２００２）に格納し、必要に応じて画像データの加工処理（例えば、回転、色変換、縮小等）を行い、画像プリントを行う、タイル画像転送モードである。
【００７１】
第２のモードは、画像データ格納手段としてのＲＡＭ（２００２）を介すことなく、読み込んだ画像データをラスタデータのままプリンタに転送する、ラスタ画像出力モードである。
【００７２】
以下、これら２つの動作モードについて詳細に説明する。
【００７３】
（１）タイル画像転送モード
レンダリング部（２０６０）より出力されたレンダリング後のラスタ画像データは、色空間変換処理部（２１３５）を介してＹＣＭＫの４色に分解される。ＹＣＭＫの各ビデオデータは、タイル生成部（２０６１）で３２ラスタライン毎にバッファリングされ、その後、３２画素×３２画素のタイル画像に切り出され、画像リングインターフェース２（２１４８）に出力される。
【００７４】
以下、図８の、画像リングインターフェース２（２１４８）の内部構成を示すブロック図を用いて説明する。
【００７５】
タイル画像転送モード時は、図８の１０１に示すモード信号（画像リングインターフェース１（２１４７）の制御部（２０１）より送出される（図８を参照）。）が“１”となり、制御部（１０５）は、タイル画像ＤＭＡ（１０２）、パケットテーブル生成部（１０３）、パケットテーブルＤＭＡ（１０７）の活性化を行う。
【００７６】
タイル生成部（２０６１）からの入力信号は、パケットテーブル生成部（１０３）、タイル画像ＤＭＡ（１０２）および、制御部（１０５）にそれぞれ入力される。まず、タイル画像ＤＭＡ（１０２）にてタイル内の画像部分をマルチプレクサ（ＭＵＸ）（１０６）を経由して、システムバスブリッジ（２００７）へ送出する。
【００７７】
同時に、パケットテーブル生成部（１０３）にて、入力されたタイル画像データ内に格納されたパケットＩＤを、あらかじめ制御部（１０５）より通知さたＤＭＡ転送先アドレスと共に保持しておく。タイル画像の転送終了後、制御部（１０５）のコントロールにより、マルチプレクサ（１０６）が切り替えられ、パケットテーブルＤＭＡ（１０７）によって、上記パケットテーブル生成部（１０３）に保持されたパケットテーブルがシステムバスブリッジ（２００７）に送出される。これらのデータは順次ＲＡＭ（２００２）に格納される。
【００７８】
以上の処理により、レンダリングデータのタイル画像転送モード時には、ＲＡＭ（２００２）上にタイルデータと、パケットテーブルが生成される。
【００７９】
次に、図７の、画像リングインターフェース１（２１４７）の内部構成を示すブロック図を用いて説明する。
【００８０】
タイル画像転送モード時には、上記ＲＡＭ（２００２）に格納されたタイルデータとパケットテーブルとが、プリンタ（２０９５）への出力の必要が発生した時点で、画像リングインターフェース１（２１４７）内のパケットテーブル読み出しＤＭＡ（２０２）及び、タイル画像ＤＭＡ（２０３）にてＲＡＭ（２００２）より読み出され、画像リング（２００８）、画像処理部（２１４９）を介しプリントアウトが行われる。この場合、マルチプレクサ（２０５）は必要に応じ、パケットテーブル読み出しＤＭＡ（２０２）、タイル画像ＤＭＡ（２０３）のどちらかを選択するように制御される。
【００８１】
タイル画像転送モードにおける動作は上記のとおりである。次に、第２のモード、ラスタ画像出力モードの説明をする。
【００８２】
（２）ラスタ画像出力モード
ラスタ画像出力モード時には、色空間変換処理部（２１３５）より画像リングインターフェース１（２１４７）に入力されたビデオ信号は、ビデオ同期部（２０４）にて画像処理部（２１４９）より供給される同期信号（Ｈｓｙｎｃ，Ｖｓｙｎｃ）及びクロック（Ｃｌｏｃｋ）に同期し、マルチプレクサ（２０５）を介して、画像リング（２００８）に出力される。
【００８３】
実施形態では、画像処理部（２１４９）内のコマンド処理部（２１０４）内に、図２に示すように、ラスタ画像出力モード時に設定するラスタ画像出力モードレジスタ（２１０４ａ）と、ラスタ画像バイパス回路（２１０４ｂ）を新たに設けた。しかし、画像処理部（２１４９）内の構成は本発明を限定するものではなく、例えば、ラスタ画像出力モードのみに対応した画像処理部も考えられる。
【００８４】
ラスタ画像出力モード時は、システム制御部（２１５０）より、コマンドパケットで、ラスタ画像出力モードレジスタ（２１０４ａ）を設定し、画像処理部（２１４９）をラスタ画像出力モードに設定する。
【００８５】
本モードにおいては、画像リング（２００８）を介して画像処理部（２１４９）へ入力されたビデオ信号は、ラスタ画像バイパス回路（２１０４ｂ）により、画像リングインターフェース３（２１０１）から画像出力インターフェース（２１１３）に直接転送され、プリンタ用画像処理部（２１１５）を介してプリンタ（２０９５）へと出力される。
【００８６】
よって、ラスタ画像出力モード時には、画像データがＲＡＭ（２００２）に格納されることがない。
【００８７】
以上説明した実施形態によれば、画像形成処理は、第１のモードとしてのタイル画像転送モード、および、第２のモードとしてのラスタ画像転送モードの、２つの動作モードを有し、ソフトウェアにより切替が可能である。タイル画像転送モードは、レンダリング後のラスタ画像をタイル生成部（２０６１）においてタイル画像に変換し、画像リングインターフェース２（２１４８）を介しタイルデータとしてＲＡＭ（２００２）に格納し、格納後のタイルデータを印刷する場合には、画像リングインターフェース１（２１４７）内のＤＭＡ回路によりタイル画像を読み出し、画像リング（２００８）へ出力する。
【００８８】
一方、ラスタ画像転送モードは、レンダリング後のラスタビデオデータを画像リングインターフェース１（２１４７）内の切り替え回路を介し直接画像リング（２００８）へ送出する。
【００８９】
また、上述した実施形態における画像処理装置コントローラは、単一のＬＳＩで実現することができる。よって、部品点数を削減することができ、かつ、信頼性も向上する。
【００９０】
このように、画像データの伝送経路が異なる２つの動作モードを選択可能な画像処理装置コントローラが単一のＬＳＩで供給することで、例えば、安価に単機能プリンタ機器を構成すること、あるいは、安価に複合機器を構成することが、専用の画像処理装置コントローラを用意することなく実現が可能となる。
【００９１】
【他の実施形態】
なお、本発明は、複数の機器（例えばホストコンピュータ，インタフェイス機器，リーダ，プリンタなど）から構成されるシステムに適用しても、一つの機器からなる装置（例えば、複写機，ファクシミリ装置など）に適用してもよい。
【００９２】
上述したように、本発明の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体（または記録媒体）を、システムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読み出し実行することによっても、達成される。この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００９３】
プログラムコードを供給するための記憶媒体としては、例えば、フロッピディスク，ハードディスク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭなどを用いることができる。
【００９４】
また、コンピュータが読み出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているオペレーティングシステム（ＯＳ）などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００９５】
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張カードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張カードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００９６】
【発明の効果】
以上説明したように、本発明によれば、単一の制御装置でもって機能の異なる単一システムまたは複合システムを実現することを可能にし、もってシステムを安価に構成することを可能にする画像処理装置および画像処理システムを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る画像処理装置を用いた画像形成システムの構成例を示すブロック図である。
【図２】本発明の実施形態における画像処理部内のコマンド処理部の詳細構成を示すブロック図である。
【図３】実施形態における画像処理装置コントローラ内で使用されるデータパケットのフォーマットを示す図である。
【図４】実施形態における画像処理装置コントローラ内で使用されるコマンドパケットのフォーマットを示す図である。
【図５】実施形態における画像処理装置コントローラ内で使用されるインタラプトパケットのフォーマットを示す図である。
【図６】実施形態における画像処理装置コントローラ内で使用されるパケットテーブルのフォーマットを示す図である。
【図７】実施形態における画像リングインターフェース１の詳細構成を示すブロック図である。
【図８】実施形態における画像リングインターフェース２の詳細構成を示すブロック図である。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an image processing apparatus and an image processing system that perform predetermined processing on image data and output the processed image data.
[0002]
[Prior art]
An image processing apparatus controller as an image processing apparatus that controls each image processing device is incorporated in a complex system including a plurality of image processing devices including a scanner as an image input device, a printer as an image output device, and the like. The image processing apparatus controller generally includes (1) a system control unit that controls the entire system, and (2) an image processing unit that performs input / output of image data to / from each image processing device and various types of image processing. Application 2002-223125).
[0003]
Conventionally, in the image processing apparatus controller, a configuration has been proposed in which a rendering unit that develops a printer description language (PDL) code or an intermediate display list into a bitmap image is connected to a rendering unit interface of the image processing unit. ing.
[0004]
[Problems to be solved by the invention]
However, in the image processing controller having the above configuration, the system control unit and the rendering unit are connected via an external bus (for example, a PCI bus). Therefore, in order to output data in the RAM provided in the system to an image output device such as a printer, the data is sent to a rendering unit via a system control unit and an external bus, and then rendered by the rendering unit. The image data is sent to the image output device via the image processing unit.
[0005]
In addition, the above-described image processing device controller is equipped with a large-capacity memory, so that, in parallel with storing the generated image of the rendering operation result in the memory, it is possible to perform various image processing that consumes the memory. In addition, the configuration is optimal for a complex system that enables a single resource, a printer, to be shared with PDL printing and other image output processing (such as copying) with maximum efficiency. On the other hand, when such a high-performance image processing apparatus controller is applied only to a printer that does not require a specific image processing such as a rotation operation to constitute a printer single-function device, it is clearly a spec over, It cannot be provided at low cost. Then, eventually, it is necessary to manufacture a dedicated image processing apparatus controller corresponding to the function to be provided in the system.
[0006]
SUMMARY OF THE INVENTION The present invention has been made in view of such problems of the related art, and enables a single system or a complex system having different functions to be realized by a single control device, thereby configuring the system at low cost. It is an object of the present invention to provide an image processing device which enables the image processing.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, for example, an image processing apparatus of the present invention has the following configuration. That is,
An image processing device connected to the image output device and supplying input image data to the image output device,
Rendering means for generating raster image data based on the input image data,
Tile image conversion means for converting the raster image data into tile image data handled in a predetermined tile unit;
Storage means for storing the tile image data;
First data supply means for supplying the tile image data stored in the storage means to the image output device;
A second data supply unit that supplies the raster image data generated by the rendering unit to the image output device;
Selecting means for selecting one of the first and second data supply means;
It is characterized by having.
[0008]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
[0009]
(Configuration of image forming system)
FIG. 1 is a block diagram illustrating a configuration example of an image forming system using an image processing apparatus according to an embodiment of the present invention. Although FIG. 1 illustrates an example in which the image processing apparatus according to the present embodiment is applied to an image forming apparatus having a printer and a scanner, it is possible to apply the image processing apparatus to an image forming apparatus having any other configuration. Of course, it is also possible to use the image processing apparatus alone.
[0010]
The image processing device controller (2000) having the image processing unit (2149) functions as the image processing device according to the present invention. This image processing apparatus controller (2000) is connected to a scanner (2070) as an image input device and a printer (2095) as an image output device, and exchanges data with an external device via a LAN (2011). It is configured to be able to communicate.
[0011]
The system control unit (2150) includes a CPU (2001) therein and controls the entire image processing apparatus controller. In the present embodiment, an example using two CPUs will be described. These two CPUs are connected to a system bus bridge (2007) via a common CPU bus (2126).
[0012]
Reference numeral 2007 denotes a system bus bridge that functions as a first bus switch. CPU bus (2126), RAM controller (2124), ROM controller (2125), IO bus 1 (2127), sub bus switch (2128), IO bus 2 (2129), image ring interface 1 (2147), image ring interface 2 (2148) is connected to the system bus bridge (2007).
[0013]
2128 is a sub-bus switch that functions as a second bus switch. The image DMA1 (2130), the image DMA2 (2132), the font decompression unit (3134), the sort circuit (2135), and the bitmap trace unit (2136) are connected to the sub bus switch (2128). The sub-bus switch (2128) arbitrates the memory access requests output from these DMAs, and connects to the system bus bridge (2007).
[0014]
The RAM (2002) is a system work memory for the operation of the CPU (2001), and is also an image memory for temporarily storing image data. This RAM (2002) is controlled by a RAM controller (2124).
[0015]
The ROM (2003) is a boot ROM, and stores a system boot program. This ROM (2003) is controlled by a ROM controller (2125).
[0016]
The image DMA1 (2130) is connected to the image compression unit (2131), and is uncompressed by the image compression unit (2131) on the RAM (2002) based on information set via the register access ring (2137). It controls reading of data, compression, and writing back of compressed data.
[0017]
The image DMA2 (2132) is connected to the image decompression unit (2133), and based on the information set via the register access ring (2137), the image decompression unit (2133) uses the compressed data on the RAM (2002). Read-out, decompression, and write-back of decompressed data are controlled.
[0018]
The font decompression unit (2134) is based on a font code included in PDL (Page Description Language) data externally transferred via the LAN interface (2010) or the like, and is based on the ROM (2003) or the RAM (2002). Expands the compressed font data stored in the file.
[0019]
The bitmap trace circuit (2136) is a circuit that extracts edge information from bitmap data.
[0020]
The IO bus 1 (2127) is a type of internal IO bus, and includes a USB bus controller, a USB interface (2138), a general-purpose serial port (2139), an interrupt controller (2140), and a GPIO interface (2141), which are standard buses. Connected. IO bus 1 includes a bus arbiter (not shown).
[0021]
The operation unit I / F (2006) is connected to the operation unit (UI) (2012), and outputs image data to be displayed on the operation unit (2012) to the operation unit (2012). Also, it has a role of transmitting information input by the user from the operation unit (2012) to the CPU (2001).
[0022]
The IO bus 2 (2129) is a kind of internal IO bus, and the general-purpose bus interfaces 1 and 2 (2142) and the LAN controller (2010) are connected. The IO bus 2 includes a bus arbiter (not shown).
[0023]
The general-purpose bus interface (2142) is a bus bridge that supports a standard IO bus. In the present embodiment, an example in which the PCI bus (2143) is adopted has been described.
[0024]
The external storage device (2004) is a hard disk drive (HDD) and stores system software, image data, and the like. This external storage device (2004) is connected to one PCI bus (2143) via a disk controller (2144).
[0025]
The LAN controller (2010) is connected to the LAN (2011) via the MAC circuit (2145) and the PHY / PMD circuit (2146), and inputs and outputs information.
[0026]
The image ring interface 1 (2147) and the image ring interface 2 (2148) are interfaces for connecting the system bus bridge (2007) to the image ring (2008) that transfers image data at high speed, and stores compressed image data in the RAM. (2002) and a DMA controller that transfers data between the image processing unit (2149).
[0027]
The image ring (2008) is a bus configured by a combination of a pair of unidirectional connection paths (image ring 1 and image ring 2). The image ring (2008) includes a tile expansion unit (2103), a command processing unit (2104), and a status process via an image ring interface 3 (2101) and an image interface 4 (2102) in the image processing unit (2149). Unit (2105), a tile compression unit (2106), and an image output interface (2113). In the present embodiment, an example has been described in which two sets of tile expansion units (2103) and three sets of tile compression units are mounted.
[0028]
The tile expansion unit (2103) is connected to the image ring interface 3 (2101) and also to the tile bus (2107). The tile expansion unit (2103) is a bus bridge that expands the compressed image data input from the image ring (2008) and transfers the expanded image data to the tile bus (2107). In the present embodiment, for example, JPEG is used for multivalued data, and PackBits is used for binary data as an expansion algorithm.
[0029]
The tile compression section (2106) is connected to the image ring interface 4 (2102) and also to the tile bus (2107). The tile compression unit (2106) is a bus bridge that compresses the uncompressed image data input from the tile bus (2107) and transfers it to the image ring (2008). In this embodiment, JPEG is used for multi-valued data and PackBits is used for binary data as a compression algorithm in correspondence with the above-mentioned decompression algorithm.
[0030]
The command processing unit (2104) is connected to the image ring interfaces 3 and 4 (2101 and 2102), and also connected to the register setting bus (2109), and the CPU (2001) input via the image ring (2008). The written register setting request is written to the corresponding block connected to the register setting bus (2109). Further, based on a register read request issued from the CPU (2001), information is read from the corresponding register via the register setting bus (2109) and transferred to the image ring interface 4 (2102).
[0031]
The status processing unit (2105) includes an image data processing unit (a multi-value conversion unit (2119), a binarization unit (2118), a color space conversion unit (2117), an image rotation unit (2030), a resolution conversion unit). (2116)), an interrupt packet for issuing an interrupt to the CPU (2001) is generated, and output to the image ring interface 4.
[0032]
The following functional blocks are connected to the tile bus (2107) in addition to the above blocks. Image input interface (2112), image output interface (2113), multi-level conversion unit (2119), binarization unit (2118), color space conversion unit (2117), image rotation unit (2030), resolution conversion unit (2116) ).
[0033]
The image input interface (2112) inputs the raster image data subjected to the correction image processing by the scanner image processing unit (2114) described later, and converts the raster image data into a tile image by a predetermined method set via the register setting bus (2109). , And synchronize the clock, and output to the tile bus (2107).
[0034]
The image output interface (2113) receives tile image data from the tile bus (2107), converts the structure into a raster image, changes the clock rate, and outputs the raster image to the printer image processing unit (2115). I do.
[0035]
The image rotation unit (2030) rotates image data.
The resolution converter (2116) changes the resolution of the image data.
The color space conversion unit (2117) converts the color space of the color and grayscale images.
The binarizing unit (2118) binarizes a multi-valued (color, gray scale) image.
The multi-level conversion unit (2119) converts a binary image into multi-level data.
[0036]
The external bus interface unit (2120) sends the write and read requests issued by the CPU (2001) to the image ring interfaces 1, 2, 3, 4 (2147, 2148, 2101, 1022) and the command processing unit (2104). , A bus bridge that receives the data via the register setting bus (2109) and converts and outputs the converted data to the external bus 3 (2121). In this embodiment, the external bus 3 (2121) is connected to the image processing unit for printer (2115) and the image processing unit for scanner (2114).
[0037]
The memory control unit (2122) is connected to the memory bus (2108), and is divided into addresses in advance according to the requests of the image data processing units (2116, 2117, 2118, 2119, 2030) in the image processing unit (2149). For the image memories 1 and 2 (2123), operations such as writing and reading of image data, and refreshing as necessary are performed. In the present embodiment, for example, an SDRAM is used as the image memory.
[0038]
The scanner image processing unit (2114) performs predetermined correction image processing on image data scanned by the scanner (2070), which is an image input device. Further, the printer image processing unit (2115) performs predetermined correction image processing for image formation output, and outputs the result to the printer (2095).
[0039]
The rendering unit (2060) develops the PDL code or the intermediate display list into a bitmap image.
[0040]
(Internal configuration of image ring interface 1)
FIG. 7 is a block diagram showing the internal configuration of the image ring interface 1 (2147).
[0041]
The image ring interface 1 (2147) includes a control unit (201) for controlling the operation of each block constituting the image ring interface 1 (2147), a packet table read DMA (202) for reading a packet table, A tile image DMA (203) for DMA transfer of tile image data, a video synchronization unit (204) for synchronizing a video signal with a predetermined synchronization signal, and data for sending to an image ring (2008) are multiplexed. A multiplexer (MUX) (205) is provided.
[0042]
The control unit (201) has a control register group (not shown) therein. The control unit (201) includes a register (201 a) shown in the figure, and switches the image data transfer mode between a tile image transfer mode and a raster image output mode, which will be described later, according to an input register setting signal. It is configured to be possible. The mode signal (101) indicating which mode is set is output to the image ring interface 2 (2148).
[0043]
(Internal configuration of image ring interface 2)
FIG. 8 is a block diagram showing the internal configuration of the image ring interface 2 (2148).
[0044]
The image ring interface 2 (2148) includes a control unit (105) for controlling the operation of each block constituting the image ring interface 2 (2148), a tile image DMA (102) for performing DMA transfer of tile image data, A packet table generation unit (103) for generating a packet table described later, a packet table DMA (107) for performing DMA transfer of the packet table, and a multiplexer (MUX) for multiplexing data to be transmitted to the system bus bridge (2007). ) (106).
[0045]
The image ring interface 2 (2148) includes a plurality of circuit blocks having the same configuration as described above, and performs processing of a tile image input from the image ring (2008). When a plurality of controllers exist, when the controller according to the present invention is used as a controller of a multifunction device, it is possible to minimize performance degradation when a conflict between a print operation and a copy operation occurs. However, a configuration in which only one circuit block similar to the above configuration is built in the image ring interface 2 is also possible as a configuration.
[0046]
(Packet configuration)
Next, a format of a packet used for processing image data in the embodiment will be described. The image processing apparatus controller (2000) in the embodiment packetizes the image data, the command from the CPU (2001), and the interrupt information issued from each image data processing unit (2116, 2117, 2118, 2119, 2030). In the specified format. There are the following types of packet data.
[0047]
(1) Data packet (Fig. 3)
The image data (3002) in units of tiles divided by a predetermined number of pixels (in this embodiment, 32 pixels × 32 pixels), header information (3001) in which control information described later is stored, and image additional information (3003) Be composed.
[0048]
Hereinafter, information included in the header information (3001) will be described.
[0049]
The packet type is identified by PcktType (3004) in the header information (3001). The PcktType (3004) includes a repeat flag. If the image data (3002) is the same as the image data of the data packet transmitted immediately before, the repeat flag is set.
[0050]
The ChipID (3005) indicates the destination of the packet.
ImageType (3006) indicates the type of image data.
Page ID (3007) indicates the page number of the image data.
Job ID (3008) stores a job ID for managing image processing by software.
PacketIDY (3009) and PacketIDX (3010) indicate at which position the image data included (or specified) in the packet corresponds to the tile in the entire image. The tile position is represented by YnXn by combining the Y direction (PacketIDY (3009)) and the X direction (PacketIDX (3010)).
[0051]
The data packet includes a case where the image data is compressed and a case where the image data is not compressed. In the present embodiment, an example in which JPEG is used for multi-valued colors (including multi-valued gray scales) and PackBits is used for binary values as a compression algorithm has been described. The distinction between the compressed case and the uncompressed case is indicated by CompressFlag (3017).
[0052]
The process instruction (3011) is composed of processing units 1-8, which are a set of a 5-bit unit ID (3019) and a 3-bit mode (3020), and each processing unit is processed in order from the left (lower). The processed UnitID and Mode are discarded, and the entire Process Instruction is shifted left by 8 bits so that the next processed UnitID and Mode are located at the left end. The ProcessInstruction (3011) stores up to eight sets of UnitID (3019) and Mode (3020). Unit ID (3019) specifies each image data processing unit, and Mode (3020) specifies the operation mode in each image data processing unit. This makes it possible to designate continuous processing by a maximum of eight image data processing units for image data included (or designated) in one image data packet.
[0053]
PacketByteLength (3012) indicates the total number of bytes of the packet.
ImageDataByteLength (3015) indicates the number of bytes of image data.
ZDataByteLength (3016) indicates the number of bytes of the image additional information.
ImageDataOffset (3013) and ZDataOffset (3014) indicate the offset of the image data and the image additional information from the head of the packet.
[0054]
(2) Command packet (Fig. 4)
This is for accessing the register setting bus (2109). By using this packet, the CPU (2001) can also access the image memory (2123). This command packet includes a header (4001) and a command (packet data section) (4002).
[0055]
In the ChipID (4004) in the header (4001), an ID indicating the image processing unit (2149) to which the command packet is to be transmitted is stored.
The Page ID (4007) and the Job ID (4008) store a Page ID and a Job ID to be managed by software, respectively.
The Packet ID (4009) is represented in one dimension. Only X-coordinate of Data Packet is used.
PacketByteLength (4010) is fixed at 128 bytes.
[0056]
The packet data section (4002) can store a maximum of 12 commands using a set of an address (4011) and data (4012) as one command. The type of command, write or read, is indicated by CmdType (4005), and the number of commands is indicated by Cmdnum (4006).
[0057]
(3) Interrupt packet (Fig. 5)
The interrupt packet includes a header (5001) and interrupt data (packet data section) (5002), and is used to notify an interrupt from the image processing section (2149) to the CPU (2001).
[0058]
After transmitting the interrupt packet, the status processing unit (2105) must not transmit the interrupt packet until the transmission is permitted next time.
[0059]
PacketByteLength (5006) is fixed at 128 bytes.
[0060]
The packet data section (5002) stores status information (5007) of each internal module of the image processing section (2149). The status processing unit (2105) can collect status information of each module in the image processing unit (2149) and send it to the system control unit (2150) collectively.
[0061]
The ChipID (5004) stores an ID indicating the system control unit (2150) to which the interrupt packet is transmitted. Also, an ID indicating the image processing unit (2149) that is a transmission source of the interrupt packet is stored in IntChipID (5005).
[0062]
(Structure of packet table)
Each packet described above is managed by a packet table (6001) as shown in FIG. This packet table is used in pairs with the image data, and is generated by the packet table generation unit (103) shown in FIG.
[0063]
When 0 bits are added to the value of the table by 5 bits, the start address (Packet Start Address) of the packet (6002) and the byte length of the packet (Packet Byte Length) (6005) are obtained. That is,
Packet Address Pointer (27 bits) + 5b00000 = Packet Top Address
Packet Length (11 bits) + 5b00000 = Packet Byte Length
It becomes.
[0064]
It is assumed that the packet table (6001) and the chain table (Chain Table) (6010) are not divided.
[0065]
The packet table (6001) is always arranged in the scanning direction, and Yn / Xn = 000 / 0,000,000 / 001,000 / 002,. . . . It is arranged in the order. The entry of the packet table (6001) uniquely indicates one tile. The next entry of Yn / Xmax is Yn + 1 / X0.
[0066]
If the packet is exactly the same data as the immediately preceding packet, the packet is not written in the memory, and the same Packet Address Pointer and Packet Length as the first entry are stored in the packet table entry. One packet data is represented by two table entries. In this case, the Repeat Flag (6003) of the second table entry is set.
[0067]
When the packet is divided into a plurality of pieces by the chain DMA, the Divide Flag (6004) is set, and the chain table number (6006) of the chain block containing the head of the packet is set.
[0068]
An entry of the chain table (6010) is composed of a Chain Block Address (6011) and a Chain Block Length (6012), and the last entry of the table stores 0 for both the Chain Block Address (6011) and the Chain Block Length (6012). Keep it.
[0069]
(Overview of processing)
The image forming process in the embodiment has two operation modes in which the paths of the image data are different. These operation modes can be switched by software by setting a register (201a) (see FIG. 8) provided inside the image ring interface 1 (2147).
[0070]
In the first mode, image data is converted into image tile data, stored in the RAM (2002), processed (eg, rotated, color-converted, reduced, etc.) as needed, and image printing is performed. This is the tile image transfer mode.
[0071]
The second mode is a raster image output mode in which read image data is transferred to a printer as raster data without going through a RAM (2002) as image data storage means.
[0072]
Hereinafter, these two operation modes will be described in detail.
[0073]
(1) Tile image transfer mode
The rendered raster image data output from the rendering unit (2060) is separated into four colors of YCMK via a color space conversion processing unit (2135). Each video data of YCMK is buffered for every 32 raster lines by the tile generation unit (2061), then cut out into a tile image of 32 pixels × 32 pixels, and output to the image ring interface 2 (2148).
[0074]
Hereinafter, a description will be given with reference to a block diagram showing the internal configuration of the image ring interface 2 (2148) in FIG.
[0075]
In the tile image transfer mode, the mode signal indicated by 101 in FIG. 8 (transmitted from the control unit (201) of the image ring interface 1 (2147) (see FIG. 8)) becomes “1”, and the control unit ( 105) activates the tile image DMA (102), the packet table generation unit (103), and the packet table DMA (107).
[0076]
An input signal from the tile generation unit (2061) is input to the packet table generation unit (103), the tile image DMA (102), and the control unit (105). First, the tile image DMA (102) sends the image portion in the tile to the system bus bridge (2007) via the multiplexer (MUX) (106).
[0077]
At the same time, the packet table generation unit (103) holds the packet ID stored in the input tile image data together with the DMA transfer destination address notified by the control unit (105) in advance. After the transfer of the tile image is completed, the multiplexer (106) is switched under the control of the control unit (105), and the packet table held in the packet table generation unit (103) is transferred by the packet table DMA (107) to the system bus bridge. (2007). These data are sequentially stored in the RAM (2002).
[0078]
By the above processing, in the tile image transfer mode of the rendering data, the tile data and the packet table are generated on the RAM (2002).
[0079]
Next, a description will be given using a block diagram showing the internal configuration of the image ring interface 1 (2147) in FIG.
[0080]
In the tile image transfer mode, when the tile data and the packet table stored in the RAM (2002) need to be output to the printer (2095), the packet table in the image ring interface 1 (2147) is read. The data is read from the RAM (2002) by the DMA (202) and the tile image DMA (203), and is printed out via the image ring (2008) and the image processing unit (2149). In this case, the multiplexer (205) is controlled so as to select either the packet table read DMA (202) or the tile image DMA (203) as necessary.
[0081]
The operation in the tile image transfer mode is as described above. Next, the second mode, the raster image output mode, will be described.
[0082]
(2) Raster image output mode
In the raster image output mode, a video signal input from the color space conversion processing unit (2135) to the image ring interface 1 (2147) is a synchronization signal supplied from the image processing unit (2149) by the video synchronization unit (204). Synchronized with (Hsync, Vsync) and clock (Clock), it is output to the image ring (2008) via the multiplexer (205).
[0083]
In the embodiment, as shown in FIG. 2, a raster image output mode register (2104a) set in the raster image output mode and a raster image bypass circuit (2104) are provided in the command processing unit (2104) in the image processing unit (2149). 2104b) is newly provided. However, the configuration in the image processing unit (2149) does not limit the present invention. For example, an image processing unit that supports only the raster image output mode is also conceivable.
[0084]
In the raster image output mode, the system control unit (2150) sets the raster image output mode register (2104a) by a command packet, and sets the image processing unit (2149) to the raster image output mode.
[0085]
In this mode, the video signal input to the image processing unit (2149) via the image ring (2008) is transferred from the image ring interface 3 (2101) to the image output interface (2113) by the raster image bypass circuit (2104b). Is transferred directly to the printer (2095) via the printer image processing unit (2115).
[0086]
Therefore, in the raster image output mode, the image data is not stored in the RAM (2002).
[0087]
According to the embodiment described above, the image forming process has two operation modes, the tile image transfer mode as the first mode and the raster image transfer mode as the second mode, and is switched by software. Is possible. In the tile image transfer mode, the raster image after rendering is converted into a tile image in the tile generation unit (2061), stored as tile data in the RAM (2002) via the image ring interface 2 (2148), and stored in the RAM (2002). Is printed, the tile image is read by the DMA circuit in the image ring interface 1 (2147) and output to the image ring (2008).
[0088]
On the other hand, in the raster image transfer mode, the raster video data after rendering is sent directly to the image ring (2008) via the switching circuit in the image ring interface 1 (2147).
[0089]
Further, the image processing apparatus controller in the above-described embodiment can be realized by a single LSI. Therefore, the number of parts can be reduced, and the reliability is improved.
[0090]
As described above, the image processing apparatus controller capable of selecting two operation modes having different transmission paths of image data is supplied by a single LSI, so that, for example, a single-function printer device can be configured at low cost, or Can be realized without preparing a dedicated image processing apparatus controller.
[0091]
[Other embodiments]
Note that the present invention is applied to a system including a plurality of devices (for example, a host computer, an interface device, a reader, a printer, etc.), but is not limited to a single device (for example, a copier, a facsimile device, etc.). May be applied.
[0092]
As described above, an object of the present invention is to supply a storage medium (or a recording medium) in which software program codes for realizing the functions of the above-described embodiments are recorded to a system or an apparatus, and to provide a computer (a computer) of the system or the apparatus. Alternatively, the present invention is also achieved when a CPU or an MPU reads and executes a program code stored in a storage medium. In this case, the program code itself read from the storage medium realizes the function of the above-described embodiment, and the storage medium storing the program code constitutes the present invention.
[0093]
As a storage medium for supplying the program code, for example, a floppy disk, a hard disk, an optical disk, a magneto-optical disk, a CD-ROM, a CD-R, a magnetic tape, a nonvolatile memory card, a ROM, and the like can be used.
[0094]
When the computer executes the readout program code, not only the functions of the above-described embodiments are realized, but also an operating system (OS) running on the computer based on the instruction of the program code. It goes without saying that a part or all of the actual processing is performed and the functions of the above-described embodiments are realized by the processing.
[0095]
Further, after the program code read from the storage medium is written into a memory provided in a function expansion card inserted into the computer or a function expansion unit connected to the computer, the function is executed based on the instruction of the program code. It goes without saying that the CPU included in the expansion card or the function expansion unit performs part or all of the actual processing, and the processing realizes the functions of the above-described embodiments.
[0096]
【The invention's effect】
As described above, according to the present invention, it is possible to realize a single system or a complex system having different functions with a single control device, and thus to realize a low-cost system. An apparatus and an image processing system can be provided.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration example of an image forming system using an image processing apparatus according to an embodiment of the present invention.
FIG. 2 is a block diagram illustrating a detailed configuration of a command processing unit in the image processing unit according to the embodiment of the present invention.
FIG. 3 is a diagram illustrating a format of a data packet used in the image processing apparatus controller according to the embodiment.
FIG. 4 is a diagram illustrating a format of a command packet used in the image processing apparatus controller according to the embodiment.
FIG. 5 is a diagram illustrating a format of an interrupt packet used in the image processing apparatus controller according to the embodiment.
FIG. 6 is a diagram illustrating a format of a packet table used in the image processing apparatus controller according to the embodiment.
FIG. 7 is a block diagram illustrating a detailed configuration of an image ring interface 1 according to the embodiment.
FIG. 8 is a block diagram illustrating a detailed configuration of an image ring interface 2 according to the embodiment.

Claims

An image processing device connected to the image output device and supplying input image data to the image output device,
Rendering means for generating raster image data based on the input image data,
Tile image conversion means for converting the raster image data into tile image data handled in a predetermined tile unit;
Storage means for storing the tile image data;
First data supply means for supplying the tile image data stored in the storage means to the image output device;
A second data supply unit that supplies the raster image data generated by the rendering unit to the image output device;
Selecting means for selecting one of the first and second data supply means;
An image processing apparatus comprising:

Color space conversion processing means for performing a predetermined color space conversion process on the raster image data generated by the rendering unit,
The tile image conversion means converts the raster image data subjected to the color space conversion processing to the tile image data,
The second data supply unit supplies the raster image data subjected to the color space conversion processing to the image output device,
The image processing apparatus according to claim 1, wherein:

An image processing system comprising an image output device and an image processing device connected to the image output device and supplying input image data to the image output device,
The image processing device includes:
Rendering means for generating raster image data based on the input image data,
Tile image conversion means for converting the raster image data into tile image data handled in a predetermined tile unit;
Storage means for storing the tile image data;
First data supply means for supplying the tile image data stored in the storage means to the image output device;
A second data supply unit that supplies the raster image data generated by the rendering unit to the image output device;
Selecting means for selecting one of the first and second data supply means;
An image processing system comprising:

Computer equipment,
An image processing device connected to the image output device and supplying input image data to the image output device,
Rendering means for generating raster image data based on the input image data,
Tile image conversion means for converting the raster image data into tile image data handled in a predetermined tile unit;
Storage means for storing the tile image data;
First data supply means for supplying the tile image data stored in the storage means to the image output device;
A second data supply unit that supplies the raster image data generated by the rendering unit to the image output device;
Selecting means for selecting one of the first and second data supply means;
A program for causing a computer to function as an image processing apparatus having the program.

A computer-readable storage medium storing the program according to claim 4.