JP2004153761A

JP2004153761A - Interpolation apparatus

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Publication number: JP2004153761A
Application number: JP2002319711A
Authority: JP
Inventors: Juichi Hitomi; 寿一人見
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-11-01
Filing date: 2002-11-01
Publication date: 2004-05-27
Anticipated expiration: 2022-11-01
Also published as: JP4206726B2

Abstract

<P>PROBLEM TO BE SOLVED: To realize interpolating processing which reduces deterioration of image quality such as ringing or overshoot in a contour of an image is reduced by performing the interpolation while adaptively controlling interpolating processing having a plurality of characteristics. <P>SOLUTION: The interpolation apparatus is composed of: a first correlation detection circuit 14 for detecting the correlation of a plurality of pixels on one side of an interpolation position in a plurality of source pixels linearly disposed on both the sides of the interpolation position; a second correlation detection circuit 15 for detecting the correlation of a plurality of pixels on the other side; and an adaptive interpolation circuit 16 for calculating an interpolation value by multiplying and adding a coefficient to the plurality of source pixels under control by outputs of the correlation detection circuits. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、テレビジョン受像機をはじめ、陰極線管（ＣＲＴ）、液晶、プラズマディスプレイパネル（ＰＤＰ）、ＤＬＰなどを用いたディスプレイ装置において、フォ−マット変換等に伴い、画像信号を拡大、縮小する際の補間装置に関するものである。
【０００２】
【従来の技術】
従来の補間装置の基本的な概念は、サンプリング定理に基づいている。サンプリング定理は、入力信号デ−タがサンプリング周波数の１／２の帯域に制限されている場合、この１／２の帯域までは、サンプリングデ−タにより再現できるという定理である。１／２の帯域まで平坦な周波数特性を得るためには、理論的には、ｓｉｎ（ｘ）／ｘに対応した係数を持つ、ＦＩＲフィルタ（非巡回型フィルタ）によって原波形を再現し、画像の拡大の程度に応じた、オーバーサンプリングを行うことによって、出力の画素データが得られる。実際にはＦＩＲフィルタを実現するためのタップ数に対応した遅延回路等の規模が有限のため、係数もそれに対応した近似的なものとなる。高域成分を忠実に再現しようとすればするほどタップ数は多くなる。
【０００３】
一般には、補間処理において、様々な倍率の場合が存在するが、ここでは、具体的な例として、倍率２の拡大処理である走査線補間に関して述べている。この走査線補間は、ＮＴＳＣのインターレース信号をノンインターレースまたはプログレッシブ（順次）走査に変換する走査線補間を行うものである。ここでは、いわゆるフィールド内補間に用いる補間回路であり、フィールド内のおよそ２４０本の走査線から４８０本の走査線に変換する際、元の走査線のライン間の中央の位置のラインデータを作成する回路について述べる。従来フィールド内の補間をするのに当たり、簡易な方式としては、１つ上のラインと同一データを利用するとか、２ラインの平均をとるものがあげられるが、性能向上のためには、４ライン以上の多ラインを利用することが実現されている。また、フィールド内補間のほかにも隣り合うフィールド間での画像の相関関係を考慮し、隣り合うフィールドのラインを含めて補間処理を行うことも実現されている（例えば、特許文献１参照）。
【０００４】
図１２は従来の補間装置の構成図であり、走査線変換において、フィールド内の４ラインでの補間を行う回路の例を示している。ここでは補間の拡大倍率は２に相当する。図１２において、１１、１２、１３は遅延回路であり、ここではラインメモリである。１０１、１０２、１０３、１０４は固定の係数を乗算する経数乗算器で、乗算器の係数は例えば、−１／８、５／８、５／８、−１／８とする。１０５は加算器である。
【０００５】
原信号波形が正弦波等の帯域制限された通常の波形の場合には、４ラインでの補間を行うことにより、２ラインによる直線補間等の少ないタップ数での
簡易な補間方式に比べる高域成分を忠実に再現でき、良好な波形再現がなされる。
【０００６】
【特許文献１】
特開平７−１３５６１８号公報（図１）
【０００７】
【発明が解決しようとする課題】
以上のように、上記の構成の補間装置では、帯域制限された入力波形においては、高域成分を概ね忠実に再現でき、良好な波形再現がなされるものの、本来高域成分を多く含む入力信号や人工的な信号など帯域制限されていない入力信号においては必ずしも良好な波形再現がなされない。例えばステップ波形ではリンギング、オーバーシュート、アンダーシュート等の元の信号に存在しない不自然な波形が発生し、不自然な波形となる。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の補間装置は、補間位置の両側に直線に並んだ複数の原画素の内、補間位置に対して一方の側の複数画素間の相関を検出する第１の相関検出回路と、他方の側の複数画素間の相関を検出する第２の相関検出回路と、前記複数の原画素に係数を乗算および加算を行うことにより補間値を算出する適応補間回路からなり、前記適応補間回路が前記第１の相関検出回路と第２の相関検出回路の出力により制御されることを特徴とするものである。
【０００９】
ここで、補間位置に対して一方の側、他方の側という表現は、具体的には、左側、右側とか上側、下側を示す。また、第１の相関検出回路は補間位置に対して主に一方の側の複数画素間の相関を検出するが、利用する画素としてはそれ以外の画素を含む場合も含むものとし、同様に第２の相関検出回路は補間位置に対して主に他方の側の複数画素間の相関を検出するが、利用する画素としてはそれ以外の画素を含む場合も含むものとする。
【００１０】
また、本発明の補間装置は、上記発明の補間装置における適応補間回路が、前記複数の原画素に係数を乗算する乗算器と、乗算器の出力を加算する加算器と、前記第１の相関検出回路と第２の相関検出回路の出力に従い係数を出力する係数発生回路とからなり、前記係数発生回路で発生された補間係数が前記乗算器に乗算されることを特徴とするものである。
【００１１】
また、本発明の補間装置は、上記本発明の補間装置における適応補間回路が、前記原画素の内、異なる画素を入力とする複数の補間回路と、前記複数の補間回路の出力を制御する制御回路とからなることを特徴とするものである。
【００１２】
また、本発明の補間装置は、上記本発明の補間装置における適応補間回路が、補間位置の両側に直線に並んだ複数の前記原画素の内、補間位置に対して一方の側の複数画素から補間する第１の補間回路と、他方の側の複数画素から補間する第２の補間回路と、前記第１の補間回路および第２の補間回路の出力を制御する第１の制御回路および第２の制御回路と、前記第１の制御回路および第２の制御回路の出力を加算する第１の加算器とからなることを特徴とするものである。
【００１３】
また、本発明の補間装置は、上記本発明の補間装置における適応補間回路が、補間位置の両側に直線に並んだ複数の前記原画素の内、補間位置の両側の２画素に係数を乗算し直線補間する第３の補間回路と、補間位置の両側に直線に並んだ複数の前記原画素の内、補間位置に対して一方の側の複数画素から補間する第４の補間回路と、他方の側の複数画素から補間する第５の補間回路と、前記第４の補間回路および第５の補間回路の出力を制御する第３の制御回路および第４の制御回路と、前記第３の制御回路および第４の制御回路の出力を加算する第２の加算器と、前記第３の補間回路の出力と前記第２の加算器の出力とを加算する第３の加算器からなることを特徴とするものである。
【００１４】
また、本発明の補間装置は、上記本発明の補間装置における適応補間回路が、補間位置の両側に直線に並んだ複数の前記原画素の内、補間位置の両側の２画素に係数を乗算し直線補間する第３の補間回路と、前記原画素に係数を乗算し、前記第１の補間回路で得られた残りの成分を出力する第６の補間回路と、前記第６の補間回路の出力を制御する第５の制御回路と、前記第３の補間回路の出力と前記第５の制御回路の出力とを加算する第４の加算器からなることを特徴とするものである。
【００１５】
また、本発明の補間装置は、前記第１の相関検出回路および前記第２の相関検出回路が、入力された複数画素から高域成分を抽出するＨＰＦからなることを特徴とするものである。
【００１６】
また、本発明の補間装置は、上記本発明の補間装置における第１の相関検出回路および前記第２の相関検出回路が、入力された複数画素の最大値を求める最大値検出回路と、最小値を求める最小値検出回路と、最大値と最小値の差を検出する差分回路からなることを特徴とするものである。
【００１７】
また、本発明の補間装置は、上記本発明の補間装置における制御回路が、入力値と制御入力値を乗算する乗算器からなることを特徴とするものである。
【００１８】
また、本発明の補間装置は、上記本発明の補間装置における制御回路が、入力の絶対値が制御入力値以上の場合、入力の絶対値を制御入力値にクリップする可変クリップ回路からなることを特徴とするものである。
【００１９】
また、本発明の補間装置は、補間位置の両側に直線に並んだ複数画素の内、補間位置の両側の２画素に係数を乗算し直線補間する第３の補間回路と、補間位置に対して一方の側の複数画素から補間する第４の補間回路と、他方の側の複数画素から補間する第５の補間回路と、前記第４および第５の補間回路の出力が入力される第３の係数回路と、前記第４および第５の補間回路の出力を加算する第５の加算器と、前記第３の係数回路の出力により前記第５の加算器の出力を制御する第５の制御回路と、前記第５の制御回路の出力と前記第３の補間回路の出力とを加算する第４の加算器とからなることを特徴とするものである。
【００２０】
また、本発明の補間装置は、補間位置の両側に直線に並んだ複数画素の内、補間位置の両側の２画素に係数を乗算し直線補間する第３の補間回路と、補間位置に対して一方の側の複数画素から補間する第４の補間回路と、他方の側の複数画素から補間する第５の補間回路と、前記第４および第５の補間回路の出力の最小値を求める最小値検出回路と、前記第３の補間回路の出力と前記最小値検出回路の出力とを加算する第６の加算器からなることを特徴とするものである。
【００２１】
【発明の実施の形態】
本発明の実施の形態を、図面を用いて説明する。
【００２２】
まずこれらの発明の構成による作用について説明する。例えば上下方向に並んだ４画素を原画素とし、上側から２画素目と３画素目の中間の位置の画素を補間する場合について具体的な説明を行う。
【００２３】
第１の相関検出回路は、上側よりの３画素を利用し、第２の相関検出回路は、下側よりの３画素を利用することにより相関を検出する。相関検出回路は、例えば、上述したような入力された複数画素の高域成分を抽出するＨＰＦからなる。また、入力された複数画素の最大値および最小値を求める最大値検出回路および最小値検出回路と、最大値と最小値の差を検出する差分回路からなる。いずれの場合においても、３画素の値の相関が強い場合は相関回路として小さな値を出力し、３画素の値が大きく変化するような相関が弱い場合は、大きな値を出力する。例えば３画素の値が同一の場合は０を出力する。
【００２４】
適応補間回路は、前記複数の原画素に係数を乗算および加算を行うことにより補間値を算出する。このとき、前記相関検出回路の判定結果に基づき、結果として、使用される原画素の乗算される係数が制御されるような構成となっている。例えば、上側に重点を置いた補間係数をもつ補間回路と下側に重点を置いた補間係数をもつ補間回路とに分割し、判定結果に応じて、２つの補間回路出力の使用する比率を変え、相関が強い側の画素を優先的に利用し、相関が弱い側の画素を利用しないような構成としている。
【００２５】
また、他の作用についても同様な例を用いて説明する。第３の補間回路は、中央の２画素を利用し、第４の補間回路は、上側よりの３画素を利用し、第５の補間回路は、下側よりの３画素を利用することにより補間を行う。ここで、第３、第４の補間回路は、高域成分の補間処理と同時に、ＨＰＦによる相関検出回路と同等の働きをしている。第３、第４の補間回路の出力に基づき、これらの補間回路の出力の使用度合いを変えるような構成とすることにより、相関の強さが異なる場合、相関が弱い側の画素の優先的に使用し、相関が弱い側の画素の使用度合い抑制することが可能となる。これは高域成分の補間成分を抑制することに相当する。例えば上側、下側いずれかが平坦な部分からなる場合、平坦な部分の画素値を優先的に使用することになる。
【００２６】
以上により、上記本発明において、原信号波形が画像の輪郭で高域成分を含むステップ波形等の場合、従来の方式ではリンギング、オーバーシュートが発生していたリンギング、オーバーシュート等の画質劣化が本発明により改善することができる。
【００２７】
（実施の形態１）
図１は、第１の実施の形態における補間装置の構成図である。１１、１２、１３は画像信号を一定期間遅延する遅延回路、１４、１５は相関検出回路、１６は適応補間回路である。
【００２８】
図２は、図１の適応補間回路１６の具体的な構成例、適応補間回路１６ａを付加した図である。この図２において、図１と同じ構成要素については同じ符号を用いている。ここで、２１は係数回路、２２、２３、２４、２５は乗算器、２６は加算器である。以下に図２の補間装置の動作について説明する。ここで、この実施の形態の補間装置は走査線補間装置としており、補間ラインの画像信号を作成する補間装置とする。
【００２９】
まず入力端子にサンプリングされた画像信号が供給される。ここで、遅延回路１１、１２、１３はラインメモリに相当し、これらにより画像信号がそれぞれ１ライン遅延される。入力信号および遅延回路１１、１２の出力は相関検出回路１４に入力される。遅延回路１１、１２、１３の出力は相関検出回路１５に入力される。入力信号、遅延回路１１、１２、１３の出力、第１の相関検出回路１４、第２の相関検出回路１５の出力は適応補間回路１６ａに入力される。入力信号および遅延回路１１、１２、１３の出力は、それぞれ乗算器２２、２３、２４、２５に入力され、各乗算器の出力は加算器２６で加算され出力される。
【００３０】
第１の相関検出回路１４、第２の相関検出回路１５の出力は適応補間回路１６ａの係数回路２１に入力される。係数回路２１は、出力が各乗算器に入力され、乗算する係数を制御する。第１の相関検出回路１４は、例えば図６に示す３タップのＨＰＦで構成される。以下、図６について説明する。
【００３１】
連続した３個の原画素の相当する３入力に対し、それぞれ６１、６２、６３の係数乗算器により、固定の係数である−１／２、１、−１／２が乗算された後、加算器６４により加算され出力される。これにより、相関が強い場合、つまり３個の入力の値が近い場合は小さな値を出力する。例えば３画素の値が同一の場合は０を出力する。また、相関が弱い場合、つまり３画素の値が大きく変化する場合は大きな値を出力する。出力は規格化され、０から１の値をとるものとする。この回路では出力を規格化するためゲインを２とし、係数に含めている。このような相関検出回路は、また、例えば図７に示す回路により構成される。以下、図７について説明する。
【００３２】
第１の相関検出回路１４は、入力された上側３個の画素値が、最大値検出回路７１および最小値検出回路７２に入力され、それらの最大値および最小値を求め、差分回路により最大値と最小値の差が求められ出力される。第２の相関検出回路１５は、入力された下側３個の画素値が、最大値検出回路７１および最小値検出回路７２に入力され、それらの最大値および最小値を求め、差分回路により最大値と最小値の差が求められ出力される。出力は規格化され、０から１の値をとるものとする。
【００３３】
適応補間回路１６ａは、前記複数の原画素に係数を乗算および加算を行うことにより補間値を算出する。このとき、前記相関検出回路１４または相関検出回路１５の出力に基づき、係数回路より係数が出力され、この係数が原画素に乗算される。例えば、補間係数を一方の側に重点を置いた補間係数と他方の側に重点を置いた補間係数とに分割し、判定結果に応じて、使用する比率を変える。入力信号、遅延回路１１、１２、１３の出力の４画素に対応した乗算器の係数の設定例を配列として示す。基本の状態では（−１／８、５／８、−１／８）とする。左側の係数が上側の画素に対応し、乗算される。上側の相関が強い場合、つまり上側の３画素の値が近い場合は（−１／８、９／１６、９／１６、０）を用いる。下側の相関が強い場合、つまり下側の３画素の値が近い場合は（０、９／１６、９／１６、−１／８）を用いる。
【００３４】
本実施の形態において、原信号波形が正弦波の場合の原信号波形、入力信号波形、補間装置での出力波形の例を図１１（ａ−１）、（ｂ−１）、（ｃ−１）に示す。原信号波形がステップ波形の場合の原信号波形、入力信号波形、補間装置での出力波形例を図１１（ａ−２）、（ｂ−２）、（ｃ−２）を示す。以下の実施の形態においても同様である。入力信号波形が図１１（ｂ−１）のような正弦波波形の場合において、中央の補間位置に注目し説明する。
【００３５】
その補間位置に関わる４個の原画素は、（０、１、１、０）である。ここで上側の３画素は（０、１、１）であり、相関が弱く、相関検出回路１４の出力は１が出力される。下側の３画素は（１、１、０）であり、同様に相関が弱く、相関検出回路１５の出力は１が出力される。このように上側、下側とも同様に相関が弱い場合には、（−１／８、５／８、５／８、−１／８）の係数を用い、結果的に、図１１（ｃ−１）示すように、従来の４タップのＦＩＲフィルタと同等な補間がなされる。
【００３６】
入力号波形が図１１（ｂ−２）のようなステップ波形の場合において、立ち上がり直後の補間位置に注目し説明する。その補間位置に関わる４個の原画素は、（０、１、１、１）である。ここで上側の３画素は（０、１、１）であり、相関が弱く、相関検出回路１４の出力は１が出力される。下側の３画素は（１、１、１）であり、相関が強く、相関検出回路１５の出力は０が出力される。このように上側と下側で相関の度合いがかたよっている場合、相関が弱い方の画素を使用しないようにし、この場合、係数（０、９／１６、９／１６、−１／８）を用いる。この結果、図１１（ｃ−２）示すように、補間値は１となり、オーバーシュートは発生しない。立ち下がり直後の補間位置に対しても同様に動作し、アンダーシュートも発生しない。
【００３７】
（第２の実施の形態）
図３は、第２の実施の形態における補間装置の構成図である。図３において、図１、図２と同じ構成要素については同じ符号を用い説明を省略する。３１は係数回路、３２、３３は補間回路、３４、３５は乗算器、３６は加算器である。以下、図３の補間装置の動作について説明する。ここで、実施の形態の補間装置は走査線補間装置としており、補間ラインの画像信号を作成する補間装置とする。
【００３８】
適応補間回路１６ｂにおいて、入力信号および遅延回路１１、１２の出力は、補間回路３２に入力される。
遅延回路１１、１２、１３の出力は、補間回路３３に入力される。補間回路３２、３３の出力は、それぞれ制御回路としての乗算器３４、３５に入力され、各乗算器の出力は加算器３６で加算され出力される。３４、３５は一般には制御回路であるが、ここでは具体的な例として乗算器としている。
【００３９】
第１の相関検出回路１４、第２の相関検出回路１５の出力は、係数回路に入力される。補間回路は、前記複数の原画素に係数を乗算および加算を行うことにより補間値を算出する。係数の設定例については、入力信号、遅延回路１１、１２、１３の出力の４画素に対応した配列として示す。補間回路３２は、補間係数を上側の原画素に重点を置いた補間回路であり、例えば、係数（−１／８、９／１６、９／１６、０）が乗算された後、加算される。補間回路３３は下側の原画素に重点を置いた補間回路であり、例えば、係数（０、９／１６、９／１６、−１／８）が乗算された後、加算される。
【００４０】
係数回路は、前記相関検出回路の出力に基づき、係数を出力する。例えばこの係数が補間回路３２、３３の出力に乗算され、判定結果に応じて、補間回路３２、３３出力の使用する比率を変える。係数回路の動作を説明するに当たり、乗算器３４、３５に入力される係数を係数３４、係数３５とする。
【００４１】
第１の相関検出回路１４、第２の相関検出回路１５の出力をｘ１、ｘ２、係数３４、係数３５をｙ１、ｙ２とすると、ｙ１、ｙ２は例えば、次式のように表すことができる。
ｙ１＝ｘ２／ｍａｘ（ｘ１、ｘ２）
ｙ２＝ｘ１／ｍａｘ（ｘ１＋ｘ２）
ここで、ｍａｘ（ｘ１、ｘ２）はｘ１、ｘ２の最大値を表す。
【００４２】
ｍａｘ（ｘ１、ｘ２）が一定レベル以下の場合は、ｙ１、ｙ２は１とする。
【００４３】
入力信号波形が図１１（ｂ−１）のような正弦波波形の場合において、中央の補間位置に注目し説明する。その補間位置に関わる４個の原画素は、（０、１、１、０）である。ここで上側の３画素は（０、１、１）であり、相関が弱く、相関検出回路１４の出力は１が出力される。下側の３画素は（１、１、０）であり、同様に相関が弱く、相関検出回路１５の出力は１が出力される。このような場合は、上側、下側のいずれの側においても同等に相関が弱い。このため、係数回路は、係数３４、係数３５は、いずれも１となり、補間回路３３、３３の出力に対し、それぞれ１が乗算された後加算される。これは、結果的に、４個の原画素に対し係数（−１／８、５／８、５／８、−１／８）が乗算されたのと同様になり、図１１（ｃ−１）示すように、従来と同等な補間がなされる。
【００４４】
入力信号波形が図１１（ｂ−２）のようなステップ波形の場合において、立ち上がり直後の補間位置に注目し説明する。その補間位置に関わる４個の原画素は、（０、１、１、１）である。ここで上側の３画素は（０、１、１）であり、相関が弱く、相関検出回路１４の出力は１が出力される。下側の３画素は（１、１、１）であり、相関が強く、相関検出回路１５の出力は０が出力される。
【００４５】
このため、係数回路は、係数３４、係数３５は、それぞれ０、１となり、補間回路３２、３３の出力に対し、それぞれ０、１が乗算された後加算される。結果的に、４個の原画素に対し係数（０、９／１６、９／１６、−１／８）が乗算されたのと同様になり、図１１（ｃ−２）示すように、補間値は１となり、オーバーシュートは発生しない。立ち下がり直後の補間位置に対しても同様に動作し、アンダーシュートも発生しない。
【００４６】
（実施の形態３）
図４は、第３の実施の形態における補間装置の構成図である。図４において、図１から図３と同じ構成要素については同じ符号を用い説明を省略する。４１、４２、４３は補間回路、４４、４５は制御回路、４６、４７は加算器である。以下、図４の補間装置の動作について説明する。
【００４７】
ここで、実施の形態の補間装置は走査線補間装置としており、補間ラインの画像信号を作成する補間装置とする。適応補間回路においては、まず遅延回路１１、１２の出力は、補間回路４１に入力される。入力信号および遅延回路１１、１２の出力は、補間回路４２に入力される。遅延回路１１、１２、１３の出力は、補間回路４３に入力される。補間回路４２、４３の出力は、それぞれ制御回路４４、４５に入力され、各制御回路の出力は加算器４６で加算され出力される。
【００４８】
第１の相関検出回路１４、第２の相関検出回路１５の出力は、それぞれ制御回路４５、４４に入力される。制御回路では、入力された信号が制御信号によりレベルが制御され、出力される。補間回路は、前記複数の原画素に係数を乗算および加算を行うことにより補間値を算出する。係数の設定例については、４個の原画素に対応した入力信号、遅延回路１１、１２、１３の出力の値に乗算する４個の係数の配列として示す。補間回路４１は、低域成分の処理に相当し、中央２画素の平均をとる補間回路であり、係数（０、１／２、１／２、０）が乗算された後、加算される。
【００４９】
補間回路４２は、高域成分の処理に相当し、高域成分に相当する補間係数の内、一方の側に重点を置いた補間係数をもつ補間回路であり、例えば、係数（−１／８、１／１６、１／１６、０）が乗算された後、加算される。補間回路４３は、高域成分の処理に相当し、高域成分の補間係数の内、他方の側に重点を置いた補間係数をもつ補間回路であり、例えば、係数（０、１／１６、１／１６、 −１／８）が乗算された後、加算される。前記第１の相関検出回路１４、第２の相関検出回路１５の出力に基づき、制御回路４５、４４が制御され、補間回路４２、４３出力の使用するレベルを変える。制御回路の構成として、例えば、図８（ａ）に示す可変クリップ回路が用いられる。
【００５０】
次に図８に示す可変クリップ回について説明する。入力は絶対値回路７５に入力され、入力の絶対値を出力する。この絶対値出力と制御値は比較回路７６に入力され、比較回路の出力に応じ、選択回路７７において絶対値回路の出力と制御値を切り替え出力する。選択回路７７の出力は符号回路７８に入力され、ここで符号が入力の符号に戻される。以上により、可変クリップ回路の入力の絶対値が制御値を超える場合、制御値に制限され出力される。可変クリップ回路の特性例を図８（ｂ）に示す。
【００５１】
入力信号波形が図１１（ｂ−１）のような正弦波波形の場合において、中央の補間位置に注目し説明する。その補間位置に関わる４個の原画素は、（０、１、１、０）である。ここで上側の３画素は（０、１、１）であり、相関が弱く、相関検出回路１４の出力は１が出力される。下側の３画素は（１、１、０）であり、同様に相関が弱く、相関検出回路１５の出力は１が出力される。このため、補間回路４２、４３の出力に対し、補間回路４２、４３においてそれぞれ１でクリップされた後、加算器４６で加算される。ただし、１は最大値であるため、この場合、実質はクリップされない。結果的に、４個の原画素に対し係数（−１／８、５／８、５／８、 −１／８）が乗算されたのと同様になり、図１１（ｃ−１）示すように、従来と同等な補間がなされる。
【００５２】
入力信号波形が図１１（ｂ−２）のようなステップ波形の場合において、立ち上がり直後の補間位置に注目し説明する。その補間位置に関わる４個の原画素は、（０、１、１、１）である。ここで上側の３画素は（０、１、１）であり、相関が弱く、相関検出回路１４の出力は１が出力される。下側の３画素は（１、１、１）であり、相関が強く、相関検出回路１５の出力は０が出力される。このため、相関検出回路１４、１５の出力はそれぞれ、補間回路４３、４２の出力に対し、それぞれ０、１でクリップされた後、加算器４６で加算され、さらに、加算器４６の出力は補間回路４１出力と加算される。結果的に、４個の原画素に対し係数（０、９／１６、９／１６、 −１／８）が乗算されたのと同様になり、図１１
（ｃ−２）示すように、補間値は１となり、オーバーシュートは発生しない。立ち下がり直後の補間位置に対しても同様に動作し、アンダーシュートも発生しない。
【００５３】
（実施の形態４）
図５は、第４の実施の形態における補間装置の構成図である。図５において、図１から図４と同じ構成要素については同じ符号を用い説明を省略する。４１、５１は補間回路、５２は制御回路、５３は加算器である。以下、図５の補間装置の動作について説明する。ここで、実施の形態の補間装置は走査線補間装置としており、補間ラインの画像信号を作成する補間装置とする。
【００５４】
適応補間回路においては、まず遅延回路１１、１２の出力は、補間回路４１に入力される。入力信号および遅延回路１１、１２、１３の出力は、補間回路５１に入力される。補間回路５１の出力は、それぞれ制御回路５２に入力され、制御回路５２の出力と補間回路４１の出力は加算器５３で加算され出力される。第１の相関検出回路１４、第２の相関検出回路１５の出力は、最小値検出回路５２に入力される。制御回路５２は、最小値検出回路５２の出力によりレベルが制御され、出力される。
【００５５】
補間回路は、前記複数の原画素に係数を乗算および加算を行うことにより補間値を算出する。係数の設定例をについては、４個の原画素に対応した入力信号、遅延回路１１、１２、１３の出力の値に乗算する４個の係数の配列として示す。補間回路４１は、低域成分の処理に相当し、中央２画素の平均をとる補間回路であり、係数（０、１／２、１／２、０）が乗算された後、加算される。補間回路５１は、高域成分の処理に相当し、例えば、係数（−１／８、１／８、１／８、 −１／８）が乗算された後、加算される。
【００５６】
最小値検出回路５２は、前記第１の相関検出回路１４、第２の相関検出回路１５の出力の内、小さい方を出力する。制御回路５２は例えば乗算器が用いられる。
入力信号波形が図１１（ｂ−１）のような正弦波波形の場合において、中央の補間位置に注目し説明する。その補間位置に関わる４個の原画素は、（０、１、１、０）である。ここで上側の３画素は（０、１、１）であり、相関が弱く、相関検出回路１４の出力は１が出力される。下側の３画素は（１、１、０）であり、同様に相関が弱く、相関検出回路１５の出力は１が出力される。このため、最小値検出回路５２の出力は１となり、乗算器である制御回路５２に制御値が１として乗算される。１は制御値として最大値であるため、この場合、補間回路５１の出力はそのままとなり、係数（−１／８、１／８、１／８、 −１／８）が乗算された後加算され、さらに補間回路４１出力と加算される。これは、結果的に、４個の原画素に対し係数（−１／８、５／８、５／８、 −１／８）が乗算されたのと同様になり、図１１（ｃ−１）示すように、従来と同等な補間がなされる。
【００５７】
入力信号波形が図１１（ｂ−２）のように原信号波形がステップ波形の場合において、立ち上がり直後の補間位置に注目し説明する。その補間位置に関わる４個の原画素は、（０、１、１、１）である。ここで上側の３画素は（０、１、１）であり、相関が弱く、相関検出回路１４の出力は１が出力される。下側の３画素は（１、１、１）であり、相関が強く、相関検出回路１５の出力は０が出力される。このため、最小値検出回路５２の出力は０となり、乗算器である制御回路５２では０が乗算された後加算され、さらに補間回路４１出力と加算される。
【００５８】
これは、結果的に、４個の原画素に対し係数（０、１／２、１／２、０）が乗算されたのと同様になり、図１１（ｃ−２）示すように、補間値は１となり、オーバーシュートは発生しない。立ち下がり直後の補間位置に対しても同様に動作し、アンダーシュートも発生しない。
【００５９】
（実施の形態５）
図９は、第５の実施の形態における補間装置の構成図である。１１、１２、１３は画像信号を一定期間遅延する遅延回路である。４１、４２、４３は補間回路、５２は制御回路、５２、８２は加算器、８１は係数回路である。以下、図９の補間装置の動作について説明する。ここで、実施の形態の補間装置は走査線補間装置としており、補間ラインの画像信号を作成する補間装置とする。
【００６０】
まず入力端子にサンプリングされた画像信号が供給される。ここで、遅延回路１１、１２、１３はラインメモリに相当し、これらにより画像信号がそれぞれ１ライン遅延される。遅延回路１１、１２の出力は補間回路４１に入力される。入力信号および遅延回路１１、１２の出力は補間回路４２に入力される。遅延回路１１、１２、１３の出力は補間回路４３に入力される。補間回路４２、４３の出力は加算器８２で加算される。補間回路４２、４３の出力は、また、係数回路８１に入力される。加算器８２の出力は、係数回路８１の出力により制御される制御回路５２に入力され、制御回路５２の出力と補間回路４１の出力は加算器４７で加算され出力される。
【００６１】
補間回路は、前記複数の原画素に係数を乗算および加算を行うことにより補間値を算出する。係数の設定例をについては、４個の原画素に対応した入力信号、遅延回路１１、１２、１３の出力の値に乗算する４個の係数の配列として示す。補間回路４１は、低域成分の処理に相当し、中央２画素の平均をとる補間回路であり、係数（０、１／２、１／２、０）が乗算された後、加算される。補間回路４２は、高域成分に相当する補間係数の内、上側に重点を置いた補間係数をもつ補間回路であり、例えば、係数（−１／８、１／１６、１／１６、０）が乗算された後、加算される。補間回路４３は、高域成分の補間係数の内、下側に重点を置いた補間係数をもつ補間回路であり、例えば、係数（０、１／１６、１／１６、 −１／８）が乗算された後、加算される。補間回路４２、４３は、補間機能と共に相関を検出する機能を有している。補間回路４２、４３は、相関が強い場合、つまり３個の値が近い場合は小さな値を出力する。例えば３画素の値が同一の場合は０を出力する。また、相関が弱い場合、つまり３画素の値が大きく変化する場合は大きな値を出力する。
【００６２】
係数回路８１は、補間回路４２、４３の出力に基づき、係数を出力する。これらの係数が制御回路５２に入力され、補間回路４２、４３の出力の和の使用する度合いを変える。係数回路の動作を説明するに当たり、制御回路５２に入力される係数を係数５２とする。補間回路４２、４３の出力をｘ１、ｘ２、係数５２をｙとすると、ｙは、例えば次式のように表すことができる。
ｙ＝２＊ｍｉｎ（ＡＢＳ（ｘ１）、ＡＢＳ（ｘ２））
ここで、ｍｉｎ（ａ、ｂ）はａ、ｂの最小値を、ＡＢＳ（ａ）はａの絶対値を表す。
【００６３】
制御回路４４、４５は、図８に示した可変クリップ回路とする。入力信号波形が図１１（ｂ−１）のような正弦波波形の場合において、中央の補間位置に注目し説明する。その補間位置に関わる４個の原画素は、（０、１、１、０）である。ここで上側の３画素は（０、１、１）であり、相関が弱く、補間回路４２の出力は１／８となる。下側の３画素は（１、１、０）であり、同様に相関が弱く、補間回路４３の出力は１／８となる。上式より、係数５２は、１／４となり、
補間回路５２の出力に対し、１／４でクリップされた後加算され、さらに加算器４６と補間回路４１の出力は加算される。この場合、実質的にはクリップは行われていないのと同等であり、結果的に、４個の原画素に対し係数（−１／８、５／８、５／８、 −１／８）が乗算されたのと同様になり、図１１（ｃ−１）示すように、従来と同等な補間がなされる。
【００６４】
入力信号波形が図１１（ｂ−２）のようなステップ波形の場合において、立ち上がり直後の補間位置に注目し説明する。その補間位置に関わる４個の原画素は、（０、１、１、１）である。ここで上側の３画素は（０、１、１）であり、相関が弱く、補間回路４２の出力は１／８となる。下側の３画素は（１、１、１）であり、相関が強く、補間回路４３の出力は０となる。上式より、係数５２は０となり、補間回路４２、４３の出力は０でクリップされた後加算され、さらに加算器４６と補間回路４１の出力は加算される。これは結果的に、４個の原画素に対し係数（０、１／２、１／２、０）が乗算されたのと同様になり、図１１（ｃ−２）示すように、補間値は１となり、オーバーシュートは発生しない。立ち下がり直後の補間位置に対しても同様に動作し、アンダーシュートも発生しない。
【００６５】
（実施の形態６）
図１０は、第６の実施の形態における補間装置の構成図である。図１０において、図９と同じ構成要素については同じ符号を用い説明を省略する。
【００６６】
補間回路４２、４３の出力は、最小値検出回路９１に入力され、ゲイン２の増幅器９２を経由し出力される。増幅器９２の出力と補間回路４１の出力は加算器９３で加算される。最小値検出回路９１は、補間回路４２、４３の出力が同符号の場合、絶対値が補間回路４２、４３の絶対値出力の小さい方となるような符号付きの値を出力する。但し、補間回路４２、４３が異符号の場合は０を出力する。結果として、最小値検出回路９１と増幅器９２は、補間回路４２、４３の出力が等しいときは、補間回路４２、４３の出力を単に加算したことと同等の動作となる。
【００６７】
補間回路４２、４３の出力の値が異なるときは、絶対値の大きい方が、絶対値の小さい方に合わせ、絶対値が抑圧された後、加算されたことと同等になる。入力信号波形が図１１（ｂ−１）のような正弦波波形の場合において、中央の補間位置に注目し説明する。その補間位置に関わる４個の原画素は、（０、１、１、０）である。補間回路４２により係数（−１／８、１／１６、１／１６、０）が乗算された後、加算される。補間回路４３により係数（０、１／１６、１／１６、 −１／８）が乗算された後、加算される。結果として、補間回路の出力はいずれも１／８となり、等しくなる。このため、最小値検出回路９１と増幅器９２は、補間回路４２、４３の出力を単に加算したことと同等となる。これは、結果的に、４個の原画素に対し係数（−１／８、５／８、５／８、 −１／８）が乗算されたのと同様になり、図１１（ｃ−１）示すように、従来と同等な補間がなされる。
【００６８】
入力信号波形が図１１（ｂ−２）のようなステップ波形の場合において、立ち上がり直後の補間位置に注目し説明する。その補間位置に関わる４個の原画素は、（０、１、１、１）である。ここで上側の３画素は（０、１、１）であり、相関が弱く、補間回路４２の出力は１／８となる。下側の３画素は（１、１、１）であり、相関が強く、補間回路４３の出力は０となる。このため、最小値検出回路９１と増幅器９２は０を出力する。この出力は補間回路４１の出力と加算される。結果的に、４個の原画素に対し係数（０、１／２、１／２、０）が乗算されたのと同様になり、図１１（ｃ−２）示すように、補間値は１となり、オーバーシュートは発生しない。立ち下がり直後の補間位置に対しても同様に動作し、アンダーシュートも発生しない。
【００６９】
以上において、補間回路４２、４３の係数は（実施の形態５）における同補間回路の係数と同じとして説明しており、このため、ゲイン２の増幅器９２を用いている。補間回路４２、４３の係数を第５の実施の形態における同補間回路の係数の２倍に設定した場合、増幅器９２はゲイン１となり、増幅器自体が不要となる。
【００７０】
【発明の効果】
以上のように、本発明の補間装置によれば、複数の補間処理を適応的に制御し補間を行うことで、高域成分を忠実に再現すると共に、従来の補間処理に伴い、画像の輪郭において発生するリンギング、オーバーシュート、アンダーシュート等の元の信号に存在しない不自然な波形を改善し、画質劣化の少ない補間装置を実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における補間装置の構成図
【図２】本発明の（実施の形態１）における補間装置の追加の構成図
【図３】本発明の（実施の形態２）における補間装置の構成図
【図４】本発明の（実施の形態３）における補間装置の構成図
【図５】本発明の（実施の形態４）における補間装置の構成図
【図６】本発明の補間装置における相関検出回路の構成図
【図７】本発明の補間装置における相関検出回路の構成図
【図８】本発明の補間装置における制御回路の構成図
【図９】本発明の（実施の形態５）における補間装置の構成図
【図１０】本発明の（実施の形態６）における補間装置の構成図
【図１１】本発明の補間装置における波形図
【図１２】従来の補間装置の構成図
【符号の説明】
１１、１２、１３遅延回路
１４、１５相関検出回路
１６適応補間回路
２１、３１、８１係数発生回路
２２、２３、２４、２５、３４、３５、８４、８５乗算器
２６、３６、４６、４７、５３、６４、８２、９３、１０５加算器
３２、３３、４２、４３、５１補間回路
４４、４５、５２制御回路
５４、７２、９１最小値検出回路
７１最大値検出回路
７３差分回路
７５絶対値回路
７６比較回路
７７選択回路
７８符号回路
９２増幅器
６１、６２、６３、１０１、１０２、１０３、１０４係数乗算器[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention enlarges or reduces an image signal in a display device using a television receiver, a cathode ray tube (CRT), a liquid crystal, a plasma display panel (PDP), a DLP, or the like in accordance with a format conversion or the like. This is related to the interpolation device at the time.
[0002]
[Prior art]
The basic concept of a conventional interpolator is based on the sampling theorem. The sampling theorem is that if input signal data is restricted to a band of 1/2 of the sampling frequency, up to this 1/2 band can be reproduced by the sampling data. In order to obtain a flat frequency characteristic up to a half band, the original waveform is theoretically reproduced by an FIR filter (acyclic filter) having a coefficient corresponding to sin (x) / x, The output pixel data is obtained by performing oversampling according to the degree of expansion of. Actually, since the scale of a delay circuit or the like corresponding to the number of taps for realizing the FIR filter is finite, the coefficient is also an approximate one corresponding thereto. The number of taps increases as the high-frequency component is faithfully reproduced.
[0003]
In general, there are various magnifications in the interpolation processing. However, here, as a specific example, a description is given of scanning line interpolation which is an enlargement processing at a magnification of 2. This scanning line interpolation is for performing a scanning line interpolation for converting an NTSC interlaced signal into non-interlaced or progressive (sequential) scanning. Here, this is an interpolation circuit used for so-called intra-field interpolation. When converting from approximately 240 scanning lines in the field to 480 scanning lines, line data at the center position between the original scanning lines is created. The following describes a circuit that performs this operation. Conventionally, when performing interpolation in a field, a simple method is to use the same data as the line immediately above or to take an average of two lines. Utilization of the above multiple lines has been realized. Further, in addition to intra-field interpolation, it has been realized to perform an interpolation process including a line of an adjacent field in consideration of a correlation between images between adjacent fields (for example, see Patent Document 1).
[0004]
FIG. 12 is a configuration diagram of a conventional interpolation device, and shows an example of a circuit that performs interpolation on four lines in a field in scanning line conversion. Here, the enlargement magnification of the interpolation corresponds to 2. In FIG. 12, reference numerals 11, 12, and 13 are delay circuits, and here are line memories. Numerals 101, 102, 103, and 104 denote multipliers for multiplying fixed coefficients. The coefficients of the multipliers are, for example, −1/8, 、５, 、５, and −１. 105 is an adder.
[0005]
When the original signal waveform is a band-limited normal waveform such as a sine wave, interpolation with four lines is performed to reduce the number of taps such as linear interpolation with two lines.
High frequency components can be faithfully reproduced as compared with the simple interpolation method, and excellent waveform reproduction can be performed.
[0006]
[Patent Document 1]
JP-A-7-135618 (FIG. 1)
[0007]
[Problems to be solved by the invention]
As described above, in the interpolation device having the above-described configuration, in the band-limited input waveform, the high-frequency component can be reproduced almost faithfully, and a good waveform can be reproduced. Good waveform reproduction is not always performed for input signals that are not band-limited, such as artificial signals and artificial signals. For example, in the step waveform, an unnatural waveform such as ringing, overshoot, and undershoot that does not exist in the original signal occurs, resulting in an unnatural waveform.
[0008]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, an interpolation device according to the present invention is configured to detect a correlation between a plurality of pixels on one side of an interpolation position among a plurality of original pixels arranged in a straight line on both sides of an interpolation position. A correlation detection circuit, a second correlation detection circuit for detecting a correlation between a plurality of pixels on the other side, and an adaptive interpolation circuit for calculating an interpolation value by multiplying and adding a coefficient to the plurality of original pixels. Wherein the adaptive interpolation circuit is controlled by outputs of the first correlation detection circuit and the second correlation detection circuit.
[0009]
Here, the expressions “one side” and “the other side” with respect to the interpolation position specifically indicate a left side, a right side, an upper side, and a lower side. The first correlation detection circuit mainly detects the correlation between a plurality of pixels on one side with respect to the interpolation position. However, the first correlation detection circuit may include other pixels as the pixels to be used. The correlation detection circuit detects the correlation between a plurality of pixels on the other side with respect to the interpolation position, but it is assumed that the pixels to be used include other pixels.
[0010]
Also, in the interpolation apparatus according to the present invention, the adaptive interpolation circuit in the interpolation apparatus according to the invention described above, further comprising: a multiplier for multiplying the plurality of original pixels by a coefficient; an adder for adding an output of the multiplier; It comprises a detection circuit and a coefficient generation circuit for outputting a coefficient in accordance with the output of the second correlation detection circuit, wherein the interpolation coefficient generated by the coefficient generation circuit is multiplied by the multiplier.
[0011]
In the interpolation apparatus according to the present invention, the adaptive interpolation circuit in the interpolation apparatus according to the present invention may be configured such that the adaptive interpolation circuit controls a plurality of interpolation circuits having different pixels among the original pixels as inputs, and an output of the plurality of interpolation circuits. And a circuit.
[0012]
Further, in the interpolation device of the present invention, the adaptive interpolation circuit in the interpolation device of the present invention may be configured such that, of the plurality of original pixels arranged in a straight line on both sides of the interpolation position, a plurality of pixels on one side with respect to the interpolation position. A first interpolation circuit for performing interpolation, a second interpolation circuit for performing interpolation from a plurality of pixels on the other side, a first control circuit and a second control circuit for controlling outputs of the first and second interpolation circuits. And a first adder for adding the outputs of the first control circuit and the second control circuit.
[0013]
Further, in the interpolation device of the present invention, the adaptive interpolation circuit in the interpolation device of the present invention multiplies two pixels on both sides of the interpolation position by a coefficient among the plurality of original pixels arranged in a straight line on both sides of the interpolation position. A third interpolation circuit for performing linear interpolation, a fourth interpolation circuit for performing interpolation from a plurality of pixels on one side with respect to the interpolation position among a plurality of the original pixels arranged in a straight line on both sides of the interpolation position, and A fifth interpolation circuit for interpolating from a plurality of pixels on the side, a third control circuit and a fourth control circuit for controlling the fourth interpolation circuit and an output of the fifth interpolation circuit, and the third control circuit And a second adder for adding the output of the fourth control circuit, and a third adder for adding the output of the third interpolation circuit and the output of the second adder. Is what you do.
[0014]
Further, in the interpolation device of the present invention, the adaptive interpolation circuit in the interpolation device of the present invention multiplies two pixels on both sides of the interpolation position by a coefficient among the plurality of original pixels arranged in a straight line on both sides of the interpolation position. A third interpolation circuit that performs linear interpolation, a sixth interpolation circuit that multiplies the original pixel by a coefficient, and outputs the remaining components obtained by the first interpolation circuit, and an output of the sixth interpolation circuit And a fourth adder for adding the output of the third interpolation circuit and the output of the fifth control circuit.
[0015]
Further, the interpolation apparatus according to the present invention is characterized in that the first correlation detection circuit and the second correlation detection circuit are composed of HPFs for extracting high frequency components from a plurality of input pixels.
[0016]
In the interpolation apparatus of the present invention, the first correlation detection circuit and the second correlation detection circuit in the interpolation apparatus of the present invention may further comprise: a maximum value detection circuit for determining a maximum value of a plurality of input pixels; , And a difference circuit for detecting a difference between the maximum value and the minimum value.
[0017]
In the interpolation device according to the present invention, the control circuit in the interpolation device according to the present invention includes a multiplier that multiplies the input value by the control input value.
[0018]
Further, the interpolation device of the present invention is such that the control circuit in the interpolation device of the present invention includes a variable clipping circuit that clips the absolute value of the input to the control input value when the absolute value of the input is equal to or larger than the control input value. It is a feature.
[0019]
Further, the interpolation apparatus of the present invention includes a third interpolation circuit that multiplies two pixels on both sides of the interpolation position by a coefficient and linearly interpolates among a plurality of pixels arranged in a straight line on both sides of the interpolation position; A fourth interpolator for interpolating from a plurality of pixels on one side, a fifth interpolator for interpolating from a plurality of pixels on the other side, and a third interpolator to which outputs of the fourth and fifth interpolators are input. A coefficient circuit, a fifth adder that adds the outputs of the fourth and fifth interpolation circuits, and a fifth control circuit that controls the output of the fifth adder with the output of the third coefficient circuit And a fourth adder for adding the output of the fifth control circuit and the output of the third interpolation circuit.
[0020]
Further, the interpolation apparatus of the present invention includes a third interpolation circuit that multiplies two pixels on both sides of the interpolation position by a coefficient and linearly interpolates among a plurality of pixels arranged in a straight line on both sides of the interpolation position; A fourth interpolation circuit for interpolating from a plurality of pixels on one side, a fifth interpolation circuit for interpolating from a plurality of pixels on the other side, and a minimum value for obtaining a minimum value of the output of the fourth and fifth interpolation circuits A detection circuit; and a sixth adder for adding an output of the third interpolation circuit and an output of the minimum value detection circuit.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described with reference to the drawings.
[0022]
First, the operation of the configuration of the present invention will be described. For example, a specific description will be given of a case in which four pixels arranged vertically are used as original pixels, and a pixel at an intermediate position between the second pixel and the third pixel from above is interpolated.
[0023]
The first correlation detection circuit detects the correlation by using the three pixels from the upper side, and the second correlation detection circuit detects the correlation by using the three pixels from the lower side. The correlation detection circuit includes, for example, an HPF that extracts high-frequency components of a plurality of input pixels as described above. Further, it comprises a maximum value detection circuit and a minimum value detection circuit for finding the maximum value and the minimum value of the input pixels, and a difference circuit for detecting the difference between the maximum value and the minimum value. In any case, the correlation circuit outputs a small value when the correlation between the three pixels is strong, and outputs a large value when the correlation that greatly changes the value of the three pixels is weak. For example, if the values of the three pixels are the same, 0 is output.
[0024]
The adaptive interpolation circuit calculates an interpolation value by multiplying and adding the coefficients to the plurality of original pixels. At this time, based on the determination result of the correlation detection circuit, a coefficient to be multiplied by the used original pixel is controlled as a result. For example, an interpolation circuit having an interpolation coefficient with an emphasis on the upper side is divided into an interpolation circuit with an interpolation coefficient with an emphasis on the lower side, and the ratio of use of the two interpolation circuit outputs is changed according to the determination result. The configuration is such that pixels having a strong correlation are preferentially used, and pixels having a weak correlation are not used.
[0025]
Further, other operations will be described using similar examples. The third interpolator uses the center two pixels, the fourth interpolator uses the upper three pixels, and the fifth interpolator uses the lower three pixels. I do. Here, the third and fourth interpolation circuits have the same function as the correlation detection circuit using the HPF at the same time as the interpolation processing of the high frequency component. By changing the degree of use of the outputs of these interpolation circuits based on the outputs of the third and fourth interpolation circuits, when the correlation strength is different, the pixel with the weaker correlation is given priority. It is possible to suppress the degree of use of the pixel on the side with the weaker correlation. This corresponds to suppressing the interpolation component of the high frequency component. For example, when either the upper side or the lower side is formed of a flat portion, the pixel value of the flat portion is preferentially used.
[0026]
As described above, according to the present invention, when the original signal waveform is a step waveform including a high-frequency component in the outline of an image, the image quality deterioration such as ringing and overshoot, which has occurred in the conventional method, has occurred. It can be improved by the invention.
[0027]
(Embodiment 1)
FIG. 1 is a configuration diagram of the interpolation device according to the first embodiment. Reference numerals 11, 12, and 13 denote delay circuits for delaying image signals for a certain period, reference numerals 14 and 15 denote correlation detection circuits, and reference numeral 16 denotes an adaptive interpolation circuit.
[0028]
FIG. 2 is a diagram illustrating a specific configuration example of the adaptive interpolation circuit 16 of FIG. 2, the same reference numerals are used for the same components as those in FIG. Here, 21 is a coefficient circuit, 22, 23, 24 and 25 are multipliers, and 26 is an adder. Hereinafter, the operation of the interpolation device of FIG. 2 will be described. Here, the interpolating device of this embodiment is a scanning line interpolating device, and is an interpolating device that creates an image signal of an interpolated line.
[0029]
First, a sampled image signal is supplied to an input terminal. Here, the delay circuits 11, 12, and 13 correspond to line memories, and the image signals are respectively delayed by one line. The input signal and the outputs of the delay circuits 11 and 12 are input to the correlation detection circuit 14. Outputs of the delay circuits 11, 12, and 13 are input to a correlation detection circuit 15. The input signal, the outputs of the delay circuits 11, 12, 13 and the outputs of the first correlation detection circuit 14 and the second correlation detection circuit 15 are input to the adaptive interpolation circuit 16a. The input signal and the outputs of the delay circuits 11, 12, and 13 are input to multipliers 22, 23, 24, and 25, respectively. The outputs of the multipliers are added by an adder 26 and output.
[0030]
Outputs of the first correlation detection circuit 14 and the second correlation detection circuit 15 are input to a coefficient circuit 21 of the adaptive interpolation circuit 16a. An output of the coefficient circuit 21 is input to each multiplier, and controls a coefficient to be multiplied. The first correlation detection circuit 14 is constituted by, for example, a 3-tap HPF shown in FIG. Hereinafter, FIG. 6 will be described.
[0031]
The corresponding three inputs of three consecutive original pixels are multiplied by fixed coefficients -1/2, 1, -1/2 by coefficient multipliers 61, 62, and 63, respectively, and then added. The sum is output by the unit 64. Thereby, when the correlation is strong, that is, when the three input values are close, a small value is output. For example, if the values of the three pixels are the same, 0 is output. When the correlation is weak, that is, when the values of the three pixels greatly change, a large value is output. The output is normalized and takes a value from 0 to 1. In this circuit, the gain is set to 2 in order to standardize the output, and is included in the coefficient. Such a correlation detection circuit is constituted by, for example, a circuit shown in FIG. Hereinafter, FIG. 7 will be described.
[0032]
The first correlation detection circuit 14 inputs the upper three pixel values to the maximum value detection circuit 71 and the minimum value detection circuit 72, finds the maximum value and the minimum value, and calculates the maximum value by the difference circuit. Is obtained and output. The second correlation detection circuit 15 inputs the lower three pixel values to the maximum value detection circuit 71 and the minimum value detection circuit 72, finds the maximum value and the minimum value, and calculates the maximum value and the minimum value by the difference circuit. The difference between the value and the minimum value is determined and output. The output is normalized and takes a value from 0 to 1.
[0033]
The adaptive interpolation circuit 16a calculates an interpolation value by multiplying and adding the coefficients to the plurality of original pixels. At this time, a coefficient is output from the coefficient circuit based on the output of the correlation detection circuit 14 or the correlation detection circuit 15, and the coefficient is multiplied by the original pixel. For example, the interpolation coefficient is divided into an interpolation coefficient with an emphasis on one side and an interpolation coefficient with an emphasis on the other side, and the ratio to be used is changed according to the determination result. An example of setting multiplier coefficients corresponding to four pixels of the input signal and the outputs of the delay circuits 11, 12, and 13 is shown as an array. In the basic state, it is (-1/8, 5/8, -1/8). The coefficients on the left correspond to the pixels on the top and are multiplied. When the upper correlation is strong, that is, when the values of the upper three pixels are close, (−1/8, 9/16, 9/16, 0) is used. When the lower correlation is strong, that is, when the values of the lower three pixels are close, (0, 9/16, 9/16,-／) is used.
[0034]
In the present embodiment, examples of the original signal waveform, the input signal waveform, and the output waveform of the interpolation device when the original signal waveform is a sine wave are shown in FIGS. 11 (a-1), (b-1), and (c-1). ). 11 (a-2), (b-2) and (c-2) show examples of the original signal waveform, the input signal waveform, and the output waveform of the interpolation device when the original signal waveform is a step waveform. The same applies to the following embodiments. In the case where the input signal waveform is a sinusoidal waveform as shown in FIG. 11 (b-1), a description will be given focusing on the center interpolation position.
[0035]
The four original pixels related to the interpolation position are (0, 1, 1, 0). Here, the upper three pixels are (0, 1, 1), the correlation is weak, and the output of the correlation detection circuit 14 is 1. The lower three pixels are (1, 1, 0), and similarly, the correlation is weak, and the output of the correlation detection circuit 15 is 1. In the case where the correlation is similarly weak on both the upper side and the lower side, a coefficient of (−1/8, 5/8, 5/8, − 用い) is used, and as a result, FIG. 1) As shown, interpolation equivalent to that of a conventional 4-tap FIR filter is performed.
[0036]
In the case where the input signal waveform is a step waveform as shown in FIG. 11B-2, description will be made focusing on the interpolation position immediately after the rising edge. The four original pixels related to the interpolation position are (0, 1, 1, 1). Here, the upper three pixels are (0, 1, 1), the correlation is weak, and the output of the correlation detection circuit 14 is 1. The lower three pixels are (1, 1, 1), the correlation is strong, and the output of the correlation detection circuit 15 is 0. In the case where the degree of correlation between the upper side and the lower side varies, the pixel having the weaker correlation is not used, and in this case, the coefficients (0, 9/16, 9/16,-／) are set. Used. As a result, as shown in FIG. 11C-2, the interpolation value becomes 1, and no overshoot occurs. The same operation is performed for the interpolation position immediately after the fall, and no undershoot occurs.
[0037]
(Second embodiment)
FIG. 3 is a configuration diagram of an interpolation device according to the second embodiment. 3, the same components as those in FIGS. 1 and 2 are denoted by the same reference numerals, and description thereof is omitted. 31 is a coefficient circuit, 32 and 33 are interpolation circuits, 34 and 35 are multipliers, and 36 is an adder. Hereinafter, the operation of the interpolation device of FIG. 3 will be described. Here, the interpolating device of the embodiment is a scanning line interpolating device, and is an interpolating device that creates an image signal of an interpolated line.
[0038]
In the adaptive interpolation circuit 16 b, the input signal and the outputs of the delay circuits 11 and 12 are input to the interpolation circuit 32.
Outputs of the delay circuits 11, 12, and 13 are input to the interpolation circuit 33. The outputs of the interpolation circuits 32 and 33 are input to multipliers 34 and 35 as control circuits, respectively, and the outputs of the multipliers are added by an adder 36 and output. Reference numerals 34 and 35 are generally control circuits, but here are multipliers as a specific example.
[0039]
Outputs of the first correlation detection circuit 14 and the second correlation detection circuit 15 are input to a coefficient circuit. The interpolation circuit calculates an interpolation value by multiplying and adding the coefficients to the plurality of original pixels. An example of setting the coefficients is shown as an array corresponding to the four pixels of the input signal and the outputs of the delay circuits 11, 12, and 13. The interpolation circuit 32 is an interpolation circuit in which an interpolation coefficient is focused on an upper original pixel. For example, the interpolation coefficient is multiplied by a coefficient (−1/8, 9/16, 9/16, 0) and then added. . The interpolation circuit 33 is an interpolation circuit emphasizing the lower original pixel, and for example, is multiplied by coefficients (0, 9/16, 9/16, -−１) and then added.
[0040]
The coefficient circuit outputs a coefficient based on the output of the correlation detection circuit. For example, the coefficients are multiplied by the outputs of the interpolation circuits 32 and 33, and the ratio of the outputs of the interpolation circuits 32 and 33 is changed according to the determination result. In describing the operation of the coefficient circuit, the coefficients input to the multipliers 34 and 35 are referred to as coefficients 34 and 35.
[0041]
Assuming that the outputs of the first correlation detection circuit 14 and the second correlation detection circuit 15 are x1 and x2, and the coefficients 34 and 35 are y1 and y2, y1 and y2 can be represented by, for example, the following equations.
y1 = x2 / max (x1, x2)
y2 = x1 / max (x1 + x2)
Here, max (x1, x2) represents the maximum value of x1, x2.
[0042]
When max (x1, x2) is equal to or lower than a certain level, y1 and y2 are set to 1.
[0043]
In the case where the input signal waveform is a sinusoidal waveform as shown in FIG. 11 (b-1), a description will be given focusing on the center interpolation position. The four original pixels related to the interpolation position are (0, 1, 1, 0). Here, the upper three pixels are (0, 1, 1), the correlation is weak, and the output of the correlation detection circuit 14 is 1. The lower three pixels are (1, 1, 0), and similarly, the correlation is weak, and the output of the correlation detection circuit 15 is 1. In such a case, the correlation is equally weak on both the upper and lower sides. Therefore, in the coefficient circuit, both the coefficient 34 and the coefficient 35 become 1, and the outputs of the interpolation circuits 33, 33 are each multiplied by 1 and then added. As a result, this is similar to the case where the four original pixels are multiplied by the coefficients (−1/8, 5/8, 5/8, − ／). ), Interpolation equivalent to the conventional one is performed.
[0044]
In the case where the input signal waveform is a step waveform as shown in FIG. 11 (b-2), description will be made focusing on the interpolation position immediately after rising. The four original pixels related to the interpolation position are (0, 1, 1, 1). Here, the upper three pixels are (0, 1, 1), the correlation is weak, and the output of the correlation detection circuit 14 is 1. The lower three pixels are (1, 1, 1), the correlation is strong, and the output of the correlation detection circuit 15 is 0.
[0045]
Therefore, in the coefficient circuit, the coefficients 34 and 35 become 0 and 1, respectively, and the outputs of the interpolation circuits 32 and 33 are added after being multiplied by 0 and 1 respectively. As a result, it is the same as multiplying the four original pixels by the coefficients (0, 9/16, 9/16,-／). As shown in FIG. The value is 1, and no overshoot occurs. The same operation is performed for the interpolation position immediately after the fall, and no undershoot occurs.
[0046]
(Embodiment 3)
FIG. 4 is a configuration diagram of an interpolation device according to the third embodiment. In FIG. 4, the same components as those in FIGS. 41, 42 and 43 are interpolation circuits, 44 and 45 are control circuits, and 46 and 47 are adders. Hereinafter, the operation of the interpolation device of FIG. 4 will be described.
[0047]
Here, the interpolating device of the embodiment is a scanning line interpolating device, and is an interpolating device that creates an image signal of an interpolated line. In the adaptive interpolation circuit, first, the outputs of the delay circuits 11 and 12 are input to the interpolation circuit 41. The input signal and the outputs of the delay circuits 11 and 12 are input to the interpolation circuit 42. Outputs of the delay circuits 11, 12, and 13 are input to the interpolation circuit 43. Outputs of the interpolation circuits 42 and 43 are input to control circuits 44 and 45, respectively, and outputs of the control circuits are added and output by an adder 46.
[0048]
Outputs of the first correlation detection circuit 14 and the second correlation detection circuit 15 are input to control circuits 45 and 44, respectively. In the control circuit, the level of the input signal is controlled by the control signal and output. The interpolation circuit calculates an interpolation value by multiplying and adding the coefficients to the plurality of original pixels. An example of setting the coefficients is shown as an array of four coefficients by which the input signals corresponding to the four original pixels and the output values of the delay circuits 11, 12, and 13 are multiplied. The interpolation circuit 41 corresponds to low-frequency component processing, and is an interpolation circuit that averages two pixels at the center. The interpolation circuit 41 multiplies coefficients (0, ０, 、, 0) and adds them.
[0049]
The interpolation circuit 42 corresponds to the processing of the high-frequency component, and has an interpolation coefficient with an emphasis on one side of the interpolation coefficients corresponding to the high-frequency component. , 1/16, 1/16, 0) are multiplied and then added. The interpolation circuit 43 corresponds to processing of a high-frequency component, and has an interpolation coefficient with an emphasis on the other side of the interpolation coefficients of the high-frequency component, and includes, for example, coefficients (0, 1/16, 1/16, −１／) are added. Control circuits 45 and 44 are controlled based on the outputs of the first correlation detection circuit 14 and the second correlation detection circuit 15 to change the levels used by the outputs of the interpolation circuits 42 and 43. As a configuration of the control circuit, for example, a variable clip circuit shown in FIG. 8A is used.
[0050]
Next, the variable clip times shown in FIG. 8 will be described. The input is input to the absolute value circuit 75, and the absolute value of the input is output. The absolute value output and the control value are input to the comparison circuit 76, and the selection circuit 77 switches and outputs the output of the absolute value circuit and the control value in accordance with the output of the comparison circuit. The output of the selection circuit 77 is input to the encoding circuit 78, where the code is returned to the input code. As described above, when the absolute value of the input of the variable clip circuit exceeds the control value, the output is limited to the control value. FIG. 8B shows a characteristic example of the variable clip circuit.
[0051]
In the case where the input signal waveform is a sinusoidal waveform as shown in FIG. 11 (b-1), a description will be given focusing on the center interpolation position. The four original pixels related to the interpolation position are (0, 1, 1, 0). Here, the upper three pixels are (0, 1, 1), the correlation is weak, and the output of the correlation detection circuit 14 is 1. The lower three pixels are (1, 1, 0), and similarly the correlation is weak, and the output of the correlation detection circuit 15 is 1. Therefore, the outputs of the interpolation circuits 42 and 43 are clipped by 1 in the interpolation circuits 42 and 43, respectively, and then added by the adder 46. However, since 1 is the maximum value, in this case, substantially no clipping occurs. As a result, it is the same as multiplying the four original pixels by the coefficients (−1/8, 5/8, 5/8, −1/8), as shown in FIG. 11 (c-1). Then, interpolation equivalent to the conventional one is performed.
[0052]
In the case where the input signal waveform is a step waveform as shown in FIG. 11 (b-2), description will be made focusing on the interpolation position immediately after rising. The four original pixels related to the interpolation position are (0, 1, 1, 1). Here, the upper three pixels are (0, 1, 1), the correlation is weak, and the correlation detection circuit 14 outputs 1. The lower three pixels are (1, 1, 1), the correlation is strong, and the output of the correlation detection circuit 15 is 0. Therefore, the outputs of the correlation detection circuits 14 and 15 are respectively clipped to the outputs of the interpolation circuits 43 and 42 by 0 and 1, respectively, and then added by the adder 46. Further, the output of the adder 46 is It is added to the output of the circuit 41. As a result, it is the same as multiplying the four original pixels by the coefficients (0, 9/16, 9/16, −1/8).
As shown in (c-2), the interpolation value becomes 1, and no overshoot occurs. The same operation is performed for the interpolation position immediately after the fall, and no undershoot occurs.
[0053]
(Embodiment 4)
FIG. 5 is a configuration diagram of an interpolation device according to the fourth embodiment. In FIG. 5, the same components as those in FIGS. 41 and 51 are interpolation circuits, 52 is a control circuit, and 53 is an adder. Hereinafter, the operation of the interpolation device of FIG. 5 will be described. Here, the interpolating device of the embodiment is a scanning line interpolating device, and is an interpolating device that creates an image signal of an interpolated line.
[0054]
In the adaptive interpolation circuit, first, the outputs of the delay circuits 11 and 12 are input to the interpolation circuit 41. The input signal and the outputs of the delay circuits 11, 12, and 13 are input to the interpolation circuit 51. The output of the interpolation circuit 51 is input to the control circuit 52, and the output of the control circuit 52 and the output of the interpolation circuit 41 are added by the adder 53 and output. Outputs of the first correlation detection circuit 14 and the second correlation detection circuit 15 are input to a minimum value detection circuit 52. The level of the control circuit 52 is controlled and output by the output of the minimum value detection circuit 52.
[0055]
The interpolation circuit calculates an interpolation value by multiplying and adding the coefficients to the plurality of original pixels. An example of setting the coefficients is shown as an array of four coefficients by which the input signals corresponding to the four original pixels and the output values of the delay circuits 11, 12, and 13 are multiplied. The interpolation circuit 41 corresponds to low-frequency component processing, and is an interpolation circuit that averages two pixels at the center. The interpolation circuit 41 multiplies coefficients (0, ０, 、, 0) and adds them. The interpolation circuit 51 corresponds to processing of a high-frequency component, and for example, is multiplied by coefficients (−−１, ８, ８, − −) and then added.
[0056]
The minimum value detection circuit 52 outputs the smaller one of the outputs of the first correlation detection circuit 14 and the second correlation detection circuit 15. As the control circuit 52, for example, a multiplier is used.
In the case where the input signal waveform is a sinusoidal waveform as shown in FIG. 11 (b-1), a description will be given focusing on the center interpolation position. The four original pixels related to the interpolation position are (0, 1, 1, 0). Here, the upper three pixels are (0, 1, 1), the correlation is weak, and the output of the correlation detection circuit 14 is 1. The lower three pixels are (1, 1, 0), and similarly the correlation is weak, and the output of the correlation detection circuit 15 is 1. Therefore, the output of the minimum value detection circuit 52 becomes 1, and the control value of the control circuit 52, which is a multiplier, is multiplied by one. Since 1 is the maximum value as the control value, in this case, the output of the interpolation circuit 51 remains unchanged, and is added after being multiplied by the coefficients (− ／, ８, ８, −１／). , And the output of the interpolation circuit 41. This is the same as multiplication of the four original pixels by the coefficients (−1/8, 5/8, 5/8, −1/8). ), Interpolation equivalent to the conventional one is performed.
[0057]
In the case where the input signal waveform is a step waveform as shown in FIG. 11B-2, a description will be given focusing on the interpolation position immediately after rising. The four original pixels related to the interpolation position are (0, 1, 1, 1). Here, the upper three pixels are (0, 1, 1), the correlation is weak, and the correlation detection circuit 14 outputs 1. The lower three pixels are (1, 1, 1), the correlation is strong, and the output of the correlation detection circuit 15 is 0. Therefore, the output of the minimum value detection circuit 52 becomes 0, and is multiplied by 0 in the control circuit 52, which is a multiplier, and then added, and further added to the output of the interpolation circuit 41.
[0058]
This is the same as the result of multiplying the four original pixels by the coefficients (0, 、,, 0). As shown in FIG. The value is 1, and no overshoot occurs. The same operation is performed for the interpolation position immediately after the fall, and no undershoot occurs.
[0059]
(Embodiment 5)
FIG. 9 is a configuration diagram of an interpolation device according to the fifth embodiment. Reference numerals 11, 12 and 13 are delay circuits for delaying the image signal for a certain period. 41, 42 and 43 are interpolation circuits, 52 is a control circuit, 52 and 82 are adders, and 81 is a coefficient circuit. Hereinafter, the operation of the interpolation device of FIG. 9 will be described. Here, the interpolating device of the embodiment is a scanning line interpolating device, and is an interpolating device that creates an image signal of an interpolated line.
[0060]
First, a sampled image signal is supplied to an input terminal. Here, the delay circuits 11, 12, and 13 correspond to line memories, and the image signals are respectively delayed by one line. The outputs of the delay circuits 11 and 12 are input to the interpolation circuit 41. The input signal and the outputs of the delay circuits 11 and 12 are input to the interpolation circuit 42. Outputs of the delay circuits 11, 12, and 13 are input to the interpolation circuit 43. The outputs of the interpolation circuits 42 and 43 are added by an adder 82. The outputs of the interpolation circuits 42 and 43 are also input to a coefficient circuit 81. The output of the adder 82 is input to the control circuit 52 controlled by the output of the coefficient circuit 81, and the output of the control circuit 52 and the output of the interpolation circuit 41 are added and output by the adder 47.
[0061]
The interpolation circuit calculates an interpolation value by multiplying and adding the coefficients to the plurality of original pixels. An example of setting the coefficients is shown as an array of four coefficients by which the input signals corresponding to the four original pixels and the output values of the delay circuits 11, 12, and 13 are multiplied. The interpolation circuit 41 corresponds to low-frequency component processing, and is an interpolation circuit that averages two pixels at the center. The interpolation circuit 41 multiplies coefficients (0, ０, 、, 0) and adds them. The interpolation circuit 42 is an interpolation circuit having an interpolation coefficient with an emphasis on the upper side among the interpolation coefficients corresponding to the high-frequency components. Are multiplied and then added. The interpolation circuit 43 is an interpolation circuit having an interpolation coefficient with an emphasis on the lower side of the interpolation coefficients of the high frequency components. For example, the coefficient (0, 1/16, 1/16, −1/8) is After being multiplied, they are added. The interpolation circuits 42 and 43 have a function of detecting a correlation together with the interpolation function. The interpolation circuits 42 and 43 output small values when the correlation is strong, that is, when the three values are close. For example, if the values of the three pixels are the same, 0 is output. When the correlation is weak, that is, when the values of the three pixels greatly change, a large value is output.
[0062]
The coefficient circuit 81 outputs a coefficient based on the outputs of the interpolation circuits 42 and 43. These coefficients are input to the control circuit 52 and change the degree of use of the sum of the outputs of the interpolation circuits 42 and 43. In describing the operation of the coefficient circuit, a coefficient input to the control circuit 52 is referred to as a coefficient 52. Assuming that the outputs of the interpolation circuits 42 and 43 are x1 and x2 and the coefficient 52 is y, y can be represented, for example, by the following equation.
y = 2 * min (ABS (x1), ABS (x2))
Here, min (a, b) represents the minimum value of a and b, and ABS (a) represents the absolute value of a.
[0063]
The control circuits 44 and 45 are the variable clip circuits shown in FIG. In the case where the input signal waveform is a sinusoidal waveform as shown in FIG. 11 (b-1), a description will be given focusing on the center interpolation position. The four original pixels related to the interpolation position are (0, 1, 1, 0). Here, the upper three pixels are (0, 1, 1), the correlation is weak, and the output of the interpolation circuit 42 is 1/8. The lower three pixels are (1, 1, 0), similarly having a weak correlation, and the output of the interpolation circuit 43 is 1/8. From the above equation, the coefficient 52 becomes 1/4,
The output of the interpolation circuit 52 is added after being clipped by ４, and the outputs of the adder 46 and the interpolation circuit 41 are added. In this case, it is substantially equivalent to no clipping being performed, and as a result, the coefficients (−1/8, 5/8, 5/8, −1/8) are applied to the four original pixels. , And the same interpolation as that of the related art is performed as shown in FIG.
[0064]
In the case where the input signal waveform is a step waveform as shown in FIG. 11 (b-2), description will be made focusing on the interpolation position immediately after rising. The four original pixels related to the interpolation position are (0, 1, 1, 1). Here, the upper three pixels are (0, 1, 1), the correlation is weak, and the output of the interpolation circuit 42 is 1/8. The lower three pixels are (1, 1, 1), the correlation is strong, and the output of the interpolation circuit 43 is 0. According to the above equation, the coefficient 52 becomes 0, the outputs of the interpolation circuits 42 and 43 are added after being clipped at 0, and the outputs of the adder 46 and the interpolation circuit 41 are added. This results in the same result as multiplying the four original pixels by the coefficients (0, 1/2, 1/2, 0). As shown in FIG. Becomes 1 and no overshoot occurs. The same operation is performed for the interpolation position immediately after the fall, and no undershoot occurs.
[0065]
(Embodiment 6)
FIG. 10 is a configuration diagram of an interpolation device according to the sixth embodiment. 10, the same components as those in FIG. 9 are denoted by the same reference numerals, and description thereof will be omitted.
[0066]
The outputs of the interpolation circuits 42 and 43 are input to a minimum value detection circuit 91 and output via an amplifier 92 having a gain of 2. The output of the amplifier 92 and the output of the interpolation circuit 41 are added by an adder 93. When the outputs of the interpolation circuits 42 and 43 have the same sign, the minimum value detection circuit 91 outputs a signed value such that the absolute value is the smaller of the absolute value outputs of the interpolation circuits 42 and 43. However, when the interpolation circuits 42 and 43 have different codes, 0 is output. As a result, when the outputs of the interpolation circuits 42 and 43 are equal, the minimum value detection circuit 91 and the amplifier 92 perform the same operation as simply adding the outputs of the interpolation circuits 42 and 43.
[0067]
When the output values of the interpolation circuits 42 and 43 are different, the larger absolute value is equal to the smaller absolute value, the absolute value is suppressed, and then the sum is added. In the case where the input signal waveform is a sinusoidal waveform as shown in FIG. 11 (b-1), a description will be given focusing on the center interpolation position. The four original pixels related to the interpolation position are (0, 1, 1, 0). After being multiplied by the coefficients (−1/8, 1/16, 1/16, 0) by the interpolation circuit 42, they are added. After being multiplied by coefficients (0, 1/16, 1/16, −1/8) by the interpolation circuit 43, they are added. As a result, the outputs of the interpolation circuits are all １／ and equal. Therefore, the minimum value detection circuit 91 and the amplifier 92 are equivalent to simply adding the outputs of the interpolation circuits 42 and 43. This is the same as multiplication of the four original pixels by the coefficients (−1/8, 5/8, 5/8, −1/8). ), Interpolation equivalent to the conventional one is performed.
[0068]
In the case where the input signal waveform is a step waveform as shown in FIG. 11 (b-2), description will be made focusing on the interpolation position immediately after rising. The four original pixels related to the interpolation position are (0, 1, 1, 1). Here, the upper three pixels are (0, 1, 1), the correlation is weak, and the output of the interpolation circuit 42 is 1/8. The lower three pixels are (1, 1, 1), the correlation is strong, and the output of the interpolation circuit 43 is 0. Therefore, the minimum value detection circuit 91 and the amplifier 92 output 0. This output is added to the output of the interpolation circuit 41. As a result, it is the same as multiplying the four original pixels by the coefficients (0, １／, 、, 0), and the interpolation value is 1 as shown in FIG. And no overshoot occurs. The same operation is performed for the interpolation position immediately after the fall, and no undershoot occurs.
[0069]
In the above, the coefficients of the interpolation circuits 42 and 43 are described as being the same as the coefficients of the interpolation circuit in (Embodiment 5). Therefore, the gain 92 of the amplifier 92 is used. When the coefficients of the interpolation circuits 42 and 43 are set to twice the coefficients of the interpolation circuit in the fifth embodiment, the gain of the amplifier 92 becomes 1, and the amplifier itself becomes unnecessary.
[0070]
【The invention's effect】
As described above, according to the interpolation apparatus of the present invention, the high-frequency component is faithfully reproduced by adaptively controlling and interpolating a plurality of interpolation processes. , An unnatural waveform that does not exist in the original signal, such as ringing, overshoot, and undershoot, which is generated in the original signal, can be improved, and an interpolation device with less image quality degradation can be realized.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of an interpolation device according to a first embodiment of the present invention.
FIG. 2 is an additional configuration diagram of an interpolation device according to the first embodiment of the present invention.
FIG. 3 is a configuration diagram of an interpolation device according to a second embodiment of the present invention.
FIG. 4 is a configuration diagram of an interpolation device according to a third embodiment of the present invention.
FIG. 5 is a configuration diagram of an interpolation device according to a fourth embodiment of the present invention.
FIG. 6 is a configuration diagram of a correlation detection circuit in the interpolation device of the present invention.
FIG. 7 is a configuration diagram of a correlation detection circuit in the interpolation device of the present invention.
FIG. 8 is a configuration diagram of a control circuit in the interpolation device of the present invention.
FIG. 9 is a configuration diagram of an interpolation device according to a fifth embodiment of the present invention.
FIG. 10 is a configuration diagram of an interpolation device according to a sixth embodiment of the present invention.
FIG. 11 is a waveform chart in the interpolation device of the present invention.
FIG. 12 is a configuration diagram of a conventional interpolation device.
[Explanation of symbols]
11, 12, 13 delay circuit
14, 15 Correlation detection circuit
16 Adaptive interpolation circuit
21, 31, 81 coefficient generating circuit
22, 23, 24, 25, 34, 35, 84, 85 Multipliers
26, 36, 46, 47, 53, 64, 82, 93, 105 Adders
32, 33, 42, 43, 51 interpolation circuit
44, 45, 52 control circuit
54, 72, 91 minimum value detection circuit
71 Maximum value detection circuit
73 Difference circuit
75 Absolute value circuit
76 Comparison circuit
77 selection circuit
78 code circuit
92 amplifier
61, 62, 63, 101, 102, 103, 104 coefficient multiplier

Claims

Among a plurality of original pixels arranged in a straight line on both sides of the interpolation position, a first correlation detection circuit for detecting a correlation between a plurality of pixels on one side with respect to the interpolation position, and a correlation between a plurality of pixels on the other side And an adaptive interpolation circuit that calculates an interpolation value by multiplying and adding the coefficients to the plurality of original pixels, wherein the adaptive interpolation circuit includes the first correlation detection circuit and the first correlation detection circuit. 2. An interpolating device controlled by an output of the correlation detecting circuit.

The adaptive interpolation circuit outputs a coefficient according to outputs of a multiplier that multiplies a plurality of original pixels by coefficients, an adder that adds outputs of the multipliers, and outputs of a first correlation detection circuit and a second correlation detection circuit. 2. The interpolation apparatus according to claim 1, further comprising a first coefficient circuit, wherein the multiplier is multiplied by an interpolation coefficient generated by the first coefficient circuit.

2. The interpolation apparatus according to claim 1, wherein the adaptive interpolation circuit includes a plurality of interpolation circuits that input different pixels among the original pixels, and a control circuit that controls each output of the interpolation circuit.

The adaptive interpolation circuit includes a first interpolation circuit that interpolates from a plurality of pixels on one side with respect to the interpolation position among a plurality of original pixels arranged in a straight line on both sides of the interpolation position, and a plurality of pixels on the other side. A second interpolation circuit for performing interpolation, a first control circuit and a second control circuit for controlling outputs of the first interpolation circuit and the second interpolation circuit, the first control circuit and the second control circuit, 2. The interpolation device according to claim 1, further comprising a first adder for adding the output of the control circuit.

An adaptive interpolation circuit multiplies two pixels on both sides of the interpolation position by a coefficient among a plurality of original pixels arranged in a straight line on both sides of the interpolation position, and a third interpolation circuit for linear interpolation on both sides of the interpolation position. A fourth interpolation circuit for interpolating from a plurality of pixels on one side with respect to an interpolation position among a plurality of the original pixels arranged side by side, a fifth interpolation circuit for interpolating from a plurality of pixels on the other side, A third control circuit and a fourth control circuit for controlling the outputs of the interpolation circuit and the fifth interpolation circuit, and a second adder for adding the outputs of the third control circuit and the fourth control circuit. 2. The interpolation apparatus according to claim 1, further comprising a third adder for adding an output of said third interpolation circuit and an output of said second adder.

An adaptive interpolation circuit for multiplying two pixels on both sides of the interpolation position by a coefficient among a plurality of the original pixels arranged in a straight line on both sides of the interpolation position to perform linear interpolation, and applying a coefficient to the original pixel; A sixth interpolator for multiplying and outputting the remaining components obtained by the first interpolator, a fifth control circuit for controlling the output of the sixth interpolator, and the third interpolator 2. The interpolation apparatus according to claim 1, further comprising a fourth adder for adding an output of the fifth control circuit and an output of the fifth control circuit.

2. The interpolation apparatus according to claim 1, wherein the first correlation detection circuit and the second correlation detection circuit include an HPF that extracts a high-frequency component from a plurality of input pixels.

The first correlation detection circuit and the second correlation detection circuit determine a difference between the maximum value and the minimum value, a maximum value detection circuit for determining the maximum value of the input plurality of pixels, a minimum value detection circuit for determining the minimum value. The interpolation device according to claim 1, further comprising a difference circuit for detecting.