JP3879972B2

JP3879972B2 - Video signal processing circuit

Info

Publication number: JP3879972B2
Application number: JP2001049973A
Authority: JP
Inventors: 英樹相羽
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2001-02-08
Filing date: 2001-02-26
Publication date: 2007-02-14
Anticipated expiration: 2021-02-26
Also published as: JP2002314948A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＮＴＳＣ方式やＨＤＴＶ方式の映像信号等のインターレース信号をノンインターレース信号に変換（倍密化）する映像信号処理回路に係り、特に、液晶表示装置等の残像が比較的多いマトリクス型表示装置において残像を低減することができる映像信号処理回路に関する。
【０００２】
【従来の技術】
近年、液晶表示装置等のマトリクス型表示装置が注目されている。現在のテレビジョン放送方式であるＮＴＳＣ方式やＨＤＴＶ方式はインターレース形式であるため、マトリクス型表示装置をテレビジョン受像機として使う場合、ノンインターレース形式（順次走査）に変換する必要がある。
【０００３】
インターレース信号をノンインターレース信号に変換する場合、画像が静止している部分には隣接したフィールドの画像を内挿し、動いている部分には、同じフィールド内の上下ラインを平均化したものを補間するのが一般的な手法である。このようにすれば、静止部分のラインフリッカを防止できると共に、垂直解像度が増加し、また、動き部分の二重像妨害がなくなる。
【０００４】
図５は、従来の一般的なインターレース／ノンインターレース変換回路を示している。図５において、入力端子１より入力されたインターレース信号である映像信号ｉは、フィールドメモリ１０，ライン補間回路２０，動き検出回路３０，倍速変換回路５１に入力される。フィールドメモリ１０は、映像信号ｉを１フィールド遅延して、静止画部補間ライン信号ｓを生成する。ライン補間回路２０は、映像信号ｉをフィールド内補間して、動画部補間ライン信号ｍを生成する。動き検出回路３０は、映像信号ｉより動き検出信号ｋを生成する。
【０００５】
混合回路４０は、動き検出信号ｋに基づいて、静止画部補間ライン信号ｓと動画部補間ライン信号ｍとを例えば次の（１）式のように適応混合する。
ｈ＝ｓ＋ｋ（ｍ−ｓ） …（１）
ここで、ｈは混合回路４０の出力信号である補間ライン信号、ｋは０〜１で、完全に静止画のときｋ＝０、完全動きのときｋ＝１である。
【０００６】
非補間ライン信号である映像信号ｉは、倍速変換回路５１に入力されて倍速化される。混合回路４０より出力された補間ライン信号ｈは、倍速変換回路５２に入力されて倍速化される。倍速変換回路５１，５２の出力信号は、選択回路６０に入力される。選択回路６０は、倍速変換回路５１，５２の出力信号をライン毎に切り換えることにより、出力端子６１よりノンインターレース信号として出力する。
【０００７】
ところで、液晶表示装置では画像の変化に対する液晶の応答速度が遅いために、動画を表示したときに残像を生じてしまうという問題がある。この問題を低減するため、フィルタを用いて、映像信号に時間軸方向の振幅強調を施すという方法がある。なお、時間軸方向の振幅強調とは、映像信号の時間軸方向に周波数の高域成分を低域成分に比較して強調することである。図６は、映像信号に時間軸方向の振幅強調を施すフィルタである一般的な残像低減回路を示している。この残像低減回路は、図５に示すインターレース／ノンインターレース変換回路（映像信号処理回路）の後段に設けられる。
【０００８】
図６において、入力された信号ｆ０は、フィールドメモリ１２によって遅延されて信号ｆ１とされる。減算器７１は、信号ｆ０と信号ｆ１との差をとり、乗算器７２に入力する。乗算器７２は、減算器７１の出力信号に係数ａを乗じて、加算器７３に入力する。加算器７３は、信号ｆ０と乗算器７２の出力信号とを加算する。このとき、加算器７３の出力信号ｇは、次の（２）式となる。
ｇ＝ｆ０＋ａ（ｆ０−ｆ１） …（２）
【０００９】
信号ｆ１が信号ｆ０の１フィールド遅れであるので、この残像低減回路のフィルタ特性は、１次のハイパスフィルタとなる。係数ａは液晶の応答特性に応じて設定される。応答が速く残像が少ない場合にはａを小さく、残像が多い場合にはａを大きく設定する。
【００１０】
【発明が解決しようとする課題】
図５に示す映像信号処理回路と、図６に示す残像低減回路とを組み合わせた場合、インターレース／ノンインターレース変換のために用いるフィールドメモリと、残像低減のために用いるフィールドメモリとを要することになるので、コストが高くなってしまうという問題点がある。また、ノンインターレースに変換した後の信号を用いて残像低減させるため、残像低減回路における動作周波数が高くなり、フィールドメモリ１２の容量も多くなってしまうという問題点がある。
【００１１】
本発明はこのような問題点に鑑みなされたものであり、インターレース信号をノンインターレース信号に変換するために用いるフィールド遅延回路を用いて、映像信号の高域成分を時間軸方向に強調することができる映像信号処理回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、上述した従来の技術の課題を解決するため、
（ａ）入力された現フィールドのインターレース信号をノンインターレース信号に変換する映像信号処理回路において、前記現フィールドのインターレース信号を１フィールド遅延するフィールド遅延回路（１０）と、前記現フィールドのインターレース信号をライン補間する第１のライン補間回路（２０）と、前記現フィールドのインターレース信号の動きを検出して動き検出信号を生成する動き検出回路（３０）と、前記現フィールドのインターレース信号と前記フィールド遅延回路の出力信号とを用いて、前記現フィールドのインターレース信号の時間軸方向に周波数の高域成分を低域成分と比較して強調することにより前記現フィールドのインターレース信号に対して時間軸方向の振幅強調を施す第１の強調化回路（１０１）と、前記第１のライン補間回路の出力信号と前記フィールド遅延回路の出力信号とを用いて、前記第１のライン補間回路の出力信号の時間軸方向に周波数の高域成分を低域成分と比較して強調することにより前記第１のライン補間回路の出力信号に対して時間軸方向の振幅強調を施す第２の強調化回路（１０２）と、前記フィールド遅延回路の出力信号と前記第２の強調化回路の出力信号とを前記動き検出信号に応じて適応混合する混合回路（４０）と、前記第１の強調化回路の出力信号を倍速変換する第１の倍速変換回路（５１）と、前記混合回路の出力信号を倍速変換する第２の倍速変換回路（５２）と、前記第１，第２の倍速変換回路の出力信号をライン毎に切り換えることによりノンインターレース信号として出力する選択回路（６０）とを備えて構成したことを特徴とする映像信号処理回路を提供し、
（ｂ）入力された現フィールドのインターレース信号をノンインターレース信号に変換する映像信号処理回路において、前記現フィールドのインターレース信号を１フィールド遅延する第１のフィールド遅延回路（１０）と、前記第１のフィールド遅延回路の出力信号を１フィールド遅延する第２のフィールド遅延回路（１１）と、前記現フィールドのインターレース信号をライン補間する第１のライン補間回路（２０）と、前記現フィールドのインターレース信号の動きを検出して動き検出信号を生成する動き検出回路（３０）と、前記現フィールドのインターレース信号と前記第１及び第２のフィールド遅延回路の出力信号とを用いて、前記現フィールドのインターレース信号の時間軸方向に周波数の高域成分を低域成分と比較して強調することにより前記現フィールドのインターレース信号に対して時間軸方向の振幅強調を施す第１の強調化回路（１０３）と、前記第１のライン補間回路の出力信号と前記第１及び第２のフィールド遅延回路の出力信号とを用いて、前記第１のライン補間回路の出力信号の時間軸方向に周波数の高域成分を低域成分と比較して強調することにより前記第１のライン補間回路の出力信号に対して時間軸方向の振幅強調を施す第２の強調化回路（１０４）と、前記第１のフィールド遅延回路の出力信号と前記第２の強調化回路の出力信号とを前記動き検出信号に応じて適応混合する混合回路（４０）と、前記第１の強調化回路の出力信号を倍速変換する第１の倍速変換回路（５１）と、前記混合回路の出力信号を倍速変換する第２の倍速変換回路（５２）と、前記第１，第２の倍速変換回路の出力信号をライン毎に切り換えることによりノンインターレース信号として出力する選択回路（６０）とを備えて構成したことを特徴とする映像信号処理回路を提供するものである。
【００１３】
【発明の実施の形態】
以下、本発明の映像信号処理回路について、添付図面を参照して説明する。図１は本発明の映像信号処理回路の第１実施例を示すブロック図、図２は本発明の映像信号処理回路の第２実施例を示すブロック図、図３は本発明の映像信号処理回路の第３実施例を示すブロック図、図４は本発明の映像信号処理回路の第４実施例を示すブロック図である。なお、図１〜図４において、図５と同一部分には同一符号を付し、その説明を適宜に省略することがある。
【００１４】
＜第１実施例＞
図１において、入力端子１より入力されたインターレース信号である映像信号ｉは、フィールドメモリ１０，ライン補間回路２０，動き検出回路３０，加算器７６に入力される。フィールドメモリ１０は、映像信号ｉを１フィールド遅延して、静止画部補間ライン信号ｓを生成する。ライン補間回路２０は、映像信号ｉをフィールド内補間して、動画部補間ライン信号ｍを生成する。動き検出回路３０は、映像信号ｉより動き検出信号ｋを生成する。
【００１５】
フィールドメモリ１０より出力された静止画部補間ライン信号ｓは、ライン補間回路２１，混合回路４０，減算器７７に入力される。ライン補間回路２１は、入力された静止画部補間ライン信号ｓをフィールド内補間して、補間ライン信号ｓｍを生成する。減算器７４は、補間ライン信号ｓｍと非補間ライン信号である映像信号ｉとの差をとり、乗算器７５に入力する。乗算器７５は、減算器７４の出力信号に係数ａを乗じて、加算器７６に入力する。加算器７６は、乗算器７５の出力信号と映像信号ｉとを加算し、倍速変換回路５１に入力する。
【００１６】
一方、減算器７７は、動画部補間ライン信号ｍと静止画部補間ライン信号ｓとの差をとり、乗算器７８に入力する。乗算器７８は、減算器７７の出力信号に係数ａを乗じて、加算器７９に入力する。加算器７９は、乗算器７８の出力信号と動画部補間ライン信号ｍとを加算し、混合回路４０に入力する。混合回路４０は、前述の（１）式と同様にして、静止画部補間ライン信号ｓと加算器７９の出力信号とを適応混合する。ここでは、（１）式のｍの代わりに加算器７９の出力信号となる。なお、乗算器７５と乗算器７８の係数ａは同一の値でもよいし、若干異ならせてもよい。
【００１７】
非補間ライン信号である加算器７６の出力信号は、倍速変換回路５１に入力されて倍速化される。混合回路４０より出力された補間ライン信号ｈは、倍速変換回路５２に入力されて倍速化される。倍速変換回路５１，５２の出力信号は、選択回路６０に入力される。選択回路６０は、倍速変換回路５１，５２の出力信号をライン毎に切り換えることにより、出力端子６１よりノンインターレース信号として出力する。
【００１８】
このように、本発明の映像信号処理回路においては、非補間ライン信号である映像信号ｉと、それをフィールドメモリ１０で１フィールド遅延した信号（静止画部補間ライン信号ｓ）とを用いて、映像信号ｉの高域成分を時間軸方向に強調する第１の強調化回路１０１と、動画部補間ライン信号ｍと映像信号ｉをフィールドメモリ１０で１フィールド遅延した信号（静止画部補間ライン信号ｓ）とを用いて、動画部補間ライン信号ｍの高域成分を時間軸方向に強調する第２の強調化回路１０２を備えている。
【００１９】
第１の強調化回路１０１は、ライン補間回路２１，減算器７４，乗算器７５，加算器７６よりなり、第２の強調化回路１０２は、減算器７７，乗算器７８，加算器７９よりなる。ライン補間回路２１は、映像信号ｉと１フィールド遅れの静止画部補間ライン信号ｓとのライン位相が１／２ラインずれていることを補正するために挿入されている。第１の強調化回路１０１，１０２によって時間軸方向に高域成分を強調し、その後に倍速変換することにより、インターレース信号からノンインターレース信号に変換するのと同時に残像低減のための高域成分の強調を施すことができる。
【００２０】
＜第２実施例＞
図２において、図１と同一部分には同一符号を付し、その説明を適宜省略する。図２に示す第２実施例において図１と異なる点は、第１の強調化回路１０１における乗算器７５の後段に、動き検出信号ｋに応じて振幅を可変させる振幅可変手段としての乗算器７０を設けたことである。図２では、第１の強調化回路１０１′とする。乗算器７０は、乗算器７５の出力信号に動き検出信号ｋを乗じるので、高域成分強調信号は、動き検出回路３０による動き検出が動き判定のとき振幅が最大となり、静止判定のときには振幅が最小となる。図１に示す第１実施例では、静止画においても非補間ラインに時間軸強調が行われることになるが、第２実施例では、動き検出回路３０による動き検出が静止判定のときには時間軸強調が行われない。
【００２１】
本来、静止画は１フィールド遅れの信号との差分が生じないが、映像信号ｉと１フィールド遅れの静止画部補間ライン信号ｓとはライン位相が１／２ラインずれており、また、このずれを補正するライン補間回路２１によって、垂直方向の高域成分が多い画像に対しては差分が生じてしまい、フリッカ妨害が発生することがある。第２実施例の構成によれば、静止判定のとき、時間軸強調を行わないので元々の非補間ラインの信号が得られ、フリッカ妨害は発生しない。よって、第２実施例は、第１実施例よりも、フリッカ妨害の発生を防ぐという点で好ましい。
【００２２】
＜第３実施例＞
図３において、図１，図２と同一部分には同一符号を付し、その説明を適宜省略する。図３に示す第３実施例と、後述する図４に示す第４実施例は、図１，図２に示す第１，第２実施例よりも大きな残像を低減することができるよう、フィールドメモリ１０の後段にさらにフィールドメモリ１１を設け、フィールドメモリ１０の出力信号に加えて、フィールドメモリ１１の出力信号を用いて時間軸方向の振幅強調を行うようにしたものである。
【００２３】
図３において、フィールドメモリ１０の後段にはフィールドメモリ１１が接続されている。ライン補間回路２１と減算器７１１と乗算器７１２は、図１における第１の強調化回路１０１のライン補間回路２１と減算器７４と乗算器７５と同じ働きをする。フィールドメモリ１１の出力信号ｆｉは、ライン補間回路２２，動き検出回路３０，減算器７１４に入力される。ライン補間回路２２は、入力された信号ｆｉをフィールド内補間して、補間ライン信号ｓｍｉを生成する。動き検出回路３０は、映像信号ｉとフィールドメモリ１１の出力信号ｆｉとを用いて動き検出信号ｋを生成する。
【００２４】
減算器７１４は、信号ｆｉと映像信号ｉとの差をとり、乗算器７１５に入力する。乗算器７１５は、減算器７１４の出力信号に係数ｂを乗じて、加算器７１３入力する。加算器７１３は、乗算器７１２の出力信号と乗算器７１５の出力信号と映像信号ｉとを加算し、倍速変換回路５１に入力する。
【００２５】
減算器７１４と乗算器７１５は、映像信号ｉと、それを２フィールド（１フレーム）遅延した信号ｆｉとを用いて、映像信号ｉの高域成分を時間軸方向に強調する信号を生成している。第３実施例では、ライン補間回路２１，減算器７１１，乗算器７１２，減算器７１４，乗算器７１５，加算器７１３が第１の強調化回路１０３を構成している。
【００２６】
一方、減算器７２１と乗算器７２２は、図１における第２の強調化回路１０２の減算器７７と乗算器７８と同じ働きをする。減算器７２４は、動画部補間ライン信号ｍと補間ライン信号ｓｍｉとの差をとり、乗算器７２５に入力する。乗算器７２５は、減算器７２４の出力信号に係数ｂを乗じて、加算器７２３に入力する。加算器７２３は、乗算器７２２の出力信号と乗算器７２５の出力信号と動画部補間ライン信号ｍとを加算し、混合回路４０に入力する。なお、乗算器７１５と乗算器７２５の係数ｂは同一の値でもよいし、若干異ならせてもよい。混合回路４０は、動き検出信号ｋに応じて、静止画部補間ライン信号ｓと加算器７１３の出力信号とを適応混合する。
【００２７】
減算器７２４と乗算器７２５は、動画部補間ライン信号ｍと補間ライン信号ｓｍｉとを用いて、動画部補間ライン信号ｍの高域成分を時間軸方向に強調する信号を生成している。第３実施例では、ライン補間回路２２，減算器７２１，乗算器７２２，減算器７２４，乗算器７２５，加算器７２３が第２の強調化回路１０４を構成している。なお、ライン補間回路２２は、ライン補間回路２０より出力された動画部補間ライン信号ｍと、それの１フレーム遅れの信号ｆｉとのライン位相を補正するために挿入されている。
【００２８】
以上説明した第３実施例では、第１，第２実施例と比較して、より精度の高い残像補正が可能となる。
【００２９】
＜第４実施例＞
図４に示す第４実施例において図３と異なる点は、第１の強調化回路１０３における乗算器７１２，７１５の後段に、動き検出信号ｋに応じて振幅を可変させる振幅可変手段としての乗算器７１６，７１７を設けたことである。図４では、第１の強調化回路１０３′とする。乗算器７１６，７１７は、乗算器７１２，７１５の出力信号に動き検出信号ｋを乗じるので、高域成分強調信号は、動き検出回路３０による動き検出が動き判定のとき振幅が最大となり、静止判定のときには振幅が最小となる。この第４実施例は、第２実施例と同様、フリッカ妨害の発生を防ぐようにしたものである。
【００３０】
この第４実施例では、第１，第２実施例と比較して、より精度の高い残像補正が可能となり、また、フリッカ妨害の発生を防ぐことが可能となる。
【００３１】
【発明の効果】
以上詳細に説明したように、本発明の映像信号処理回路によれば、インターレース信号をノンインターレース信号に変換するために用いるフィールド遅延回路（フィールドメモリ）を用いて、映像信号の高域成分を時間軸方向に強調することができる。よって、高域成分強調（残像低減）のための別のフィールドメモリが必要ないので、コストを安くすることができる。また、倍速変換の前で高域成分を強調するので、残像低減回路をインターレース／ノンインターレース変換回路の後段に設ける場合のように動作周波数が高くなったり、フィールドメモリの容量が多くなるという不具合もない。
【００３２】
また、インターレース信号を１フィールド遅延する第１のフィールド遅延回路と、第１のフィールド遅延回路の出力信号を１フィールド遅延する第２のフィールド遅延回路と、インターレース信号と第１及び第２のフィールド遅延回路の出力信号とを用いて、インターレース信号の高域成分を時間軸方向に強調する第１の強調化回路と、ライン補間回路の出力信号と第１及び第２のフィールド遅延回路の出力信号とを用いて、ライン補間回路の出力信号の高域成分を時間軸方向に強調する第２の強調化回路とを設けることにより、大きな残像も精度よく補正することが可能となる。
【００３３】
さらに、第１の強調化回路に、動き検出信号に応じて振幅を可変させる振幅可変手段を設ければ、フリッカ妨害の発生を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すブロック図である。
【図２】本発明の第２実施例を示すブロック図である。
【図３】本発明の第３実施例を示すブロック図である。
【図４】本発明の第４実施例を示すブロック図である。
【図５】従来例を示すブロック図である。
【図６】残像低減回路の一般的な構成を示すブロック図である。
【符号の説明】
１０，１１フィールドメモリ（フィールド遅延回路）
２０，２１，２２ライン補間回路
３０動き検出回路
４０混合回路
５１，５２倍速変換回路
６０選択回路
７０，７１６，７１７乗算器（振幅可変手段）
７４，７７，７１１，７１４，７２１，７２４減算器
７５，７８，７１２，７１５，７２２，７２５乗算器
７６，７９，７１３，７２３加算器
１０１〜１０４，１０１′，１０３′ 強調化回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a video signal processing circuit that converts (doubles) an interlace signal such as an NTSC or HDTV video signal into a non-interlace signal, and in particular, a matrix type display having a relatively large afterimage such as a liquid crystal display device. The present invention relates to a video signal processing circuit capable of reducing afterimages in an apparatus.
[0002]
[Prior art]
In recent years, matrix type display devices such as liquid crystal display devices have attracted attention. Since the current television broadcasting system, NTSC system and HDTV system, are in an interlace format, when a matrix display device is used as a television receiver, it is necessary to convert it to a non-interlace format (sequential scanning).
[0003]
When converting an interlace signal to a non-interlace signal, an image of an adjacent field is interpolated in a portion where the image is stationary, and an average of upper and lower lines in the same field is interpolated in a moving portion. This is a common technique. In this way, line flicker in the stationary portion can be prevented, the vertical resolution is increased, and double image interference in the moving portion is eliminated.
[0004]
FIG. 5 shows a conventional general interlace / non-interlace conversion circuit. In FIG. 5, the video signal i that is an interlace signal input from the input terminal 1 is input to the field memory 10, the line interpolation circuit 20, the motion detection circuit 30, and the double speed conversion circuit 51. The field memory 10 delays the video signal i by one field and generates a still image portion interpolation line signal s. The line interpolation circuit 20 interpolates the video signal i in the field to generate a moving image portion interpolation line signal m. The motion detection circuit 30 generates a motion detection signal k from the video signal i.
[0005]
Based on the motion detection signal k, the mixing circuit 40 adaptively mixes the still image portion interpolation line signal s and the moving image portion interpolation line signal m as, for example, the following equation (1).
h = s + k (ms) (1)
Here, h is an interpolation line signal that is an output signal of the mixing circuit 40, k is 0 to 1, and k = 0 for a completely still image and k = 1 for a complete motion.
[0006]
The video signal i that is a non-interpolated line signal is input to the double speed conversion circuit 51 and doubled. The interpolation line signal h output from the mixing circuit 40 is input to the double speed conversion circuit 52 and doubled. The output signals of the double speed conversion circuits 51 and 52 are input to the selection circuit 60. The selection circuit 60 outputs the non-interlace signal from the output terminal 61 by switching the output signals of the double speed conversion circuits 51 and 52 for each line.
[0007]
However, the liquid crystal display device has a problem that an afterimage is generated when a moving image is displayed because the response speed of the liquid crystal with respect to a change in the image is slow. In order to reduce this problem, there is a method of performing amplitude emphasis on the video signal using a filter. The amplitude emphasis in the time axis direction is to emphasize the high frequency component of the frequency compared with the low frequency component in the time axis direction of the video signal. FIG. 6 shows a general afterimage reduction circuit which is a filter for applying amplitude enhancement in the time axis direction to a video signal. This afterimage reduction circuit is provided after the interlace / non-interlace conversion circuit (video signal processing circuit) shown in FIG.
[0008]
In FIG. 6, an input signal f0 is delayed by the field memory 12 to become a signal f1. The subtractor 71 takes the difference between the signal f 0 and the signal f 1 and inputs the difference to the multiplier 72. The multiplier 72 multiplies the output signal of the subtracter 71 by the coefficient a and inputs the result to the adder 73. The adder 73 adds the signal f0 and the output signal of the multiplier 72. At this time, the output signal g of the adder 73 is expressed by the following equation (2).
g = f0 + a (f0−f1) (2)
[0009]
Since the signal f1 is delayed by one field from the signal f0, the filter characteristic of the afterimage reduction circuit is a first-order high-pass filter. The coefficient a is set according to the response characteristics of the liquid crystal. When the response is fast and there are few afterimages, a is set small, and when there are many afterimages, a is set large.
[0010]
[Problems to be solved by the invention]
When the video signal processing circuit shown in FIG. 5 and the afterimage reduction circuit shown in FIG. 6 are combined, a field memory used for interlace / non-interlace conversion and a field memory used for afterimage reduction are required. Therefore, there is a problem that the cost becomes high. In addition, since afterimage reduction is performed using a signal after conversion to non-interlace, there is a problem in that the operating frequency of the afterimage reduction circuit increases and the capacity of the field memory 12 increases.
[0011]
The present invention has been made in view of such problems, and it is possible to emphasize a high frequency component of a video signal in a time axis direction by using a field delay circuit used for converting an interlace signal into a non-interlace signal. An object of the present invention is to provide a video signal processing circuit that can be used.
[0012]
[Means for Solving the Problems]
The present invention solves the above-mentioned problems of the prior art,
(A) In a video signal processing circuit for converting an input interlace signal of the current field into a non-interlace signal, a field delay circuit (10) for delaying the interlace signal of the current field by one field, and an interlace signal of the current field A first line interpolation circuit (20) for line interpolation, a motion detection circuit (30) for detecting a motion of an interlace signal in the current field and generating a motion detection signal, the interlace signal in the current field, and the field delay And using the output signal of the circuit to emphasize the high frequency component of the frequency in the time axis direction of the interlace signal of the current field in comparison with the low frequency component in the time axis direction of the current field interlace signal. A first enhancement circuit (101) for performing amplitude enhancement; Using the output signal of the first line interpolation circuit and the output signal of the field delay circuit, the high frequency component of the frequency is compared with the low frequency component in the time axis direction of the output signal of the first line interpolation circuit. A second emphasis circuit (102) for performing amplitude emphasis on the output signal of the first line interpolation circuit by emphasizing, and an output signal of the field delay circuit and the second emphasis A mixing circuit (40) for adaptively mixing the output signal of the circuit according to the motion detection signal , a first double speed conversion circuit (51) for converting the output signal of the first emphasis circuit at a double speed, and the mixing A second double speed conversion circuit (52) for double-speed conversion of the output signal of the circuit, and a selection circuit (60) for outputting as a non-interlace signal by switching the output signals of the first and second double speed conversion circuits for each line When Providing a video signal processing circuit, characterized in that the arrangement comprises,
(B) In a video signal processing circuit that converts an input interlace signal of the current field into a non-interlace signal, a first field delay circuit (10) that delays the interlace signal of the current field by one field; a second field delay circuit for one field delaying the output signal of the field delay circuit (11), wherein the first line interpolation circuit for interpolating the current field of interlaced signal line (20), the interlace signal of the current field Using the motion detection circuit (30) for detecting motion and generating a motion detection signal, the interlace signal of the current field, and the output signals of the first and second field delay circuits, the interlace signal of the current field Emphasizes the high frequency component of the frequency compared to the low frequency component in the time axis direction Thus, the first emphasis circuit (103) for performing amplitude emphasis on the interlace signal of the current field in the time axis direction, the output signal of the first line interpolation circuit, and the first and second fields Using the output signal of the delay circuit, the high-frequency component of the frequency is compared with the low-frequency component in the time axis direction of the output signal of the first line interpolation circuit to emphasize the first line interpolation circuit. The second enhancement circuit (104) for performing amplitude enhancement in the time axis direction on the output signal, the output signal of the first field delay circuit, and the output signal of the second enhancement circuit are subjected to the motion detection. A mixing circuit (40) for adaptively mixing in accordance with the signal ; a first double speed converting circuit (51) for converting the output signal of the first emphasis circuit at a double speed; 2 double speed conversion circuit And 52), said first video signal processing circuit, characterized by being configured and a selection circuit for outputting a non-interlaced signal (60) by switching the output signal of the second rate conversion circuit for each line Is to provide.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
The video signal processing circuit of the present invention will be described below with reference to the accompanying drawings. 1 is a block diagram showing a first embodiment of the video signal processing circuit of the present invention, FIG. 2 is a block diagram showing a second embodiment of the video signal processing circuit of the present invention, and FIG. 3 is a video signal processing circuit of the present invention. FIG. 4 is a block diagram showing a fourth embodiment of the video signal processing circuit of the present invention . 1 to 4 , the same parts as those in FIG. 5 are denoted by the same reference numerals, and the description thereof may be omitted as appropriate.
[0014]
<First embodiment>
In FIG. 1, a video signal i that is an interlace signal input from an input terminal 1 is input to a field memory 10, a line interpolation circuit 20, a motion detection circuit 30, and an adder 76. The field memory 10 delays the video signal i by one field and generates a still image portion interpolation line signal s. The line interpolation circuit 20 interpolates the video signal i in the field to generate a moving image portion interpolation line signal m. The motion detection circuit 30 generates a motion detection signal k from the video signal i.
[0015]
The still image portion interpolation line signal s output from the field memory 10 is input to the line interpolation circuit 21, the mixing circuit 40, and the subtractor 77. The line interpolation circuit 21 interpolates the input still image portion interpolation line signal s in the field to generate an interpolation line signal sm. The subtracter 74 takes the difference between the interpolated line signal sm and the video signal i that is a non-interpolated line signal, and inputs the difference to the multiplier 75. The multiplier 75 multiplies the output signal of the subtracter 74 by the coefficient a and inputs the result to the adder 76. The adder 76 adds the output signal of the multiplier 75 and the video signal i and inputs the added signal to the double speed conversion circuit 51.
[0016]
On the other hand, the subtractor 77 takes the difference between the moving image portion interpolation line signal m and the still image portion interpolation line signal s and inputs the difference to the multiplier 78. Multiplier 78 multiplies the output signal of subtractor 77 by coefficient a and inputs the result to adder 79. The adder 79 adds the output signal of the multiplier 78 and the moving image portion interpolation line signal m and inputs the result to the mixing circuit 40. The mixing circuit 40 adaptively mixes the still image portion interpolation line signal s and the output signal of the adder 79 in the same manner as the above-described equation (1). Here, it becomes the output signal of the adder 79 instead of m in the equation (1). Note that the coefficient a of the multiplier 75 and the multiplier 78 may be the same value or slightly different.
[0017]
The output signal of the adder 76, which is a non-interpolated line signal, is input to the double speed conversion circuit 51 and doubled. The interpolation line signal h output from the mixing circuit 40 is input to the double speed conversion circuit 52 and doubled. The output signals of the double speed conversion circuits 51 and 52 are input to the selection circuit 60. The selection circuit 60 outputs the non-interlace signal from the output terminal 61 by switching the output signals of the double speed conversion circuits 51 and 52 for each line.
[0018]
Thus, in the video signal processing circuit of the present invention, using the video signal i which is a non-interpolated line signal and the signal obtained by delaying it by 1 field in the field memory 10 (still image portion interpolation line signal s), A first emphasis circuit 101 that emphasizes a high frequency component of the video signal i in the time axis direction, a signal obtained by delaying the moving image portion interpolation line signal m and the video signal i by one field in the field memory 10 (still image portion interpolation line signal s) and a second enhancement circuit 102 for enhancing the high frequency component of the moving image portion interpolation line signal m in the time axis direction.
[0019]
The first enhancement circuit 101 includes a line interpolation circuit 21, a subtracter 74, a multiplier 75, and an adder 76, and the second enhancement circuit 102 includes a subtractor 77, a multiplier 78, and an adder 79. . The line interpolation circuit 21 is inserted to correct that the line phase between the video signal i and the still image portion interpolation line signal s delayed by one field is shifted by 1/2 line. The first emphasis circuit 101, 102 emphasizes the high frequency component in the time axis direction, and then converts the interlace signal from a non-interlace signal to a non-interlace signal at the same time by performing double speed conversion. Emphasis can be given.
[0020]
<Second embodiment>
2, the same parts as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted as appropriate. The second embodiment shown in FIG. 2 differs from FIG. 1 in that a multiplier 70 as an amplitude variable means for changing the amplitude in accordance with the motion detection signal k is provided at the subsequent stage of the multiplier 75 in the first enhancement circuit 101. It is to have established. In FIG. 2, the first emphasis circuit 101 ′ is used. Since the multiplier 70 multiplies the output signal of the multiplier 75 by the motion detection signal k, the high frequency component emphasis signal has the maximum amplitude when the motion detection by the motion detection circuit 30 is motion determination, and the amplitude when the motion determination is stationary. Minimal. In the first embodiment shown in FIG. 1, time axis enhancement is performed on non-interpolated lines even in a still image. In the second embodiment, time axis enhancement is performed when motion detection by the motion detection circuit 30 is still determination. Is not done.
[0021]
Originally, the difference between the still image and the signal delayed by one field does not occur, but the line phase is shifted by 1/2 line from the video signal i and the still image portion interpolation line signal s delayed by one field. Due to the line interpolation circuit 21 that corrects the image, a difference is generated for an image having many high-frequency components in the vertical direction, and flicker interference may occur. According to the configuration of the second embodiment, the time axis enhancement is not performed at the time of stillness determination, so that the original non-interpolated line signal is obtained and flicker interference does not occur. Therefore, the second embodiment is preferable to the first embodiment in terms of preventing the occurrence of flicker interference.
[0022]
<Third embodiment>
3, the same parts as those in FIGS. 1 and 2 are denoted by the same reference numerals, and the description thereof is omitted as appropriate. In the third embodiment shown in FIG. 3 and the fourth embodiment shown in FIG. 4 to be described later, a field memory is provided so that a larger afterimage can be reduced than in the first and second embodiments shown in FIGS. Further, a field memory 11 is provided at the subsequent stage of 10, and amplitude emphasis in the time axis direction is performed using the output signal of the field memory 11 in addition to the output signal of the field memory 10.
[0023]
In FIG. 3, a field memory 11 is connected to the subsequent stage of the field memory 10. The line interpolation circuit 21, the subtractor 711, and the multiplier 712 function in the same manner as the line interpolation circuit 21, the subtracter 74, and the multiplier 75 of the first enhancement circuit 101 in FIG. The output signal fi of the field memory 11 is input to the line interpolation circuit 22, the motion detection circuit 30, and the subtracter 714. The line interpolation circuit 22 interpolates the input signal fi in the field to generate an interpolation line signal smi. The motion detection circuit 30 generates a motion detection signal k using the video signal i and the output signal fi of the field memory 11.
[0024]
The subtractor 714 takes the difference between the signal fi and the video signal i and inputs the difference to the multiplier 715. The multiplier 715 multiplies the output signal of the subtracter 714 by the coefficient b and inputs the result to the adder 713. The adder 713 adds the output signal of the multiplier 712, the output signal of the multiplier 715, and the video signal i and inputs them to the double speed conversion circuit 51.
[0025]
The subtractor 714 and the multiplier 715 generate a signal that emphasizes the high frequency component of the video signal i in the time axis direction using the video signal i and the signal fi delayed by 2 fields (one frame). Yes. In the third embodiment, the line interpolation circuit 21, the subtracter 711, the multiplier 712, the subtracter 714, the multiplier 715, and the adder 713 constitute the first enhancement circuit 103.
[0026]
On the other hand, the subtracter 721 and the multiplier 722 have the same functions as the subtractor 77 and the multiplier 78 of the second enhancement circuit 102 in FIG. The subtractor 724 calculates the difference between the moving image portion interpolation line signal m and the interpolation line signal smi and inputs the difference to the multiplier 725. The multiplier 725 multiplies the output signal of the subtractor 724 by the coefficient b and inputs the result to the adder 723. The adder 723 adds the output signal of the multiplier 722, the output signal of the multiplier 725, and the moving image portion interpolation line signal m, and inputs them to the mixing circuit 40. Note that the coefficient b of the multiplier 715 and the multiplier 725 may be the same value or may be slightly different. The mixing circuit 40 adaptively mixes the still image portion interpolation line signal s and the output signal of the adder 713 in accordance with the motion detection signal k.
[0027]
The subtractor 724 and the multiplier 725 use the moving image portion interpolation line signal m and the interpolation line signal smi to generate a signal that emphasizes the high frequency component of the moving image portion interpolation line signal m in the time axis direction. In the third embodiment, the line interpolation circuit 22, the subtracter 721, the multiplier 722, the subtracter 724, the multiplier 725, and the adder 723 constitute the second enhancement circuit 104. The line interpolation circuit 22 is inserted to correct the line phase between the moving image portion interpolation line signal m output from the line interpolation circuit 20 and the signal fi delayed by one frame.
[0028]
In the third embodiment described above, afterimage correction can be performed with higher accuracy than in the first and second embodiments.
[0029]
<Fourth embodiment>
The fourth embodiment shown in FIG. 4 differs from FIG. 3 in that multiplication as amplitude variable means for changing the amplitude in accordance with the motion detection signal k is performed at the subsequent stage of the multipliers 712 and 715 in the first enhancement circuit 103. The devices 716 and 717 are provided. In FIG. 4, the first emphasis circuit 103 ′ is assumed. Since the multipliers 716 and 717 multiply the output signals of the multipliers 712 and 715 by the motion detection signal k, the high-frequency component emphasis signal has the maximum amplitude when the motion detection by the motion detection circuit 30 is motion determination, and the stillness determination In this case, the amplitude is minimized. In the fourth embodiment, the occurrence of flicker interference is prevented as in the second embodiment.
[0030]
In the fourth embodiment, afterimage correction can be performed with higher accuracy than in the first and second embodiments, and flicker interference can be prevented.
[0031]
【The invention's effect】
As described above in detail, according to the video signal processing circuit of the present invention, the high-frequency component of the video signal is time-converted using the field delay circuit (field memory) used for converting the interlace signal into the non-interlace signal. It can be emphasized in the axial direction. This eliminates the need for a separate field memory for high-frequency component enhancement (afterimage reduction), thereby reducing the cost. In addition, since the high-frequency component is emphasized before the double speed conversion, there is a problem that the operating frequency is increased and the capacity of the field memory is increased as in the case where the afterimage reduction circuit is provided at the subsequent stage of the interlace / non-interlace conversion circuit. Absent.
[0032]
In addition, a first field delay circuit that delays the interlace signal by one field, a second field delay circuit that delays the output signal of the first field delay circuit by one field, the interlace signal, and the first and second field delays. A first emphasis circuit for emphasizing a high frequency component of the interlace signal in the time axis direction using an output signal of the circuit, an output signal of the line interpolation circuit, an output signal of the first and second field delay circuits, By using the second interpolation circuit for enhancing the high frequency component of the output signal of the line interpolation circuit in the time axis direction, a large afterimage can be accurately corrected.
[0033]
Furthermore, if the first emphasis circuit is provided with amplitude varying means for varying the amplitude in accordance with the motion detection signal, the occurrence of flicker interference can be prevented.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of the present invention.
FIG. 2 is a block diagram showing a second embodiment of the present invention.
FIG. 3 is a block diagram showing a third embodiment of the present invention.
FIG. 4 is a block diagram showing a fourth embodiment of the present invention.
FIG. 5 is a block diagram showing a conventional example.
FIG. 6 is a block diagram showing a general configuration of an afterimage reduction circuit.
[Explanation of symbols]
10,11 Field memory (field delay circuit)
20, 21, 22 Line interpolation circuit 30 Motion detection circuit 40 Mixing circuit 51, 52 Double speed conversion circuit 60 Selection circuit 70, 716, 717 Multiplier (amplitude variable means)
74, 77, 711, 714, 721, 724 Subtractor 75, 78, 712, 715, 722, 725 Multiplier 76, 79, 713, 723 Adder 101-104, 101 ', 103' Enhancement circuit

Claims

In the video signal processing circuit for converting the input interlace signal of the current field into a non-interlace signal,
A field delay circuit for delaying the interlace signal of the current field by one field;
A first line interpolation circuit for line interpolating the interlace signal of the current field ;
A motion detection circuit for detecting a motion of the interlace signal in the current field and generating a motion detection signal;
Using the interlace signal of the current field and the output signal of the field delay circuit, the high frequency component of the frequency is emphasized in comparison with the low frequency component in the time axis direction of the interlace signal of the current field. A first enhancement circuit that performs amplitude enhancement in the time axis direction on the interlaced signal;
Using the output signal of the first line interpolation circuit and the output signal of the field delay circuit, the high frequency component of the frequency is compared with the low frequency component in the time axis direction of the output signal of the first line interpolation circuit. A second enhancement circuit that performs amplitude enhancement in the time axis direction on the output signal of the first line interpolation circuit by
A mixing circuit for adaptively mixing the output signal of the field delay circuit and the output signal of the second enhancement circuit according to the motion detection signal;
A first double speed conversion circuit for double speed conversion of the output signal of the first enhancement circuit;
A second double speed conversion circuit for double speed conversion of the output signal of the mixing circuit;
A video signal processing circuit comprising: a selection circuit that outputs a non-interlace signal by switching output signals of the first and second double speed conversion circuits for each line.

A second line interpolation circuit for line interpolating the output signal of the field delay circuit;
The first enhancement circuit performs amplitude enhancement in the time axis direction on the interlace signal of the current field using the interlace signal of the current field and the output signal of the second line interpolation circuit. The video signal processing circuit according to claim 1.

In the video signal processing circuit for converting the input interlace signal of the current field into a non-interlace signal,
A first field delay circuit for delaying the interlace signal of the current field by one field;
A second field delay circuit for delaying the output signal of the first field delay circuit by one field;
A first line interpolation circuit for line interpolating the interlace signal of the current field ;
A motion detection circuit for detecting a motion of the interlace signal in the current field and generating a motion detection signal;
Using the interlace signal of the current field and the output signals of the first and second field delay circuits, the high frequency component of the frequency is emphasized in comparison with the low frequency component in the time axis direction of the interlace signal of the current field. A first enhancement circuit for performing amplitude enhancement in the time axis direction on the interlace signal of the current field by
Using the output signal of the first line interpolation circuit and the output signals of the first and second field delay circuits, the high frequency component of the frequency in the time axis direction of the output signal of the first line interpolation circuit is obtained. A second emphasis circuit that performs amplitude emphasis in the time axis direction on the output signal of the first line interpolation circuit by emphasizing compared with a low-frequency component;
A mixing circuit for adaptively mixing the output signal of the first field delay circuit and the output signal of the second enhancement circuit according to the motion detection signal;
A first double speed conversion circuit for double speed conversion of the output signal of the first enhancement circuit;
A second double speed conversion circuit for double speed conversion of the output signal of the mixing circuit;
A video signal processing circuit comprising: a selection circuit that outputs a non-interlace signal by switching output signals of the first and second double speed conversion circuits for each line.

A second line interpolation circuit for line interpolating the output signal of the first field delay circuit;
A third line interpolation circuit for line interpolating the output signal of the second field delay circuit;
The first enhancement circuit uses the interlace signal of the current field, the output signal of the second line interpolation circuit, and the output signal of the second field delay circuit, to the interlace signal of the current field. To emphasize the amplitude in the time axis direction,
The second enhancement circuit uses the output signal of the first line interpolation circuit, the output signal of the first field delay circuit, and the third line interpolation circuit to generate the first line interpolation circuit. 4. The video signal processing circuit according to claim 3, wherein amplitude enhancement in the time axis direction is performed on said output signal.

The first emphasis circuit is provided with amplitude variable means for changing the amplitude so that the amplitude is increased when there is movement according to the motion detection signal and the amplitude is decreased when there is no movement. the video signal processing circuit according to any one of claims 1 to 4.