JP2004152814A - 半導体素子用基板とその製造方法 - Google Patents

Abstract

【課題】高い結晶性と結晶の欠陥密度の低い炭化珪素エピタキシャル膜を表面に有する半導体素子用基板を提供する。
【解決手段】半導体素子用基板１０は、基板１１の表面に、第１薄膜層１２と第２薄膜層１３と表面薄膜層１４とをこの順に積層して備える。基板１１はＡｌ_２Ｏ_３の結晶基板であり、第１薄膜層１２はＡｌＮの薄膜とされ、第２薄膜層１３はＴｉＣの薄膜とされている。表面薄膜層１４は六方晶系の４Ｈ−ＳｉＣをヘテロエピタキシャル成長させて製膜したヘテロエピタキシャル膜である。第２薄膜層１３のＴｉＣは、表面薄膜層１４（ヘテロエピタキシャル膜）の４Ｈ−ＳｉＣに対する結晶の格子整合性が第１薄膜層１２のＡｌＮより高い性質を有する。よって、第２薄膜層１３に４Ｈ−ＳｉＣをヘテロエピタキシャル成長させて表面薄膜層１４を形成するに際し、ＴｉＣと４Ｈ−ＳｉＣの結晶の整合性は高まる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、表面に炭化珪素のエピタキシャル膜を有する半導体素子用基板とその製造方法に関する。
【０００２】
【従来の技術】
炭化珪素は、シリコンに比して絶縁破壊電極強度や電子移動速度が高く、高温で安定動作する等の物理的性質に優れており、高速・高出力ももたらすデバイス基材として注目されている。こうした優れた性質を利用すべく、表面に炭化珪素のエピタキシャル膜を有する半導体素子用基板が提案されている（例えば、特許文献１）。
【特許文献１】
特開平１０−２２３４９６号公報
【０００３】
【発明が解決しようとする課題】
しかしながら、上記の特許文献１で提案された半導体素子用基板では、次のような問題点が指摘されるに到った。
上記の特許文献１は、表面に炭化珪素のエピタキシャル膜を有する半導体素子用基板の製造過程において、単結晶ＳｉＣ層にイオン注入を行い、イオン注入を受けた側の単結晶ＳｉＣ膜を最終的なエピタキシャル膜とする。イオン注入に際しては、注入条件の変動等による注入欠陥に基づいて、エピタキシャル膜の結晶格子に欠陥をきたすことが起き得る。このため、表面の炭化珪素エピタキシャル膜では、結晶の欠陥密度が高くなることが有り得る。
【０００４】
本発明は、上記問題点を解決するためになされ、高い結晶性と結晶の欠陥密度が低い炭化珪素エピタキシャル膜を表面に有する半導体素子用基板を提供すると共に、こうした半導体素子用基板の簡便な製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段およびその作用・効果】
かかる課題の少なくとも一部を解決するため、本発明の半導体素子は、結晶性の基板の表面に、第１の薄膜層、第２の薄膜層、炭化珪素のエピタキシャル膜をこの順に積層して備える。エピタキシャル膜の製膜対象となる第２の薄膜層は、エピタキシャル膜の膜物質（炭化珪素）に対する結晶の格子整合性が第１の薄膜層の膜物質（第１の膜物質）より高い性質を有する膜物質（第２の膜物質）から薄膜形成したものである。よって、第２の薄膜層と炭化珪素エピタキシャル膜の境界では、それぞれの膜物質（第２の膜物質と炭化珪素）が比較的高い結晶整合性で結晶化する。このため、この境界を含むエピタキシャル膜においても、その膜物質である炭化珪素が結晶格子に欠陥が少ない状態で結晶したものとなり、エピタキシャル膜での炭化珪素の結晶性が高まり、結晶の欠陥密度も低減する。
【０００６】
この場合、第２の薄膜層にあってもその膜物質（第２の膜物質）が結晶格子に欠陥が少ない状態で結晶したものであることが好ましい。このためには、第２の薄膜層の製膜対象である第１の薄膜層が、第２の膜物質に対する結晶の整合性と基板の結晶物質に対する結晶の整合性とを兼ね備えた膜物質（第１の膜物質）で製膜することが望ましい。
【０００７】
結晶の整合性は、結晶の格子定数の近似程度でほぼ説明できるので、第２の薄膜層は、エピタキシャル膜の膜物質（炭化珪素）の結晶の格子定数が第１の薄膜層の膜物質（第１の膜物質）より近似した膜物質（第２の膜物質）から薄膜形成したものとすることもできる。また、第１の薄膜層は、第２の膜物質に対する結晶の整合性と基板の結晶物質に対する結晶の整合性とを兼ね備えた膜物質（第１の膜物質）から薄膜形成したものとすることが好ましい。
【０００８】
基板については、その表面に第１、第２の薄膜層およびエピタキシャル膜が形成できればよいことから、口径の制約を受けない。よって、基板を大口径なものとできると共に、大口径の基板への第１、第２の薄膜層の形成および炭化珪素のエピタキシャル膜の形成にあっても特段の支障がない。よって、高い結晶性に起因して結晶の欠陥密度が低い炭化珪素エピタキシャル膜を有する大面積の半導体素子用基板を提供できる。
【０００９】
これらの結果、本発明の半導体素子用基板を用いれば、エピタキシャル膜を形成する炭化珪素の有する性質により、高温環境下或いは高電圧環境下での安定した高速動作が実現可能な半導体素子を提供できる。
【００１０】
上記の構成を有する本発明の半導体素子用基板は、種々の態様を採ることもできる。即ち、炭化珪素エピタキシャル膜を、六方晶系または立方晶系のいずれかの炭化珪素、例えば、六方晶系の２Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ―ＳｉＣ、８Ｈ―ＳｉＣ、１５Ｒ―ＳｉＣまたは立方晶系の３Ｃ−ＳｉＣのいずれかをエピタキシャル成長させたものとすることができる。こうすれば、エピタキシャル膜形成に既存のエピタキシャル成長手法を採ることができ、製造コスト低減を図ることができる。
【００１１】
また、基板をアルミナ（Ａｌ_２Ｏ_３）または珪素（Ｓｉ）の結晶基板とし、第１の薄膜層を窒化アルミ（ＡｌＮ）の薄膜層とし、第２の薄膜層を炭化チタン（ＴｉＣ）の薄膜層とすることができる。こうすれば、第２の薄膜層についての上記した性質を確実に発揮できる。しかも、ＡｌＮは、第２の薄膜層のＴｉＣに対する結晶の整合性と基板の結晶物質（Ａｌ_２Ｏ_３、Ｓｉ）に対する結晶の整合性とを兼ね備えている。よって、この態様によれば、第２の薄膜層での膜物質（ＴｉＣ）の結晶性向上、延いてはエピタキシャル膜での炭化珪素の結晶性向上にも寄与できる。このため、炭化珪素エピタキシャル膜における高い結晶性に起因した結晶の欠陥密度低減の信頼性が高まる。
【００１２】
この窒化アルミ（ＡｌＮ）の第１の薄膜層については、その膜厚を約１０ｎｍ〜約１０μｍとすればよい。炭化チタン（ＴｉＣ）の第２の薄膜層については、その膜厚を約１００ｎｍ〜約１０μｍとすればよい。基板にＡｌＮの第１の薄膜層を形成する際、基板の構成物質がＡｌ_２Ｏ_３またはＳｉであることから、この第１の薄膜層の臨界膜厚は僅か数ｎｍである。しかし、このように膜厚が薄いと、Ａｌ_２Ｏ_３またはＳｉの基板に形成した第１の薄膜層では膜物質であるＡｌＮの結晶格子に乱れが起きたままとなることがある。こうした結晶格子の乱れは膜厚の増加と共にある程度の緩和が可能であるので、ＡｌＮの第１の薄膜層の膜厚を上記のように規定すれば、第１の薄膜層での格子緩和をほぼ確実に実現できる。
【００１３】
また、薄膜形成に際しては転位（線欠陥）が起き得る。この時、転位ループが形成されるため、成長方向へ転位を減らすことができるので、薄膜表面近傍の転位密度が低くなる。よって、こうした転位密度を低減する上でも、ＡｌＮの第１の薄膜層の膜厚を上記のように規定することが好ましい。
【００１４】
この場合、ＡｌＮの第１の薄膜層の膜厚を上記範囲の上限値以下とすれば、不用意に薄膜を厚くする必要がない。よって、膜厚が厚すぎない分、第１の薄膜層の製膜過程における結晶格子欠陥の発生を抑制できる他、膜形成に際して用いる原料の少量化、低コスト化を図ることができる。
【００１５】
第２の薄膜層についても同様に説明できる。つまり、第１の薄膜層にＴｉＣの第２の薄膜層を形成する際、第１の薄膜層の膜物質がＡｌＮであることから、第２の薄膜層の臨界膜厚は約５０ｎｍである。しかし、こうした臨界膜厚では、ＡｌＮの第１の薄膜層に形成した第２の薄膜層では膜物質であるＴｉＣの結晶格子に乱れが起きたままとなることがある。よって、既述したように、ＴｉＣの第２の薄膜層の膜厚を上記のように規定すれば、第２の薄膜層での格子緩和をほぼ確実に実現できる。転位密度低減、上限値についても同様である。
【００１６】
このように膜厚を規定する上で、窒化アルミ（ＡｌＮ）の第１の薄膜層の膜厚を約５０ｎｍ〜約１０μｍとし、炭化チタン（ＴｉＣ）の第２の薄膜層の膜厚を約２００ｎｍ〜約１０μｍとすれば、上記した格子緩和の実現・転移発生低減の点から、より好ましい。
【００１７】
また、かかる課題の少なくとも一部を解決するための本発明の製造方法は、
結晶性の基板の表面に、第１の薄膜層と第２の薄膜層と炭化珪素のエピタキシャル膜とをこの順に有する半導体素子用基板の製造方法であって、
前記基板の表面に、該基板の結晶物質に対する結晶の格子整合性が前記第２の薄膜層の膜物質より高い性質を有する第１の膜物質で薄膜層を形成する工程（１）と、
前記第１の物質の薄膜層の表面に、前記エピタキシャル膜の膜物質である前記炭化珪素に対する結晶の格子整合性が前記第１の膜物質より高い性質を有する第２の物質で薄膜層を形成する工程（２）と、
前記第２の物質の薄膜層の表面に、炭化珪素をエピタキシャル成長させてエピタキシャル膜を形成する工程（３）とを備える、ことをその要旨とする。
【００１８】
上記構成を有する本発明の製造方法によれば、基板表面に第１の薄膜層、第２の薄膜層、炭化珪素のエピタキシャル膜をこの順に積層して備えることで、炭化珪素エピタキシャル膜の結晶性を高め結晶の欠陥密度が低い半導体素子用基板を製造することができる。しかも、第１、第２の薄膜層形成、エピタキシャル成長手法等の既存の工程を取ればいいことから、高性能の半導体素子の提供が可能な半導体素子用基板を容易に製造することができる。
【００１９】
この場合、アルミナ（Ａｌ_２Ｏ_３）または珪素（Ｓｉ）の結晶基板の表面に、窒化アルミ（ＡｌＮ）の第１の薄膜層を形成し、この薄膜層の表面に、炭化チタン（ＴｉＣ）の第２の薄膜層を形成し、さらにこの薄膜層に、六方晶系または立方晶系のいずれかの炭化珪素（例えば、２Ｈ−ＳｉＣ、６Ｈ―ＳｉＣ、８Ｈ―ＳｉＣ、１５Ｒ―ＳｉＣまたは３Ｃ−ＳｉＣのいずれかの炭化珪素）をエピタキシャル成長させてエピタキシャル膜を形成するようにすることが好ましい。
【００２０】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づき説明する。図１は実施例の半導体素子用基板１０を説明する説明図である。
【００２１】
図示するように、半導体素子用基板１０は、基板１１の表面に、第１薄膜層１２と第２薄膜層１３と表面薄膜層１４とをこの順に積層して備える。本実施例では、基板１１はアルミナ（Ａｌ_２Ｏ_３）の結晶基板であり、第１薄膜層１２は窒化アルミ（ＡｌＮ）の薄膜層とされ、第２薄膜層１３は炭化チタン（ＴｉＣ）の薄膜層とされている。また、表面薄膜層１４は六方晶系の炭化珪素の一つである４Ｈ−ＳｉＣをヘテロエピタキシャル成長させて製膜したヘテロエピタキシャル膜である。
【００２２】
このように基板・薄膜の物質を選定したので、第１薄膜層１２は、その膜物質（ＡｌＮ）が基板１１のＡｌ_２Ｏ_３に対する結晶整合性と第２薄膜層１３の膜物質（ＴｉＣ）に対する結晶整合性とを兼ね備えていることから、格子欠陥が少ない状態でＡｌＮが結晶化したＡｌＮ薄膜となる。そして、この第１薄膜層１２に積層形成された第２薄膜層１３にあっても、その膜物質同士（ＴｉＣとＡｌＮ）の結晶整合性から、格子欠陥が少ない状態でＴｉＣが結晶化したＴｉＣ薄膜となる。
【００２３】
また、第２薄膜層１３の膜物質（ＴｉＣ）は、表面薄膜層１４（ヘテロエピタキシャル膜）の４Ｈ−ＳｉＣに対する結晶の格子整合性が第１薄膜層１２の膜物質（ＡｌＮ）より高い性質を有する。よって、この第２薄膜層１３に炭化珪素（４Ｈ−ＳｉＣ）をヘテロエピタキシャル成長させてヘテロエピタキシャル膜（表面薄膜層１４）を形成するに際し、膜物質（ＴｉＣ）と４Ｈ−ＳｉＣとの結晶の整合性は高まる。
【００２４】
次に、上記した半導体素子用基板１０の製造方法について説明する。図２は半導体素子用基板１０の製造プロセスを示すプロセス図である。
【００２５】
図示するように、半導体素子用基板１０の製造に際しては、まず、Ａｌ_２Ｏ_３の結晶基板を用意しこれを基板１１とすると共に、後述の製膜処理に備えて前処理（脱脂洗浄処理）する（ステップＳ１００）。Ａｌ_２Ｏ_３の結晶基板は、市販されているので、容易に入手することができる。また、そのサイズについても種々のものがあり、４インチ以上の大口径のものとすることもできる。
【００２６】
次に、基板１１の表面にＡｌＮの第１薄膜層１２を製膜する（ステップＳ１１０）。この工程では、脱脂洗浄を経た基板１１をＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）装置のチャンバにセットする。次いで、当該チャンバ内で基板１１を約９００℃まで加熱し、加熱済み基板１１にＡｌを約２０ｎｍ／ｍｉｎの速度で電子ビーム照射し、Ａｌをビーム蒸着する。この電子ビーム蒸着と並行して約３５０Ｗの出力のＲＦラジカル源からＮラジカルを供給する。これにより、基板１１の表面にＡｌＮの第１薄膜層１２を約１００ｎｍの膜厚で製膜する。
【００２７】
この第１薄膜層１２の製膜に際して、第１薄膜層１２の膜物質（ＡｌＮ）は基板１１のＡｌ_２Ｏ_３との結晶整合性を呈することから、第１薄膜層１２は、格子欠陥が少ない状態でＡｌＮが結晶化したＡｌＮ薄膜となる。
【００２８】
次いで、基板１１に製膜済みの第１薄膜層１２にＴｉＣの第２薄膜層１３を製膜する（ステップＳ１２０）。この工程では、第１薄膜層１２を製膜済みの基板１１を熱処理炉にセットし、Ｎ_２ガスのガスフロー下で基板１１を約１０００℃で約１時間に亘って加熱する。次いで、加熱済み基板１１をスパッタリング装置にセットし、約６００℃での加熱と、Ｔｉのスパッタリングを行う。このスパッタリングに際しては、Ａｒ：Ｃ_２Ｈ_２を９８：２の割合でスパッタリング装置に供給しながら、Ｔｉを約２００Ｗの出力のＲＦスパッタで飛ばして、ＴｉとＣの反応スパッタリングを行う。これにより、基板１１に製膜済み第１薄膜層１２の表面にＴｉＣの第２薄膜層１３を約２００ｎｍの膜厚で製膜する。
【００２９】
こうした第１薄膜層１２への第２薄膜層１３の製膜に際し、第２薄膜層１３の膜物質（ＴｉＣ）に対して第１薄膜層１２の膜物質（ＡｌＮ）が有する既述した結晶整合性から、第２薄膜層１３は格子欠陥が少ない状態でＴｉＣが結晶化したＴｉＣ薄膜となる。
【００３０】
基板１１への第１薄膜層１２、第２薄膜層１３の製膜に続いては、第２薄膜層１３の表面に４Ｈ−ＳｉＣの表面薄膜層１４（ヘテロエピタキシャル膜）を製膜する（ステップＳ１３０）。この工程では、第２薄膜層１３を製膜済みの基板１１をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置のチャンバにセットし、当該チャンバ内にて、水素（Ｈ_２）を流しながら基板１１を約１７００℃まで加熱し約１時間ほど保持する。その後、エチレン（Ｃ_２Ｈ_２）とジクロロシラン（ＳｉＨ_２Ｃｌ_２）を約３．２５ｃｍ^３／ｍｉｎずつ交互に供給して、４Ｈ―ＳｉＣをヘテロエピタキシャル成長させて表面薄膜層１４（ヘテロエピタキシャル膜）を徐々に製膜する。本実施例では、約３．２５ｃｍ^３／ｍｉｎずつのＣ_２Ｈ_２とＳｉＨ_２Ｃｌ_２の交互供給を１サイクルとし、これを１００サイクル繰り返した。これにより、ＴｉＣの第２薄膜層１３の表面に、４Ｈ―ＳｉＣの表面薄膜層１４（ヘテロエピタキシャル膜）を約１２０ｎｍの膜厚で膜形成した。この１００サイクルの製膜後には、チャンバ内を水素環境下とし、その中で基板１１を室温まで降下させた。これら一連のプロセスにより、半導体素子用基板１０が完成する。
【００３１】
第２薄膜層１３の膜物質（ＴｉＣ）は、立方晶でありその結晶の格子定数が４．３２であることから、基板面に（１１１）面が並行に成長したＴｉＣは、４Ｈ−ＳｉＣに対してＴｉＣ（１１１）／／ＳｉＣ（０００１）の配置を採り、格子定数がａ軸で３．０７３、ｃ軸で１０．０５３の六方晶の４Ｈ−ＳｉＣと高い格子整合性を呈する。つまり、ＴｉＣは、立方晶であるがために結晶面の対角頂点間距離（４．３２／√（２）＝３．０５５）が六方晶のａ軸の格子定数に近似して４Ｈ−ＳｉＣとの格子不整合がほぼ０％であるのに対し、第１薄膜層１２の膜物質（ＡｌＮ）は、結晶の格子定数がａ軸で３．１１、ｃ軸で４．９８であることから、４Ｈ−ＳｉＣとの格子不整合が１％と大きい。
【００３２】
こうした格子整合の点から、第２薄膜層１３の膜物質（ＴｉＣ）は、既述したように表面薄膜層１４（エピタキシャル膜）の膜物質（４Ｈ−ＳｉＣ）に対して高い結晶整合性を呈する。よって、この第２薄膜層１３に４Ｈ−ＳｉＣをヘテロエピタキシャル成長させてヘテロエピタキシャル膜（表面薄膜層１４）を形成するに際し、第２薄膜層１３と表面薄膜層１４との膜境界でのＴｉＣと４Ｈ−ＳｉＣとの結晶の整合性は高まり、膜境界での４Ｈ−ＳｉＣの結晶欠陥密度は低下する。このため、膜境界はもとより表面薄膜層１４（ヘテロエピタキシャル膜）においても、４Ｈ−ＳｉＣの結晶性が高まり、結晶の欠陥密度も低下する。つまり、表面薄膜層１４を、４Ｈ−ＳｉＣの結晶性が高く結晶欠陥密度も低いヘテロエピタキシャル膜とできる。
【００３３】
このように製造した半導体素子用基板１０では、基板１１がＡｌ_２Ｏ_３の基板であるため、４インチを越える大口径なものとできる。しかも、こうした大口径の基板１１であっても、分子線成長法（ＭＢＥ）や反応スパッタリング、ヘテロヘテロエピタキシャル成長の手法で、第１薄膜層１２、第２薄膜層１３および表面薄膜層１４（ヘテロエピタキシャル膜）を支障なく製膜できる。よって、高い結晶性に起因して結晶の欠陥密度が低い４Ｈ−ＳｉＣのヘテロエピタキシャル膜を有する大面積の半導体素子用基板１０を提供できる。
【００３４】
こうして提供される半導体素子用基板１０を、表面薄膜層１４（４Ｈ−ＳｉＣのヘテロエピタキシャル膜）へのゲート酸化膜およびゲートの形成、ソース・ドレインの形成等を経ることで、表面薄膜層１４をソース・ドレイン間に亘るチャンネルとする半導体素子とできる。この半導体素子は、チャンネルとなる表面薄膜層１４が４Ｈ−ＳｉＣのヘテロエピタキシャル膜であることから、電子の高移動度に基づく高速動作が可能で高性能な素子となる。加えて、４Ｈ−ＳｉＣが呈する特性（高温特性等）と相俟って、本実施例の半導体素子用基板１０を用いれば、高電圧下での高速動作や、高温下での安定した高速動作を実現可能な半導体素子を製造できる。
【００３５】
また、半導体素子用基板１０を製造するに際し、基板１１をＡｌ_２Ｏ_３結晶基板とし、第１薄膜層１２をＡｌＮの薄膜層とし、第２薄膜層１３をＴｉＣ薄膜としたので、上記した結晶整合性を確実に発揮できる。よって、４Ｈ−ＳｉＣのヘテロエピタキシャル膜（表面薄膜層１４）における４Ｈ−ＳｉＣの高い結晶性に起因した結晶の欠陥密度低減の信頼性が高まる。
【００３６】
更に、本実施例による半導体素子用基板の製造方法では、ステップＳ１００〜１３０で説明したように、既存の製造プロセスをほぼそのまま適用した。よって、４Ｈ−ＳｉＣの高い結晶性に起因して結晶欠陥密度が低い表面薄膜層１４（ヘテロエピタキシャル膜）を有する半導体素子用基板１０を容易に製造することができる。
【００３７】
また、ステップＳ１３０でのヘテロエピタキシャル膜の製膜に際し、約１７００℃という高温で４Ｈ−ＳｉＣが結晶化してヘテロエピタキシャル成長を起こす。よって、４Ｈ−ＳｉＣがヘテロエピタキシャル成長を起こす際の結晶欠陥を効果的に抑制できる。
【００３８】
次に、他の実施例について説明する。この実施例は、上記した半導体素子用基板１０と、基板１１の材料において相違する。つまり、この他の実施例は、基板１１を１２インチを越える大口径化が可能で量産に富み安価なＳｉ基板（単結晶基板；シリコンウェハ）とし、このＳｉの基板１１にＡｌＮの第１薄膜層１２と、ＴｉＣの第２薄膜層１３と４Ｈ−ＳｉＣの表面薄膜層１４（ヘテロエピタキシャル膜）を有する。そして、その製造工程は、図２の工程に倣って次のようにした。
【００３９】
図２のステップＳ１００では、Ｓｉの基板１１を前処理する（ステップＳ１００）。この前処理では、基板１１を脱脂洗浄に処すと共に、１％のフッ化水素（ＨＦ）溶液で洗浄する。なお、Ｓｉ基板は、市販されているので、容易に入手することができ、そのサイズは１２インチ以上の大口径のものとすることもできる。
【００４０】
続くステップＳ１１０では、ＭＢＥ装置を用い上記した条件通りでＡｌＮの第１薄膜層１２を約１００ｎｍの膜厚で製膜する。
【００４１】
この第１薄膜層１２の製膜に際しても、第１薄膜層１２の膜物質（ＡｌＮ）は基板１１のＳｉとの結晶整合性を呈することから、第１薄膜層１２は、格子欠陥が少ない状態でＡｌＮが結晶化したＡｌＮ薄膜となる。
【００４２】
続くステップＳ１２０では、熱処理炉とスパッタリング装置を用い上記した条件通りで第１薄膜層１２にＴｉＣの第２薄膜層１３を約２００ｎｍの膜厚で製膜する。
【００４３】
この第２薄膜層１３の製膜に際しても、第２薄膜層１３の膜物質（ＴｉＣ）に対して第１薄膜層１２の膜物質（ＡｌＮ）が有する既述した結晶整合性から、第２薄膜層１３は格子欠陥が少ない状態でＴｉＣが結晶化したＴｉＣ薄膜となる。
【００４４】
続くステップＳ１２０では、ＣＶＤ装置を用い第２薄膜層１３に４Ｈ−ＳｉＣをヘテロエピタキシャル成長させ表面薄膜層１４（ヘテロエピタキシャル膜）を約１２０ｎｍの膜厚で製膜する。この場合、基板１１の原材料が相違することから、採用したＳｉの融点に配慮し、約１４００℃の環境下で４Ｈ−ＳｉＣをヘテロエピタキシャル成長させた。温度以外は、上記した条件と同じである。
【００４５】
この実施例にあっても、第２薄膜層１３と表面薄膜層１４については、膜物質がＴｉＣと４Ｈ−ＳｉＣであることから、既述したように、ＴｉＣと４Ｈ−ＳｉＣとの結晶の整合性は高まる。よって、表面薄膜層１４を、４Ｈ−ＳｉＣの結晶性が高く結晶欠陥密度も低いヘテロエピタキシャル膜となる。
【００４６】
Ｓｉの基板１１を用いた半導体素子用基板にあっても、Ａｌ_２Ｏ_３の基板１１を用いた半導体素子用基板１０と同様の効果を奏することができる。特に、本実施例では、Ｓｉの基板１１（単結晶基板）を用いたことから、より一層の大口径化（１２インチ）基板を高い量産性で安価に提供できる。このため、４Ｈ−ＳｉＣの表面薄膜層１４を有することで高性能化が可能な半導体素子のコスト低減をより一層推進することができる。
【００４７】
以上本発明の実施例について説明したが、本発明は上記の実施例や実施形態になんら限定されるものではなく、本発明の要旨を逸脱しない範囲において種々なる態様で実施し得ることは勿論である。
【００４８】
例えば、表面薄膜層１４を六方晶系の一つである４Ｈ―ＳｉＣとしたが、これを六方晶系の２Ｈ−ＳｉＣ、６Ｈ―ＳｉＣ、８Ｈ―ＳｉＣ、１５Ｒ―ＳｉＣや立方晶系の３Ｃ−ＳｉＣのいずれかとし、それぞれのＳｉＣをエピタキシャル成長させればよい。特に、表面薄膜層１４を立方晶系の３Ｃ−ＳｉＣとし、第２薄膜層１３をＴｉＣとすれば、両結晶が共に立方晶であり、その結晶格子定数も前者が４．３４で後者が４．３２と、ほぼ近似する。よって、表面薄膜層１４における３Ｃ−ＳｉＣの結晶性がより高まり、結晶欠陥密度も低減するので、好ましい。
【００４９】
また、上記の実施例では、表面薄膜層１４の膜厚を約１２０ｎｍとしたがこれに限られるわけではない。表面薄膜層１４は、これを有する半導体素子用基板１０から製造した半導体素子においてソース・ドレイン間のチャンネルとして機能すれば良く、その膜厚は約１ｎｍ〜約１０００ｎｍの範囲、好ましくは、約２ｎｍ〜約１５０ｎｍの範囲とすればよい。表面薄膜層１４の膜厚が約１ｎｍ以上であれば、表面薄膜層１４がチャンネルとして機能する場合に、そのチャンネル部分で電子の移動を２次元電子ガス状態とできことから、電子の高い移動度を確実に実現できる。その一方、膜厚が約１０００ｎｍ以下であれば、不用意に薄膜を厚くする必要がない。よって、膜厚が厚すぎない分、表面薄膜層１４のエピタキシャル成長過程（ＣＶＤ）における結晶格子欠陥の発生を抑制できる他、膜形成に際して用いる原料の少量化、低コスト化を図ることができる。この場合、表面薄膜層１４の膜厚の上限は、用いる製膜装置の製膜能力に応じて上記上限値ないで定めるようにすることもできる。また、表面薄膜層１４の膜厚が約２ｎｍ〜約１５０ｎｍであれば、２次元電子ガス状態の確保、原料の少量化・低コスト化をより確実なものとでき好ましい。
【００５０】
この他、ＡｌＮの第１薄膜層１２やＴｉＣの第２薄膜層１３についても、その膜厚を上記した値（約１００ｎｍ或いは２００ｎｍ）に限られるわけではない。つまり、この第１薄膜層１２にあっては、その膜厚を約１０ｎｍ〜約１０μｍの範囲、好ましくは、約５０ｎｍ〜約１０μｍの範囲とすればよい。ＡｌＮの第１薄膜層１２の膜厚が約１０ｎｍ以上であれば、製膜対象である基板１１のＡｌ_２Ｏ_３またはＳｉとの間で、格子緩和をほぼ確実に実現できると共に、結晶格子の転移の発生も低減できる。よって、ＡｌＮの第１薄膜層１２の結晶性向上、延いては、この第１薄膜層１２に製膜する第２薄膜層１３をＴｉｃが高品質に結晶化した薄膜層として生成できる。
【００５１】
ＴｉＣの第２薄膜層１３についても同様であり、その膜厚を約１００ｎｍ〜約１０μｍの範囲、好ましくは、約２００ｎｍ〜約１０μｍの範囲とすればよい。膜厚をこうした範囲とすれば、第２薄膜層１３の製膜対象である第１薄膜層１２のＡｌＮとの間で、格子緩和をほぼ確実に実現できると共に、結晶格子の転移の発生も低減できる。よって、ＴｉＣの第２薄膜層１３の結晶性向上、延いては、この第２薄膜層１３に製膜する表面薄膜層１４を炭化珪素（ＳｉＣ）が高品質に結晶化した薄膜層（エピタキシャル膜）として生成できる。これらの場合、ＡｌＮの第１薄膜層１２の膜厚を約５０ｎｍ〜約１０μｍとし、ＴｉＣの第２薄膜層１３の膜厚を約２００ｎｍ〜約１０μｍとすれば、上記した格子緩和の実現・転移発生低減の点から、より好ましい。
【００５２】
更に、ＡｌＮの第１薄膜層１２やＴｉＣの第２薄膜層１３の製膜手法に、前者についてはＭＢＥ手法を後者に反応スパッタリング手法を用いたが、適宜な製膜手法、例えば、これらＭＢＥ手法や反応スパッタリング手法の他、ＣＶＤ手法を採るようにすることもできる。ＳｉＣのエピタキシャル成長を経た表面薄膜層１４の製膜についても同様であり、ＣＶＤ手法に限られるものではない。
【図面の簡単な説明】
【図１】実施例の半導体素子用基板１０を説明する説明図である。
【図２】この半導体素子用基板１０の製造プロセスを示すプロセス図である。
【符号の説明】
１０…半導体素子用基板
１１…基板
１２…第１薄膜層（ＡｌＮ薄膜）
１３…第２薄膜層（ＴｉＣ薄膜）
１４…表面薄膜層（４Ｈ−ＳｉＣのヘテロエピタキシャル膜）

Claims (7)

1. 表面に炭化珪素のエピタキシャル膜を有する半導体素子用基板であって、
   結晶性の基板と、
   該基板の表面に、薄膜形成された第１の薄膜層と、
   該第１の薄膜層と前記エピタキシャル膜との間に介在して形成された第２の薄膜層とを備え、
   前記第２の薄膜層の膜物質は、前記エピタキシャル膜の膜物質である前記炭化珪素に対する結晶の格子整合性が前記第１の薄膜層の膜物質より高い、半導体素子用基板。
2. 請求項１記載の半導体素子用基板であって、
   前記エピタキシャル膜は、六方晶系または立方晶系のいずれかの炭化珪素をエピタキシャル成長させたものである、半導体素子用基板。
3. 請求項２記載の半導体素子用基板であって、
   前記六方晶系または立方晶系の炭化珪素は、２Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ―ＳｉＣ、８Ｈ―ＳｉＣ、１５Ｒ―ＳｉＣまたは３Ｃ−ＳｉＣのいずれかである、半導体素子用基板。
4. 請求項２または請求項３記載の半導体素子用基板であって、
   前記基板は、アルミナ（Ａｌ_２Ｏ_３）または珪素（Ｓｉ）の結晶基板であり、
   前記第１の薄膜層は、窒化アルミ（ＡｌＮ）を膜物質とした薄膜層であり、
   前記第２の薄膜層は、炭化チタン（ＴｉＣ）を膜物質とした薄膜層である、半導体素子用基板。
5. 請求項４記載の半導体素子用基板であって、
   前記第１の薄膜層は、その膜厚が約１０ｎｍ〜約１０μｍであり、
   前記第２の薄膜層は、その膜厚が約１００ｎｍ〜約１０μｍである、半導体素子用基板。
6. 結晶性の基板の表面に、第１の薄膜層と第２の薄膜層と炭化珪素のエピタキシャル膜とをこの順に有する半導体素子用基板の製造方法であって、
   前記基板の表面に、該基板の結晶物質に対する結晶の格子整合性が前記第２の薄膜層の膜物質より高い性質を有する第１の膜物質で薄膜層を形成する工程（１）と、
   前記第１の物質の薄膜層の表面に、前記エピタキシャル膜の膜物質である前記炭化珪素に対する結晶の格子整合性が前記第１の膜物質より高い性質を有する第２の物質で薄膜層を形成する工程（２）と、
   前記第２の物質の薄膜層の表面に、炭化珪素をエピタキシャル成長させてエピタキシャル膜を形成する工程（３）とを備える、半導体素子用基板の製造方法。
7. 請求項６記載の半導体素子用基板の製造方法であって、
   前記工程（１）は、アルミナ（Ａｌ_２Ｏ_３）または珪素（Ｓｉ）の結晶基板の表面に、窒化アルミ（ＡｌＮ）の薄膜層を形成し、
   前記工程（２）は、窒化アルミ（ＡｌＮ）の薄膜層の表面に、炭化チタン（ＴｉＣ）の薄膜層を形成し、
   前記工程（３）は、炭化チタン（ＴｉＣ）の薄膜層に、六方晶系または立方晶系のいずれかの炭化珪素のうち、２Ｈ−ＳｉＣ、６Ｈ―ＳｉＣ、８Ｈ―ＳｉＣ、１５Ｒ―ＳｉＣまたは３Ｃ−ＳｉＣのいずれかの炭化珪素をエピタキシャル成長させてエピタキシャル膜を形成する、半導体素子用基板の製造方法。

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