JP2004152176A - 集積回路装置 - Google Patents
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Abstract
【課題】本発明は、複数の回路ブロックを含み、かつ効果的に消費電力を低減できる集積回路装置を提供する。
【解決手段】ＤＳＰ２００がサブクロックタイマ５４０とＴＣＸＯ電源制御レジスタとをリセットするとＴＣＸＯ電源制御信号Ｓ４３１が喪失し、電源回路２０はＴＣＸＯ３０への給電を停止する。水晶発信子４０への給電はその後も継続され、サブクロックタイマ５４０のカウント値がメインクロック起動時間レジスタ５６０の保持値に達するとＴＣＸＯ３０への給電が再開され、ＤＳＰ起動時間レジスタ５２０の保持値に達するとＤＳＰ２００が再起動する。クロック信号分配器１３０は、分配制御信号Ｓ２０１が示されるまでＣＰＵクロック信号Ｓ１３２を分配しないので、ＴＣＸＯ３０の再起動後、ＤＳＰ関連回路ブロックのみを動作させることができる。
【選択図】 図１
【解決手段】ＤＳＰ２００がサブクロックタイマ５４０とＴＣＸＯ電源制御レジスタとをリセットするとＴＣＸＯ電源制御信号Ｓ４３１が喪失し、電源回路２０はＴＣＸＯ３０への給電を停止する。水晶発信子４０への給電はその後も継続され、サブクロックタイマ５４０のカウント値がメインクロック起動時間レジスタ５６０の保持値に達するとＴＣＸＯ３０への給電が再開され、ＤＳＰ起動時間レジスタ５２０の保持値に達するとＤＳＰ２００が再起動する。クロック信号分配器１３０は、分配制御信号Ｓ２０１が示されるまでＣＰＵクロック信号Ｓ１３２を分配しないので、ＴＣＸＯ３０の再起動後、ＤＳＰ関連回路ブロックのみを動作させることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、高速クロック信号を受けて動作する複数の回路ブロックを含む集積回路装置に関し、特に、システムの低消費電力化を実現する技術に関する。
【０００２】
【従来の技術】
従来、高速及び低速の２種類のクロック信号を受けて動作する集積回路装置がある。この種の集積回路装置において、高速クロック信号を受けて動作する回路ブロックが動作しない期間、当該集積回路装置に与える高速クロック信号を生成する発振器への電力供給を停止することにより、システム全体の消費電力を大幅に低減させる技術が知られている。
【０００３】
集積回路装置の動作高速化に伴って数ＭＨｚといった高い周波数の高速クロック信号を生成する発振器は大電力を消費するため、そのような発振器への給電を停止することによって、システム全体の消費電力の低減に大きく寄与できるのである。
このような技術を導入したＣＰＵの１つにＩｎｔｅｌ社のＳＡ−１１００がある（非特許文献１を参照）。
【０００４】
当該ＣＰＵは、当該ＣＰＵに与える高速クロック信号を生成するメイン発振器への給電指示信号を出力する。外部回路は、当該給電指示信号が失われると、当該メイン発振器への給電を断つので、当該高速クロック信号は失われる。そして、当該ＣＰＵにおいて高速クロック信号を受けて動作する高速回路ブロックはその動作を停止する。
【０００５】
その後、当該ＣＰＵは、わずかな消費電力のサブ発信器が発生する、より低い周波数の低速クロック信号によって動作する低速回路ブロックにおいて、当該給電指示信号の回復に係る処理を行う。
所定の条件が満たされると、当該低速回路ブロックは当該給電指示信号を回復するので、前記メイン発信器への給電が再開される。そして、再び供給される高速クロック信号を受けて全ての高速回路ブロックが起動する。
【０００６】
【非特許文献１】
「Ｉｎｔｅｌ ＳｔｒｏｎｇＡＲＭ ＳＡ−１１１０ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｄｅｖｅｌｏｐｅｒ’ｓ Ｍａｎｕａｌ」Ｉｎｔｅｌ社、２００１年９月、ｐｐ．９９−１１４
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来技術によれば、高速クロック信号を受けて動作する複数の高速回路ブロックを含む集積回路装置の低消費電力化に関して改善の余地がある。
例えば、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）回路ブロックと、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）回路ブロックとを含み、その両者が高速クロック信号を受けて動作するベースバンド信号処理ＩＣにおいて、高速クロックの供給が開始された後、ＤＳＰ回路ブロックのみに実行すべき処理がある場合、高速クロック信号の再開後、従来技術に従って、全ての高速回路ブロックを起動したとすれば、ＣＰＵ回路ブロックが不必要な電力を消費することとなる。
【０００８】
上記の問題に鑑み、本発明は、高速クロック信号を受けて動作する複数の高速回路ブロックを含み、しかも効果的に消費電力を低減できる集積回路装置の提供を目的とする。
【０００９】
【課題を解決するための手段】
上記問題を解決するため、本発明の集積回路装置は、メイン発振手段が生成する高速クロック信号と、当該高速クロック信号よりも低い周波数でサブ発振手段が生成する低速クロック信号とを受けて動作する集積回路装置であって、前記低速クロック信号に同期して動作し、所定の事象が発生した場合に、事象信号を発する事象監視手段と、前記事象信号が発せられた場合に、前記メイン発振手段への電源供給を開始させる給電開始手段と、前記高速クロック信号に同期して動作する第１機能回路手段と、前記高速クロック信号に同期して動作し、前記第１機能回手段を動作させるか否かを判断する第２機能回路手段と、前記第２機能回路手段によって動作させると判断された場合のみ、前記第１機能回路手段へ前記高速クロック信号を分配するクロック分配手段と、前記第２機能回路手段の動作に応じて、前記メイン発振手段への電源供給を停止させる給電停止手段とを備える。
【００１０】
また、前記事象監視手段は、それぞれ前記低速クロック信号をカウントし、かつ自己の目標カウント値を定められた１つ以上のタイマ部を備え、当該タイマ部の何れかがその目標カウント値を示した場合に、前記事象信号を発してもよいし、前記各タイマ部は、それぞれ、前記第１機能回路手段又は前記第２機能回路手段から初期値を設定され、その初期値から前記低速クロック信号をダウンカウントしてもよいし、前記各タイマ部は、それぞれ、自己の目標カウント値を下回った場合に、再び前記初期値から前記低速クロック信号をダウンカウントしてもよい。
【００１１】
【発明の実施の形態】
＜実施の形態１＞
本発明の実施の形態１に係る集積回路装置は、高速クロック信号を受けてそれぞれ独立した時期に動作するＤＳＰ回路とＣＰＵ回路とを含むベースバンド信号処理ＩＣである。当該ベースバンド信号処理ＩＣは、当該高速クロック信号と共に、それよりも低い周波数の低速クロック信号を受けて動作する。
【００１２】
以下、実施の形態１に係るベースバンド信号処理ＩＣについて図面を参照しながら説明する。
＜全体構成＞
図１は、実施の形態１に係るベースバンド信号処理ＩＣ１０の全体構成を示すブロック図である。同図中、ベースバンド信号処理ＩＣ１０と連携して動作する外部回路をも示している。外部回路を含むこの構成は、携帯電話機として機能することを想定している。
【００１３】
関連のある構成要素を便宜上一括しながら、各構成要素の作用を説明する。なお、この便宜上の括りは図示しない。
＜メインクロック供給系＞
電源回路２０は、ＴＣＸＯ電源制御信号Ｓ４３１を受けるとＴＣＸＯ（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｎｔｒｏｌｌｅｄ ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ：温度制御水晶発振器）３０へ動作電力を供給し、ＴＣＸＯ電源制御信号Ｓ４３１が失われるとその供給を停止する。
【００１４】
動作電力が供給されている間、ＴＣＸＯ３０はメインクロック信号Ｓ３１を生成して、ベースバンド信号処理ＩＣ１０へ与える。アンプ１１０は、与えられたメインクロック信号Ｓ３１を増幅し、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）１２０は増幅後のメインクロック信号Ｓ３１を逓倍して、クロック信号分配器１３０に供給する。
【００１５】
クロック信号分配器１３０は、供給されたメインクロック信号を、分配制御信号Ｓ２０１に応じて、ＤＳＰクロック信号Ｓ１３１、又はＣＰＵクロック信号Ｓ１３２、若しくはその両方へ分配する。
クロック信号分配器１３０は、例えば、メインクロック信号を次のように分配するように構成される。初期状態において、ＤＳＰクロック信号Ｓ１３１のみへ分配する。その後、分配制御信号Ｓ２０１を受けると、ＤＳＰクロック信号Ｓ１３１及びＣＰＵクロック信号Ｓ１３２の両方へ分配する。その後、さらに分配制御信号Ｓ２０１を受けると、ＤＳＰクロック信号Ｓ１３１への分配を停止し、ＣＰＵクロック信号Ｓ１３２のみへ分配する。また、ＤＳＰクロック信号Ｓ１３１への分配を停止している期間に分配制御信号Ｓ３０２を受けると、ＤＳＰクロック信号Ｓ１３１への分配を再開する。
【００１６】
＜ＤＳＰ回路系＞
ＤＳＰ２００は、ＤＳＰクロック信号Ｓ１３１を受けると共に、ＤＳＰ割込信号Ｓ４６１、又はＤＳＰ割込信号Ｓ３０３を受けて動作を開始する。ＤＳＰ２００は図示しないＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を内蔵しており、そこに予め保持されたプログラムを実行することにより、変復調、及び音声コーデックといった所定の機能を、デジタル信号を用いて実現する。
【００１７】
Ａ／Ｄ、Ｄ／Ａ２１０は、ＤＳＰ２００から入力されたデジタル信号をアナログ信号に変換し、音声回路６０を介してユーザに提示し、また無線回路５０を介して送信する。若しくは、音声回路６０を介してユーザから取得したアナログ信号、及び無線回路５０を介して受信したアナログ信号をデジタル信号に変換し、ＤＳＰ２００へ出力する。
【００１８】
なお、携帯電話機として機能するため、無線回路５０にアンテナが接続され、音声回路６０にマイク及びスピーカが接続されてもよい。
＜ＣＰＵ回路系＞
ＣＰＵ３００は、ＣＰＵクロック信号Ｓ１３２を受けると共に、ＤＳＰ２００からＣＰＵ割込信号Ｓ２０２を受けて動作を開始する。ＣＰＵ３００もまた図示しないＲＯＭを内蔵しており、そこに予め保持されたプログラムを、メモリ７０を作業用メモリに用いて実行する。これにより、プロトコル信号処理、ユーザによるスイッチマトリクス９０の操作に応じたオフフック・オンフック、及び発呼、並びに、着呼時の表示装置８０への着信表示といった所定の機能を実現する。
【００１９】
＜サブクロック供給系＞
水晶発信子４０は、ＴＣＸＯ３０への動作電力が遮断されている間も給電される。そして、サブクロック発信回路５１０と協働してサブクロック信号Ｓ５１１を発生する。
＜タイマイベント監視系＞
サブクロックタイマ５４０は、ＤＳＰ２００から初期値を設定され、当該初期値からサブクロック信号Ｓ５１１をアップカウントする。
【００２０】
メインクロック起動時間レジスタ５６０は、ＤＳＰ２００から、所定の目標値を設定される。
比較器５５０は、サブクロックタイマ５４０が、メインクロック起動時間レジスタ５６０に設定された前記目標値を示した場合に、イベント信号Ｓ５５１を発する。
【００２１】
ＤＳＰ起動時間レジスタ５２０は、当該所定の目標値にＴＣＸＯ３０の安定化時間に相当するサブクロック信号Ｓ５１１のカウント数を加えて得られる遅延目標値を、ＤＳＰ２００から設定される。
比較器５３０は、サブクロックタイマ５４０が、ＤＳＰ起動時間レジスタ５２０に設定された前記遅延目標値を示した場合に、遅延イベント信号Ｓ５３１を発する。
【００２２】
＜スイッチイベント監視系＞
ゲート４１０は、ＣＰＵ３００の停止期間中、スイッチマトリクス９０の何れかのスイッチが導通した（つまり、ユーザにより押し下げられた）場合に、イベント信号Ｓ４１０を発する。このために、ＣＰＵ３００の停止期間中、全てのマトリクス行がプルアップされると共に、全てのマトリクス列がプルダウンされるように構成すればよい。こうすれば、スイッチの導通によって何れかのマトリクス列にプルアップ電圧が現れ、論理和演算されることにより、イベント信号Ｓ４１０が発せられる。
【００２３】
遅延回路４４０は、イベント信号Ｓ４１０を、ＴＣＸＯ３０の安定化時間遅延させることにより、遅延イベント信号Ｓ４４１を生成する。
＜ＴＣＸＯ電源制御系＞
イベント信号Ｓ５５１及びイベント信号Ｓ４１０は、ゲート４２０により論理和演算される。その論理和出力によって１ビットのＴＣＸＯ電源制御レジスタ４３０がセットされる。その結果、ＴＣＸＯ電源制御レジスタ４３０は、ＴＣＸＯ電源制御信号Ｓ４３１を出力する。
【００２４】
その後、ＴＣＸＯ電源制御レジスタ４３０は、ＤＳＰ２００からＤＳＰバス２３０を介してリセットされるか、又はＣＰＵ３００からリセット信号Ｓ３０１によりリセットされ、その結果、ＴＣＸＯ電源制御信号Ｓ４３１の出力を停止する。
＜ＤＳＰ起動系＞
イベントレジスタ４５０は２ビットのレジスタであり、遅延イベント信号Ｓ５３１及び遅延イベント信号Ｓ４４１がそれぞれのビットをセットする。イベントレジスタ４５０の２ビットの内容は、ゲート４６０で論理和演算され、その出力であるＤＳＰ割込信号Ｓ４６１の立ち上がりが、ＤＳＰ２００を起動させる。
【００２５】
ＤＳＰ２００は、ＤＳＰバス２３０を介してイベントレジスタ４５０の内容を参照することにより自身の起動理由を知ることができ、また当該内容を変更することができる。
＜動作例＞
次に、ベースバンド信号処理ＩＣ１０の、典型的な動作例について説明する。
【００２６】
図２は、ベースバンド信号処理ＩＣ１０の主要な信号及びレジスタ内容の時間変化を示すタイミングチャートである。以下、主要時刻における本願発明の特徴的な動作を説明する。
（時刻ｔ１）サブクロックタイマ５４０のカウント値が、メインクロック起動時間レジスタ５６０に設定されている目標値ｔに達すると、比較器５５０がこれを検知してイベント信号Ｓ５５１を発する。
【００２７】
これを受けてＴＣＸＯ電源制御レジスタ４３０がセットされＴＣＸＯ電源制御信号Ｓ４３１を発する。これを受けて電源回路２０がＴＣＸＯ３０に電源を供給するのでメインクロック信号Ｓ３１の供給が再開する。初期状態にあるクロック信号分配器１３０は、メインクロック信号Ｓ３１を、ＤＳＰクロック信号Ｓ１３１にのみ分配する。
【００２８】
（時刻ｔ２）サブクロックタイマ５４０のカウント値が、ＤＳＰ起動時間レジスタ５２０に設定されている目標値ｔ＋ｄに達すると、比較器５３０がこれを検知して遅延イベント信号Ｓ５３１を発する。
これによりイベントレジスタ４５０が”１０”にセットされＤＳＰ割込信号Ｓ４６１が発せられるので、ＤＳＰ２００が起動する。
【００２９】
ＤＳＰ２００は、起動後最初に実行されるプログラムによってイベントレジスタ４５０の内容”１０”を参照し、起動がタイマイベントによるものと認識した後、イベントレジスタ４５０を”００”にリセットする。
ＤＳＰ２００は、この後、例えば、基地局が呼出チャネルにおいて所定間隔で間欠送信する制御信号を、無線回路５０を介して受信し、所定の処理を行うことによって自機宛ての着信の有無を判断するといった処理を行う。
【００３０】
（時刻ｔ３）自機宛ての着信がないと判断されれば、ＤＳＰ２００は、メインクロック起動時間レジスタ５６０及び、ＤＳＰ起動時間レジスタ５２０に、次の制御信号を受信すべき時刻に見合うそれぞれの目標値を設定する。
具体的に、ＤＳＰ起動時間レジスタ５２０には、次の制御信号を受信すべき時刻にサブクロックタイマ５４０が達する値が設定され、メインクロック起動時間レジスタ５６０には、当該時刻よりもＴＣＸＯ３０の安定化に要する時間前にサブクロックタイマ５４０が達する値が設定される。
【００３１】
そして、ＤＳＰバス２３０を介してサブクロックタイマ５４０と、ＴＣＸＯ電源制御レジスタ４３０とをリセットして、直ちにＨＡＬＴする。この直後、ＴＣＸＯ３０は電源を断たれて停止し、メインクロック信号Ｓ３１、及びＤＳＰクロック信号Ｓ１３１が消失する。
この後、スイッチイベントが生じず、かつ自機宛ての着信が検出されない限り、次の制御信号を受信すべき時刻前に、前述した時刻ｔ１からの動作が繰り返されることとなる。
【００３２】
これは、携帯電話機におけるいわゆる待ち受け動作を表している。制御信号を受信しない期間、ＴＣＸＯ３０への給電が断たれると共に、ＤＳＰ２００はＨＡＬＴしてスリープモードに入る。また、この待ち受け動作の期間を通して、ＣＰＵ３００は起動されない。
本発明のベースバンド信号処理ＩＣによれば、これらの作用が総合され、著しい省電力化が達成される。
【００３３】
（時刻ｔ４）待ち受け動作中に、ユーザによりスイッチマトリクス９０が操作されると、ゲート４１０がイベント信号Ｓ４１０を発する。
これにより、メインクロック信号Ｓ３１の供給が再開する。初期状態にあるクロック信号分配器１３０は、メインクロック信号Ｓ３１を、ＤＳＰクロック信号Ｓ１３１にのみ分配する。
【００３４】
（時刻ｔ５）遅延回路４４０が、遅延イベント信号Ｓ４４１を発する。
これを受けてイベントレジスタ４５０が”０１”にセットされＤＳＰ割込信号Ｓ４６１が発せられるので、ＤＳＰ２００が起動する。
ＤＳＰ２００は、起動後最初に実行されるプログラムによってイベントレジスタ４５０の内容”０１”を参照し、起動がスイッチイベントによるものと認識した後、イベントレジスタ４５０を”００”にリセットする。そして、当該スイッチイベントに応じた処理を行うために、ＣＰＵ３００を起動する必要があると判断する。
【００３５】
（時刻ｔ６）ＤＳＰ２００は、分配制御信号Ｓ２０１を発し、これを受けたクロック信号分配器１３０は、メインクロック信号Ｓ３１のＣＰＵクロック信号Ｓ１３２への分配を開始する。
（時刻ｔ７）ＤＳＰ２００は、ＣＰＵ割込信号Ｓ２０２を発し、これを受けてＣＰＵ３００が起動する。ＣＰＵ３００は、この後、例えば、スイッチマトリクス９０をスキャンすることにより入力されたキーを認識し、オフフックまたは発呼等の該当する処理を行う。
【００３６】
（時刻ｔ８）ＤＳＰ２００は、ＣＰＵ３００を起動し終えると、再び分配制御信号Ｓ２０１を発して、直ちにＨＡＬＴする。この直後、クロック信号分配器１３０はＤＳＰクロック信号Ｓ１３１への分配を停止するので、ＤＳＰクロック信号Ｓ１３１が消失する。
（時刻ｔ９）ＣＰＵ３００は、所定の処理を終えると、リセット信号Ｓ３０１を発してＴＣＸＯ電源制御レジスタ４３０をリセットし、直ちにＨＡＬＴする。この直後、ＴＣＸＯ３０は電源を断たれて停止し、メインクロック信号Ｓ３１、及びＣＰＵクロック信号Ｓ１３２が消失する。
【００３７】
このように、ＴＣＸＯ３０への給電停止は、ＣＰＵ３００からも指示することができる。ＤＳＰ２００は、ＣＰＵ３００を起動し終えた後、実行すべき処理がない場合には、自らＤＳＰクロック信号Ｓ１３１を断ち、ＨＡＬＴしてスリープモードに入るので、その後、ＣＰＵ３００に関する回路部分のみが動作することとなる。そして、所定の処理を終えたＣＰＵ３００が、ＴＣＸＯ３０への給電停止を指示する。つまり、ＤＳＰ２００を必要な時期においてのみ動作させることができる。
【００３８】
こられの作用もまた、本発明のベースバンド信号処理ＩＣに、著しい省電力効果をもたらす。
＜実施の形態２＞
本発明の実施の形態２に係る集積回路装置は、実施の形態１で示したベースバンド信号処理ＩＣに対して、タイマイベント監視系を変更すると共に、当該変更に応じて、ＴＣＸＯ電源制御系、及びＤＳＰ起動系にも若干の変更を加えて得られるベースバンド信号処理ＩＣである。
【００３９】
実施の形態２に係るタイマイベント監視系は、それぞれ所定の周期で生じる２種類のイベントに合わせて、ＴＣＸＯへの電源供給とＤＳＰ起動とを行う場合に特に好適である。
以下、実施の形態２に係るベースバンド信号処理ＩＣについて図面を参照しながら説明する。
【００４０】
＜全体構成＞
図３は、実施の形態２に係るベースバンド信号処理ＩＣ１１の全体構成を示すブロック図である。同図中、ベースバンド信号処理ＩＣ１１と連携して動作する外部回路をも示している。以下、実施の形態１で既に説明した事項については説明を省略し、実施の形態２における特徴部分を主に説明する。
【００４１】
＜タイマイベント監視系＞
周期レジスタ６１０は、ＤＳＰ２００から、目標の周期時間に相当するサブクロック信号のクロック数を設定される。
ダウンカウンタ６２０は、周期レジスタ６１０の設定値からサブクロック信号Ｓ５１１をダウンカウントする。
【００４２】
ｎ検出回路６３０は、ダウンカウンタ６２０が所定の値ｎを示した場合に、イベント信号Ｓ６３１を発する。
０検出回路６４０は、ダウンカウンタ６２０が値０を示した場合に、遅延イベント信号Ｓ６４１を発する。
遅延イベント信号Ｓ６４１は、ダウンカウンタ６２０にプリセット信号として供給され、ダウンカウンタ６２０はこれを受けてカウント値を周期レジスタ６１０の設定値にプリセットしてダウンカウントを続行する。つまり、ダウンカウンタ６２０は、自走カウンタであり、イベント信号Ｓ６３１及び遅延イベント信号Ｓ６４１は何れも、ＤＳＰ２００からの制御を受けることなく自律的に、前記目標の周期時間毎に発せられる。
【００４３】
周期レジスタ６５０、ダウンカウンタ６６０、ｎ検出回路６７０、及び０検出回路６８０もまた、同様に構成される。
＜ＴＣＸＯ電源制御系＞
ゲート４２１は、イベント信号Ｓ６３１、イベント信号Ｓ６７１、及びイベント信号Ｓ４１０を論理和演算し、その論理和出力がＴＣＸＯ電源制御レジスタ４３０をセットする。
【００４４】
＜ＤＳＰ起動系＞
イベントレジスタ４５１は３ビットのレジスタであり、遅延イベント信号Ｓ６４１、遅延イベント信号Ｓ６８１、及び遅延イベント信号Ｓ４４１がそれぞれのビットをセットする。
イベントレジスタ４５１の３ビットの内容は、ゲート４６１で論理和演算され、その出力であるＤＳＰ割込信号Ｓ４６１の立ち上がりが、ＤＳＰ２００を起動させる。
【００４５】
＜動作例＞
次に、ベースバンド信号処理ＩＣ１１の、典型的な動作例について説明する。ここでは、実施の形態２に係るタイマイベント監視系の効果が大きく発揮される例として、ベースバンド信号処理ＩＣ１１が、ＰＨＳ（Ｐｅｒｓｏｎａｌ Ｈａｎｄｙｐｈｏｎｅ Ｓｙｓｔｅｍ）における呼出チャネルを、自営及び公衆の両者について間欠受信するために用いられる場合を示す。
【００４６】
ＰＨＳにおける呼出チャネルは、自営においては一例として０．７８秒周期で割り当てられ、公衆においては一例として１．２秒周期で割り当てられる。これに応じて、ＤＳＰ２００は、周期レジスタ６１０及び周期レジスタ６５０に、それぞれ０．７８秒及び１．２秒に相当するサブクロック信号Ｓ５１１のカウント値を設定する。
【００４７】
図４は、この設定がなされた後における、ベースバンド信号処理ＩＣ１１の主要な信号及びレジスタ内容の時間変化を示すタイミングチャートである。
ダウンカウンタ６２０が、周期レジスタ６１０の設定値を繰り返しダウンカウントすることにより、自営呼出チャネルを受信すべき各時刻前に自律的に、イベント信号Ｓ６３１及び遅延イベント信号Ｓ６４１が発せられる。
【００４８】
ダウンカウンタ６６０が、周期レジスタ６５０の設定値を繰り返しダウンカウントすることにより、公衆呼出チャネルを受信すべき各時刻前に自律的に、イベント信号Ｓ６７１及び遅延イベント信号Ｓ６８１が発せられる。
それぞれのイベント信号は、ＴＣＸＯ電源制御レジスタ４３０をセットすることにより、ＴＣＸＯへの給電を開始させる。また、それぞれの遅延イベント信号は、イベントレジスタ４５１の対応するビットをセットすることにより、ＤＳＰ割込信号Ｓ４６１を発生させ、ＤＳＰ２００を起動させる。
【００４９】
ＤＳＰ２００は、起動後最初に実行されるプログラムによってイベントレジスタ４５１の内容を参照し、その内容が”１００”であれば自営処理、”０１０”であれば公衆処理、”１１０”であれば両方の処理を行う。
このように、実施の形態２に係るタイマイベント監視系によれば、ＤＳＰ２００が周期レジスタ６１０及び周期レジスタ６５０に所定の値を設定した後は、ＤＳＰ２００からの制御を受けることなく自律的に、ＴＣＸＯへの電源供給とＤＳＰ起動とを行なうので、ＤＳＰ２００が、次の起動時期に適合する毎回異なる目標値を算出して設定する必要がなくなる。
【００５０】
これにより、著しい省電力効果を得ると共に、ＤＳＰ２００の処理負荷を軽減することができる。
＜その他の変形例＞
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されないのはもちろんである。以下のような場合も本発明に含まれる。
（１）本発明は、実施の形態で説明した動作を集積回路装置に行わせるための制御方法であるとしてもよい。また、この方法に含まれるステップを、コンピュータシステムを用いて実行するためのコンピュータプログラムであるとしてもよいし、前記プログラムを表すデジタル信号であるとしてもよい。
【００５１】
また、本発明は、前記プログラム又は前記デジタル信号を記録したコンピュータ読取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ、ＭＯ、ＤＶＤ、半導体メモリ等であるとしてもよい。
また、本発明は、電気通信回線、無線又は有線通信回線、若しくはインターネットに代表されるネットワーク等を経由して伝送される前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
（２）本実施の形態のベースバンド信号処理ＩＣ１０、及びベースバンド信号処理ＩＣ１１は、ＤＳＰ２００がＨＡＬＴし、ＣＰＵ３００が起動している状態から、メインクロック信号Ｓ３１の停止状態を経由することなく、次のようにしてＤＳＰ２００を再起動することができる。
【００５２】
ＤＳＰ２００は、ユーザのスイッチ操作により生じるスイッチイベントに応じて起動された後、ＣＰＵ３００を起動し、ＤＳＰクロック信号Ｓ１３１を断って自らはＨＡＬＴする。ＣＰＵ３００は、当該スイッチ操作に応じてＤＳＰ２００に実行させるべき処理がある場合、分配制御信号Ｓ３０２を発してクロック信号分配器１３０にＤＳＰクロック信号Ｓ１３１を再び供給させ、その後、ＤＳＰ割込信号Ｓ３０３を発してＤＳＰ２００を再起動させる。
【００５３】
この手順は、例えば、ユーザのスイッチ操作に応じて発呼処理を行う場合に特に好適である。つまり、発呼を示すスイッチ操作が行われた場合、メインクロック信号Ｓ３１を一旦停止させることなく、ＤＳＰ２００を再起動して、通信のための変復調信号処理、音声コーデック処理等を行わせることができる。
【００５４】
【発明の効果】
本発明の集積回路装置は、メイン発振手段が生成する高速クロック信号と、当該高速クロック信号よりも低い周波数でサブ発振手段が生成する低速クロック信号とを受けて動作する集積回路装置であって、前記低速クロック信号に同期して動作し、所定の事象が発生した場合に、事象信号を発する事象監視手段と、前記事象信号が発せられた場合に、前記メイン発振手段への電源供給を開始させる給電開始手段と、前記高速クロック信号に同期して動作する第１機能回路手段と、前記高速クロック信号に同期して動作し、前記第１機能回路手段を動作させるか否かを判断する第２機能回路手段と、前記第２機能回路手段によって動作させると判断された場合のみ、前記第１機能回路手段へ前記高速クロック信号を分配するクロック分配手段と、前記第２機能回路手段の動作に応じて、前記メイン発振手段への電源供給を停止させる給電停止手段とを備える。
【００５５】
この構成によれば、所定の事象が生じるまで前記メイン発振手段への電源供給を断つことができ、また、前記第１機能回路は前記第２機能回路により必要と判断される場合に限って起動されるので、前記集積回路装置における著しい省電力効果を発揮する。
また、前記集積回路装置は、さらに、前記事象信号が発せられてから所定時間が経過するまでの間、前記第２機能回路手段の起動を遅延する起動遅延手段を備えてもよい。
【００５６】
この構成によれば、前記メイン発信手段への電源供給が開始された後、前記高速クロック信号が安定するための時間が経過した後、前記第２機能回路手段を起動させることができる。
また、前記クロック分配手段は、さらに、前記第２機能回路手段の動作に応じて、前記第２機能回路手段への前記高速クロック信号の分配を停止し、前記給電停止手段は、さらに、前記第１機能回路手段の動作にも応じて、前記メイン発振手段への電源供給を停止させてもよい。
【００５７】
この構成によれば、前記第２機能回路が前記第１機能回路を起動した後に実行すべき処理を持たない場合、前記第２機能回路を停止させ、省電力効果を高めることができる。
また、前記集積回路装置は、ベースバンド信号処理機能を有し、前記第１機能回路はＣｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ回路であり、前記第２機能回路はＤｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ回路であるとしてもよい。
【００５８】
この構成によれば、前記集積回路装置は、ベースバンド信号処理ＩＣとして好適である。
また、前記事象監視手段は、それぞれ前記低速クロック信号をカウントし、かつ自己の目標カウント値を定められた１つ以上のタイマ部を備え、当該タイマ部の何れかがその目標カウント値を示した場合に、前記事象信号を発してもよいし、また、前記各タイマ部は、それぞれ、前記第１機能回路手段又は前記第２機能回路手段から初期値を設定され、その初期値から前記低速クロック信号をダウンカウントしてもよい。
【００５９】
この構成によれば、前記集積回路装置は、時間の経過に応じて再起動することができる。
また、前記各タイマ部は、それぞれ、自己の目標カウント値を下回った場合に、再び前記初期値から前記低速クロック信号をダウンカウントしてもよい。
この構成によれば、前記各タイマ手段が周期的かつ自律的にカウントを続行するので、所定の周期で生じる事象に合わせて前記集積回路装置を繰り返し起動すべき場合に特に好適である。
【００６０】
つまり、前記第１機能回路手段、又は前記第２機能回路手段が、毎回次の起動に見合う所期値を、前記各タイマ手段に設定する必要がなくなるので、著しい省電力効果と共に、前記第１機能回路手段、又は前記第２機能回路手段の処理負荷軽減が達成される。
また、前記事象監視手段は、外部のスイッチが特定の状態にあることを検出する状態検出部を備え、当該外部のスイッチが当該特定の状態にあると検出された場合に、前記事象信号を発してもよい。
【００６１】
この構成によれば、前記集積回路装置は、ユーザによるスイッチ操作に応じて再起動することができる。
また、本発明の携帯電話機は、前記集積回路装置を内蔵し、前記第１機能回路によりプロトコル信号処理を行い、前記第２機能回路により変復調信号処理及び音声コーデック処理を行う。
【００６２】
この構成によれば、前記集積回路装置が発揮する著しい省電力効果のために、優れた省電力効果を有する携帯電話機を実現できる。
【図面の簡単な説明】
【図１】ベースバンド信号処理ＩＣ１０の全体構成を示すブロック図である。
【図２】ベースバンド信号処理ＩＣ１０の動作を示すタイミングチャートである。
【図３】ベースバンド信号処理ＩＣ１１の全体構成を示すブロック図である。
【図４】ベースバンド信号処理ＩＣ１１の動作を示すタイミングチャートである。
【符号の説明】
１０、１１ ベースバンド信号処理ＩＣ
２０ 電源回路
３０ ＴＣＸＯ
４０ 水晶発信子
５０ 無線回路
６０ 音声回路
７０ メモリ
８０ 表示装置
９０ スイッチマトリクス
１１０ アンプ
１３０ クロック信号分配器
２００ ＤＳＰ
２１０ Ｄ／Ａ
２３０ ＤＳＰバス
３００ ＣＰＵ
４１０、４２０、４２１ ゲート
４３０ ＴＣＸＯ電源制御レジスタ
４４０ 遅延回路
４５０、４５１ イベントレジスタ
４６０、４６１ ゲート
５１０ サブクロック発信回路
５２０ ＤＳＰ起動時間レジスタ
５３０ 比較器
５４０ サブクロックタイマ
５５０ 比較器
５６０ メインクロック起動時間レジスタ
６１０、６５０ 周期レジスタ
６２０、６６０ ダウンカウンタ
６３０、６７０ 検出回路
６４０、６８０ 検出回路
【発明の属する技術分野】
本発明は、高速クロック信号を受けて動作する複数の回路ブロックを含む集積回路装置に関し、特に、システムの低消費電力化を実現する技術に関する。
【０００２】
【従来の技術】
従来、高速及び低速の２種類のクロック信号を受けて動作する集積回路装置がある。この種の集積回路装置において、高速クロック信号を受けて動作する回路ブロックが動作しない期間、当該集積回路装置に与える高速クロック信号を生成する発振器への電力供給を停止することにより、システム全体の消費電力を大幅に低減させる技術が知られている。
【０００３】
集積回路装置の動作高速化に伴って数ＭＨｚといった高い周波数の高速クロック信号を生成する発振器は大電力を消費するため、そのような発振器への給電を停止することによって、システム全体の消費電力の低減に大きく寄与できるのである。
このような技術を導入したＣＰＵの１つにＩｎｔｅｌ社のＳＡ−１１００がある（非特許文献１を参照）。
【０００４】
当該ＣＰＵは、当該ＣＰＵに与える高速クロック信号を生成するメイン発振器への給電指示信号を出力する。外部回路は、当該給電指示信号が失われると、当該メイン発振器への給電を断つので、当該高速クロック信号は失われる。そして、当該ＣＰＵにおいて高速クロック信号を受けて動作する高速回路ブロックはその動作を停止する。
【０００５】
その後、当該ＣＰＵは、わずかな消費電力のサブ発信器が発生する、より低い周波数の低速クロック信号によって動作する低速回路ブロックにおいて、当該給電指示信号の回復に係る処理を行う。
所定の条件が満たされると、当該低速回路ブロックは当該給電指示信号を回復するので、前記メイン発信器への給電が再開される。そして、再び供給される高速クロック信号を受けて全ての高速回路ブロックが起動する。
【０００６】
【非特許文献１】
「Ｉｎｔｅｌ ＳｔｒｏｎｇＡＲＭ ＳＡ−１１１０ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｄｅｖｅｌｏｐｅｒ’ｓ Ｍａｎｕａｌ」Ｉｎｔｅｌ社、２００１年９月、ｐｐ．９９−１１４
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来技術によれば、高速クロック信号を受けて動作する複数の高速回路ブロックを含む集積回路装置の低消費電力化に関して改善の余地がある。
例えば、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）回路ブロックと、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）回路ブロックとを含み、その両者が高速クロック信号を受けて動作するベースバンド信号処理ＩＣにおいて、高速クロックの供給が開始された後、ＤＳＰ回路ブロックのみに実行すべき処理がある場合、高速クロック信号の再開後、従来技術に従って、全ての高速回路ブロックを起動したとすれば、ＣＰＵ回路ブロックが不必要な電力を消費することとなる。
【０００８】
上記の問題に鑑み、本発明は、高速クロック信号を受けて動作する複数の高速回路ブロックを含み、しかも効果的に消費電力を低減できる集積回路装置の提供を目的とする。
【０００９】
【課題を解決するための手段】
上記問題を解決するため、本発明の集積回路装置は、メイン発振手段が生成する高速クロック信号と、当該高速クロック信号よりも低い周波数でサブ発振手段が生成する低速クロック信号とを受けて動作する集積回路装置であって、前記低速クロック信号に同期して動作し、所定の事象が発生した場合に、事象信号を発する事象監視手段と、前記事象信号が発せられた場合に、前記メイン発振手段への電源供給を開始させる給電開始手段と、前記高速クロック信号に同期して動作する第１機能回路手段と、前記高速クロック信号に同期して動作し、前記第１機能回手段を動作させるか否かを判断する第２機能回路手段と、前記第２機能回路手段によって動作させると判断された場合のみ、前記第１機能回路手段へ前記高速クロック信号を分配するクロック分配手段と、前記第２機能回路手段の動作に応じて、前記メイン発振手段への電源供給を停止させる給電停止手段とを備える。
【００１０】
また、前記事象監視手段は、それぞれ前記低速クロック信号をカウントし、かつ自己の目標カウント値を定められた１つ以上のタイマ部を備え、当該タイマ部の何れかがその目標カウント値を示した場合に、前記事象信号を発してもよいし、前記各タイマ部は、それぞれ、前記第１機能回路手段又は前記第２機能回路手段から初期値を設定され、その初期値から前記低速クロック信号をダウンカウントしてもよいし、前記各タイマ部は、それぞれ、自己の目標カウント値を下回った場合に、再び前記初期値から前記低速クロック信号をダウンカウントしてもよい。
【００１１】
【発明の実施の形態】
＜実施の形態１＞
本発明の実施の形態１に係る集積回路装置は、高速クロック信号を受けてそれぞれ独立した時期に動作するＤＳＰ回路とＣＰＵ回路とを含むベースバンド信号処理ＩＣである。当該ベースバンド信号処理ＩＣは、当該高速クロック信号と共に、それよりも低い周波数の低速クロック信号を受けて動作する。
【００１２】
以下、実施の形態１に係るベースバンド信号処理ＩＣについて図面を参照しながら説明する。
＜全体構成＞
図１は、実施の形態１に係るベースバンド信号処理ＩＣ１０の全体構成を示すブロック図である。同図中、ベースバンド信号処理ＩＣ１０と連携して動作する外部回路をも示している。外部回路を含むこの構成は、携帯電話機として機能することを想定している。
【００１３】
関連のある構成要素を便宜上一括しながら、各構成要素の作用を説明する。なお、この便宜上の括りは図示しない。
＜メインクロック供給系＞
電源回路２０は、ＴＣＸＯ電源制御信号Ｓ４３１を受けるとＴＣＸＯ（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｎｔｒｏｌｌｅｄ ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ：温度制御水晶発振器）３０へ動作電力を供給し、ＴＣＸＯ電源制御信号Ｓ４３１が失われるとその供給を停止する。
【００１４】
動作電力が供給されている間、ＴＣＸＯ３０はメインクロック信号Ｓ３１を生成して、ベースバンド信号処理ＩＣ１０へ与える。アンプ１１０は、与えられたメインクロック信号Ｓ３１を増幅し、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）１２０は増幅後のメインクロック信号Ｓ３１を逓倍して、クロック信号分配器１３０に供給する。
【００１５】
クロック信号分配器１３０は、供給されたメインクロック信号を、分配制御信号Ｓ２０１に応じて、ＤＳＰクロック信号Ｓ１３１、又はＣＰＵクロック信号Ｓ１３２、若しくはその両方へ分配する。
クロック信号分配器１３０は、例えば、メインクロック信号を次のように分配するように構成される。初期状態において、ＤＳＰクロック信号Ｓ１３１のみへ分配する。その後、分配制御信号Ｓ２０１を受けると、ＤＳＰクロック信号Ｓ１３１及びＣＰＵクロック信号Ｓ１３２の両方へ分配する。その後、さらに分配制御信号Ｓ２０１を受けると、ＤＳＰクロック信号Ｓ１３１への分配を停止し、ＣＰＵクロック信号Ｓ１３２のみへ分配する。また、ＤＳＰクロック信号Ｓ１３１への分配を停止している期間に分配制御信号Ｓ３０２を受けると、ＤＳＰクロック信号Ｓ１３１への分配を再開する。
【００１６】
＜ＤＳＰ回路系＞
ＤＳＰ２００は、ＤＳＰクロック信号Ｓ１３１を受けると共に、ＤＳＰ割込信号Ｓ４６１、又はＤＳＰ割込信号Ｓ３０３を受けて動作を開始する。ＤＳＰ２００は図示しないＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を内蔵しており、そこに予め保持されたプログラムを実行することにより、変復調、及び音声コーデックといった所定の機能を、デジタル信号を用いて実現する。
【００１７】
Ａ／Ｄ、Ｄ／Ａ２１０は、ＤＳＰ２００から入力されたデジタル信号をアナログ信号に変換し、音声回路６０を介してユーザに提示し、また無線回路５０を介して送信する。若しくは、音声回路６０を介してユーザから取得したアナログ信号、及び無線回路５０を介して受信したアナログ信号をデジタル信号に変換し、ＤＳＰ２００へ出力する。
【００１８】
なお、携帯電話機として機能するため、無線回路５０にアンテナが接続され、音声回路６０にマイク及びスピーカが接続されてもよい。
＜ＣＰＵ回路系＞
ＣＰＵ３００は、ＣＰＵクロック信号Ｓ１３２を受けると共に、ＤＳＰ２００からＣＰＵ割込信号Ｓ２０２を受けて動作を開始する。ＣＰＵ３００もまた図示しないＲＯＭを内蔵しており、そこに予め保持されたプログラムを、メモリ７０を作業用メモリに用いて実行する。これにより、プロトコル信号処理、ユーザによるスイッチマトリクス９０の操作に応じたオフフック・オンフック、及び発呼、並びに、着呼時の表示装置８０への着信表示といった所定の機能を実現する。
【００１９】
＜サブクロック供給系＞
水晶発信子４０は、ＴＣＸＯ３０への動作電力が遮断されている間も給電される。そして、サブクロック発信回路５１０と協働してサブクロック信号Ｓ５１１を発生する。
＜タイマイベント監視系＞
サブクロックタイマ５４０は、ＤＳＰ２００から初期値を設定され、当該初期値からサブクロック信号Ｓ５１１をアップカウントする。
【００２０】
メインクロック起動時間レジスタ５６０は、ＤＳＰ２００から、所定の目標値を設定される。
比較器５５０は、サブクロックタイマ５４０が、メインクロック起動時間レジスタ５６０に設定された前記目標値を示した場合に、イベント信号Ｓ５５１を発する。
【００２１】
ＤＳＰ起動時間レジスタ５２０は、当該所定の目標値にＴＣＸＯ３０の安定化時間に相当するサブクロック信号Ｓ５１１のカウント数を加えて得られる遅延目標値を、ＤＳＰ２００から設定される。
比較器５３０は、サブクロックタイマ５４０が、ＤＳＰ起動時間レジスタ５２０に設定された前記遅延目標値を示した場合に、遅延イベント信号Ｓ５３１を発する。
【００２２】
＜スイッチイベント監視系＞
ゲート４１０は、ＣＰＵ３００の停止期間中、スイッチマトリクス９０の何れかのスイッチが導通した（つまり、ユーザにより押し下げられた）場合に、イベント信号Ｓ４１０を発する。このために、ＣＰＵ３００の停止期間中、全てのマトリクス行がプルアップされると共に、全てのマトリクス列がプルダウンされるように構成すればよい。こうすれば、スイッチの導通によって何れかのマトリクス列にプルアップ電圧が現れ、論理和演算されることにより、イベント信号Ｓ４１０が発せられる。
【００２３】
遅延回路４４０は、イベント信号Ｓ４１０を、ＴＣＸＯ３０の安定化時間遅延させることにより、遅延イベント信号Ｓ４４１を生成する。
＜ＴＣＸＯ電源制御系＞
イベント信号Ｓ５５１及びイベント信号Ｓ４１０は、ゲート４２０により論理和演算される。その論理和出力によって１ビットのＴＣＸＯ電源制御レジスタ４３０がセットされる。その結果、ＴＣＸＯ電源制御レジスタ４３０は、ＴＣＸＯ電源制御信号Ｓ４３１を出力する。
【００２４】
その後、ＴＣＸＯ電源制御レジスタ４３０は、ＤＳＰ２００からＤＳＰバス２３０を介してリセットされるか、又はＣＰＵ３００からリセット信号Ｓ３０１によりリセットされ、その結果、ＴＣＸＯ電源制御信号Ｓ４３１の出力を停止する。
＜ＤＳＰ起動系＞
イベントレジスタ４５０は２ビットのレジスタであり、遅延イベント信号Ｓ５３１及び遅延イベント信号Ｓ４４１がそれぞれのビットをセットする。イベントレジスタ４５０の２ビットの内容は、ゲート４６０で論理和演算され、その出力であるＤＳＰ割込信号Ｓ４６１の立ち上がりが、ＤＳＰ２００を起動させる。
【００２５】
ＤＳＰ２００は、ＤＳＰバス２３０を介してイベントレジスタ４５０の内容を参照することにより自身の起動理由を知ることができ、また当該内容を変更することができる。
＜動作例＞
次に、ベースバンド信号処理ＩＣ１０の、典型的な動作例について説明する。
【００２６】
図２は、ベースバンド信号処理ＩＣ１０の主要な信号及びレジスタ内容の時間変化を示すタイミングチャートである。以下、主要時刻における本願発明の特徴的な動作を説明する。
（時刻ｔ１）サブクロックタイマ５４０のカウント値が、メインクロック起動時間レジスタ５６０に設定されている目標値ｔに達すると、比較器５５０がこれを検知してイベント信号Ｓ５５１を発する。
【００２７】
これを受けてＴＣＸＯ電源制御レジスタ４３０がセットされＴＣＸＯ電源制御信号Ｓ４３１を発する。これを受けて電源回路２０がＴＣＸＯ３０に電源を供給するのでメインクロック信号Ｓ３１の供給が再開する。初期状態にあるクロック信号分配器１３０は、メインクロック信号Ｓ３１を、ＤＳＰクロック信号Ｓ１３１にのみ分配する。
【００２８】
（時刻ｔ２）サブクロックタイマ５４０のカウント値が、ＤＳＰ起動時間レジスタ５２０に設定されている目標値ｔ＋ｄに達すると、比較器５３０がこれを検知して遅延イベント信号Ｓ５３１を発する。
これによりイベントレジスタ４５０が”１０”にセットされＤＳＰ割込信号Ｓ４６１が発せられるので、ＤＳＰ２００が起動する。
【００２９】
ＤＳＰ２００は、起動後最初に実行されるプログラムによってイベントレジスタ４５０の内容”１０”を参照し、起動がタイマイベントによるものと認識した後、イベントレジスタ４５０を”００”にリセットする。
ＤＳＰ２００は、この後、例えば、基地局が呼出チャネルにおいて所定間隔で間欠送信する制御信号を、無線回路５０を介して受信し、所定の処理を行うことによって自機宛ての着信の有無を判断するといった処理を行う。
【００３０】
（時刻ｔ３）自機宛ての着信がないと判断されれば、ＤＳＰ２００は、メインクロック起動時間レジスタ５６０及び、ＤＳＰ起動時間レジスタ５２０に、次の制御信号を受信すべき時刻に見合うそれぞれの目標値を設定する。
具体的に、ＤＳＰ起動時間レジスタ５２０には、次の制御信号を受信すべき時刻にサブクロックタイマ５４０が達する値が設定され、メインクロック起動時間レジスタ５６０には、当該時刻よりもＴＣＸＯ３０の安定化に要する時間前にサブクロックタイマ５４０が達する値が設定される。
【００３１】
そして、ＤＳＰバス２３０を介してサブクロックタイマ５４０と、ＴＣＸＯ電源制御レジスタ４３０とをリセットして、直ちにＨＡＬＴする。この直後、ＴＣＸＯ３０は電源を断たれて停止し、メインクロック信号Ｓ３１、及びＤＳＰクロック信号Ｓ１３１が消失する。
この後、スイッチイベントが生じず、かつ自機宛ての着信が検出されない限り、次の制御信号を受信すべき時刻前に、前述した時刻ｔ１からの動作が繰り返されることとなる。
【００３２】
これは、携帯電話機におけるいわゆる待ち受け動作を表している。制御信号を受信しない期間、ＴＣＸＯ３０への給電が断たれると共に、ＤＳＰ２００はＨＡＬＴしてスリープモードに入る。また、この待ち受け動作の期間を通して、ＣＰＵ３００は起動されない。
本発明のベースバンド信号処理ＩＣによれば、これらの作用が総合され、著しい省電力化が達成される。
【００３３】
（時刻ｔ４）待ち受け動作中に、ユーザによりスイッチマトリクス９０が操作されると、ゲート４１０がイベント信号Ｓ４１０を発する。
これにより、メインクロック信号Ｓ３１の供給が再開する。初期状態にあるクロック信号分配器１３０は、メインクロック信号Ｓ３１を、ＤＳＰクロック信号Ｓ１３１にのみ分配する。
【００３４】
（時刻ｔ５）遅延回路４４０が、遅延イベント信号Ｓ４４１を発する。
これを受けてイベントレジスタ４５０が”０１”にセットされＤＳＰ割込信号Ｓ４６１が発せられるので、ＤＳＰ２００が起動する。
ＤＳＰ２００は、起動後最初に実行されるプログラムによってイベントレジスタ４５０の内容”０１”を参照し、起動がスイッチイベントによるものと認識した後、イベントレジスタ４５０を”００”にリセットする。そして、当該スイッチイベントに応じた処理を行うために、ＣＰＵ３００を起動する必要があると判断する。
【００３５】
（時刻ｔ６）ＤＳＰ２００は、分配制御信号Ｓ２０１を発し、これを受けたクロック信号分配器１３０は、メインクロック信号Ｓ３１のＣＰＵクロック信号Ｓ１３２への分配を開始する。
（時刻ｔ７）ＤＳＰ２００は、ＣＰＵ割込信号Ｓ２０２を発し、これを受けてＣＰＵ３００が起動する。ＣＰＵ３００は、この後、例えば、スイッチマトリクス９０をスキャンすることにより入力されたキーを認識し、オフフックまたは発呼等の該当する処理を行う。
【００３６】
（時刻ｔ８）ＤＳＰ２００は、ＣＰＵ３００を起動し終えると、再び分配制御信号Ｓ２０１を発して、直ちにＨＡＬＴする。この直後、クロック信号分配器１３０はＤＳＰクロック信号Ｓ１３１への分配を停止するので、ＤＳＰクロック信号Ｓ１３１が消失する。
（時刻ｔ９）ＣＰＵ３００は、所定の処理を終えると、リセット信号Ｓ３０１を発してＴＣＸＯ電源制御レジスタ４３０をリセットし、直ちにＨＡＬＴする。この直後、ＴＣＸＯ３０は電源を断たれて停止し、メインクロック信号Ｓ３１、及びＣＰＵクロック信号Ｓ１３２が消失する。
【００３７】
このように、ＴＣＸＯ３０への給電停止は、ＣＰＵ３００からも指示することができる。ＤＳＰ２００は、ＣＰＵ３００を起動し終えた後、実行すべき処理がない場合には、自らＤＳＰクロック信号Ｓ１３１を断ち、ＨＡＬＴしてスリープモードに入るので、その後、ＣＰＵ３００に関する回路部分のみが動作することとなる。そして、所定の処理を終えたＣＰＵ３００が、ＴＣＸＯ３０への給電停止を指示する。つまり、ＤＳＰ２００を必要な時期においてのみ動作させることができる。
【００３８】
こられの作用もまた、本発明のベースバンド信号処理ＩＣに、著しい省電力効果をもたらす。
＜実施の形態２＞
本発明の実施の形態２に係る集積回路装置は、実施の形態１で示したベースバンド信号処理ＩＣに対して、タイマイベント監視系を変更すると共に、当該変更に応じて、ＴＣＸＯ電源制御系、及びＤＳＰ起動系にも若干の変更を加えて得られるベースバンド信号処理ＩＣである。
【００３９】
実施の形態２に係るタイマイベント監視系は、それぞれ所定の周期で生じる２種類のイベントに合わせて、ＴＣＸＯへの電源供給とＤＳＰ起動とを行う場合に特に好適である。
以下、実施の形態２に係るベースバンド信号処理ＩＣについて図面を参照しながら説明する。
【００４０】
＜全体構成＞
図３は、実施の形態２に係るベースバンド信号処理ＩＣ１１の全体構成を示すブロック図である。同図中、ベースバンド信号処理ＩＣ１１と連携して動作する外部回路をも示している。以下、実施の形態１で既に説明した事項については説明を省略し、実施の形態２における特徴部分を主に説明する。
【００４１】
＜タイマイベント監視系＞
周期レジスタ６１０は、ＤＳＰ２００から、目標の周期時間に相当するサブクロック信号のクロック数を設定される。
ダウンカウンタ６２０は、周期レジスタ６１０の設定値からサブクロック信号Ｓ５１１をダウンカウントする。
【００４２】
ｎ検出回路６３０は、ダウンカウンタ６２０が所定の値ｎを示した場合に、イベント信号Ｓ６３１を発する。
０検出回路６４０は、ダウンカウンタ６２０が値０を示した場合に、遅延イベント信号Ｓ６４１を発する。
遅延イベント信号Ｓ６４１は、ダウンカウンタ６２０にプリセット信号として供給され、ダウンカウンタ６２０はこれを受けてカウント値を周期レジスタ６１０の設定値にプリセットしてダウンカウントを続行する。つまり、ダウンカウンタ６２０は、自走カウンタであり、イベント信号Ｓ６３１及び遅延イベント信号Ｓ６４１は何れも、ＤＳＰ２００からの制御を受けることなく自律的に、前記目標の周期時間毎に発せられる。
【００４３】
周期レジスタ６５０、ダウンカウンタ６６０、ｎ検出回路６７０、及び０検出回路６８０もまた、同様に構成される。
＜ＴＣＸＯ電源制御系＞
ゲート４２１は、イベント信号Ｓ６３１、イベント信号Ｓ６７１、及びイベント信号Ｓ４１０を論理和演算し、その論理和出力がＴＣＸＯ電源制御レジスタ４３０をセットする。
【００４４】
＜ＤＳＰ起動系＞
イベントレジスタ４５１は３ビットのレジスタであり、遅延イベント信号Ｓ６４１、遅延イベント信号Ｓ６８１、及び遅延イベント信号Ｓ４４１がそれぞれのビットをセットする。
イベントレジスタ４５１の３ビットの内容は、ゲート４６１で論理和演算され、その出力であるＤＳＰ割込信号Ｓ４６１の立ち上がりが、ＤＳＰ２００を起動させる。
【００４５】
＜動作例＞
次に、ベースバンド信号処理ＩＣ１１の、典型的な動作例について説明する。ここでは、実施の形態２に係るタイマイベント監視系の効果が大きく発揮される例として、ベースバンド信号処理ＩＣ１１が、ＰＨＳ（Ｐｅｒｓｏｎａｌ Ｈａｎｄｙｐｈｏｎｅ Ｓｙｓｔｅｍ）における呼出チャネルを、自営及び公衆の両者について間欠受信するために用いられる場合を示す。
【００４６】
ＰＨＳにおける呼出チャネルは、自営においては一例として０．７８秒周期で割り当てられ、公衆においては一例として１．２秒周期で割り当てられる。これに応じて、ＤＳＰ２００は、周期レジスタ６１０及び周期レジスタ６５０に、それぞれ０．７８秒及び１．２秒に相当するサブクロック信号Ｓ５１１のカウント値を設定する。
【００４７】
図４は、この設定がなされた後における、ベースバンド信号処理ＩＣ１１の主要な信号及びレジスタ内容の時間変化を示すタイミングチャートである。
ダウンカウンタ６２０が、周期レジスタ６１０の設定値を繰り返しダウンカウントすることにより、自営呼出チャネルを受信すべき各時刻前に自律的に、イベント信号Ｓ６３１及び遅延イベント信号Ｓ６４１が発せられる。
【００４８】
ダウンカウンタ６６０が、周期レジスタ６５０の設定値を繰り返しダウンカウントすることにより、公衆呼出チャネルを受信すべき各時刻前に自律的に、イベント信号Ｓ６７１及び遅延イベント信号Ｓ６８１が発せられる。
それぞれのイベント信号は、ＴＣＸＯ電源制御レジスタ４３０をセットすることにより、ＴＣＸＯへの給電を開始させる。また、それぞれの遅延イベント信号は、イベントレジスタ４５１の対応するビットをセットすることにより、ＤＳＰ割込信号Ｓ４６１を発生させ、ＤＳＰ２００を起動させる。
【００４９】
ＤＳＰ２００は、起動後最初に実行されるプログラムによってイベントレジスタ４５１の内容を参照し、その内容が”１００”であれば自営処理、”０１０”であれば公衆処理、”１１０”であれば両方の処理を行う。
このように、実施の形態２に係るタイマイベント監視系によれば、ＤＳＰ２００が周期レジスタ６１０及び周期レジスタ６５０に所定の値を設定した後は、ＤＳＰ２００からの制御を受けることなく自律的に、ＴＣＸＯへの電源供給とＤＳＰ起動とを行なうので、ＤＳＰ２００が、次の起動時期に適合する毎回異なる目標値を算出して設定する必要がなくなる。
【００５０】
これにより、著しい省電力効果を得ると共に、ＤＳＰ２００の処理負荷を軽減することができる。
＜その他の変形例＞
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されないのはもちろんである。以下のような場合も本発明に含まれる。
（１）本発明は、実施の形態で説明した動作を集積回路装置に行わせるための制御方法であるとしてもよい。また、この方法に含まれるステップを、コンピュータシステムを用いて実行するためのコンピュータプログラムであるとしてもよいし、前記プログラムを表すデジタル信号であるとしてもよい。
【００５１】
また、本発明は、前記プログラム又は前記デジタル信号を記録したコンピュータ読取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ、ＭＯ、ＤＶＤ、半導体メモリ等であるとしてもよい。
また、本発明は、電気通信回線、無線又は有線通信回線、若しくはインターネットに代表されるネットワーク等を経由して伝送される前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
（２）本実施の形態のベースバンド信号処理ＩＣ１０、及びベースバンド信号処理ＩＣ１１は、ＤＳＰ２００がＨＡＬＴし、ＣＰＵ３００が起動している状態から、メインクロック信号Ｓ３１の停止状態を経由することなく、次のようにしてＤＳＰ２００を再起動することができる。
【００５２】
ＤＳＰ２００は、ユーザのスイッチ操作により生じるスイッチイベントに応じて起動された後、ＣＰＵ３００を起動し、ＤＳＰクロック信号Ｓ１３１を断って自らはＨＡＬＴする。ＣＰＵ３００は、当該スイッチ操作に応じてＤＳＰ２００に実行させるべき処理がある場合、分配制御信号Ｓ３０２を発してクロック信号分配器１３０にＤＳＰクロック信号Ｓ１３１を再び供給させ、その後、ＤＳＰ割込信号Ｓ３０３を発してＤＳＰ２００を再起動させる。
【００５３】
この手順は、例えば、ユーザのスイッチ操作に応じて発呼処理を行う場合に特に好適である。つまり、発呼を示すスイッチ操作が行われた場合、メインクロック信号Ｓ３１を一旦停止させることなく、ＤＳＰ２００を再起動して、通信のための変復調信号処理、音声コーデック処理等を行わせることができる。
【００５４】
【発明の効果】
本発明の集積回路装置は、メイン発振手段が生成する高速クロック信号と、当該高速クロック信号よりも低い周波数でサブ発振手段が生成する低速クロック信号とを受けて動作する集積回路装置であって、前記低速クロック信号に同期して動作し、所定の事象が発生した場合に、事象信号を発する事象監視手段と、前記事象信号が発せられた場合に、前記メイン発振手段への電源供給を開始させる給電開始手段と、前記高速クロック信号に同期して動作する第１機能回路手段と、前記高速クロック信号に同期して動作し、前記第１機能回路手段を動作させるか否かを判断する第２機能回路手段と、前記第２機能回路手段によって動作させると判断された場合のみ、前記第１機能回路手段へ前記高速クロック信号を分配するクロック分配手段と、前記第２機能回路手段の動作に応じて、前記メイン発振手段への電源供給を停止させる給電停止手段とを備える。
【００５５】
この構成によれば、所定の事象が生じるまで前記メイン発振手段への電源供給を断つことができ、また、前記第１機能回路は前記第２機能回路により必要と判断される場合に限って起動されるので、前記集積回路装置における著しい省電力効果を発揮する。
また、前記集積回路装置は、さらに、前記事象信号が発せられてから所定時間が経過するまでの間、前記第２機能回路手段の起動を遅延する起動遅延手段を備えてもよい。
【００５６】
この構成によれば、前記メイン発信手段への電源供給が開始された後、前記高速クロック信号が安定するための時間が経過した後、前記第２機能回路手段を起動させることができる。
また、前記クロック分配手段は、さらに、前記第２機能回路手段の動作に応じて、前記第２機能回路手段への前記高速クロック信号の分配を停止し、前記給電停止手段は、さらに、前記第１機能回路手段の動作にも応じて、前記メイン発振手段への電源供給を停止させてもよい。
【００５７】
この構成によれば、前記第２機能回路が前記第１機能回路を起動した後に実行すべき処理を持たない場合、前記第２機能回路を停止させ、省電力効果を高めることができる。
また、前記集積回路装置は、ベースバンド信号処理機能を有し、前記第１機能回路はＣｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ回路であり、前記第２機能回路はＤｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ回路であるとしてもよい。
【００５８】
この構成によれば、前記集積回路装置は、ベースバンド信号処理ＩＣとして好適である。
また、前記事象監視手段は、それぞれ前記低速クロック信号をカウントし、かつ自己の目標カウント値を定められた１つ以上のタイマ部を備え、当該タイマ部の何れかがその目標カウント値を示した場合に、前記事象信号を発してもよいし、また、前記各タイマ部は、それぞれ、前記第１機能回路手段又は前記第２機能回路手段から初期値を設定され、その初期値から前記低速クロック信号をダウンカウントしてもよい。
【００５９】
この構成によれば、前記集積回路装置は、時間の経過に応じて再起動することができる。
また、前記各タイマ部は、それぞれ、自己の目標カウント値を下回った場合に、再び前記初期値から前記低速クロック信号をダウンカウントしてもよい。
この構成によれば、前記各タイマ手段が周期的かつ自律的にカウントを続行するので、所定の周期で生じる事象に合わせて前記集積回路装置を繰り返し起動すべき場合に特に好適である。
【００６０】
つまり、前記第１機能回路手段、又は前記第２機能回路手段が、毎回次の起動に見合う所期値を、前記各タイマ手段に設定する必要がなくなるので、著しい省電力効果と共に、前記第１機能回路手段、又は前記第２機能回路手段の処理負荷軽減が達成される。
また、前記事象監視手段は、外部のスイッチが特定の状態にあることを検出する状態検出部を備え、当該外部のスイッチが当該特定の状態にあると検出された場合に、前記事象信号を発してもよい。
【００６１】
この構成によれば、前記集積回路装置は、ユーザによるスイッチ操作に応じて再起動することができる。
また、本発明の携帯電話機は、前記集積回路装置を内蔵し、前記第１機能回路によりプロトコル信号処理を行い、前記第２機能回路により変復調信号処理及び音声コーデック処理を行う。
【００６２】
この構成によれば、前記集積回路装置が発揮する著しい省電力効果のために、優れた省電力効果を有する携帯電話機を実現できる。
【図面の簡単な説明】
【図１】ベースバンド信号処理ＩＣ１０の全体構成を示すブロック図である。
【図２】ベースバンド信号処理ＩＣ１０の動作を示すタイミングチャートである。
【図３】ベースバンド信号処理ＩＣ１１の全体構成を示すブロック図である。
【図４】ベースバンド信号処理ＩＣ１１の動作を示すタイミングチャートである。
【符号の説明】
１０、１１ ベースバンド信号処理ＩＣ
２０ 電源回路
３０ ＴＣＸＯ
４０ 水晶発信子
５０ 無線回路
６０ 音声回路
７０ メモリ
８０ 表示装置
９０ スイッチマトリクス
１１０ アンプ
１３０ クロック信号分配器
２００ ＤＳＰ
２１０ Ｄ／Ａ
２３０ ＤＳＰバス
３００ ＣＰＵ
４１０、４２０、４２１ ゲート
４３０ ＴＣＸＯ電源制御レジスタ
４４０ 遅延回路
４５０、４５１ イベントレジスタ
４６０、４６１ ゲート
５１０ サブクロック発信回路
５２０ ＤＳＰ起動時間レジスタ
５３０ 比較器
５４０ サブクロックタイマ
５５０ 比較器
５６０ メインクロック起動時間レジスタ
６１０、６５０ 周期レジスタ
６２０、６６０ ダウンカウンタ
６３０、６７０ 検出回路
６４０、６８０ 検出回路
Claims (9)
- メイン発振手段が生成する高速クロック信号と、当該高速クロック信号よりも低い周波数でサブ発振手段が生成する低速クロック信号とを受けて動作する集積回路装置であって、
前記低速クロック信号に同期して動作し、所定の事象が発生した場合に、事象信号を発する事象監視手段と、
前記事象信号が発せられた場合に、前記メイン発振手段への電源供給を開始させる給電開始手段と、
前記高速クロック信号に同期して動作する第１機能回路手段と、
前記高速クロック信号に同期して動作し、前記第１機能回路手段を動作させるか否かを判断する第２機能回路手段と、
前記第２機能回路手段によって動作させると判断された場合のみ、前記第１機能回路手段へ前記高速クロック信号を分配するクロック分配手段と、
前記第２機能回路手段の動作に応じて、前記メイン発振手段への電源供給を停止させる給電停止手段と
を備えることを特徴とする集積回路装置。 - 前記集積回路装置は、さらに、
前記事象信号が発せられてから所定時間が経過するまでの間、前記第２機能回路手段の起動を遅延する起動遅延手段を備える
ことを特徴とする請求項１に記載の集積回路装置。 - 前記クロック分配手段は、さらに、
前記第２機能回路手段の動作に応じて、前記第２機能回路手段への前記高速クロック信号の分配を停止し、
前記給電停止手段は、さらに、
前記第１機能回路手段の動作にも応じて、前記メイン発振手段への電源供給を停止させる
ことを特徴とする請求項１に記載の集積回路装置。 - 前記集積回路装置は、ベースバンド信号処理機能を有し、
前記第１機能回路はＣｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ回路であり、
前記第２機能回路はＤｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ回路である
ことを特徴とする請求項１に記載の集積回路装置。 - 前記事象監視手段は、
それぞれ前記低速クロック信号をカウントし、かつ自己の目標カウント値を定められた１つ以上のタイマ部を備え、
当該タイマ部の何れかがその目標カウント値を示した場合に、前記事象信号を発する
ことを特徴とする請求項１に記載の集積回路装置。 - 前記各タイマ部は、それぞれ、前記第１機能回路手段又は前記第２機能回路手段から初期値を設定され、その初期値から前記低速クロック信号をダウンカウントする
ことを特徴とする請求項５に記載の集積回路装置。 - 前記各タイマ部は、それぞれ、自己の目標カウント値を下回った場合に、再び前記初期値から前記低速クロック信号をダウンカウントする
ことを特徴とする請求項６に記載の集積回路装置。 - 前記事象監視手段は、
外部のスイッチが特定の状態にあることを検出する状態検出部を備え、
当該外部のスイッチが当該特定の状態にあると検出された場合に、前記事象信号を発する
ことを特徴とする請求項１に記載の集積回路装置。 - 請求項４に記載の集積回路装置を内蔵し、
前記第１機能回路によりプロトコル信号処理を行い、
前記第２機能回路により変復調信号処理及び音声コーデック処理を行う
ことを特徴とする携帯電話機。
Priority Applications (1)
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|---|---|---|---|
| JP2002318822A JP2004152176A (ja) | 2002-10-31 | 2002-10-31 | 集積回路装置 |
Applications Claiming Priority (1)
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Family Applications (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007282767A (ja) * | 2006-04-14 | 2007-11-01 | Matsushita Electric Ind Co Ltd | 電気掃除機 |
| JP2015064676A (ja) * | 2013-09-24 | 2015-04-09 | 株式会社東芝 | 情報処理装置、半導体装置、情報処理方法およびプログラム |
-
2002
- 2002-10-31 JP JP2002318822A patent/JP2004152176A/ja active Pending
Cited By (3)
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|---|---|---|---|---|
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| JP2015064676A (ja) * | 2013-09-24 | 2015-04-09 | 株式会社東芝 | 情報処理装置、半導体装置、情報処理方法およびプログラム |
| US10203740B2 (en) | 2013-09-24 | 2019-02-12 | Toshiba Memory Corporation | Information processing device and semiconductor device |
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