JP2004151801A - 情報処理通信装置 - Google Patents
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Abstract
【課題】割り込み要求に対する応答速度を劣化させずに、低消費電力を実現する情報処理装置を提供する。
【解決手段】第１周期に設定される第１タイマ回路９ａと、前記第１周期より短い第２周期に設定される第２タイマ回路９ｂと、所定のイベント実行までの発生時間を指定してシステムコールがあった際に、前記発生時間を格納することが可能な前記タイムアウト監視部７１と、次の前記第１タイマ回路９ａの割り込み要求までの時間を格納することが可能な第１周期監視部７２とを有し、前記監視部７１は、前記第１タイマ９ａ）の割り込み要求により格納された時間から前記第１周期監視部７２に格納された時間を減算した時間を格納し、前記監視部７１に格納された時間が前記第１周期より短い場合に、前記第２タイマ回路の割り込み要求により前記監視部７１に格納された時間から前記第２周期の時間を減算するように構成する。
【選択図】図１
【解決手段】第１周期に設定される第１タイマ回路９ａと、前記第１周期より短い第２周期に設定される第２タイマ回路９ｂと、所定のイベント実行までの発生時間を指定してシステムコールがあった際に、前記発生時間を格納することが可能な前記タイムアウト監視部７１と、次の前記第１タイマ回路９ａの割り込み要求までの時間を格納することが可能な第１周期監視部７２とを有し、前記監視部７１は、前記第１タイマ９ａ）の割り込み要求により格納された時間から前記第１周期監視部７２に格納された時間を減算した時間を格納し、前記監視部７１に格納された時間が前記第１周期より短い場合に、前記第２タイマ回路の割り込み要求により前記監視部７１に格納された時間から前記第２周期の時間を減算するように構成する。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
情報処理通信装置及びオペレーティングシステムに関するものである。
【０００２】
【従来の技術】
図１６は特開平１１−３５５１９８号公報に示された従来の無線通信装置を示す構成図である。
【０００３】
本願の図１６には、中央処理装置ＣＰＵ（以下、プロセッサという）（１）、フレーム同期回路ＳＹＮ（以下、同期回路という）（２）、受信回路ＲＣＶ（３）、レジスタ（制御手段）ＲＥＧ（４）、切替回路ＳＷＣ（５）、高速のクロックＣＫを発振し出力する高速発振回路ＯＳＣ（６）、無線通信装置の時計機能として使用されているタイマ機能を持つリアルタイムクロックＲＴＣ（以下、ＲＴＣという）（７）、入出力回路Ｉ／Ｏ（以下、Ｉ／Ｏという）（８）、タイマＴＩＭ（９）、割込回路ＩＮＴＣ（１０）、アドレス、データ、制御データを送受信するバス（１１）が記載されている。
【０００４】
切替回路ＳＷＣ（５）は、プロセッサＣＰＵ（１）よりレジスタＲＥＧ（４）内に書き込まれ格納された制御データに基いて、高速発振回路ＯＳＣ（６）から出力されたクロックＣＫ１か、あるいはＲＴＣ（７）から出力されたクロックＣＫ２のいずれかを選択し、プロセッサＣＰＵ（１）、同期回路ＳＹＮ（２）、及びレジスタＲＥＧ（４）へ選択されたクロックを供給する。
【０００５】
タイマＴＩＭ（９）は、常時、ＲＴＣ（７）から出力されていたクロックＣＫ２に基いて動作し、ページングチャンネル受信後の間欠時（スリープモード）に、ＲＴＣ（７）から出力されたクロックＣＫ２を供給する時間を、プロセッサＣＰＵ（１）より設定される。さらに、タイマＴＩＭ（９）はタイムアウトすると割込回路ＩＮＴＣ（１０）へ割込み制御信号を出力し、割込回路ＩＮＴＣ（１０）を割込み状態に設定する。
【０００６】
割込回路ＩＮＴＣ（１０）がタイマＴＩＭ（９）から出力された割込み制御信号を入力した時、また使用者がキーを操作し、Ｉ／Ｏ（８）を経由して入力されたキー割込みなどの割込み要求を割込回路ＩＮＴＣ（１０）が受信した時に、プロセッサＣＰＵ（１）へ割込み要求の発生を通知する、即ち、割込回路ＩＮＴＣ（１０）からのプロセッサＣＰＵ（１）へ割り込み要求が出力される。
【０００７】
プロセッサＣＰＵ（１）によりタイマ値がタイマＴＩＭ（９）へ設定された後、プロセッサＣＰＵ（１）は、制御データをレジスタＲＥＧ（４）へ書き込む。これにより、切替回路ＳＷＣ（５）は、レジスタＲＥＧ（４）内に格納された制御データに基いて、高速発振回路ＯＳＣ（６）から出力されるクロックＣＫ１をＲＴＣ（７）から出力されるクロックＣＫ２へ切り替え、クロックＣＫ２をプロセッサＣＰＵ（１）、同期回路ＳＹＮ（２）、レジスタＲＥＧ（４）等へ出力する。このように、プロセッサＣＰＵ（１）、同期回路ＳＹＮ（２）、レジスタＲＥＧ（４）等はクロックＣＫ２に基いて動作する。さらに、レジスタＲＥＧ（４）内に書き込まれた制御データに基いて、高速発振回路ＯＳＣ（６）の動作が停止される。
【０００８】
プロセッサＣＰＵ（１）は、割込回路ＩＮＴＣ（１０）から出力された割込み要求を入力した場合、その割込み要求がどの回路から出力された割込み要求であるかを判定する。そして、その割込み要求がタイマＴＩＭ（９）以外の回路から出力された割込み要求であるならば、クロックＣＫ１に基いて処理を行い、次の割込み要求の到着を待つ。
【０００９】
受信した割込み要求がタイマＴＩＭ（９）から出力された割込み要求である場合、プロセッサＣＰＵ（１）はレジスタＲＥＧ（４）内へ制御データを書き込む。切替回路ＳＷＣ（５）は、レジスタＲＥＧ（４）内に書き込まれた制御データに基いて、ＲＴＣ（７）から出力されたクロックＣＫ２を、高速発振回路ＯＳＣ（６）から出力されているクロックＣＫ１へ切替える。そして切替えられたクロックＣＫ１をプロセッサＣＰＵ（１）、同期回路ＳＹＮ（２）、レジスタＲＥＧ（４）等へ供給する。
【００１０】
【特許文献１】
特開平１１−３５５１９８号公報
【００１１】
【発明が解決しようとする課題】
本願発明者等は、本願に先立って、上記の従来技術について検討した。また、無線通信装置には電子メール、ブラウザ、動画音声音響録画再生等を搭載する情報処理装置も存在するため、本願発明者等は、特許文献１に示される無線通信装置を情報処理通信装置に適用した場合も同様に検討した。なお、従来の無線通信装置を情報処理通信装置に適用した場合には、図１６の無線通信装置にメモリＭＥＭ（２１）を搭載し、そのメモリＭＥＭ（２１）内はオペレーティングシステムＯＳ（以下ＯＳと略す）（２２）を装備する必要がある。そして、ＯＳ（２２）はタイマＴＩＭ（９）から任意の周期毎に割込み要求を発生させることによって、情報処理通信装置の時間監視及び管理を行うことになる。
【００１２】
ここで、図１６の無線通信装置及び従来の無線通信装置を適用した情報処理通信装置に搭載のタイマＴＩＭ（９）の周期割込み要求には２つの課題が残されていることがわかった。
【００１３】
第一の課題は、省電力モード中にも関わらず、タイマＴＩＭ（９）の周期割込み要求の周期に従って省電力モードが解除され、プロセッサＣＰＵ（１）にクロックＣＫ１及びクロックＣＫ２が供給され、電流を消費してしまう事象である。以下、この事象を図１８に基づいて説明する。
【００１４】
図１７は、プロセッサＣＰＵ（１）の各動作モード時の消費電流（４１）を示している。ここで、４２はタイマ割込み要求モードを、４３は省電力モードを示している。ＯＳ（２２）がマルチタスク機能を有する場合、最低優先度タスクの無限ループ中に省電力モード（４３）を施す処理を設定する。そしてクロックＣＫ１がプロセッサＣＰＵ（１）に供給されている、つまり情報処理の為に利用出来る場面において暫く使わない、またはデッドラインまでの余裕時間があるという、アイドル状態が存在することを想定する。なお、タイマ割込みが発生してから次のタイマ割込みが発生するまでの時間におけるタイマ割込み要求モード４２の時間をタイマ割込みＤｕｔｙという。
【００１５】
ここで電流の無駄な消費を防止する為、アイドル状態に前記最低優先度タスクを起動させると、タイマＴＩＭ（９）からのタイマ割込み要求モード（４２）によって、省電力モード（４３）が解除され、プロセッサＣＰＵ（１）にクロックＣＫ１が供給され、ＣＰＵが動作を開始し、本来、電流を削減したい場面で消費電流（４１）の増加が発生する。前記事象はタイマ周期（４４）を長くすることでタイマ（９）の割込み要求回数を削減し、省電力モード（４３）の時間を長くし、消費電流（４１）を抑えることは可能である。
【００１６】
しかしＯＳ（２２）はタイマＴＩＭ（９）による周期割込み要求の度に内部でシステムクロック（２４）でカウントしながら、時間監視及び管理を行っている。従って、タイマＴＩＭ（９）のタイマ周期（４４）を長くすると、タイマ周期（４４）よりも短い時間内に待ち状態のタスクをタイムアウトで解放させるには時間精度が悪くなることがわかった。すなわち、消費電流（４１）を抑えようとすると時間精度が悪くなり、逆に時間精度を良くしようとすると消費電流（４１）が多くなってしまうことがわかった。
【００１７】
第二の課題は、常時タイマＴＩＭ（９）からタイマ周期（４４）毎に割込みが発生するので、その他のＩ／Ｏ回路（８）からの割込み要求の発生とかち合うという事象である。
【００１８】
特に時間管理を優先、つまりタイマＴＩＭ（９）の割込み要求レベルを高くすると、割込回路ＩＮＴＣ（１０）の方で先ずタイマＴＩＭ（９）の周期割込み要求を受けつけて、その周期割込み要求の処理を終了した直後にＩ／Ｏ（８）からの割込み要求を受け付け、Ｉ／Ｏに関する処理を行う。従って割込み応答が鈍くなってしまうことがわかった。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、所定のイベント実行までの発生時間を指定してシステムコールをする情報処理装置であって、第１周期に設定される第１タイマ回路と、前記第１周期より短い第２周期に設定される第２タイマ回路と、前記システムコールがあった際に、前記発生時間を格納することが可能な前記タイムアウト監視部と、前記システムコールがあった際に、次の前記第１タイマ回路の割り込み要求までの時間を格納することが可能な第１周期監視部とを有し、前記タイムアウト監視部は、前記第１タイマの割り込み要求により前記タイムアウト監視部に格納された時間から前記第１周期監視部に格納された時間を減算した時間を格納し、前記タイムアウト監視部に格納された時間が前記第１周期より短い場合に、前記第２タイマ回路の割り込み要求により前記タイムアウト監視部に格納された時間から前記第２周期の時間を減算する構成とする。
【００２０】
更に望ましくは、前記第２タイマ回路は、前記タイムアウト監視部に格納された時間が前記第１周期より長い場合は、割り込み要求が不可とされ、前記タイムアウト監視部に格納された時間が前記第１周期より短いと判断された場合に、割り込み要求が許可とされるように構成するとよい。
【００２１】
更に望ましくは、前記第１周期監視部は、前記第１周期の周期時間を入力することが可能とされるように構成するとよい。
【００２２】
【発明の実施の形態】
まず、図１及び図２を用いて本願発明の思想を説明する。図１は、本願発明を実現するための基本的な構成の一実施例であり、プロセッサＣＰＵ（１）、複数のタイマＴＩＭ（９）、ＯＳ（２２）を搭載したメモリＭＥＭ（２１）、Ｉ／Ｏ（８）、バス（１１）が示されている。また、プロセッサＣＰＵ（１）、複数のタイマＴＩＭ（９）、Ｉ／Ｏ（８）、バス（１１）で構成した１ブロックをプロセッサＣＰＵ（１）と見なし、そのプロセッサＣＰＵ（１）とメモリＭＥＭ（２１）をバス（１１）で接続した回路と見なすことも可能である。
【００２３】
複数のタイマＴＩＭ（９）は、第１タイマＴＩＭ１（９ａ）、第２タイマＴＩＭ２（９ｂ）を含んでいる。また、第１タイマＴＩＭ１（９ａ）は、状態レジスタＳＲＥＧ１（８１ａ）、制御レジスタＣＲＥＧ１（８２ａ）、カウンタＣＮＴ１（８３ａ）、周期設定レジスタＣＹＣＲＥＧ１（８４ａ）を含んでいる。第２タイマＴＩＭ２（９ｂ）も第１タイマＴＩＭ１（９ａ）と同じ構成である。またクロックＣＫ（８５）は発振回路からのクロック信号である。タイマＴＩＭ（９）にＲＴＣ（７）から常時、クロックＣＫ２が入力されているが、用途によってはＲＴＣ（７）に限らず、高速発振回路ＯＳＣ（６）から出力されるクロックＣＫ１を入力しても構わない。
【００２４】
状態レジスタＳＲＥＧ１，２（８１）は、各タイマに対して、カウンタＴＩＭ１，２（８３）のアンダーフローの発生判別、タイマ割込みの許可、禁止の状態判別等、タイマの内部状態を知らせるための情報を有する。
【００２５】
制御レジスタＣＲＥＧ（８２）は、各タイマに対して、カウンタＣＮＴ（８３）のアンダーフロー時のタイマ割込み許可禁止を設定、タイマ駆動に要するクロックＣＫ（８５）の分周比の設定、タイマがカウントする周期等を可能にするための情報を有する。なお、状態レジスタＳＲＥＧ、制御レジスタＣＲＥＧは、外部から設定可能とされる。
【００２６】
カウンタＣＮＴ（８３）は各タイマに、制御レジスタ（８２）で設定したクロックＣＫ（８５）に対する分周比に同期して、初期時の設定値をカウントダウン（減算）する機能を有する。カウンタ（８３）はカウントダウンする方式、カウントアップする方式のどちらでも構わない。カウントアップ方式ならば、値をカウントアップ（加算）する機能を有する。
【００２７】
周期設定レジスタ（８４）は、各タイマに対して、初期時またはアンダーフロー時に割込み発生させる周期の長さを設定するための情報を有する。なお、カウンタ（８３）がカウントアップ方式ならば、アンダーフロー時ではなくオーバーフロー時となる。
【００２８】
また図１にＯＳ（２２）の機能の一部としてＯＳ時間管理部（９１）を記載した。ＯＳ時間管理部（９１）は、タスク情報制御テーブル（以下、ＴＣＢという）管理部（９２）、タイムアウト要求発行処理部（９３）、第１タイマー割込み処理部（９４）、第２タイマー割込み処理部（９５）、第一周期監視部（７２）、システムクロック（２４）等で構成する。ＴＣＢ管理部（９２）にはタイムアウト監視部（７１）を含む。
【００２９】
図２は本願発明の概念を説明する図であり、以下図２を用いて本願発明を説明する。図２には、カウンタ軸（６１）、時間軸（６２）、カウンタ値（６３）、周期設定値（６４）、割込み発生（６５）、タイムアウト要求発行時刻（６６）、タイムアウト時刻（６７）、タイムアウト要求時間（６８）、タイムアウト監視部（７１）、第一周期監視部（７２）、時間監視レート格納部（７３）が示されている。
【００３０】
第１タイマＴＩＭ１（９ａ）に対し、第１タイマ周期（４４ａ）、カウンタ値（６３ａ）、周期設定値（６４ａ）、割込み発生（６５ａ）、第２タイマＴＩＭ２（９ｂ）に対し、第２タイマ周期（４４ｂ）、カウンタ値（６３ｂ）、周期設定値（６４ｂ）、割込み発生（６５ｂ）を表している。
【００３１】
なお、タイムアウト監視部（７１）、第一周期監視部（７２）、時間監視レート格納部（７３）は、特に制限されないがメモリ（２１）内に設けている。また、タイムアウト監視部や第一周期監視部等に格納される値は、第１タイマや第２タイマにおけるカウンタの値に対応する値となる。これらの値は、第１タイマや第２タイマに入力されるクロックの周期に前記カウンタの値をかけた時間と等価なものである。従って、タイムアウト監視部や第一周期監視部等は、それぞれに対応する時間を格納しているということもできる。
【００３２】
先ず初期化時にＯＳ（２２）で、第１タイマ周期（４４ａ）が第２タイマ周期（４４ｂ）の整数倍にするようにタイマＴＩＭ（９）を設定し、時間監視レート格納部（７３）に第１タイマ周期（４４ａ）を第２タイマ周期（４４ｂ）で割った値を格納する。更に第２タイマＴＩＭ２（４４ｂ）のみ、割込み発生（６５ｂ）を禁止とするように第２タイマＴＩＭ２（９ｂ）の状態レジスタＳＲＥＧ２（８１ｂ）を設定する。次に、ＯＳ（２２）でタイムアウト要求が発行されたタイムアウト要求発行時刻（６６）に、タイムアウト要求時間（６８）をタイムアウト監視部（７１）に格納する。
【００３３】
第１タイマＴＩＭ１（９ａ）からタイマ割込みが発生する毎に、タイムアウト監視部（７１）に格納された値から第１タイマ周期（４４ａ）を引き、その減算値を再びタイムアウト監視部（７１）に格納する。
【００３４】
タイムアウト監視部（７１）に格納されている値が第１タイマ周期（４４ａ）よりも小さくなった時点で、第２タイマＴＩＭ２（９ｂ）からのタイマ割込みを許可し、第一周期監視部（７２）に第１タイマ周期（４４ａ）を設定する。
【００３５】
第２タイマＴＩＭ２（９ｂ）からタイマ割込みが発生する毎に、タイムアウト監視部（７１）と第一周期監視部（７２）に格納されているそれぞれの値から第２タイマ周期（４４ｂ）を引き、それぞれの減算値を再びタイムアウト監視部（７１）と第一周期監視部（７２）に格納する。
【００３６】
タイムアウト監視部（７１）に格納の値が０以下となった時点がタイムアウト時刻となり、タイムアウト要求を満たす事が可能になる。
【００３７】
上記のように周期の長い第１タイマ周期（４４ａ）と周期の短い第２タイマ周期（４４ｂ）を設け、第１タイマ周期（４４ａ）で大まかに時間監視すると共に割込み発生（６５）を抑制し、第２タイマ周期（４４ｂ）で細かい時間監視を行うことで、時間管理精度を維持しながら、省電力モード中のプロセッセ（１）に対するタイマ割込みを起因とする電流の消費を抑えることが可能となる。言い換えれば、第１イベント終了時から第２イベント発生時までの所定時間を計測する場合に、始めは周期の長い第１周期でカウントし、第２イベント発生時までの残り時間が第１周期の間隔より短くなった場合に、第２周期でカウントするように構成することで本願発明を達成できる。
【００３８】
例えば、タイマ割込み要求の第１周期を１０［ｍｓｅｃ］、第２周期を１［ｍｓｅｃ］とし、従来のタイマ割込み要求周期（４４）を１［ｍｓｅｃ］周期、そして割込み要求時の消費電流値（４６）を１５０［ｍＡ］、低消費電力モード時の消費電流値を３５［ｍＡ］と仮定すると、ＴＭＵの割り込みＤｕｔｙが１％ならば消費電流の改善率は約２％、５％ならば消費電流の改善率は約１２％、１０％ならば消費電流の改善率は約１８％、１５％ならば消費電流の改善率は約２５％という見積が可能であり、携帯電話や携帯端末に搭載の電池の持ち時間延長や、プロセッサから発する熱の抑制に効果がある。
【００３９】
また、上記と同じく、タイマ割込み発生を少なくすることでＯＳ（２２）の処理の占有率が下がり、他の（割込み）処理に費やすことが可能となる。
【００４０】
次に、図３から図１２を用いて、本願発明の処理手順を詳しく説明する。図３は、ＴＣＢ管理部（９２）を表している。ＴＣＢ管理部（９２）は例えば、処理ポインタ（１０１）、挿入ポインタ（１０２）、臨時格納部（１０３）、レディキューヘッダ（１０４）、ウェイトキューヘッダ（１０５）、タイマキューヘッダ（１０６）、順方向ポインタ（１０７）、逆方向ポインタ（１０８）、単数ないし複数のＴＣＢ（１０９）で構成する。ＴＣＢ（１０９）はＯＳ（２２）が生成、動作しているタスクの数だけ、存在する。例えば、本実施例では、タスクが３つ（ＴＣＢ１０９ａ，１０９ｂ，１０９ｃ）存在している。タイマキューヘッダ（１０６）は、順方向ポインタ（１０７）、逆方向ポインタ（１０８）、第一周期監視部（７２）で構成する。ここで説明を簡単にするために、最初にタイムアウトするＴＣＢを１０９ａとし、次にタイムアウトするＴＣＢを１０９ｂとする。また、ＴＣＢ１０９ｃは、新規に生成されるタスクとする。
【００４１】
ＴＣＢ（１０９ａ，ｂ，ｃ）は、用途別の複数の順方向ポインタ（１０７）と逆方向ポインタ（１０８）、タイムアウト監視部（７１）等で構成する。タイマキューヘッダ（１０６）の順方向ポインタ（１０７）は、待ち状態のタスクが解除されるのに要するタイムアウトが最も早いＴＣＢ（１０９ａ）の順方向ポインタ（１０７ａ）のメモリ番地を指す。ＴＣＢ（１０９ａ）の順方向ポインタは、次にタイムアウトするタスクのＴＣＢ（１０９ｂ）の順方向ポインタ（１０７ｂ）のメモリ番地を指す。そして指されたＴＣＢ（１０９ｂ）の逆方向ポインタ（１０８ｂ）は、一つ前のタイムアウトに待ち状態を解除されるタスクのＴＣＢ（１０９ａ）の逆方向ポインタ（１０８ａ）のメモリ番地を指す。従って、タイマキューヘッダ（１０６）の順方向ポインタ（１０７）は、最も早くタイムアウトするタスクのＴＣＢ（１０９ａ）を指し、反対に逆方向ポインタ（１０８）は最も遅くタイムアウトするタスクのＴＣＢ（１０９ｃ）を指すことになる。即ちＴＣＢ管理部（７２）はタイマキューヘッダ（１０６）を起点（番兵）に各ＴＣＢ（１０９）の双方向リストを形成している。
【００４２】
タイムアウト監視部（７１）には、一つ前に双方向リストに繋がれていたタスクのＴＣＢ（１０９）がタイムアウトした後にタイムアウトするまでのＴＣＢ（１０９）の残り時間が格納される。つまり、タイムアウト監視部（７１ｂ）に格納される残り時間は、ＴＣＢ（１０９ａ）が待ちを解除された直後からのタイムアウトまでの残り時間を指し、タイムアウト監視部（７１ｃ）に格納される残り時間は、ＴＣＢ（１０９ｂ）が待ちを解除された直後からのタイムアウトまでの残り時間を指す。因みにＴＣＢ（１０９）は、レディキューヘッダ（１０４）を先頭にしてタスク優先度順に双方向リストを形成され、ウェイトキューヘッダ（１０５）を先頭にして先着順に双方向リストを形成される。
【００４３】
処理ポインタ（１０１）は、現時点で処理中のＴＣＢ（１０９）のメモリ番地を指す。ＯＳ時間管理部（９１）は初期化時に予め、処理ポインタ（１０１）をタイマキューヘッダ（１０６）と同じメモリ番地を指すように設定する。ここでは、説明上、図３のように既にタイマキューヘッダ（１０６）はＴＣＢ（１０９ａ）を指していることにする。挿入ポインタ（１０２）は新規ＴＣＢ（１０９ｃ）のメモリ番地を指す。時間監視レート格納部（７３）には、第１タイマ周期（４４ａ）の値を第２タイマ周期（４４ｂ）の値で割った値を格納する。
【００４４】
図４から図８は、タイムアウト要求発行処理部（９３）のフローチャートを説明する図であり、図４は、タイムアウト要求発行処理部（９３）の処理の全体を示すものである。タイムアウト要求発行処理部（９３）は、ＯＳ（２２）に装備のタイムアウトを要求するシステムコールの発行時に、そのシステムコールの中で処理される。まず、本発明では、第２タイマＴＩＭ２（９ｂ）の状態レジスタＳＲＥＧ２（８１ｂ）を参照し、第２タイマＴＩＭ２（９ｂ）からの割込み発生状態が許可か禁止かを判別する（判別処理１２４）。即ち、ここでは第２タイマＴＩＭ２（９ｂ）に従ってカウントしているか否かを判断している。もし禁止（第１タイマＴＩＭ１（９ａ）に従ってカウントしている）であれば処理（２０１）へ、許可（第２タイマＴＩＭ２（９ｂ）に従ってカウントしている）であれば処理（２０２）へ進む。
【００４５】
図５は、処理（２０１）、即ち第２タイマＴＩＭ（９ｂ）からの割り込み発生状態が禁止の場合に実行される処理のフローチャートを説明する図である。判別処理（１２４）において第２タイマＴＩＭ２（９ｂ）からの割り込みが禁止されていると判別した場合は、現時点から次回第１タイマＴＩＭ（９ｂ）が割り込むまでの残り時間を求めて第１周期監視部（７２）に設定する。具体的には、第２タイマＴＩＭ２（９ｂ）からの割込み発生を許可するように制御レジスタＣＲＥＧ２（８２ｂ）を設定し、次に、第１タイマＴＩＭ１（９ａ）のカウンタＣＮＴ１（８３ａ）の値に１加算した値を、第２タイマＴＩＭ２（９ｂ）の周期設定レジスタＣＹＣＲＥＧ２（８４ｂ）で設定のタイマ周期（４４ｂ）の値に１加算した値で割り算した値を第１周期監視部（７２）に格納する（処理２０３）。
【００４６】
次に、ＴＣＢ管理部（９２）のタイマキューヘッダ（１０６）がＴＣＢ（１０９）のメモリ番地をさしているかどうか、つまりタイムアウトを待っているタスク（以下、待ちタスクと言う）があるかどうかを判別する（判別処理１２５）。もし、ＴＣＢ（１０９）のメモリ番地を指していれば（待ちタスクがあれば）処理（２０４）へ、指してなければ（待ちタスクがなければ）処理（２０５）へ進む。
【００４７】
図６はタイムアウト待ちタスクが存在する場合に新たにタイムアウト設定を行うための処理（２０４）のフローチャートを説明する図である。判別処理（１２５）において、待ちタスクがあると判別された場合は、最も早くタイムアウトするタスクのタイムアウトまでの残り時間を求めるために、先ず第１周期監視部（７２）及び時間監視レート格納部（７３）を参照し、時間監視レート格納部（７３）に格納の値から第１周期監視部（７２）に格納の値を引いた減算値を求める。そして処理ポインタ（１０１）で指されているＴＣＢ（１０９）のタイムアウト監視部（７１）に格納された値からその前記減算値を引き、その減算値を前記タイムアウト監視部（７１）に格納する（処理２０６）。
【００４８】
次に、新たにタイムアウトを設定されるタスクと既にタイムアウトが設定されているタスクとのタイムアウトまでの残り時間を比較するために、新規にタイムアウトを要求したＴＣＢ（１０９ｃ）のタイムアウト監視部（７１ｃ）と、処理ポインタ（１０１）で指されたＴＣＢ（１０９）のタイムアウト監視部（７１）に格納された値の大小を判別する（判別処理１２６）。新規にタイムアウトを要求したＴＣＢ（１０９ｃ）のタイムアウト監視部（７１ｃ）にはタイムアウト要求時間（６８）が既に格納されている。もしタイムアウト監視部（７１ｃ）の方が大きいならば処理（２０７）へ、小さければ処理（２０８）へ進む。ＴＣＢ（１０９ｃ）はこの時点ではＴＣＢ管理部（９２）の双方向リストには挿入されてはいない。
【００４９】
判別処理（１２６）において新規のＴＣＢ（１０９ｃ）のタイムアウト監視部（７１ｃ）に格納された値が処理ポインタ（１０１）で指されたＴＣＢ（１０９）のタイムアウト監視部（７１）に格納された値より大きい場合は、新たにタイムアウト設定されるタスクのタイムアウトの残り時間を一時的に更新するために、ＴＣＢ（１０９ｃ）のタイムアウト監視部（７１ｃ）に格納の値から、処理ポインタ（１０１）で指されたＴＣＢ（１０９）のタイムアウト監視部（７１）に格納された値を引いた減算値をＴＣＢ（１０９ｃ）のタイムアウト監視部（７１）に格納し、処理ポインタ（１０１）を、現在処理ポインタ（１０１）で指しているＴＣＢ（１０９）の順方向ポインタ（１０７）で指されたＴＣＢ（１０９）のメモリ番地に設定する（処理２０７）。
【００５０】
次に、既にタイムアウトが設定されているタスクのタイムアウト残り時間を全て調査したかを判別するために処理ポインタ（１０１）がタイマキューヘッダ（１０６）のメモリ番地をさしているか、つまりタイマキューに接続のＴＣＢ（１０９）に対し、処理２０７を施したかどうかを判別する（判別処理１２７）。もし、タイマキューヘッダ（１０６）のメモリ番地を指しているなら処理（２０８）へ進み、指していなければ判別処理（１２６）に戻る。
【００５１】
判別処理（１２７）において、処理ポインタ（１０１）がタイマキューヘッダ（１０６）のメモリ番地を指していると判別された場合は、新たにタイムアウト設定されたタスクをタイマキューに挿入するために、処理ポインタ（１０１）が指しているＴＣＢ（１０９）のメモリ番地をＴＣＢ（１０９ｃ）のメモリ番地に置換し、その設定の前に設定されていたＴＣＢ（１０９）のメモリ番地をＴＣＢ（１０９ｃ）の順方向ポインタ（１０７ｃ）で指すように設定する（処理２０８）。つまり、ＴＣＢ（１０９ｃ）をＴＣＢ管理部（９２）の双方向リストに挿入したことになる。逆方向ポインタについても挿入するように設定を換える。
【００５２】
次に、新たにタイマキューに挿入されたタスクの次に早くタイムアウトするタスクのタイムアウトまでの残り時間を更新するために、挿入ポインタ（１０２）で指されたＴＣＢ（１０９ｃ）の順方向ポインタ（１０７ｃ）でさされたＴＣＢ（１０９）メモリ番地に処理ポインタ（１０１）を設定し、処理ポインタ（１０１）で設定以前に指されたＴＣＢ（１０９）のタイムアウト監視部（７１）の値から挿入ポインタ（１０２）で指されたＴＣＢ（１０９ｃ）のタイムアウト監視部（７１ｃ）に格納の値を引いた減算値を処理ポインタ（１０１）で指されたＴＣＢ（１０９）のタイムアウト監視部（７１）に格納する（処理２０９）。このようにして、新規のＴＣＢ（１０９ｃ）が処理ルーチンの中に挿入される。
【００５３】
図７は、新たにタイムアウト設定された時間が最短でタイムアウトする場合の処理（２０５）のフローチャートを説明する図である。まず、新たにタイムアウトを設定したタスク以外にタイムアウト待ちのタスクが存在するか判別するために、挿入ポインタ（１０２）が指しているＴＣＢ（１０９）の逆方向ポインタ（１０８）がタイマキューヘッダ（１０６）を指しているかを判断する（判別処理１２８）。もし、挿入ポインタ（１０２）が指しているＴＣＢ（１０９）の逆方向ポインタ（１０８）がタイマキューヘッダ（１０６）を指していたら判別処理（１２９）へ、指していなければ処理（２０５）を終了する。
【００５４】
判別処理（１２８）において、挿入ポインタ（１０２）が指しているＴＣＢ（１０９）の逆方向ポインタ（１０８）がタイマキューヘッダ（１０６）を指していると判断された場合は、新たにタイムアウトを設定したタスクの残り時間と第１周期監視部の値の大小を判別するために、挿入ポインタ（１０２）が指しているＴＣＢ（１０９）のタイムアウト監視部（７１）の値が第１周期監視部（７２）の値以上か否かを判断する（判別処理１２９）。ここで、挿入ポインタ（１０２）が指しているＴＣＢ（１０９）のタイムアウト監視部（７１）の値が第１周期監視部（７２）の値以上ならば処理（２１０）に進み、それ以外ならば処理（２０５）を終了する。処理（２１０）は第１タイマＴＩＭ１（９ａ）の割込みを禁止に設定するために、第２タイマＴＩＭ２（９ｂ）の制御レジスタＣＲＥＧ２（８２ｂ）で、第２タイマＴＩＭ２（９ｂ）からの割込み発生を禁止に設定する。
【００５５】
図８は処理（２０２）のフローチャートを説明する図である。処理（２０２）は、第２タイマＴＩＭ２（９ｂ）の状態レジスタＳＲＥＧ２（８１ｂ）を参照し、第２タイマＴＩＭ２（９ｂ）からの割込み発生状態が許可の場合に移行する処理である（図４参照）。この処理（２０２）は、前述の図５、１２で説明した処理と同様な処理を行うため説明は省略する。
【００５６】
図９は第１タイマー割込み処理部のフローチャートを説明する図である。第１タイマー割込み処理部（９４）は、第１タイマ割込み発生（６５ａ）した時に、下記の処理を行いプロセッサ（１）を起動させる。まず、第１周期監視部（７２）に第１タイマのタイマ周期を設定するために、第１タイマＴＩＭ１（９ａ）、第２タイマＴＩＭ２（９ｂ）共、制御レジスタＳＲＥＧ（８２）でカウンタＣＮＴ（８３）がアンダーフローしないように設定し、第１周期監視部（７２）の値を臨時格納部（１０３）に格納し、時間監視レート格納部（７３）に格納した値を第１周期監視部（７２）に格納する（処理２２１）。
【００５７】
次に、タイムアウト待ちタスクが存在するかどうかを判別するためにＴＣＢ管理部（９２）のタイマキューヘッダ（１０６）がＴＣＢ（１０９）のメモリ番地をさしているかどうか、つまり待ちタスクがあるかどうかを判別する（判別処理１２５）。
【００５８】
判別処理（１２５）において、タイマキューヘッダが（１０６）がＴＣＢのメモリ番地を指していると判断される場合は、最も早くタイムアウトするタスクのタイムアウトまでの残り時間を更新するために、処理ポインタ（１０１）をタイマキューヘッダ（１０６）の順方向ポインタ（１０７）が指すＴＣＢ（１０９）のメモリ番地に設定し、処理ポインタ（１０１）が指しているＴＣＢ（１０９）のタイムアウト監視部（７１）に格納の値から臨時格納部（１０３）に格納した値を引いた減算値を処理ポインタ（１０１）が指しているＴＣＢ（１０９）のタイムアウト監視部（７１）に代入する処理（２２２）。
【００５９】
次に最も早くタイムアウトするタスクのタイムアウト処理（２２３）を行う。処理（２２３）は、図１０を用いて説明する。まず、タイムアウト要求発行処理用処理ポインタからタイマ割込み用処理ポインタに切り替えるために、処理ポインタ（１０１ｂ）を処理ポインタ（１０１ａ）が指しているＴＣＢ（１０９）のメモリ番地と同じメモリ番地を指すように設定する（処理２２５）。次に、タイムアウト時刻かどうかを判別するために、処理ポインタ（１０１ａ）が指しているＴＣＢ（１０９）のタイムアウト監視部（７１）の値が０以下かを判断する（判別処理１４２）。もし処理ポインタ（１０１ａ）が指しているＴＣＢ（１０９）のタイムアウト監視部（７１）の値が０以下ならば、処理（２２６）に進み、それ以外の場合は処理（２２７）に進む。
【００６０】
判別処理（１４２）において、タイムアウト監視部（７１）の値が０以下と判断された場合は、タイマキューからＴＣＢを解除しタイムアウトさせるために、処理ポインタ（１０１ａ）が指しているＴＣＢ（１０９）をＴＣＢ管理部（９２）の双方向リストから削除し、ＴＣＢ管理部（９２）の双方向リストの後処理を行う（処理２２６）。
【００６１】
その後、次にタイムアウトするＴＣＢに移行させる処理ポインタ（１０１ｂ）で指されたＴＣＢ（１０９）の順方向ポインタ（１０８）が指すＴＣＢ（１０９）のメモリ番地を処理ポインタ（１０１ａ）が指すように設定し、タイムアウト処理をする（処理２２７）。
【００６２】
処理（２２７）が終了後（図９における処理２２３が終了後）、待ちタスクのタイムアウト状態を全て調査したかどうかを判別するために、処理ポインタ（１０１ｂ）がタイマキューヘッダ（１０７）のメモリ番地を指しているかどうかを判別する（判別処理１４１）。もし指していれば処理（２２４）へ進み、指していなければ処理（２２３）に戻る。
【００６３】
図１１は処理（２２４）のフローチャートを説明する図である。まず、待ちタスクが存在するかどうかを判別するためにタイマキューヘッダ（１０６）の順方向ポインタ（１０７）が、タイマキューヘッダ（１０６）のメモリ番地を指しているかを判別する（判別処理１４３）。もし指していれば処理（２２８）へ進み、指していなければ判別処理（１４４）に進む。
【００６４】
判別処理（１４３）において、順方向ポインタ（１０７）がタイマキューヘッダのメモリ番地を指していないと判断さした場合は、最も早くタイムアウトするタスクのタイムアウトまでの残り時間が第１周期監視部よりも大きいかどうかを判別するために、タイマキューヘッダ（１０６）の順方向ポインタ（８３）が指すＴＣＢ（８２）のタイムアウト監視部（７１）に格納された値が、第１周期監視部（７２）の値以上かどうかを判別する（判別処理１４４）。も第１周期監視部（７２）の値以上であれば処理（２２８）へ進み、それ以外ならば処理（２２４）を終了する。
【００６５】
判別処理（１４３）において、順方向ポインタ（１０７）がタイマキューヘッダのメモリ番地を指していると判別された場合、又は、判別処理（１４４）において、タイムアウト監視部（７１）に格納された値が第１周期監視部（７２）の値以上と判別された場合、制御レジスタ（８２ｂ）で第２タイマ（９ｂ）からの割込み発生を禁止に設定し（処理２２８）、処理（２２４）を終了する。
【００６６】
図１２は第２タイマー割込み処理部のフローチャートを説明する図である。第２タイマー割込み処理部（９５）は、第２タイマ割込み発生（６５ｂ）した時にプロセッサ（１）を起動させる。まず、第１周期監視部を更新するために、第２タイマ（９ｂ）の制御レジスタ（８２ｂ）で、カウンタ（８３ｂ）がアンダーフローしないように設定し、第１周期監視部（７２）に格納の値から第２タイマ周期（４４ｂ）を引いて、その減算値を第１周期監視部（７５）に代入する（処理２４１）。
【００６７】
次に、最も早くタイムアウトするタスクの残り時間を更新するために、タイマキューヘッダ（１０６）の順方向ポインタ（１０７）で指されたＴＣＢ（１０９）のメモリ番地を処理ポインタ（１０１ａ）に代入する。そして処理ポインタ（１０１ａ）が指しているＴＣＢ（１０９）のタイムアウト監視部（７１）に格納の値から第２タイマ周期（４４ｂ）を引いた値を処理ポインタ（１０１ａ）が指しているＴＣＢ（１０９）のタイムアウト監視部（７１）に代入する（処理２４２）。
【００６８】
次に判別処理（１２５）、処理（２２３）、処理（２２４）、及び判別処理（１４１）を行う。これらは図９において説明したので省略する。
【００６９】
以上のような処理フローにより、本願発明を実施することができ、情報処理相装置の低消費電力化、応答速度の向上を図ることができる。
【００７０】
なお、本発明の実施形態はタイマ（９）がカウントダウン方式を採用していることを仮定し説明してきたが、カウントアップ方式のタイマ（９）についても動作原理は同じなので、適用することが出来る。
【００７１】
図１３は、本発明を施した情報処理装置、特に情報携帯端末に適用した場合の一実施例を説明する図である。本願発明は、タイマＴＩＭ（９）を２つ（２チャンネル）を有する情報処理装置ならば、ハードウェアを変更することなく、ＯＳの機能、即ちソフトウェアを変更することで容易に実現することが出来る。但し、ソフトウェア（ＯＳ）で処理している機能を適宜ハードウェアで実現することにより高速に処理することができる。更に、図１４のように、タイマ、省電力モードをＣＰＵに搭載してもよい。この場合、情報処理装置を小さくすることが出来る。
【００７２】
図１５は本発明を施した情報処理装置の第２の実施例を説明する図である。携帯電話に代表される通信装置では、通信とマルチメディア処理を同時に処理することとなりプロセッサの負荷が重い。そこで、通信処理用途のベースバンドプロセッサ（１ｂ）とマルチメディア処理用途のアプリケーションプロセッサ（１ａ）を情報処理装置に搭載している。ここで、ベースバンドプロセッサ（１ｂ）とアプリケーションプロセッサ（１ａ）の両者に本願発明を適用することができる。しかし、ベースバンドプロセッサ（１ｂ）は、アプリケーションプロセッサ（１ａ）と比較してその消費電力は小さい。従って、図１５では、本願発明をアプリケーションプロセッサ（１ａ）のみに適用しており、ベースバンドプロセッサ（１ｂ）には適用していない。このような構成とすることにより、ベースバンドプロセッサ（１ｂ）に関するメモリＭＥＭ（２１ｂ）に容量を小さくすることができ、情報処理装置を小さく構成することが出来る。
【００７３】
【発明の効果】
本願発明を実施することにより、情報処理装置の低消費電力化や割り込みの応答速度を向上させること達成することが出来る。
【図面の簡単な説明】
【図１】本発明の代表例を説明する図。
【図２】発明が解決しようとする課題を説明する図。
【図３】本発明の動作を説明する図。
【図４】タイムアウト要求発行処理部フローチャートを説明する図。
【図５】処理（２０１）のフローチャートを説明する図。
【図６】処理（２０４）のフローチャートを説明する図。
【図７】処理（２０５）のフローチャートを説明する図。
【図８】処理（２０２）のフローチャートを説明する図。
【図９】第１タイマー割込み処理部のフローチャートを説明する図。
【図１０】処理（２２３）のフローチャートを説明する図。
【図１１】処理（２２４）のフローチャートを説明する図。
【図１２】第２タイマー割込み処理部のフローチャートを説明する図。
【図１３】本発明を施した情報処理装置を説明する図。
【図１４】タイマ、省電力モード内臓ＣＰＵ搭載情報処理装置の説明図。
【図１５】本発明を施したプロセッサ搭載の情報処理装置を説明する図。
【図１６】従来の無線通信装置を説明する図。
【図１７】従来例の課題を説明する図。
【符号の説明】
１・・・プロセッサ、２・・・同期回路、３・・・受信回路、４・・・レジスタ、５・・・切替回路、６・・・高速発振回路、７・・・ＲＴＣ、８・・・Ｉ／Ｏ、９・・・タイマ、１０・・・割込回路、１１・・・バス、２１・・・メモリ、２２・・・ＯＳ、２３・・・省電力モード回路、２４・・・システムクロック、４１・・・消費電流、４２・・・タイマ割込み要求モード、４３ ・・・省電力モード、４４・・・タイマ周期、４５・・・０［Ａ］、４６・・・タイマ割込み発生時消費電流値、４７・・・省電力モード時消費電流値、６１ ・・・カウンタ軸、６２・・・時間軸、６３・・・カウンタ値、６４・・・周期設定値、６５・・・割込み発生、６６・・・タイムアウト要求発行時刻、６７・・・タイムアウト時刻、６８・・・タイムアウト要求時間、７１・・・タイムアウト監視部、７２・・・第１周期監視部、７３・・・時間監視レート格納部、８１・・・状態レジスタ、８２・・・制御レジスタ、８３・・・カウンタ、８４・・・周期設定レジスタ、８５・・・クロックＣＫ、９１・・・ＯＳ時間管理部、９２・・・ＴＣＢ管理部、９３・・・タイムアウト要求発行処理部、９４・・・第１タイマー割込み処理部、９５・・・第２タイマー割込み処理部、１０１・・・処理ポインタ、１０２・・・挿入ポインタ、１０３・・・臨時格納部、１０４・・・レディキューヘッダ、１０５・・・ウェイトキューヘッダ、１０６・・・タイマキューヘッダ、１０７・・・順方向ポインタ、１０８・・・逆方向ポインタ、１０９・・・ＴＣＢ、１２１・・・開始点、１２２・・・終了点、１２３・・・合流点、１２４、１２５、１２６，１２７、１２８，１２９、１４１、１４２、１４３，１４４・・・判別処理、２０１、２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９、２１０、２２１，２２２，２２３、２４１、２４２・・・処理。
【発明の属する技術分野】
情報処理通信装置及びオペレーティングシステムに関するものである。
【０００２】
【従来の技術】
図１６は特開平１１−３５５１９８号公報に示された従来の無線通信装置を示す構成図である。
【０００３】
本願の図１６には、中央処理装置ＣＰＵ（以下、プロセッサという）（１）、フレーム同期回路ＳＹＮ（以下、同期回路という）（２）、受信回路ＲＣＶ（３）、レジスタ（制御手段）ＲＥＧ（４）、切替回路ＳＷＣ（５）、高速のクロックＣＫを発振し出力する高速発振回路ＯＳＣ（６）、無線通信装置の時計機能として使用されているタイマ機能を持つリアルタイムクロックＲＴＣ（以下、ＲＴＣという）（７）、入出力回路Ｉ／Ｏ（以下、Ｉ／Ｏという）（８）、タイマＴＩＭ（９）、割込回路ＩＮＴＣ（１０）、アドレス、データ、制御データを送受信するバス（１１）が記載されている。
【０００４】
切替回路ＳＷＣ（５）は、プロセッサＣＰＵ（１）よりレジスタＲＥＧ（４）内に書き込まれ格納された制御データに基いて、高速発振回路ＯＳＣ（６）から出力されたクロックＣＫ１か、あるいはＲＴＣ（７）から出力されたクロックＣＫ２のいずれかを選択し、プロセッサＣＰＵ（１）、同期回路ＳＹＮ（２）、及びレジスタＲＥＧ（４）へ選択されたクロックを供給する。
【０００５】
タイマＴＩＭ（９）は、常時、ＲＴＣ（７）から出力されていたクロックＣＫ２に基いて動作し、ページングチャンネル受信後の間欠時（スリープモード）に、ＲＴＣ（７）から出力されたクロックＣＫ２を供給する時間を、プロセッサＣＰＵ（１）より設定される。さらに、タイマＴＩＭ（９）はタイムアウトすると割込回路ＩＮＴＣ（１０）へ割込み制御信号を出力し、割込回路ＩＮＴＣ（１０）を割込み状態に設定する。
【０００６】
割込回路ＩＮＴＣ（１０）がタイマＴＩＭ（９）から出力された割込み制御信号を入力した時、また使用者がキーを操作し、Ｉ／Ｏ（８）を経由して入力されたキー割込みなどの割込み要求を割込回路ＩＮＴＣ（１０）が受信した時に、プロセッサＣＰＵ（１）へ割込み要求の発生を通知する、即ち、割込回路ＩＮＴＣ（１０）からのプロセッサＣＰＵ（１）へ割り込み要求が出力される。
【０００７】
プロセッサＣＰＵ（１）によりタイマ値がタイマＴＩＭ（９）へ設定された後、プロセッサＣＰＵ（１）は、制御データをレジスタＲＥＧ（４）へ書き込む。これにより、切替回路ＳＷＣ（５）は、レジスタＲＥＧ（４）内に格納された制御データに基いて、高速発振回路ＯＳＣ（６）から出力されるクロックＣＫ１をＲＴＣ（７）から出力されるクロックＣＫ２へ切り替え、クロックＣＫ２をプロセッサＣＰＵ（１）、同期回路ＳＹＮ（２）、レジスタＲＥＧ（４）等へ出力する。このように、プロセッサＣＰＵ（１）、同期回路ＳＹＮ（２）、レジスタＲＥＧ（４）等はクロックＣＫ２に基いて動作する。さらに、レジスタＲＥＧ（４）内に書き込まれた制御データに基いて、高速発振回路ＯＳＣ（６）の動作が停止される。
【０００８】
プロセッサＣＰＵ（１）は、割込回路ＩＮＴＣ（１０）から出力された割込み要求を入力した場合、その割込み要求がどの回路から出力された割込み要求であるかを判定する。そして、その割込み要求がタイマＴＩＭ（９）以外の回路から出力された割込み要求であるならば、クロックＣＫ１に基いて処理を行い、次の割込み要求の到着を待つ。
【０００９】
受信した割込み要求がタイマＴＩＭ（９）から出力された割込み要求である場合、プロセッサＣＰＵ（１）はレジスタＲＥＧ（４）内へ制御データを書き込む。切替回路ＳＷＣ（５）は、レジスタＲＥＧ（４）内に書き込まれた制御データに基いて、ＲＴＣ（７）から出力されたクロックＣＫ２を、高速発振回路ＯＳＣ（６）から出力されているクロックＣＫ１へ切替える。そして切替えられたクロックＣＫ１をプロセッサＣＰＵ（１）、同期回路ＳＹＮ（２）、レジスタＲＥＧ（４）等へ供給する。
【００１０】
【特許文献１】
特開平１１−３５５１９８号公報
【００１１】
【発明が解決しようとする課題】
本願発明者等は、本願に先立って、上記の従来技術について検討した。また、無線通信装置には電子メール、ブラウザ、動画音声音響録画再生等を搭載する情報処理装置も存在するため、本願発明者等は、特許文献１に示される無線通信装置を情報処理通信装置に適用した場合も同様に検討した。なお、従来の無線通信装置を情報処理通信装置に適用した場合には、図１６の無線通信装置にメモリＭＥＭ（２１）を搭載し、そのメモリＭＥＭ（２１）内はオペレーティングシステムＯＳ（以下ＯＳと略す）（２２）を装備する必要がある。そして、ＯＳ（２２）はタイマＴＩＭ（９）から任意の周期毎に割込み要求を発生させることによって、情報処理通信装置の時間監視及び管理を行うことになる。
【００１２】
ここで、図１６の無線通信装置及び従来の無線通信装置を適用した情報処理通信装置に搭載のタイマＴＩＭ（９）の周期割込み要求には２つの課題が残されていることがわかった。
【００１３】
第一の課題は、省電力モード中にも関わらず、タイマＴＩＭ（９）の周期割込み要求の周期に従って省電力モードが解除され、プロセッサＣＰＵ（１）にクロックＣＫ１及びクロックＣＫ２が供給され、電流を消費してしまう事象である。以下、この事象を図１８に基づいて説明する。
【００１４】
図１７は、プロセッサＣＰＵ（１）の各動作モード時の消費電流（４１）を示している。ここで、４２はタイマ割込み要求モードを、４３は省電力モードを示している。ＯＳ（２２）がマルチタスク機能を有する場合、最低優先度タスクの無限ループ中に省電力モード（４３）を施す処理を設定する。そしてクロックＣＫ１がプロセッサＣＰＵ（１）に供給されている、つまり情報処理の為に利用出来る場面において暫く使わない、またはデッドラインまでの余裕時間があるという、アイドル状態が存在することを想定する。なお、タイマ割込みが発生してから次のタイマ割込みが発生するまでの時間におけるタイマ割込み要求モード４２の時間をタイマ割込みＤｕｔｙという。
【００１５】
ここで電流の無駄な消費を防止する為、アイドル状態に前記最低優先度タスクを起動させると、タイマＴＩＭ（９）からのタイマ割込み要求モード（４２）によって、省電力モード（４３）が解除され、プロセッサＣＰＵ（１）にクロックＣＫ１が供給され、ＣＰＵが動作を開始し、本来、電流を削減したい場面で消費電流（４１）の増加が発生する。前記事象はタイマ周期（４４）を長くすることでタイマ（９）の割込み要求回数を削減し、省電力モード（４３）の時間を長くし、消費電流（４１）を抑えることは可能である。
【００１６】
しかしＯＳ（２２）はタイマＴＩＭ（９）による周期割込み要求の度に内部でシステムクロック（２４）でカウントしながら、時間監視及び管理を行っている。従って、タイマＴＩＭ（９）のタイマ周期（４４）を長くすると、タイマ周期（４４）よりも短い時間内に待ち状態のタスクをタイムアウトで解放させるには時間精度が悪くなることがわかった。すなわち、消費電流（４１）を抑えようとすると時間精度が悪くなり、逆に時間精度を良くしようとすると消費電流（４１）が多くなってしまうことがわかった。
【００１７】
第二の課題は、常時タイマＴＩＭ（９）からタイマ周期（４４）毎に割込みが発生するので、その他のＩ／Ｏ回路（８）からの割込み要求の発生とかち合うという事象である。
【００１８】
特に時間管理を優先、つまりタイマＴＩＭ（９）の割込み要求レベルを高くすると、割込回路ＩＮＴＣ（１０）の方で先ずタイマＴＩＭ（９）の周期割込み要求を受けつけて、その周期割込み要求の処理を終了した直後にＩ／Ｏ（８）からの割込み要求を受け付け、Ｉ／Ｏに関する処理を行う。従って割込み応答が鈍くなってしまうことがわかった。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、所定のイベント実行までの発生時間を指定してシステムコールをする情報処理装置であって、第１周期に設定される第１タイマ回路と、前記第１周期より短い第２周期に設定される第２タイマ回路と、前記システムコールがあった際に、前記発生時間を格納することが可能な前記タイムアウト監視部と、前記システムコールがあった際に、次の前記第１タイマ回路の割り込み要求までの時間を格納することが可能な第１周期監視部とを有し、前記タイムアウト監視部は、前記第１タイマの割り込み要求により前記タイムアウト監視部に格納された時間から前記第１周期監視部に格納された時間を減算した時間を格納し、前記タイムアウト監視部に格納された時間が前記第１周期より短い場合に、前記第２タイマ回路の割り込み要求により前記タイムアウト監視部に格納された時間から前記第２周期の時間を減算する構成とする。
【００２０】
更に望ましくは、前記第２タイマ回路は、前記タイムアウト監視部に格納された時間が前記第１周期より長い場合は、割り込み要求が不可とされ、前記タイムアウト監視部に格納された時間が前記第１周期より短いと判断された場合に、割り込み要求が許可とされるように構成するとよい。
【００２１】
更に望ましくは、前記第１周期監視部は、前記第１周期の周期時間を入力することが可能とされるように構成するとよい。
【００２２】
【発明の実施の形態】
まず、図１及び図２を用いて本願発明の思想を説明する。図１は、本願発明を実現するための基本的な構成の一実施例であり、プロセッサＣＰＵ（１）、複数のタイマＴＩＭ（９）、ＯＳ（２２）を搭載したメモリＭＥＭ（２１）、Ｉ／Ｏ（８）、バス（１１）が示されている。また、プロセッサＣＰＵ（１）、複数のタイマＴＩＭ（９）、Ｉ／Ｏ（８）、バス（１１）で構成した１ブロックをプロセッサＣＰＵ（１）と見なし、そのプロセッサＣＰＵ（１）とメモリＭＥＭ（２１）をバス（１１）で接続した回路と見なすことも可能である。
【００２３】
複数のタイマＴＩＭ（９）は、第１タイマＴＩＭ１（９ａ）、第２タイマＴＩＭ２（９ｂ）を含んでいる。また、第１タイマＴＩＭ１（９ａ）は、状態レジスタＳＲＥＧ１（８１ａ）、制御レジスタＣＲＥＧ１（８２ａ）、カウンタＣＮＴ１（８３ａ）、周期設定レジスタＣＹＣＲＥＧ１（８４ａ）を含んでいる。第２タイマＴＩＭ２（９ｂ）も第１タイマＴＩＭ１（９ａ）と同じ構成である。またクロックＣＫ（８５）は発振回路からのクロック信号である。タイマＴＩＭ（９）にＲＴＣ（７）から常時、クロックＣＫ２が入力されているが、用途によってはＲＴＣ（７）に限らず、高速発振回路ＯＳＣ（６）から出力されるクロックＣＫ１を入力しても構わない。
【００２４】
状態レジスタＳＲＥＧ１，２（８１）は、各タイマに対して、カウンタＴＩＭ１，２（８３）のアンダーフローの発生判別、タイマ割込みの許可、禁止の状態判別等、タイマの内部状態を知らせるための情報を有する。
【００２５】
制御レジスタＣＲＥＧ（８２）は、各タイマに対して、カウンタＣＮＴ（８３）のアンダーフロー時のタイマ割込み許可禁止を設定、タイマ駆動に要するクロックＣＫ（８５）の分周比の設定、タイマがカウントする周期等を可能にするための情報を有する。なお、状態レジスタＳＲＥＧ、制御レジスタＣＲＥＧは、外部から設定可能とされる。
【００２６】
カウンタＣＮＴ（８３）は各タイマに、制御レジスタ（８２）で設定したクロックＣＫ（８５）に対する分周比に同期して、初期時の設定値をカウントダウン（減算）する機能を有する。カウンタ（８３）はカウントダウンする方式、カウントアップする方式のどちらでも構わない。カウントアップ方式ならば、値をカウントアップ（加算）する機能を有する。
【００２７】
周期設定レジスタ（８４）は、各タイマに対して、初期時またはアンダーフロー時に割込み発生させる周期の長さを設定するための情報を有する。なお、カウンタ（８３）がカウントアップ方式ならば、アンダーフロー時ではなくオーバーフロー時となる。
【００２８】
また図１にＯＳ（２２）の機能の一部としてＯＳ時間管理部（９１）を記載した。ＯＳ時間管理部（９１）は、タスク情報制御テーブル（以下、ＴＣＢという）管理部（９２）、タイムアウト要求発行処理部（９３）、第１タイマー割込み処理部（９４）、第２タイマー割込み処理部（９５）、第一周期監視部（７２）、システムクロック（２４）等で構成する。ＴＣＢ管理部（９２）にはタイムアウト監視部（７１）を含む。
【００２９】
図２は本願発明の概念を説明する図であり、以下図２を用いて本願発明を説明する。図２には、カウンタ軸（６１）、時間軸（６２）、カウンタ値（６３）、周期設定値（６４）、割込み発生（６５）、タイムアウト要求発行時刻（６６）、タイムアウト時刻（６７）、タイムアウト要求時間（６８）、タイムアウト監視部（７１）、第一周期監視部（７２）、時間監視レート格納部（７３）が示されている。
【００３０】
第１タイマＴＩＭ１（９ａ）に対し、第１タイマ周期（４４ａ）、カウンタ値（６３ａ）、周期設定値（６４ａ）、割込み発生（６５ａ）、第２タイマＴＩＭ２（９ｂ）に対し、第２タイマ周期（４４ｂ）、カウンタ値（６３ｂ）、周期設定値（６４ｂ）、割込み発生（６５ｂ）を表している。
【００３１】
なお、タイムアウト監視部（７１）、第一周期監視部（７２）、時間監視レート格納部（７３）は、特に制限されないがメモリ（２１）内に設けている。また、タイムアウト監視部や第一周期監視部等に格納される値は、第１タイマや第２タイマにおけるカウンタの値に対応する値となる。これらの値は、第１タイマや第２タイマに入力されるクロックの周期に前記カウンタの値をかけた時間と等価なものである。従って、タイムアウト監視部や第一周期監視部等は、それぞれに対応する時間を格納しているということもできる。
【００３２】
先ず初期化時にＯＳ（２２）で、第１タイマ周期（４４ａ）が第２タイマ周期（４４ｂ）の整数倍にするようにタイマＴＩＭ（９）を設定し、時間監視レート格納部（７３）に第１タイマ周期（４４ａ）を第２タイマ周期（４４ｂ）で割った値を格納する。更に第２タイマＴＩＭ２（４４ｂ）のみ、割込み発生（６５ｂ）を禁止とするように第２タイマＴＩＭ２（９ｂ）の状態レジスタＳＲＥＧ２（８１ｂ）を設定する。次に、ＯＳ（２２）でタイムアウト要求が発行されたタイムアウト要求発行時刻（６６）に、タイムアウト要求時間（６８）をタイムアウト監視部（７１）に格納する。
【００３３】
第１タイマＴＩＭ１（９ａ）からタイマ割込みが発生する毎に、タイムアウト監視部（７１）に格納された値から第１タイマ周期（４４ａ）を引き、その減算値を再びタイムアウト監視部（７１）に格納する。
【００３４】
タイムアウト監視部（７１）に格納されている値が第１タイマ周期（４４ａ）よりも小さくなった時点で、第２タイマＴＩＭ２（９ｂ）からのタイマ割込みを許可し、第一周期監視部（７２）に第１タイマ周期（４４ａ）を設定する。
【００３５】
第２タイマＴＩＭ２（９ｂ）からタイマ割込みが発生する毎に、タイムアウト監視部（７１）と第一周期監視部（７２）に格納されているそれぞれの値から第２タイマ周期（４４ｂ）を引き、それぞれの減算値を再びタイムアウト監視部（７１）と第一周期監視部（７２）に格納する。
【００３６】
タイムアウト監視部（７１）に格納の値が０以下となった時点がタイムアウト時刻となり、タイムアウト要求を満たす事が可能になる。
【００３７】
上記のように周期の長い第１タイマ周期（４４ａ）と周期の短い第２タイマ周期（４４ｂ）を設け、第１タイマ周期（４４ａ）で大まかに時間監視すると共に割込み発生（６５）を抑制し、第２タイマ周期（４４ｂ）で細かい時間監視を行うことで、時間管理精度を維持しながら、省電力モード中のプロセッセ（１）に対するタイマ割込みを起因とする電流の消費を抑えることが可能となる。言い換えれば、第１イベント終了時から第２イベント発生時までの所定時間を計測する場合に、始めは周期の長い第１周期でカウントし、第２イベント発生時までの残り時間が第１周期の間隔より短くなった場合に、第２周期でカウントするように構成することで本願発明を達成できる。
【００３８】
例えば、タイマ割込み要求の第１周期を１０［ｍｓｅｃ］、第２周期を１［ｍｓｅｃ］とし、従来のタイマ割込み要求周期（４４）を１［ｍｓｅｃ］周期、そして割込み要求時の消費電流値（４６）を１５０［ｍＡ］、低消費電力モード時の消費電流値を３５［ｍＡ］と仮定すると、ＴＭＵの割り込みＤｕｔｙが１％ならば消費電流の改善率は約２％、５％ならば消費電流の改善率は約１２％、１０％ならば消費電流の改善率は約１８％、１５％ならば消費電流の改善率は約２５％という見積が可能であり、携帯電話や携帯端末に搭載の電池の持ち時間延長や、プロセッサから発する熱の抑制に効果がある。
【００３９】
また、上記と同じく、タイマ割込み発生を少なくすることでＯＳ（２２）の処理の占有率が下がり、他の（割込み）処理に費やすことが可能となる。
【００４０】
次に、図３から図１２を用いて、本願発明の処理手順を詳しく説明する。図３は、ＴＣＢ管理部（９２）を表している。ＴＣＢ管理部（９２）は例えば、処理ポインタ（１０１）、挿入ポインタ（１０２）、臨時格納部（１０３）、レディキューヘッダ（１０４）、ウェイトキューヘッダ（１０５）、タイマキューヘッダ（１０６）、順方向ポインタ（１０７）、逆方向ポインタ（１０８）、単数ないし複数のＴＣＢ（１０９）で構成する。ＴＣＢ（１０９）はＯＳ（２２）が生成、動作しているタスクの数だけ、存在する。例えば、本実施例では、タスクが３つ（ＴＣＢ１０９ａ，１０９ｂ，１０９ｃ）存在している。タイマキューヘッダ（１０６）は、順方向ポインタ（１０７）、逆方向ポインタ（１０８）、第一周期監視部（７２）で構成する。ここで説明を簡単にするために、最初にタイムアウトするＴＣＢを１０９ａとし、次にタイムアウトするＴＣＢを１０９ｂとする。また、ＴＣＢ１０９ｃは、新規に生成されるタスクとする。
【００４１】
ＴＣＢ（１０９ａ，ｂ，ｃ）は、用途別の複数の順方向ポインタ（１０７）と逆方向ポインタ（１０８）、タイムアウト監視部（７１）等で構成する。タイマキューヘッダ（１０６）の順方向ポインタ（１０７）は、待ち状態のタスクが解除されるのに要するタイムアウトが最も早いＴＣＢ（１０９ａ）の順方向ポインタ（１０７ａ）のメモリ番地を指す。ＴＣＢ（１０９ａ）の順方向ポインタは、次にタイムアウトするタスクのＴＣＢ（１０９ｂ）の順方向ポインタ（１０７ｂ）のメモリ番地を指す。そして指されたＴＣＢ（１０９ｂ）の逆方向ポインタ（１０８ｂ）は、一つ前のタイムアウトに待ち状態を解除されるタスクのＴＣＢ（１０９ａ）の逆方向ポインタ（１０８ａ）のメモリ番地を指す。従って、タイマキューヘッダ（１０６）の順方向ポインタ（１０７）は、最も早くタイムアウトするタスクのＴＣＢ（１０９ａ）を指し、反対に逆方向ポインタ（１０８）は最も遅くタイムアウトするタスクのＴＣＢ（１０９ｃ）を指すことになる。即ちＴＣＢ管理部（７２）はタイマキューヘッダ（１０６）を起点（番兵）に各ＴＣＢ（１０９）の双方向リストを形成している。
【００４２】
タイムアウト監視部（７１）には、一つ前に双方向リストに繋がれていたタスクのＴＣＢ（１０９）がタイムアウトした後にタイムアウトするまでのＴＣＢ（１０９）の残り時間が格納される。つまり、タイムアウト監視部（７１ｂ）に格納される残り時間は、ＴＣＢ（１０９ａ）が待ちを解除された直後からのタイムアウトまでの残り時間を指し、タイムアウト監視部（７１ｃ）に格納される残り時間は、ＴＣＢ（１０９ｂ）が待ちを解除された直後からのタイムアウトまでの残り時間を指す。因みにＴＣＢ（１０９）は、レディキューヘッダ（１０４）を先頭にしてタスク優先度順に双方向リストを形成され、ウェイトキューヘッダ（１０５）を先頭にして先着順に双方向リストを形成される。
【００４３】
処理ポインタ（１０１）は、現時点で処理中のＴＣＢ（１０９）のメモリ番地を指す。ＯＳ時間管理部（９１）は初期化時に予め、処理ポインタ（１０１）をタイマキューヘッダ（１０６）と同じメモリ番地を指すように設定する。ここでは、説明上、図３のように既にタイマキューヘッダ（１０６）はＴＣＢ（１０９ａ）を指していることにする。挿入ポインタ（１０２）は新規ＴＣＢ（１０９ｃ）のメモリ番地を指す。時間監視レート格納部（７３）には、第１タイマ周期（４４ａ）の値を第２タイマ周期（４４ｂ）の値で割った値を格納する。
【００４４】
図４から図８は、タイムアウト要求発行処理部（９３）のフローチャートを説明する図であり、図４は、タイムアウト要求発行処理部（９３）の処理の全体を示すものである。タイムアウト要求発行処理部（９３）は、ＯＳ（２２）に装備のタイムアウトを要求するシステムコールの発行時に、そのシステムコールの中で処理される。まず、本発明では、第２タイマＴＩＭ２（９ｂ）の状態レジスタＳＲＥＧ２（８１ｂ）を参照し、第２タイマＴＩＭ２（９ｂ）からの割込み発生状態が許可か禁止かを判別する（判別処理１２４）。即ち、ここでは第２タイマＴＩＭ２（９ｂ）に従ってカウントしているか否かを判断している。もし禁止（第１タイマＴＩＭ１（９ａ）に従ってカウントしている）であれば処理（２０１）へ、許可（第２タイマＴＩＭ２（９ｂ）に従ってカウントしている）であれば処理（２０２）へ進む。
【００４５】
図５は、処理（２０１）、即ち第２タイマＴＩＭ（９ｂ）からの割り込み発生状態が禁止の場合に実行される処理のフローチャートを説明する図である。判別処理（１２４）において第２タイマＴＩＭ２（９ｂ）からの割り込みが禁止されていると判別した場合は、現時点から次回第１タイマＴＩＭ（９ｂ）が割り込むまでの残り時間を求めて第１周期監視部（７２）に設定する。具体的には、第２タイマＴＩＭ２（９ｂ）からの割込み発生を許可するように制御レジスタＣＲＥＧ２（８２ｂ）を設定し、次に、第１タイマＴＩＭ１（９ａ）のカウンタＣＮＴ１（８３ａ）の値に１加算した値を、第２タイマＴＩＭ２（９ｂ）の周期設定レジスタＣＹＣＲＥＧ２（８４ｂ）で設定のタイマ周期（４４ｂ）の値に１加算した値で割り算した値を第１周期監視部（７２）に格納する（処理２０３）。
【００４６】
次に、ＴＣＢ管理部（９２）のタイマキューヘッダ（１０６）がＴＣＢ（１０９）のメモリ番地をさしているかどうか、つまりタイムアウトを待っているタスク（以下、待ちタスクと言う）があるかどうかを判別する（判別処理１２５）。もし、ＴＣＢ（１０９）のメモリ番地を指していれば（待ちタスクがあれば）処理（２０４）へ、指してなければ（待ちタスクがなければ）処理（２０５）へ進む。
【００４７】
図６はタイムアウト待ちタスクが存在する場合に新たにタイムアウト設定を行うための処理（２０４）のフローチャートを説明する図である。判別処理（１２５）において、待ちタスクがあると判別された場合は、最も早くタイムアウトするタスクのタイムアウトまでの残り時間を求めるために、先ず第１周期監視部（７２）及び時間監視レート格納部（７３）を参照し、時間監視レート格納部（７３）に格納の値から第１周期監視部（７２）に格納の値を引いた減算値を求める。そして処理ポインタ（１０１）で指されているＴＣＢ（１０９）のタイムアウト監視部（７１）に格納された値からその前記減算値を引き、その減算値を前記タイムアウト監視部（７１）に格納する（処理２０６）。
【００４８】
次に、新たにタイムアウトを設定されるタスクと既にタイムアウトが設定されているタスクとのタイムアウトまでの残り時間を比較するために、新規にタイムアウトを要求したＴＣＢ（１０９ｃ）のタイムアウト監視部（７１ｃ）と、処理ポインタ（１０１）で指されたＴＣＢ（１０９）のタイムアウト監視部（７１）に格納された値の大小を判別する（判別処理１２６）。新規にタイムアウトを要求したＴＣＢ（１０９ｃ）のタイムアウト監視部（７１ｃ）にはタイムアウト要求時間（６８）が既に格納されている。もしタイムアウト監視部（７１ｃ）の方が大きいならば処理（２０７）へ、小さければ処理（２０８）へ進む。ＴＣＢ（１０９ｃ）はこの時点ではＴＣＢ管理部（９２）の双方向リストには挿入されてはいない。
【００４９】
判別処理（１２６）において新規のＴＣＢ（１０９ｃ）のタイムアウト監視部（７１ｃ）に格納された値が処理ポインタ（１０１）で指されたＴＣＢ（１０９）のタイムアウト監視部（７１）に格納された値より大きい場合は、新たにタイムアウト設定されるタスクのタイムアウトの残り時間を一時的に更新するために、ＴＣＢ（１０９ｃ）のタイムアウト監視部（７１ｃ）に格納の値から、処理ポインタ（１０１）で指されたＴＣＢ（１０９）のタイムアウト監視部（７１）に格納された値を引いた減算値をＴＣＢ（１０９ｃ）のタイムアウト監視部（７１）に格納し、処理ポインタ（１０１）を、現在処理ポインタ（１０１）で指しているＴＣＢ（１０９）の順方向ポインタ（１０７）で指されたＴＣＢ（１０９）のメモリ番地に設定する（処理２０７）。
【００５０】
次に、既にタイムアウトが設定されているタスクのタイムアウト残り時間を全て調査したかを判別するために処理ポインタ（１０１）がタイマキューヘッダ（１０６）のメモリ番地をさしているか、つまりタイマキューに接続のＴＣＢ（１０９）に対し、処理２０７を施したかどうかを判別する（判別処理１２７）。もし、タイマキューヘッダ（１０６）のメモリ番地を指しているなら処理（２０８）へ進み、指していなければ判別処理（１２６）に戻る。
【００５１】
判別処理（１２７）において、処理ポインタ（１０１）がタイマキューヘッダ（１０６）のメモリ番地を指していると判別された場合は、新たにタイムアウト設定されたタスクをタイマキューに挿入するために、処理ポインタ（１０１）が指しているＴＣＢ（１０９）のメモリ番地をＴＣＢ（１０９ｃ）のメモリ番地に置換し、その設定の前に設定されていたＴＣＢ（１０９）のメモリ番地をＴＣＢ（１０９ｃ）の順方向ポインタ（１０７ｃ）で指すように設定する（処理２０８）。つまり、ＴＣＢ（１０９ｃ）をＴＣＢ管理部（９２）の双方向リストに挿入したことになる。逆方向ポインタについても挿入するように設定を換える。
【００５２】
次に、新たにタイマキューに挿入されたタスクの次に早くタイムアウトするタスクのタイムアウトまでの残り時間を更新するために、挿入ポインタ（１０２）で指されたＴＣＢ（１０９ｃ）の順方向ポインタ（１０７ｃ）でさされたＴＣＢ（１０９）メモリ番地に処理ポインタ（１０１）を設定し、処理ポインタ（１０１）で設定以前に指されたＴＣＢ（１０９）のタイムアウト監視部（７１）の値から挿入ポインタ（１０２）で指されたＴＣＢ（１０９ｃ）のタイムアウト監視部（７１ｃ）に格納の値を引いた減算値を処理ポインタ（１０１）で指されたＴＣＢ（１０９）のタイムアウト監視部（７１）に格納する（処理２０９）。このようにして、新規のＴＣＢ（１０９ｃ）が処理ルーチンの中に挿入される。
【００５３】
図７は、新たにタイムアウト設定された時間が最短でタイムアウトする場合の処理（２０５）のフローチャートを説明する図である。まず、新たにタイムアウトを設定したタスク以外にタイムアウト待ちのタスクが存在するか判別するために、挿入ポインタ（１０２）が指しているＴＣＢ（１０９）の逆方向ポインタ（１０８）がタイマキューヘッダ（１０６）を指しているかを判断する（判別処理１２８）。もし、挿入ポインタ（１０２）が指しているＴＣＢ（１０９）の逆方向ポインタ（１０８）がタイマキューヘッダ（１０６）を指していたら判別処理（１２９）へ、指していなければ処理（２０５）を終了する。
【００５４】
判別処理（１２８）において、挿入ポインタ（１０２）が指しているＴＣＢ（１０９）の逆方向ポインタ（１０８）がタイマキューヘッダ（１０６）を指していると判断された場合は、新たにタイムアウトを設定したタスクの残り時間と第１周期監視部の値の大小を判別するために、挿入ポインタ（１０２）が指しているＴＣＢ（１０９）のタイムアウト監視部（７１）の値が第１周期監視部（７２）の値以上か否かを判断する（判別処理１２９）。ここで、挿入ポインタ（１０２）が指しているＴＣＢ（１０９）のタイムアウト監視部（７１）の値が第１周期監視部（７２）の値以上ならば処理（２１０）に進み、それ以外ならば処理（２０５）を終了する。処理（２１０）は第１タイマＴＩＭ１（９ａ）の割込みを禁止に設定するために、第２タイマＴＩＭ２（９ｂ）の制御レジスタＣＲＥＧ２（８２ｂ）で、第２タイマＴＩＭ２（９ｂ）からの割込み発生を禁止に設定する。
【００５５】
図８は処理（２０２）のフローチャートを説明する図である。処理（２０２）は、第２タイマＴＩＭ２（９ｂ）の状態レジスタＳＲＥＧ２（８１ｂ）を参照し、第２タイマＴＩＭ２（９ｂ）からの割込み発生状態が許可の場合に移行する処理である（図４参照）。この処理（２０２）は、前述の図５、１２で説明した処理と同様な処理を行うため説明は省略する。
【００５６】
図９は第１タイマー割込み処理部のフローチャートを説明する図である。第１タイマー割込み処理部（９４）は、第１タイマ割込み発生（６５ａ）した時に、下記の処理を行いプロセッサ（１）を起動させる。まず、第１周期監視部（７２）に第１タイマのタイマ周期を設定するために、第１タイマＴＩＭ１（９ａ）、第２タイマＴＩＭ２（９ｂ）共、制御レジスタＳＲＥＧ（８２）でカウンタＣＮＴ（８３）がアンダーフローしないように設定し、第１周期監視部（７２）の値を臨時格納部（１０３）に格納し、時間監視レート格納部（７３）に格納した値を第１周期監視部（７２）に格納する（処理２２１）。
【００５７】
次に、タイムアウト待ちタスクが存在するかどうかを判別するためにＴＣＢ管理部（９２）のタイマキューヘッダ（１０６）がＴＣＢ（１０９）のメモリ番地をさしているかどうか、つまり待ちタスクがあるかどうかを判別する（判別処理１２５）。
【００５８】
判別処理（１２５）において、タイマキューヘッダが（１０６）がＴＣＢのメモリ番地を指していると判断される場合は、最も早くタイムアウトするタスクのタイムアウトまでの残り時間を更新するために、処理ポインタ（１０１）をタイマキューヘッダ（１０６）の順方向ポインタ（１０７）が指すＴＣＢ（１０９）のメモリ番地に設定し、処理ポインタ（１０１）が指しているＴＣＢ（１０９）のタイムアウト監視部（７１）に格納の値から臨時格納部（１０３）に格納した値を引いた減算値を処理ポインタ（１０１）が指しているＴＣＢ（１０９）のタイムアウト監視部（７１）に代入する処理（２２２）。
【００５９】
次に最も早くタイムアウトするタスクのタイムアウト処理（２２３）を行う。処理（２２３）は、図１０を用いて説明する。まず、タイムアウト要求発行処理用処理ポインタからタイマ割込み用処理ポインタに切り替えるために、処理ポインタ（１０１ｂ）を処理ポインタ（１０１ａ）が指しているＴＣＢ（１０９）のメモリ番地と同じメモリ番地を指すように設定する（処理２２５）。次に、タイムアウト時刻かどうかを判別するために、処理ポインタ（１０１ａ）が指しているＴＣＢ（１０９）のタイムアウト監視部（７１）の値が０以下かを判断する（判別処理１４２）。もし処理ポインタ（１０１ａ）が指しているＴＣＢ（１０９）のタイムアウト監視部（７１）の値が０以下ならば、処理（２２６）に進み、それ以外の場合は処理（２２７）に進む。
【００６０】
判別処理（１４２）において、タイムアウト監視部（７１）の値が０以下と判断された場合は、タイマキューからＴＣＢを解除しタイムアウトさせるために、処理ポインタ（１０１ａ）が指しているＴＣＢ（１０９）をＴＣＢ管理部（９２）の双方向リストから削除し、ＴＣＢ管理部（９２）の双方向リストの後処理を行う（処理２２６）。
【００６１】
その後、次にタイムアウトするＴＣＢに移行させる処理ポインタ（１０１ｂ）で指されたＴＣＢ（１０９）の順方向ポインタ（１０８）が指すＴＣＢ（１０９）のメモリ番地を処理ポインタ（１０１ａ）が指すように設定し、タイムアウト処理をする（処理２２７）。
【００６２】
処理（２２７）が終了後（図９における処理２２３が終了後）、待ちタスクのタイムアウト状態を全て調査したかどうかを判別するために、処理ポインタ（１０１ｂ）がタイマキューヘッダ（１０７）のメモリ番地を指しているかどうかを判別する（判別処理１４１）。もし指していれば処理（２２４）へ進み、指していなければ処理（２２３）に戻る。
【００６３】
図１１は処理（２２４）のフローチャートを説明する図である。まず、待ちタスクが存在するかどうかを判別するためにタイマキューヘッダ（１０６）の順方向ポインタ（１０７）が、タイマキューヘッダ（１０６）のメモリ番地を指しているかを判別する（判別処理１４３）。もし指していれば処理（２２８）へ進み、指していなければ判別処理（１４４）に進む。
【００６４】
判別処理（１４３）において、順方向ポインタ（１０７）がタイマキューヘッダのメモリ番地を指していないと判断さした場合は、最も早くタイムアウトするタスクのタイムアウトまでの残り時間が第１周期監視部よりも大きいかどうかを判別するために、タイマキューヘッダ（１０６）の順方向ポインタ（８３）が指すＴＣＢ（８２）のタイムアウト監視部（７１）に格納された値が、第１周期監視部（７２）の値以上かどうかを判別する（判別処理１４４）。も第１周期監視部（７２）の値以上であれば処理（２２８）へ進み、それ以外ならば処理（２２４）を終了する。
【００６５】
判別処理（１４３）において、順方向ポインタ（１０７）がタイマキューヘッダのメモリ番地を指していると判別された場合、又は、判別処理（１４４）において、タイムアウト監視部（７１）に格納された値が第１周期監視部（７２）の値以上と判別された場合、制御レジスタ（８２ｂ）で第２タイマ（９ｂ）からの割込み発生を禁止に設定し（処理２２８）、処理（２２４）を終了する。
【００６６】
図１２は第２タイマー割込み処理部のフローチャートを説明する図である。第２タイマー割込み処理部（９５）は、第２タイマ割込み発生（６５ｂ）した時にプロセッサ（１）を起動させる。まず、第１周期監視部を更新するために、第２タイマ（９ｂ）の制御レジスタ（８２ｂ）で、カウンタ（８３ｂ）がアンダーフローしないように設定し、第１周期監視部（７２）に格納の値から第２タイマ周期（４４ｂ）を引いて、その減算値を第１周期監視部（７５）に代入する（処理２４１）。
【００６７】
次に、最も早くタイムアウトするタスクの残り時間を更新するために、タイマキューヘッダ（１０６）の順方向ポインタ（１０７）で指されたＴＣＢ（１０９）のメモリ番地を処理ポインタ（１０１ａ）に代入する。そして処理ポインタ（１０１ａ）が指しているＴＣＢ（１０９）のタイムアウト監視部（７１）に格納の値から第２タイマ周期（４４ｂ）を引いた値を処理ポインタ（１０１ａ）が指しているＴＣＢ（１０９）のタイムアウト監視部（７１）に代入する（処理２４２）。
【００６８】
次に判別処理（１２５）、処理（２２３）、処理（２２４）、及び判別処理（１４１）を行う。これらは図９において説明したので省略する。
【００６９】
以上のような処理フローにより、本願発明を実施することができ、情報処理相装置の低消費電力化、応答速度の向上を図ることができる。
【００７０】
なお、本発明の実施形態はタイマ（９）がカウントダウン方式を採用していることを仮定し説明してきたが、カウントアップ方式のタイマ（９）についても動作原理は同じなので、適用することが出来る。
【００７１】
図１３は、本発明を施した情報処理装置、特に情報携帯端末に適用した場合の一実施例を説明する図である。本願発明は、タイマＴＩＭ（９）を２つ（２チャンネル）を有する情報処理装置ならば、ハードウェアを変更することなく、ＯＳの機能、即ちソフトウェアを変更することで容易に実現することが出来る。但し、ソフトウェア（ＯＳ）で処理している機能を適宜ハードウェアで実現することにより高速に処理することができる。更に、図１４のように、タイマ、省電力モードをＣＰＵに搭載してもよい。この場合、情報処理装置を小さくすることが出来る。
【００７２】
図１５は本発明を施した情報処理装置の第２の実施例を説明する図である。携帯電話に代表される通信装置では、通信とマルチメディア処理を同時に処理することとなりプロセッサの負荷が重い。そこで、通信処理用途のベースバンドプロセッサ（１ｂ）とマルチメディア処理用途のアプリケーションプロセッサ（１ａ）を情報処理装置に搭載している。ここで、ベースバンドプロセッサ（１ｂ）とアプリケーションプロセッサ（１ａ）の両者に本願発明を適用することができる。しかし、ベースバンドプロセッサ（１ｂ）は、アプリケーションプロセッサ（１ａ）と比較してその消費電力は小さい。従って、図１５では、本願発明をアプリケーションプロセッサ（１ａ）のみに適用しており、ベースバンドプロセッサ（１ｂ）には適用していない。このような構成とすることにより、ベースバンドプロセッサ（１ｂ）に関するメモリＭＥＭ（２１ｂ）に容量を小さくすることができ、情報処理装置を小さく構成することが出来る。
【００７３】
【発明の効果】
本願発明を実施することにより、情報処理装置の低消費電力化や割り込みの応答速度を向上させること達成することが出来る。
【図面の簡単な説明】
【図１】本発明の代表例を説明する図。
【図２】発明が解決しようとする課題を説明する図。
【図３】本発明の動作を説明する図。
【図４】タイムアウト要求発行処理部フローチャートを説明する図。
【図５】処理（２０１）のフローチャートを説明する図。
【図６】処理（２０４）のフローチャートを説明する図。
【図７】処理（２０５）のフローチャートを説明する図。
【図８】処理（２０２）のフローチャートを説明する図。
【図９】第１タイマー割込み処理部のフローチャートを説明する図。
【図１０】処理（２２３）のフローチャートを説明する図。
【図１１】処理（２２４）のフローチャートを説明する図。
【図１２】第２タイマー割込み処理部のフローチャートを説明する図。
【図１３】本発明を施した情報処理装置を説明する図。
【図１４】タイマ、省電力モード内臓ＣＰＵ搭載情報処理装置の説明図。
【図１５】本発明を施したプロセッサ搭載の情報処理装置を説明する図。
【図１６】従来の無線通信装置を説明する図。
【図１７】従来例の課題を説明する図。
【符号の説明】
１・・・プロセッサ、２・・・同期回路、３・・・受信回路、４・・・レジスタ、５・・・切替回路、６・・・高速発振回路、７・・・ＲＴＣ、８・・・Ｉ／Ｏ、９・・・タイマ、１０・・・割込回路、１１・・・バス、２１・・・メモリ、２２・・・ＯＳ、２３・・・省電力モード回路、２４・・・システムクロック、４１・・・消費電流、４２・・・タイマ割込み要求モード、４３ ・・・省電力モード、４４・・・タイマ周期、４５・・・０［Ａ］、４６・・・タイマ割込み発生時消費電流値、４７・・・省電力モード時消費電流値、６１ ・・・カウンタ軸、６２・・・時間軸、６３・・・カウンタ値、６４・・・周期設定値、６５・・・割込み発生、６６・・・タイムアウト要求発行時刻、６７・・・タイムアウト時刻、６８・・・タイムアウト要求時間、７１・・・タイムアウト監視部、７２・・・第１周期監視部、７３・・・時間監視レート格納部、８１・・・状態レジスタ、８２・・・制御レジスタ、８３・・・カウンタ、８４・・・周期設定レジスタ、８５・・・クロックＣＫ、９１・・・ＯＳ時間管理部、９２・・・ＴＣＢ管理部、９３・・・タイムアウト要求発行処理部、９４・・・第１タイマー割込み処理部、９５・・・第２タイマー割込み処理部、１０１・・・処理ポインタ、１０２・・・挿入ポインタ、１０３・・・臨時格納部、１０４・・・レディキューヘッダ、１０５・・・ウェイトキューヘッダ、１０６・・・タイマキューヘッダ、１０７・・・順方向ポインタ、１０８・・・逆方向ポインタ、１０９・・・ＴＣＢ、１２１・・・開始点、１２２・・・終了点、１２３・・・合流点、１２４、１２５、１２６，１２７、１２８，１２９、１４１、１４２、１４３，１４４・・・判別処理、２０１、２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９、２１０、２２１，２２２，２２３、２４１、２４２・・・処理。
Claims (16)
- 所定のイベント実行までの発生時間を指定してシステムコールをする情報処理装置であって、
第１周期に設定される第１タイマ回路と、
前記第１周期より短い第２周期に設定される第２タイマ回路と、
前記システムコールがあった際に、前記発生時間を格納することが可能な前記タイムアウト監視部と、
前記システムコールがあった際に、次の前記第１タイマ回路の割り込み要求までの時間を格納することが可能な第１周期監視部とを有し、
前記タイムアウト監視部は、前記第１タイマの割り込み要求により前記タイムアウト監視部に格納された時間から前記第１周期監視部に格納された時間を減算した時間を格納し、前記タイムアウト監視部に格納された時間が前記第１周期より短い場合に、前記第２タイマ回路の割り込み要求により前記タイムアウト監視部に格納された時間から前記第２周期の時間を減算することを特徴とする情報処理装置。 - 請求項１において、
前記第２タイマ回路は、前記タイムアウト監視部に格納された時間が前記第１周期より長い場合は、割り込み要求が不可とされ、前記タイムアウト監視部に格納された時間が前記第１周期より短いと判断された場合に、割り込み要求が許可とされることを特徴する情報処理装置。 - 請求項２において、
前記第１周期監視部は、前記第１周期の周期時間を入力することが可能とされることを特徴とする情報処理装置。 - 請求項３において、
前記情報処理装置は、前記タイムアウト監視部において、前記第２周期の値を減算した結果、０以下になった場合に前記所定のイベントを実行することを特徴とする情報処理装置。 - 請求項１において、
前記第１タイマと前記第２タイマは、同一のクロックに従って動作し、前記第１周期は、前記第２周期の整数倍であることを特徴とする情報処理装置。 - システムコールから所定イベント実行時までの所定時間を計測する情報処理装置であって、
第１周期の時間間隔でカウントするための第１タイマと、
前記第１周期より短い第２周期の時間間隔でカウントするための第２タイマと、前記情報処理装置は、前記所定時間を計測する場合に、前記第１タイマでカウントし、前記所定イベント実行時までの時間が前記第１周期より短い場合に、前記第２タイマによりカウントすることを特徴とする情報処理装置。 - 請求項６において、
前記情報処理装置は、携帯情報端末であることを特徴とする情報処理装置。 - 請求項６において、
前記第１周期は、１０ミリ秒の間隔であり、
前記第２周期は、１ミリ秒の間隔であることを特徴とする情報処理装置。 - 請求項６において、
前記第１及び第２タイマは、対応する前記第１周期又は前記第２周期を外部から設定可能であることを特徴とする情報処理装置。 - 請求項６において、
前記情報処理装置は、前記所定時間を計測するためのタイムアウト監視部を更に有し、
前記所定時間は、前記第１タイマの割り込み要求を受けて前記タイムアウト監視部に格納された時間を減少させ、前記所定時間までの残りの時間が前記第１周期より小さくなった場合に前記第２タイマの割り込み要求を受けて前記タイムアウト監視部に格納された時間を減少させることにより計測されることを特徴とする情報処理装置。 - 請求項１０において、
前記情報処理装置は、オペレーションシステムを有し、
前記所定時間の計測は、前記オペレーションシステムにより実現されることを特徴とする情報処理装置。 - システムコールから所定時間後に所定イベントを実行する情報処理装置であって、
中央処理装置と、
前記中央処理装置に接続されるメモリと、
第１周期のパルスに従って割り込み要求をする第１タイマと、
前記第１周期より短い第２周期のパルスに従って割り込み要求をする第２タイマと、
前記システムコール時に前記所定時間を格納するためのタイムアウト監視部とを具備し、
前記中央処理装置は、前記第１タイマの割り込み要求により前記タイムアウト監視部に格納された時間を変化させ、前記タイムアウト監視部に格納された時間が前記第１周期間隔より短くなった場合に、前記第２タイマの割り込み要求により前記タイムアウト監視部に格納された時間を変化させることを特徴とする情報処理装置。 - 請求項１２において、
前記中央処理装置は、前記第１又は第２タイマの割り込み要求により前記タイムアウト監視部に格納された時間を減少させ、前記タイムアウト監視部に格納された時間が０以下になった場合に、前記所定イベントを実行することを特徴とする情報処理装置。 - 請求項１３において、
前記メモリは、オペレーションシステムを装備し、
前記タイムアウト監視部は、前記オペレーションシステムの機能の一部として前記メモリに生成されることを特徴とする情報処理装置。 - 請求項１４において、
前記情報処理装置は、携帯情報端末であることを特徴とする情報処理装置。 - 請求項１５において、
前記第１周期は、１０ミリ秒であり、前記第２周期は、１ミリ秒であることを特徴とする情報処理装置。
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|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7290080B2 (en) * | 2002-06-27 | 2007-10-30 | Nazomi Communications Inc. | Application processors and memory architecture for wireless applications |
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Family Cites Families (19)
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|---|---|---|---|---|
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| JPH01276239A (ja) * | 1988-04-27 | 1989-11-06 | Matsushita Electric Ind Co Ltd | マイクロコンピュータ |
| US5244350A (en) * | 1989-11-03 | 1993-09-14 | Yang Tai Her | Adjustable oil pump timing circuit with pressure monitor |
| JPH05342021A (ja) * | 1992-06-11 | 1993-12-24 | Toshiba Corp | マルチタスク計算機 |
| JPH0635716A (ja) * | 1992-07-21 | 1994-02-10 | Toshiba Corp | マイクロプロセッサ |
| JPH076037A (ja) * | 1993-06-16 | 1995-01-10 | Matsushita Electric Ind Co Ltd | 命令解読装置 |
| JPH07152588A (ja) | 1993-12-01 | 1995-06-16 | Toshiba Corp | 計算機システムのタスク待ち時間管理装置 |
| WO1997020225A1 (fr) * | 1994-05-31 | 1997-06-05 | Omron Corporation | Dispositif et procede d'estimation de la duree de vie restante d'une batterie |
| US5543697A (en) * | 1994-10-27 | 1996-08-06 | Sgs-Thomson Microelectronics, Inc. | Circuit and method for controlling the speed of a motor |
| US6418150B1 (en) * | 1998-02-20 | 2002-07-09 | Apple Computer, Inc. | Method and apparatus for calibrating an IEEE-1394 cycle master |
| JPH11355198A (ja) | 1998-06-09 | 1999-12-24 | Mitsubishi Electric Corp | 無線通信装置 |
| US6108723A (en) * | 1998-07-20 | 2000-08-22 | Hewlett-Packard Company | System for implementing hardware automated control of burst mode data transfer over a communication link between devices operating in a block mode |
| GB9827825D0 (en) * | 1998-12-17 | 1999-02-10 | Sgs Thomson Microelectronics | Interrupt management system |
| US6971036B2 (en) * | 2001-04-19 | 2005-11-29 | Onwafer Technologies | Methods and apparatus for low power delay control |
| JP4262912B2 (ja) * | 2001-10-16 | 2009-05-13 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| US7058841B2 (en) * | 2002-08-21 | 2006-06-06 | Wind River Systems, Inc. | System and method for implementing a timer facility |
| US6876601B2 (en) * | 2002-08-21 | 2005-04-05 | Wind River Systems, Inc. | Timer facility for a stack or operating system |
| JP4147087B2 (ja) * | 2002-10-29 | 2008-09-10 | 株式会社ルネサステクノロジ | 情報処理通信装置 |
-
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017162392A (ja) * | 2016-03-11 | 2017-09-14 | 株式会社東芝 | 半導体装置及びその制御方法 |
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