JP2004146488A - Semiconductor device and method for manufacturing the same - Google Patents

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一ノ瀬　八州治
Hiroki Wakumoto
涌本　宏樹
Shinichi Yamada
山田　伸一
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Abstract

<P>PROBLEM TO BE SOLVED: To secure a distance between a gold wire and a chip, and to provide a package that can be made thinner. <P>SOLUTION: In a leadframe 21 having a tab 23 and a post 25 arranged to face each other, leads 24 and 26 extend from the tab 23 and the post 25. A difference in height H1 exists between the lead 24 and the tab 23, a difference in height H2 between the lead 26 and the post 25, and a difference in height H3 between the tab 23 and the post 25. A semiconductor chip CH is bonded onto the tab 23 of the leadframe 21 by using a die-bonding material such as a silver paste. The surface electrode exposed on the surface of the semiconductor chip CH and the post 25 of the leadframe 21 are connected to each other by using a conductive wire 51 which may be a gold wire, and then the periphery of the semiconductor chip CH is coated with sealing resin 62. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、チップのパッケージ技術に適用して有効なものである。
【０００２】
【従来の技術】
表面実装型のパッケージには、半導体チップの外周をエポキシ樹脂等の樹脂により封止したものがあり、ＱＦＰ（ｑｕａｄ　ｆｌａｔ　ｐａｃｋａｇｅ）と呼ばれる。封止樹脂の外周からは、外部リードが取り出され、封止樹脂の内部においては、外部リードと、半導体チップの表面電極とが、金線等を用いて接続されている。
【０００３】
【発明が解決しようとする課題】
チップが搭載されるリードフレームには、例えば、タブと、ポストと呼ばれる箇所があり、タブには、チップ（ダイ、ペレット）が搭載され、このチップとポスト間は、金線等（ボンディングワイヤ）で接続される。
【０００４】
その後、チップの周囲が樹脂等で封止され、樹脂から突出したリード（アウターリード）が所望の形状に成形される。
【０００５】
一方、携帯電話などの小型機器に搭載される装置にいおいては、パッケージの小型・薄型化の要求が強い。
【０００６】
例えば、パッケージの小型化に対しては、例えば、１）アウターリードの形状をガルウィング形状からフラット化する、２）タブやポストの縮小化、３）タブとポスト間の縮小化などが検討されている。
【０００７】
図１７（ａ）および（ｂ）にガルウィングタイプの半導体装置（ＵＲＰ型）の要部平面図および要部断面図を示す。また、図１８（ａ）〜（ｅ）は、ガルウィングタイプの半導体装置の外観を示す図であり、（ａ）は、上面図、（ｂ）および（ｃ）は、側面図、（ｄ）は、裏面図、（ｅ）は、斜視図である。リードフレームは、タブ部３２３と、ポスト部３２５を有し、タブ部３２３からはリード部３２４が、ポスト部３２５からはリード部３２６が延在している。また、ＣＨは、半導体チップであり、金線５１によって、チップとポスト部３２５とが接続される。６２は、封止樹脂である。この場合、タブ部とポスト部とは同じ高さに位置する。また、この場合、例えば、リードフレームの厚さは、０．１１ｍｍ、ペレット（半導体チップ）ＣＨの厚さは、０．１８ｍｍの場合、金線のループ高さは、０．２５ｍｍとなる。また、樹脂の底部は、金線の最低位置より０．１６ｍｍ下部で、また、樹脂の上部は、リードフレームより０．２ｍｍ上部であり、パッケージの高さは、０．９ｍｍである。
【０００８】
また、パッケージの薄型化に対しては、例えば、１）タブ下の樹脂（レジン）の厚さの低減、２）リードフレーム厚さやチップ厚さの低減、３）チップおよび金線上の樹脂の厚さの低減などが検討されている。
【０００９】
しかしながら、その強度的な問題から、リードフレームやチップの薄型化には限界がある。特に、製品歩留まりや製品取得数を多くするため、ウエハの大口径化が進められる今日においては、ウエハを薄型化すると、その製造工程においてウエハ割れの問題が生じ得る。
【００１０】
また、チップおよび金線上の樹脂の厚さは、金線のループ高さに支配されている。そこで、低ループ用の金線を使用することにより樹脂厚さを低減することが考えられるが、この場合、金線とチップとが接触しやすくなり、短絡不良が多くなる。従って、短絡不良の低減のためにループ高さの低減にも限界がある。
【００１１】
また、タブとポスト間を縮小化した場合も、金線とチップとが接触しやすくなり、短絡不良が多くなる。
【００１２】
本発明の目的は、金線とチップとの距離を確保し、また、薄型化に対応し得るパッケージ構造を提供することにある。
【００１３】
また、本発明の他の目的は、装置性能を向上させるパッケージ構造を提供することにある。
【００１４】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明の半導体装置は、（ａ）第１領域と、前記第１領域より高く形成された第２領域と、を有するリードと、（ｂ）前記第１領域に搭載されたチップと、（ｃ）前記チップと前記第２領域とを接続する導電線と、を有するものである。
【００１７】
本発明の半導体装置の製造方法は、（ａ）第１領域を有する第１リード部と、前記第１領域より高く形成された第２領域を有する第２リード部と、を有するリードフレームを準備する工程と、（ｂ）前記第１領域にチップを搭載し、前記チップの表面電極と前記第２領域とを導電性材料により接続する工程と、（ｃ）前記チップを封止する工程と、を有するものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
本実施の形態の半導体装置の製造方法を図１〜図８を参照しながら説明する。図１〜図８は、本実施の形態の半導体装置の製造方法を示す基板やリードフレーム部の要部断面図もしくは要部平面図である。
【００２０】
まず、半導体基板の主表面に半導体素子を形成する。ここでは、ＰＩＮダイオードを例に説明する。
【００２１】
まず、図１に示すように、たとえば単結晶シリコンからなるｎ＋型半導体基板１上に、ｎ−型単結晶シリコン層（ｉ層）２をエピタキシャル成長により形成する。
【００２２】
次いで、例えば、ＰＢＦなどのドーピング材料を塗布しアニールを施すことによりＢ（ホウ素）等のｐ型不純物をドーピングし、ｎ＋型単結晶シリコン層（ｉ層）２中にｐ型拡散層６を形成する。
【００２３】
その結果、ｐ型拡散層６、ｎ−型単結晶シリコン層２およびｎ＋型半導体基板１によるｐｉｎ接合が形成される。
【００２４】
次いで、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によりｎ＋型単結晶シリコン層（ｉ層）２およびｐ型拡散層６上に酸化シリコン膜７を形成する。続いて、フォトリソグラフィ技術によって酸化シリコン膜７をパターニングし、ｐ型拡散層６上に開口部を形成する。
【００２５】
次いで、ｐ型拡散層６上を含む酸化シリコン膜７上にアルミニウム（Ａｌ）等の導電性膜を堆積し、フォトリソグラフィ技術によってパターニングすることにより表面電極（パッド部）９を形成する。
【００２６】
次に、半導体基板１の裏面に例えばＡｕ（金）／Ｓｂ（アンチモン）／Ａｕからなる多層膜（薄膜）を堆積し、裏面電極１２を形成する。
【００２７】
その後、略円形のウエハ状態の半導体基板１をダイシングし、ｐｉｎダイオードを単位素子（半導体チップ）に分割する。
【００２８】
この半導体チップをリードフレーム上に搭載し、樹脂等により封止（実装）するのであるが、この実装工程について図２〜図８を参照しながら詳細に説明する。
【００２９】
図２は、本実施の形態の半導体装置に用いられるリードフレームを示す図である。図２（ａ）は、平面図、図２（ｂ）は、（ａ）のＡ−Ａ断面図を示す。
【００３０】
図示するように、リードフレーム２１は、チップが搭載されるタブ部２３と、ポスト部２５を有し、これらは対向するよう配置されている。また、このタブ部２３からはリード部２４が、ポスト部２５からはリード部２６が延在している。リード部２４および２６は、枠部２７によって接続されている。即ち、枠部２７によって、複数個のチップ分のリードフレーム２１が繋がっている。
【００３１】
また、図２（ｂ）に示すように、リード部２４は、タブ部２３より低く形成され、その高低差はＨ１である。言い換えれば、リード部２４の端部からタブ部２３の間に屈曲部を有する。また、リード部２６は、ポスト部２５より低く形成され、その高低差はＨ２である。言い換えれば、リード部２６の端部からタブ部２５の間に屈曲部を有する。また、リード部２６およびリード部２４は同じ高さに位置する。
【００３２】
また、タブ部２３は、ポスト部２５より低く、その表面の高低差はＨ３である。
【００３３】
このような形状のリードフレーム２１を形成するには、例えば、図３（ａ）に示すように、リード部２４およびタブ部２３を成形型３１ａおよび３１ｂで狭持し、タブ側の屈曲部を形成する。次いで、図３（ｂ）に示すように、リード部２６およびポスト部２５を成形型３２ａおよび３２ｂで狭持し、ポスト側の屈曲部を形成する。
【００３４】
なお、図３（ｃ）に示すように、タブ部２３、ポスト部２５、リード部２４および２６を成形型３３ａおよび３３ｂで狭持し、タブ側の屈曲部とポスト側の屈曲部を同時に成形してもよい。
【００３５】
次いで、図４に示すように、リードフレーム２１のタブ部２３上に、銀ペースト４１等のダイボンド材をポッティングし、その上部に半導体チップＣＨを搭載する。この銀ペースト４１により、半導体チップＣＨがタブ部２３上に固定（ダイボンディング）され、また、裏面電極（１２）とタブ部２３やリード部２４が電気的に接続される。
【００３６】
かかる工程は、ダイボンディング装置によって行われ、この際、リードフレーム２１のタブ部２３は、ヒートブロック４２で支持され、加熱されている。例えば、図示するように、タブ部２３とポスト部２５の高さに対応した凹凸を有するヒートブロック４２を用いることができる。
【００３７】
次いで、図５に示すように、半導体チップＣＨ表面に露出している表面電極（９）と、リードフレーム２１のポスト部２５とを金線等の導電性ワイヤ５１を用いて接続する（ワイヤボンディング）。
【００３８】
このワイヤボンディングは、例えば、その内部に金線を通したキャピラリの先端部において、金線５１を溶融し、半導体チップＣＨの表面（表面電極９）上に、熱圧着（第１ボンド）した後、金線５１をポスト部２５上まで延在させ、ポスト部２５に金線５１を熱圧着（第２ボンド）し、金線５１を切断することにより行う。
【００３９】
かかる工程は、ワイヤボンディング装置によって行われ、この際、例えばリードフレーム２１のタブ部２３およびポスト部２５は、これらの高さに対応した凹凸を有するヒートブロック５２によって支持される。
【００４０】
次いで、図６に示すように、モールド金型６１によりリードフレーム２１を挟持する。このモールド金型６１は、上金型６１ａおよび下金型６１ｂからなり、樹脂導入孔から溶融樹脂６２を注入し、モールド金型６１の窪み（キャビティ）内に、溶融樹脂を充填する。次いで、溶融樹脂を硬化させることにより、半導体チップＣＨの周辺部、即ち、半導体チップＣＨ、導電性ワイヤ５１を封止樹脂６２で覆う。
【００４１】
ここで、リード部２４とタブ部２３との間の屈曲部、およびリード部２６とポスト部２５との間の屈曲部は、封止樹脂６２内に位置する。このように、封止樹脂内でリードを曲げることによって、例えば、図１７に示すガルウィングタイプと比較し、パッケージを小型化することができる。
【００４２】
次いで、リードフレーム２１の端部を枠部（２７）から切り離すことによって、本実施の形態の半導体装置が完成する。
【００４３】
図７（ａ）および（ｂ）に、本実施の形態の半導体装置（ＥＦＰ型）の要部平面図および要部断面図を示す。また、図８（ａ）〜（ｅ）は、本実施の形態の半導体装置の外観を示す図であり、（ａ）は、上面図、（ｂ）および（ｃ）は、側面図、（ｄ）は、裏面図、（ｅ）は、斜視図である（図１０について同じ）。
【００４４】
図７（ａ）および（ｂ）に示すように、本実施の形態の半導体装置においては、タブ部２３をポスト部２５より低く形成したので、パッケージの薄型化を図ることができる。
【００４５】
例えば、図９（ａ）および（ｂ）に示すように、タブ部２３とポスト部２５とを同じ高さとする（ＳＦＰ型）と、金線５１のループ高さが大きくなり、パッケージの厚さが大きくなる。
【００４６】
図示するように、例えば、リードフレームの厚さが、０．１１ｍｍ、ポスト部の高さが、０．２１ｍｍ、ペレット（半導体チップ）ＣＨの厚さが、０．１３ｍｍの場合、金線のループ高さは、０．１７ｍｍとなる。また、樹脂高さが、金線の最高位置より０．０４ｍｍ上部とすると、パッケージ高さは、０．５５ｍｍとなる。なお、この際、第１ボンド部と第２ボンド部との平面距離（スパン長）は、０．４ｍｍであり、タブ下の樹脂厚は、０．１ｍｍである。図１０（ａ）〜（ｅ）に、この場合（タブ部とポスト部とが同じ高さの場合）の半導体装置の外観を示す。
【００４７】
これに対して、図７に示す、本実施の形態の場合には、リードフレームの厚さが、０．１１ｍｍ、タブ部２３の高さが、０．１９ｍｍ、ペレット厚さが、０．１２ｍｍの場合であっても、ポスト部２５の高さを０．２４ｍｍ、金線のループ高さを、０．１２ｍｍとできる。ここで、樹脂高さが、金線の最高位置より０．０４ｍｍ上部とすると、パッケージ高さは、０．４７ｍｍとなる。なお、この際、タブ下の樹脂厚は、０．０８ｍｍである。
【００４８】
このように、本実施の形態によれば、パッケージの薄型化を図ることができる。
【００４９】
特に、ＰＩＮダイオードは、例えば、図１１に示すようなアンテナ切り替え回路に使用され、携帯電話等に内蔵されている。このような素子は、小型化・薄型化の要求が大きく、本実施の形態を適用して好適である。
【００５０】
なお、図１１のＡＮＴは、アンテナであり、ＴＸ１およびＴＸ２は、送信部、ＲＸ１およびＲＸ２は、受信部である。
【００５１】
ＴＸ１とＲＸ１との間には、コンデンサＣ１、ダイオードＤ１、λ１／４およびコンデンサＣ２が直列に接続され、ダイオードＤ１のＴＸ１側の端子とＶｃ（コントロール電圧）との間には、コイルＣａと抵抗Ｒ１が直列に接続されている。また、ＴＸ２とＲＸ２との間には、コンデンサＣ３、ダイオードＤ３、λ１／４およびコンデンサＣ４が直列に接続され、ダイオードＤ３のＴＸ２側の端子とＶｃ（コントロール電圧）との間には、コイルＣｂと抵抗Ｒ２が直列に接続されている。また、ＡＮＴとダイオードＤ１のＲＸ１側の端子の間には、コンデンサＣ５が、また、ＡＮＴとダイオードＤ３のＲＸ２側の端子の間には、コンデンサＣ６が接続され、コンデンサＣ２のＴＸ１側の電極と接地電位ＧＮＤとの間には、ダイオードＤ２が、コンデンサＣ４のＴＸ２側の電極と接地電位ＧＮＤとの間には、ダイオードＤ４が接続されている。
【００５２】
また、携帯電話等には、図１２に示すＶＣＯ（ｖｏｌｔａｇｅ　ｃｏｎｔｒｏｌｌｅｄ　ｏｓｃｉｌｌａｔｏｒ）モジュール回路が内蔵されている。図示するように、この回路も、コンデンサＣ、抵抗Ｒ、バイポーラトランジスタＢ、ダイオードＤおよびコイルＣｏ等により構成されている。図中の破線の内部は、共振回路部であり、その右側は、増幅回路部である。なお、Ｖｃｃは、電源電位、Ｖｔは、チューニング電圧であり、ＡＣ（ｉｎ）は、入力部、ＡＣ（ｏｕｔ）は、出力部である。
【００５３】
このように、ＶＣＯ回路においてもダイオードやバイポーラ等の半導体素子が用いられ、特に、モバイル用のモジュールは、小型化・薄型化の要求が大きいため、本実施の形態を用いて好適である。この他、ＴＣＯＸ回路等のモバイル用のモジュールにも、本実施の形態を用いて好適である。
【００５４】
また、本実施の形態によれば、金線５１とペレットＣＨのエッジとの間の距離が大きくなるため、金線５１とペレットＣＨの接触による短絡不良を低減することができる。
【００５５】
即ち、図１３に示すように、ポスト部２５表面の高さが、Ｈｐ１である場合（ポスト部２５の表面の高さがタブ部２３と同じ場合、図中の破線の場合）には、金線５１とペレットＣＨとの最短距離は、Ｌ２となる。これに対して、ポスト部２５表面の高さが、Ｈｐ２である場合、即ち、ポスト部２５の表面の高さがタブ部２３より高く、その表面の高低差がＨ３（＝Ｈｐ２−Ｈｐ１）である場合には、金線５１とペレットＣＨとの最短距離は、Ｌ１となり、Ｌ２より大きくなる。
【００５６】
このように、金線５１とペレットＣＨのエッジとの間の距離を大きくでき、短絡不良を低減することができる。
【００５７】
また、本実施の形態によれば、低ループ用の金線を使用する等、特殊な材料や装置を用いなくても、従前の装置を使用し、パッケージの薄型化や短絡不良の低減を図ることができる。その結果、設備投資を低減でき、低コストで高性能の製品を提供することができる。
【００５８】
（実施の形態２）
実施の形態１においては、ポスト部側のリード部が１つの場合について説明したが、（１）ポスト部側のリード部が２つの場合（３端子の場合）、（２）３つの場合（４端子の場合）や、（３）タブ部が２つで、ポスト部側のリード部が４つの場合（６端子の場合）等、種々の形態の半導体装置に適用可能である。
【００５９】
（１）図１４の（ａ）〜（ｄ）に、ポスト部側のリード部が２つ（２２６ａ、２２６ｂ）の場合の本実施の形態の半導体装置を示す。なお、（ａ）は、上面図、（ｂ）は、側面図、（ｃ）は、裏面図、（ｄ）は、透過斜視図である。
【００６０】
この場合も、高さＨ１のタブ部２２３より高さＨ２のポスト部２２５ａおよび２２５ｂを高くすることによって、パッケージの薄型化を図ることができ、また、金線５１とペレットＣＨとの短絡不良を低減することができる。
【００６１】
このように、外部端子として、３端子（２２４、２２６ａ、２２６ｂ）を利用する半導体素子には、例えば、バイポーラトランジスタやＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）等があり、例えば、バイポーラトランジスタにおいては、ベース、エミッタおよびコレクタがそれぞれ３端子と接続される。また、ＭＩＳＦＥＴにおいては、ゲート、ソース、およびドレインがそれぞれ３端子と接続される。
【００６２】
（２）図１５の（ａ）〜（ｄ）に、ポスト部側のリード部が３つ（２２６ａ、２２６ｂ、２２６ｃ）の場合の本実施の形態の半導体装置を示す。なお、（ａ）は、上面図、（ｂ）は、側面図、（ｃ）は、裏面図、（ｄ）は、透過斜視図である。
【００６３】
この場合も、高さＨ１のタブ部２２３より高さＨ２のポスト部２２５ａ、２２５ｂおよび２２５ｃを高くすることによって、パッケージの薄型化を図ることができ、また、金線５１とペレットＣＨとの短絡不良を低減することができる。
【００６４】
このように、外部端子が、４端子（２２４、２２６ａ、２２６ｂ、２２６ｃ）の場合には、例えば、バイポーラトランジスタやＭＩＳＦＥＴの所望の電極を２方向から引き出すことができる。
【００６５】
（３）図１６の（ａ）〜（ｄ）に、タブ部が２つ（２２３ａ、２２３ｂ）で、ポスト部側のリード部が４つ（２２６ａ、２２６ｂ、２２６ｃ、２２６ｄ）の場合の本実施の形態の半導体装置を示す。なお、（ａ）は、上面図、（ｂ）は、側面図、（ｃ）は、裏面図、（ｄ）は、透過斜視図である。
【００６６】
この場合も、高さＨ１のタブ部２２３ａ、２２３ｂより高さＨ２のポスト部２２５ａ、２２５ｂ、２２５ｃおよび２２５ｄを高くすることによって、パッケージの薄型化を図ることができ、また、金線５１とペレットＣＨとの短絡不良を低減することができる。
【００６７】
例えば、２つのバイポーラトランジスタの電極（ベース、エミッタ、コレクタ）を、リード部２２４ａ、２２４ｂ、２２６ａ、２２６ｂ、２２６ｃおよび２２６ｄから引き出すことができる（デュアルタイプトランジスタ）。
【００６８】
このように、複数のタブ部やポスト部を有する半導体装置においても、タブ部よりポスト部を高くすることによって、パッケージの薄型化を図ることができ、また、短絡不良を低減することができる。
【００６９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７０】
特に、端子数（ポスト部やタブ部の数）は、前記実施の形態の組み合わせに限られるものではない。また、チップ内に形成される半導体素子も前記実施の形態で説明した素子に限定されるものではなく、リードフレームを用いた半導体装置に広く適用可能である。
【００７１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００７２】
第１領域と、前記第１領域より高く形成された第２領域と、を有するリードの第１領域にチップを搭載し、チップと第２領域とを導電線で接続することにより、導電線とチップとの距離を確保することができる。また、パッケージを薄型化することができる。また、半導体装置の性能の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図２】（ａ）および（ｂ）は、本発明の実施の形態１である半導体装置に用いられるリードフレームを示す図であり、（ａ）は、要部平面図、（ｂ）は、要部断面図である。
【図３】（ａ）〜（ｃ）は、本発明の実施の形態１である半導体装置に用いられるリードフレームの製造方法を示す要部断面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示す基板等の要部断面図である。
【図５】本発明の実施の形態１である半導体装置の製造方法を示す基板等の要部断面図である。
【図６】本発明の実施の形態１である半導体装置の製造方法を示す基板等の要部断面図である。
【図７】（ａ）および（ｂ）は、本発明の実施の形態１である半導体装置を示す図であり、（ａ）は、基板等の要部平面図であり、（ｂ）は、要部断面図である。
【図８】（ａ）〜（ｅ）は、本発明の実施の形態１である半導体装置の外観を示す図であり、（ａ）は、上面図、（ｂ）および（ｃ）は、側面図、（ｄ）は、裏面図、（ｅ）は、斜視図である。
【図９】（ａ）および（ｂ）は、本発明の実施の形態１の効果を説明するための半導体装置を示す図であり、（ａ）は、基板等の要部平面図であり、（ｂ）は、要部断面図である。
【図１０】（ａ）〜（ｅ）は、本発明の実施の形態１の効果を説明するための半導体装置の外観を示す図であり、（ａ）は、上面図、（ｂ）および（ｃ）は、側面図、（ｄ）は、裏面図、（ｅ）は、斜視図である。
【図１１】本発明の実施の形態１の半導体装置が用いられるアンテナ切り替え回路の一例を示す回路図である。
【図１２】本発明の実施の形態１の半導体装置が用いられるＶＣＯモジュール回路の一例を示す回路図である。
【図１３】本発明の実施の形態１の効果を説明するための半導体装置を示す基板等の要部断面図である。
【図１４】（ａ）〜（ｄ）は、本発明の実施の形態２である半導体装置を示す図であり、（ａ）は、上面図、（ｂ）は、側面図、（ｃ）は、裏面図、（ｄ）は、透過斜視図である。
【図１５】（ａ）〜（ｄ）は、本発明の実施の形態２である他の半導体装置を示す図であり、（ａ）は、上面図、（ｂ）は、側面図、（ｃ）は、裏面図、（ｄ）は、透過斜視図である。
【図１６】（ａ）〜（ｄ）は、本発明の実施の形態２である他の半導体装置を示す図であり、（ａ）は、上面図、（ｂ）は、側面図、（ｃ）は、裏面図、（ｄ）は、透過斜視図である。
【図１７】（ａ）および（ｂ）は、ガルウィングタイプの半導体装置を示す図であり、（ａ）は、基板等の要部平面図、（ｂ）は、要部断面図である。
【図１８】（ａ）〜（ｅ）は、図１７に示すガルウィングタイプの半導体装置の外観を示す図であり、（ａ）は、上面図、（ｂ）および（ｃ）は、側面図、（ｄ）は、裏面図、（ｅ）は、斜視図である。
【符号の説明】
１　　半導体基板
２　　ｎ−型単結晶シリコン層
６　　ｐ型拡散層
７　　酸化シリコン膜
９　　表面電極
１２　　裏面電極
２１　　リードフレーム
２３　　タブ部
２４　　リード部
２５　　ポスト部
２６　　リード部
２７　　枠部
３１ａ　　成形型
３１ｂ　成形型
３２ａ　　成形型
３２ｂ　成形型
３３ａ　　成形型
３３ｂ　成形型
４１　　銀ペースト
４２　　ヒートブロック
５１　　金線（導電性ワイヤ）
５２　　ヒートブロック
６１　　モールド金型
６１ａ　　上金型
６１ｂ　　下金型
６２　　封止樹脂（溶融樹脂）
２２３　　タブ部
２２３ａ、２２３ｂ　　タブ部
２２４、２２４ａ、２２４ｂ　リード部
２２５ａ〜２２５ｄ　　ポスト部
２２６ａ〜２２６ｄ　リード部
３２３　　タブ部
３２４　　リード部
３２５　　ポスト部
ＡＣ（ｏｕｔ）　　出力部
ＡＣ（ｉｎ）　　入力部
Ｂ　　バイポーラトランジスタ
Ｃ、Ｃ１〜Ｃ６　　コンデンサ
ＣＨ　　半導体チップ（ペレット）
Ｃａ、Ｃｂ　　コイル
Ｃｏ　　コイル
Ｄ、Ｄ１〜Ｄ４　　ダイオード
ＧＮＤ　　接地電位
Ｈ１　　タブ部高さ
Ｈ２　　ポスト部高さ
Ｈ３　タブ部とポスト部の高低差
Ｌ１　タブ部よりポスト部が高い場合の金線とペレットとの最短距離
Ｌ２　ポスト部とタブ部とが同じ高さの場合の金線とペレットとの最短距離
Ｒ、Ｒ１、Ｒ２　　抵抗
Ｖｃｃ　　電源電位[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method of manufacturing the same, and is particularly effective when applied to a chip packaging technique.
[0002]
[Prior art]
Some surface-mount packages have a semiconductor chip whose outer periphery is sealed with a resin such as an epoxy resin, which is called a QFP (quad flat package). External leads are taken out from the outer periphery of the sealing resin, and inside the sealing resin, the external leads are connected to the surface electrodes of the semiconductor chip using gold wires or the like.
[0003]
[Problems to be solved by the invention]
The lead frame on which the chip is mounted has, for example, tabs and portions called posts. The tab (chip, die, pellet) is mounted on the tab, and a gold wire or the like (bonding wire) is provided between the chip and the post. Connected by
[0004]
Thereafter, the periphery of the chip is sealed with a resin or the like, and leads (outer leads) protruding from the resin are formed into a desired shape.
[0005]
On the other hand, in devices mounted on small devices such as mobile phones, there is a strong demand for smaller and thinner packages.
[0006]
For example, to reduce the size of the package, for example, 1) flattening the shape of the outer lead from the gull wing shape, 2) reducing the size of the tab or post, and 3) reducing the size between the tab and the post have been studied. I have.
[0007]
FIGS. 17A and 17B are a plan view and a cross-sectional view of main parts of a gull-wing type semiconductor device (URP type). FIGS. 18A to 18E are views showing the appearance of a gull-wing type semiconductor device, wherein FIG. 18A is a top view, FIGS. 18B and 18C are side views, and FIG. , Back view, (e) is a perspective view. The lead frame has a tab portion 323 and a post portion 325. A lead portion 324 extends from the tab portion 323, and a lead portion 326 extends from the post portion 325. CH is a semiconductor chip, and the chip and the post part 325 are connected by the gold wire 51. 62 is a sealing resin. In this case, the tab portion and the post portion are located at the same height. In this case, for example, when the thickness of the lead frame is 0.11 mm and the thickness of the pellet (semiconductor chip) CH is 0.18 mm, the loop height of the gold wire is 0.25 mm. The bottom of the resin is 0.16 mm below the lowest position of the gold wire, the top of the resin is 0.2 mm above the lead frame, and the height of the package is 0.9 mm.
[0008]
In order to reduce the thickness of the package, for example, 1) reduction of the thickness of the resin (resin) under the tab, 2) reduction of the thickness of the lead frame or chip, 3) thickness of the resin on the chip and the gold wire. For example, reduction of the size is being studied.
[0009]
However, due to its strength, there is a limit to thinning lead frames and chips. In particular, today, when the diameter of a wafer is increased in order to increase the product yield and the number of obtained products, if the wafer is made thinner, a problem of wafer cracking may occur in the manufacturing process.
[0010]
The thickness of the resin on the chip and the gold wire is governed by the loop height of the gold wire. Therefore, it is conceivable to reduce the resin thickness by using a low-loop gold wire, but in this case, the gold wire and the chip are likely to be in contact with each other, and short-circuit failure is increased. Therefore, there is a limit to the reduction of the loop height in order to reduce the short circuit failure.
[0011]
Also, when the space between the tab and the post is reduced, the gold wire and the chip are likely to be in contact with each other, and short-circuit failure is increased.
[0012]
SUMMARY OF THE INVENTION An object of the present invention is to provide a package structure that can secure a distance between a gold wire and a chip and can cope with a reduction in thickness.
[0013]
It is another object of the present invention to provide a package structure for improving device performance.
[0014]
The above objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0015]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0016]
A semiconductor device according to the present invention includes: (a) a lead having a first region and a second region formed higher than the first region; (b) a chip mounted on the first region; And a conductive line connecting the chip and the second region.
[0017]
According to the method for manufacturing a semiconductor device of the present invention, (a) a lead frame having a first lead having a first region and a second lead having a second region formed higher than the first region is prepared. (B) mounting a chip in the first region, connecting a surface electrode of the chip and the second region with a conductive material, and (c) sealing the chip. It has.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and repeated description thereof will be omitted.
[0019]
(Embodiment 1)
A method for manufacturing a semiconductor device according to the present embodiment will be described with reference to FIGS. 1 to 8 are cross-sectional views or plan views of a main part of a substrate or a lead frame, showing a method of manufacturing a semiconductor device according to the present embodiment.
[0020]
First, a semiconductor element is formed on a main surface of a semiconductor substrate. Here, a PIN diode will be described as an example.
[0021]
First, as shown in FIG. 1, an n − type single crystal silicon layer (i layer) 2 is formed on an n + type semiconductor substrate 1 made of, for example, single crystal silicon by epitaxial growth.
[0022]
Next, for example, a p-type impurity such as B (boron) is doped by applying a doping material such as PBF and annealing to form a p-type diffusion layer 6 in the n + -type single-crystal silicon layer (i-layer) 2. Form.
[0023]
As a result, a pin junction is formed by the p-type diffusion layer 6, the n − -type single-crystal silicon layer 2, and the n + -type semiconductor substrate 1.
[0024]
Next, a silicon oxide film 7 is formed on the n + -type single-crystal silicon layer (i-layer) 2 and the p-type diffusion layer 6 by, for example, a CVD (Chemical Vapor Deposition) method. Subsequently, the silicon oxide film 7 is patterned by a photolithography technique to form an opening on the p-type diffusion layer 6.
[0025]
Next, a conductive film such as aluminum (Al) is deposited on the silicon oxide film 7 including the p-type diffusion layer 6 and patterned by photolithography to form a surface electrode (pad portion) 9.
[0026]
Next, a multilayer film (thin film) made of, for example, Au (gold) / Sb (antimony) / Au is deposited on the back surface of the semiconductor substrate 1 to form the back electrode 12.
[0027]
Thereafter, the substantially circular semiconductor substrate 1 in a wafer state is diced to divide the pin diode into unit elements (semiconductor chips).
[0028]
This semiconductor chip is mounted on a lead frame and sealed (mounted) with resin or the like. This mounting process will be described in detail with reference to FIGS.
[0029]
FIG. 2 is a diagram showing a lead frame used in the semiconductor device of the present embodiment. FIG. 2A is a plan view, and FIG. 2B is a sectional view taken along line AA of FIG.
[0030]
As shown in the drawing, the lead frame 21 has a tab portion 23 on which a chip is mounted and a post portion 25, which are arranged to face each other. A lead 24 extends from the tab 23 and a lead 26 extends from the post 25. The leads 24 and 26 are connected by a frame 27. That is, the lead frames 21 for a plurality of chips are connected by the frame portion 27.
[0031]
Further, as shown in FIG. 2B, the lead portion 24 is formed lower than the tab portion 23, and the height difference is H1. In other words, there is a bent portion between the end of the lead 24 and the tab 23. The lead portion 26 is formed lower than the post portion 25, and the height difference is H2. In other words, the bent portion is provided between the end of the lead portion 26 and the tab portion 25. The lead 26 and the lead 24 are located at the same height.
[0032]
Further, the tab portion 23 is lower than the post portion 25, and the height difference of the surface thereof is H3.
[0033]
In order to form the lead frame 21 having such a shape, for example, as shown in FIG. 3A, the lead portion 24 and the tab portion 23 are sandwiched between the molds 31a and 31b, and the bent portion on the tab side is formed. Form. Next, as shown in FIG. 3B, the lead portion 26 and the post portion 25 are sandwiched between the molds 32a and 32b to form a bent portion on the post side.
[0034]
As shown in FIG. 3C, the tab portion 23, the post portion 25, and the lead portions 24 and 26 are sandwiched between the molds 33a and 33b, and the tab-side bent portion and the post-side bent portion are simultaneously formed. May be.
[0035]
Next, as shown in FIG. 4, a die bonding material such as a silver paste 41 is potted on the tab portion 23 of the lead frame 21, and the semiconductor chip CH is mounted thereon. The semiconductor chip CH is fixed (die-bonded) on the tab portion 23 by the silver paste 41, and the back electrode (12) is electrically connected to the tab portion 23 and the lead portion 24.
[0036]
This step is performed by a die bonding apparatus. At this time, the tab portion 23 of the lead frame 21 is supported by the heat block 42 and heated. For example, as shown, a heat block 42 having irregularities corresponding to the heights of the tab portion 23 and the post portion 25 can be used.
[0037]
Next, as shown in FIG. 5, the surface electrode (9) exposed on the surface of the semiconductor chip CH is connected to the post portion 25 of the lead frame 21 using a conductive wire 51 such as a gold wire (wire bonding). ).
[0038]
In this wire bonding, for example, the gold wire 51 is melted at the tip of the capillary through which the gold wire is passed, and after thermocompression bonding (first bonding) on the surface (surface electrode 9) of the semiconductor chip CH. This is performed by extending the gold wire 51 to the position above the post portion 25, thermocompression bonding (second bonding) the gold wire 51 to the post portion 25, and cutting the gold wire 51.
[0039]
This step is performed by a wire bonding apparatus. At this time, for example, the tab portion 23 and the post portion 25 of the lead frame 21 are supported by a heat block 52 having irregularities corresponding to their height.
[0040]
Next, as shown in FIG. 6, the lead frame 21 is sandwiched by a mold 61. The mold 61 includes an upper mold 61a and a lower mold 61b. The molten resin 62 is injected from the resin introduction hole, and the cavity (cavity) of the mold 61 is filled with the molten resin. Next, the peripheral portion of the semiconductor chip CH, that is, the semiconductor chip CH and the conductive wires 51 are covered with the sealing resin 62 by curing the molten resin.
[0041]
Here, the bent part between the lead part 24 and the tab part 23 and the bent part between the lead part 26 and the post part 25 are located in the sealing resin 62. Thus, by bending the lead in the sealing resin, the size of the package can be reduced as compared with, for example, the gull-wing type shown in FIG.
[0042]
Next, the semiconductor device of the present embodiment is completed by cutting off the end of the lead frame 21 from the frame (27).
[0043]
FIGS. 7A and 7B are a plan view and a cross-sectional view of main parts of a semiconductor device (EFP type) of the present embodiment. FIGS. 8A to 8E are views showing the appearance of the semiconductor device of the present embodiment, wherein FIG. 8A is a top view, FIGS. 8B and 8C are side views, and FIG. ) Is a rear view, and (e) is a perspective view (same for FIG. 10).
[0044]
As shown in FIGS. 7A and 7B, in the semiconductor device of the present embodiment, since the tab portion 23 is formed lower than the post portion 25, the thickness of the package can be reduced.
[0045]
For example, as shown in FIGS. 9A and 9B, when the tab portion 23 and the post portion 25 have the same height (SFP type), the loop height of the gold wire 51 increases, and the thickness of the package increases. Becomes larger.
[0046]
As shown in the figure, for example, when the thickness of the lead frame is 0.11 mm, the height of the post part is 0.21 mm, and the thickness of the pellet (semiconductor chip) CH is 0.13 mm, the loop of the gold wire is used. The height will be 0.17 mm. If the resin height is 0.04 mm above the highest position of the gold wire, the package height is 0.55 mm. At this time, the plane distance (span length) between the first bond portion and the second bond portion is 0.4 mm, and the resin thickness under the tab is 0.1 mm. FIGS. 10A to 10E show the appearance of the semiconductor device in this case (when the tab portion and the post portion have the same height).
[0047]
On the other hand, in the case of the present embodiment shown in FIG. 7, the thickness of the lead frame is 0.11 mm, the height of the tab portion 23 is 0.19 mm, and the thickness of the pellet is 0.12 mm. In this case, the height of the post portion 25 can be 0.24 mm, and the loop height of the gold wire can be 0.12 mm. Here, assuming that the resin height is 0.04 mm above the highest position of the gold wire, the package height is 0.47 mm. At this time, the resin thickness under the tab is 0.08 mm.
[0048]
Thus, according to the present embodiment, it is possible to reduce the thickness of the package.
[0049]
In particular, a PIN diode is used in, for example, an antenna switching circuit as shown in FIG. 11 and is built in a mobile phone or the like. Such an element has a great demand for reduction in size and thickness, and is suitable for applying this embodiment.
[0050]
Note that ANT in FIG. 11 is an antenna, TX1 and TX2 are transmitting units, and RX1 and RX2 are receiving units.
[0051]
A capacitor C1, a diode D1, λ1 / 4, and a capacitor C2 are connected in series between TX1 and RX1, and a coil Ca and a resistor are connected between the TX1 side terminal of the diode D1 and Vc (control voltage). R1 is connected in series. A capacitor C3, a diode D3, λ1 / 4, and a capacitor C4 are connected in series between TX2 and RX2, and a coil Cb is connected between the TX2 side terminal of the diode D3 and Vc (control voltage). And the resistor R2 are connected in series. A capacitor C5 is connected between the ANT and the RX1 side terminal of the diode D1, and a capacitor C6 is connected between the ANT and the RX2 side terminal of the diode D3. A diode D2 is connected between the ground potential GND, and a diode D4 is connected between the TX2 side electrode of the capacitor C4 and the ground potential GND.
[0052]
In addition, a cellular phone or the like incorporates a VCO (voltage controlled oscillator) module circuit shown in FIG. As shown, this circuit also includes a capacitor C, a resistor R, a bipolar transistor B, a diode D, a coil Co, and the like. The inside of the broken line in the figure is the resonance circuit section, and the right side is the amplification circuit section. Note that Vcc is a power supply potential, Vt is a tuning voltage, AC (in) is an input unit, and AC (out) is an output unit.
[0053]
As described above, a semiconductor element such as a diode or a bipolar element is used also in the VCO circuit. In particular, a mobile module is required to be reduced in size and thickness. In addition, the present embodiment is also suitable for a mobile module such as a TCOX circuit.
[0054]
Further, according to the present embodiment, since the distance between the gold wire 51 and the edge of the pellet CH is increased, short-circuit failure due to the contact between the gold wire 51 and the pellet CH can be reduced.
[0055]
That is, as shown in FIG. 13, when the height of the surface of the post portion 25 is Hp1 (when the height of the surface of the post portion 25 is the same as that of the tab portion 23, in the case of the broken line in the drawing), gold is used. The shortest distance between the line 51 and the pellet CH is L2. On the other hand, when the height of the surface of the post portion 25 is Hp2, that is, the height of the surface of the post portion 25 is higher than that of the tab portion 23, and the height difference of the surface is H3 (= Hp2−Hp1). In some cases, the shortest distance between the gold wire 51 and the pellet CH is L1 and is larger than L2.
[0056]
As described above, the distance between the gold wire 51 and the edge of the pellet CH can be increased, and short circuit failure can be reduced.
[0057]
Further, according to the present embodiment, even without using a special material or device such as using a gold wire for a low loop, a conventional device is used to reduce the thickness of a package and reduce short circuit failure. be able to. As a result, capital investment can be reduced, and a high-performance product can be provided at low cost.
[0058]
(Embodiment 2)
In the first embodiment, the case where the number of lead portions on the post portion side is one has been described. However, (1) the case where the number of lead portions on the post portion side is two (in the case of three terminals), and (2) the case where there are three lead portions (4) The present invention can be applied to various types of semiconductor devices, for example, in the case of a terminal) or (3) in the case of two tabs and four lead portions on the post side (in the case of six terminals).
[0059]
(1) FIGS. 14A to 14D show a semiconductor device according to the present embodiment in which the number of lead portions on the post side is two (226a, 226b). (A) is a top view, (b) is a side view, (c) is a back view, and (d) is a transparent perspective view.
[0060]
In this case as well, the height of the post portions 225a and 225b of the height H2 can be made higher than the height of the tab portion 223 of the height H1, thereby making it possible to reduce the thickness of the package. Can be reduced.
[0061]
As described above, semiconductor devices using three terminals (224, 226a, 226b) as external terminals include, for example, bipolar transistors and MISFETs (Metal Insulator Semiconductor Field Effect Transistors). For example, in a bipolar transistor, The base, emitter and collector are each connected to three terminals. In the MISFET, a gate, a source, and a drain are respectively connected to three terminals.
[0062]
(2) FIGS. 15A to 15D show a semiconductor device according to the present embodiment in which the number of leads on the post side is three (226a, 226b, 226c). (A) is a top view, (b) is a side view, (c) is a back view, and (d) is a transparent perspective view.
[0063]
Also in this case, the height of the post portions 225a, 225b, and 225c having a height H2 higher than the tab portion 223 having a height H1 can reduce the thickness of the package, and can also cause a short circuit between the gold wire 51 and the pellet CH. Defects can be reduced.
[0064]
As described above, when the number of external terminals is four (224, 226a, 226b, 226c), for example, a desired electrode of a bipolar transistor or a MISFET can be drawn out from two directions.
[0065]
(3) FIGS. 16A to 16D show this embodiment in the case where the number of tab portions is two (223a, 223b) and the number of lead portions on the post side is four (226a, 226b, 226c, 226d). 1 shows a semiconductor device according to an embodiment. (A) is a top view, (b) is a side view, (c) is a back view, and (d) is a transparent perspective view.
[0066]
Also in this case, the height of the post portions 225a, 225b, 225c and 225d of the height H2 is made higher than the tab portions 223a and 223b of the height H1, thereby making it possible to reduce the thickness of the package. Short circuit failure with CH can be reduced.
[0067]
For example, the electrodes (base, emitter, collector) of two bipolar transistors can be drawn from leads 224a, 224b, 226a, 226b, 226c and 226d (dual type transistors).
[0068]
As described above, even in a semiconductor device having a plurality of tab portions and post portions, by making the post portions higher than the tab portions, it is possible to reduce the thickness of the package and reduce short-circuit defects.
[0069]
As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say.
[0070]
In particular, the number of terminals (the number of posts and tabs) is not limited to the combination of the above embodiments. Further, the semiconductor element formed in the chip is not limited to the element described in the above embodiment, but can be widely applied to a semiconductor device using a lead frame.
[0071]
【The invention's effect】
The effects obtained by the typical inventions among the inventions disclosed in the present application will be briefly described as follows.
[0072]
A chip is mounted on a first region of a lead having a first region and a second region formed higher than the first region, and the chip and the second region are connected to each other by a conductive line. The distance from the chip can be secured. Further, the thickness of the package can be reduced. Further, the performance of the semiconductor device can be improved.
[Brief description of the drawings]
FIG. 1 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a semiconductor device according to Embodiment 1 of the present invention;
FIGS. 2A and 2B are diagrams showing a lead frame used in the semiconductor device according to the first embodiment of the present invention, wherein FIG. 2A is a plan view of a main part, and FIG. It is principal part sectional drawing.
FIGS. 3A to 3C are cross-sectional views of main parts illustrating a method for manufacturing a lead frame used in the semiconductor device according to the first embodiment of the present invention;
FIG. 4 is a fragmentary cross-sectional view of a substrate or the like showing a method for manufacturing a semiconductor device of First Embodiment of the present invention.
FIG. 5 is a cross-sectional view of a main part of a substrate or the like showing a method of manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 6 is a cross-sectional view of a main part of a substrate or the like showing a method of manufacturing the semiconductor device according to the first embodiment of the present invention;
FIGS. 7A and 7B are diagrams showing a semiconductor device according to the first embodiment of the present invention, FIG. 7A is a plan view of a main part of a substrate or the like, and FIG. It is principal part sectional drawing.
FIGS. 8A to 8E are views showing the appearance of the semiconductor device according to the first embodiment of the present invention, wherein FIG. 8A is a top view, and FIGS. (D) is a back view, and (e) is a perspective view.
FIGS. 9A and 9B are views showing a semiconductor device for explaining the effect of the first embodiment of the present invention, and FIG. 9A is a plan view of a main part of a substrate or the like; (B) is a sectional view of a main part.
FIGS. 10A to 10E are views showing the appearance of a semiconductor device for explaining the effect of the first embodiment of the present invention, wherein FIG. 10A is a top view, and FIGS. (c) is a side view, (d) is a rear view, and (e) is a perspective view.
FIG. 11 is a circuit diagram illustrating an example of an antenna switching circuit in which the semiconductor device according to the first embodiment of the present invention is used;
FIG. 12 is a circuit diagram illustrating an example of a VCO module circuit using the semiconductor device according to the first embodiment of the present invention;
FIG. 13 is a cross-sectional view of a main part of a substrate or the like showing a semiconductor device for describing an effect of the first embodiment of the present invention;
14A to 14D are diagrams showing a semiconductor device according to a second embodiment of the present invention, wherein FIG. 14A is a top view, FIG. 14B is a side view, and FIG. , Back view, (d) is a transparent perspective view.
FIGS. 15A to 15D are diagrams showing another semiconductor device according to the second embodiment of the present invention, wherein FIG. 15A is a top view, FIG. 15B is a side view, and FIG. () Is a rear view, and (d) is a transparent perspective view.
16A to 16D are diagrams showing another semiconductor device according to the second embodiment of the present invention, wherein FIG. 16A is a top view, FIG. 16B is a side view, and FIG. () Is a rear view, and (d) is a transparent perspective view.
17A and 17B are views showing a gull-wing type semiconductor device, wherein FIG. 17A is a plan view of a main part of a substrate and the like, and FIG. 17B is a cross-sectional view of the main part.
18 (a) to (e) are views showing the appearance of the gull-wing type semiconductor device shown in FIG. 17, (a) is a top view, (b) and (c) are side views, (D) is a rear view, and (e) is a perspective view.
[Explanation of symbols]
Reference Signs List 1 semiconductor substrate 2 n - type single crystal silicon layer 6 p-type diffusion layer 7 silicon oxide film 9 front electrode 12 back electrode 21 lead frame 23 tab 24 lead 25 post 26 lead 27 frame 31a forming die 31b forming die 32a Mold 32b Mold 33a Mold 33b Mold 41 Silver paste 42 Heat block 51 Gold wire (conductive wire)
52 Heat block 61 Mold die 61a Upper die 61b Lower die 62 Sealing resin (molten resin)
223 Tabs 223a, 223b Tabs 224, 224a, 224b Leads 225a to 225d Posts 226a to 226d Leads 323 Tabs 324 Leads 325 Posts AC (out) Outputs AC (in) Inputs B Bipolar transistors C , C1-C6 Capacitor CH Semiconductor chip (pellet)
Ca, Cb Coil Co Coil D, D1 to D4 Diode GND Ground potential H1 Height of tab portion H2 Height of post portion L1 Height difference between tab portion and post portion L1 Difference between gold wire and pellet when post portion is higher than tab portion Shortest distance L2 Shortest distance R, R1, R2 between gold wire and pellet when post and tab are at the same height Resistance Vcc Power supply potential

Claims (5)

（ａ）第１領域と、前記第１領域より高く形成された第２領域と、を有するリードと、
（ｂ）前記第１領域に搭載されたチップと、
（ｃ）前記チップと前記第２領域とを接続する導電線と、
を有することを特徴とする半導体装置。(A) a lead having a first region and a second region formed higher than the first region;
(B) a chip mounted in the first area;
(C) a conductive line connecting the chip and the second region;
A semiconductor device comprising: （ａ）第１領域を有する第１リード部と、
（ｂ）前記第１領域より高く形成された第２領域を有する第２リード部と、
（ｃ）前記第１領域に搭載されたチップと、
（ｄ）前記チップと前記第２領域とを接続する導電線と、
（ｅ）前記チップと前記導電線の周囲を覆う樹脂と、を有し、
（ｆ）前記第１リードおよび前記第２リードは、前記樹脂の内部で屈曲し、前記樹脂から突出していることを特徴とする半導体装置。(A) a first lead portion having a first region;
(B) a second lead portion having a second region formed higher than the first region;
(C) a chip mounted in the first area;
(D) a conductive line connecting the chip and the second region;
(E) a resin covering the periphery of the chip and the conductive wire,
(F) The semiconductor device, wherein the first lead and the second lead are bent inside the resin and project from the resin. （ａ）第１領域を有する第１リード部と、
（ｂ）第２領域を有する第２リード部と、
（ｃ）前記第１領域に搭載されたチップと、
（ｄ）前記チップと前記第２領域とを接続する導電線と、
（ｅ）前記チップと前記導電線の周囲を覆う樹脂と、を有し、
（ｆ）前記第１リードおよび前記第２リードは、前記樹脂から突出し、
（ｇ）前記第１リードの突出部と、前記第１領域との高低差Ｈ１は、前記第２リードの突出部と、前記第２領域との高低差Ｈ２より小さいことを特徴とする半導体装置。(A) a first lead portion having a first region;
(B) a second lead having a second region;
(C) a chip mounted in the first area;
(D) a conductive line connecting the chip and the second region;
(E) a resin covering the periphery of the chip and the conductive wire,
(F) the first lead and the second lead project from the resin;
(G) A height difference H1 between the protrusion of the first lead and the first region is smaller than a height difference H2 between the protrusion of the second lead and the second region. . （ａ）第１領域と、前記第１領域より高く形成された第２領域と、を有するリードと、
（ｂ）前記第１領域に搭載され、その主表面にダイオード素子が形成されたチップと、
（ｃ）前記チップと前記第２領域とを接続する導電線と、
を有することを特徴とする半導体装置。(A) a lead having a first region and a second region formed higher than the first region;
(B) a chip mounted on the first area and having a diode element formed on a main surface thereof;
(C) a conductive line connecting the chip and the second region;
A semiconductor device comprising: （ａ）第１領域を有する第１リード部と、前記第１領域より高く形成された第２領域を有する第２リード部と、を有するリードフレームを準備する工程と、
（ｂ）前記第１領域にチップを搭載し、前記チップの表面電極と前記第２領域とを導電性材料により接続する工程と、
（ｃ）前記チップを封止する工程と、
を有することを特徴とする半導体装置の製造方法。(A) preparing a lead frame having a first lead portion having a first region and a second lead portion having a second region formed higher than the first region;
(B) mounting a chip in the first region, and connecting a surface electrode of the chip and the second region with a conductive material;
(C) sealing the chip;
A method for manufacturing a semiconductor device, comprising:
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* Cited by examiner, † Cited by third party
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JP2006060106A (en) * 2004-08-23 2006-03-02 Origin Electric Co Ltd Lead member and surface mounted semiconductor device
JP2009289969A (en) * 2008-05-29 2009-12-10 Nec Electronics Corp Lead frame
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