JP2004128109A - Semiconductor device and manufacturing method thereof - Google Patents

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JP2004128109A
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barrier metal
wiring
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atomic ratio
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Kaori Tai
田井 香織
Suguru Otorii
大鳥居 英
Shingo Takahashi
高橋 新吾
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of preventing corrosion of Cu wiring that follows galvanic corrosion while keeping the specific resistance of a barrier metal to a low value. <P>SOLUTION: Suppressing galvanic corrosion is thought to be possible if the atomic ratio N/W in WN is 0.7 or higher, as ionization of WN is hard to progress. The specific ratio tends to rise as the atomic ratio N/W becomes higher. The barrier metal film is preferred to be lower in specific ratio for functioning. So, a Wn film is preferred to be 2.0 or below in N/W which is the atomic ratio between N and W. A barrier metal film having such composition as the atomic ratio N/W between N and W is 0.7-2.0 is practical when considering corrosion resistance and specific resistance value. <P>COPYRIGHT: (C)2004,JPO

Description

【0001】
【発明の属する技術分野】
本発明は、銅配線を用いた半導体素子及びその製造方法に関し、特に銅配線のバリアメタル膜に関するものである。
【0002】
【従来の技術】
近年のLSIの高集積化に伴い、配線プロセス技術の重要性が増してきている。これは、微細化によってゲート遅延時間の短縮よりも、配線遅延時間の増大の方が大きくなることが顕著になってきたためである。
そして、配線遅延を抑制するために、配線間の容量の低減、また配線抵抗の低抵抗化が必要である。また、微細化とともに電流密度が増大するため、エレクトロマイグレーション(EM)の向上も必要である。
そして、これらの課題を改善するためには、Cu配線・低誘電率層間膜を用いた多層配線技術の導入が重要であると考えられている。
【0003】
Cu配線は、従来のAl合金配線に比べて電気抵抗が約3分の2であり、配線抵抗の低減を実現できる材料である。また、Al合金配線よりも高いEM耐性が期待される材料である。
そのため、既に実際のデバイスへの導入もはじめられている。Cu配線の形成方法としては、一般的にダマシン法を用いている。以下にダマシン法を用いたCu配線形成の手法を述べる。
まず、層間絶縁膜にフォトリソグラフィ・エッチングを用いて配線溝(Trench)のパターンを形成し、絶縁膜中へCuの拡散を防止するための膜(バリアメタル膜)を成膜した後に、Cu膜を配線溝の中に埋め込み、その後に絶縁膜上の余剰Cu膜をCMP(Chemical Mechanical Polishing )などを用いて除去することによって形成する。
【0004】
上記のバリアメタル膜材料は、一般的にはスパッタ法にて成膜されたTa、TaNが用いられている。
しかしながら、デバイスの微細化・集積化が進むに従い、配線間の接続孔(Via) の内部に被覆性良くバリアメタル膜を成膜することが困難となり、次世代のデバイスにおいては、CVD(chemical vapor deposition )法によるバリアメタル成膜が必要であると考えられ研究開発されている。
なかでも、CVD法を用いたWN膜は、次世代のバリアメタル膜として有力な候補の1つであると考えられている(例えば、非特許文献1参照)。
【0005】
【非特許文献1】
M. Harada, E. Mizuno and N. Gonohe, on Advanced Metallization Conference 2000, pp.397−402.
【0006】
【発明が解決しようとする課題】
しかしながら、バリアメタル材料としてW、WN、Ti、TiNなどを用いた場合、CMP処理中にガルバニック腐食が発生することが報告されている。
このガルバニック腐食とは、Cuとバリアメタルとの間の液中電位差から生じる局部電流によって、バリアメタルのイオン化消失が進む現象である。
図4は、このCMP処理中に生じるバリアメタルのガルバニック腐食現象を示す説明図である。
図示のように、シリコン酸化膜10に設けた配線溝内にバリアメタル膜12を介してCu配線14が形成され、CMP処理用のスラリー16内に配置されており、バリアメタル膜12のスラリー内に露出した部分にWNイオン化消失が生じている。
【0007】
特に、W、WN、Ti、TiNなどように、Cuに対する電位が大きく異なる(Cuに対し、卑の電位)物質については、その値に対応して腐食が悪化することが報告されている。
そして、このようなガルバニック腐食によってWN膜が消失した箇所を起因として、図5に示すように、Cu配線14の腐食14Aが引き起こされる現象が発生している。
一方、バリアメタル膜としてはその機能上、比抵抗値が低いことが好ましい。
【0008】
そこで本発明の目的は、バリアメタルの比抵抗を低い値に維持しつつ上述のようなバリアメタルのガルバニック腐食に伴うCu配線の腐食を防止することができる半導体素子及びその製造方法を提供することにある。
【0009】
【課題を解決するための手段】
本発明は前記目的を達成するため、絶縁膜に形成された配線溝パターンと、前記配線溝パターンにバリアメタル膜を介して設けられるCu配線とを有し、前記バリアメタル膜がWN膜よりなり、前記WN膜は、NとWとの原子比N/Wが0.7以上2.0以下の組成で構成されていることを特徴とする。
【0010】
また本発明は、絶縁膜に配線溝のパターンを形成する工程と、前記配線溝の内側にバリアメタル膜を形成する工程と、前記配線溝内にバリアメタル膜を介してCu配線を形成する工程とを有し、前記バリアメタル膜をWN膜で形成し、かつ、NとWとの原子比N/Wを0.7以上2.0以下の組成で前記WN膜を形成することを特徴とする。
【0011】
本発明の半導体素子及びその製造方法では、Cu配線のバリアメタル膜にWN膜を用い、このWN膜を、NとWとの原子比N/Wを0.7以上2.0以下の組成としたので、バリアメタルの比抵抗を低い値に維持しつつバリアメタルのガルバニック腐食に伴うCu配線の腐食を防止することができる。
【0012】
【発明の実施の形態】
以下、本発明による半導体素子及びその製造方法の実施の形態例について説明する。
本実施の形態は、Cu配線を用いた場合のバリアメタル膜におけるガルバニック腐食を防止するために、バリアメタル膜にWN膜を用い、さらにこのWN膜の組成を定義するものである。
【0013】
まず、上述したガルバニック腐食を評価するために、Cu材料とバリアメタル材料をスラリー中に浸して、Cuとバリアメタルとの間に流れる電流値の測定を実施した。
図2は、その実験結果を示す説明図であり、スラリー槽20内にCu電極22とバリアメタル(WN)電極24を含浸し、電流計26によって電流値を測定する。
WN電極24側では、Wのイオン化が進み、WN膜が消失する。その時、Cuとバリアメタルとの間で流れる電流値が小さいほど、Cuとバリアメタルとの間の電位差が小さくなり、ガルバニック腐食が起こりにくいことを示している。
【0014】
図3は、Cu−バリアメタル(WN)間の電流値のWN組成依存特性を示す説明図であり、縦軸が電流を示し、横軸が原子比N/Wを示している。
図示のように、Nの比率が高くなるほど電流値は低下する結果が得られる。
また、実際にCMP処理を実施して、腐食が発生したバリアメタル膜の場合の電流値及び、発生しなかった場合の電流値も図中に破線αで示している。
この結果から、WN中の原子比N/Wが0.7以上の場合は、WNのイオン化が進みにくくなるために、ガルバニック腐食の抑制が可能になると考えられる(ただし、腐食電流値は使用するスラリーによって変化するので、電流値の絶対値は定義する必要ない)。
一方、原子比N/Wを大きくするほど比抵抗は大きくなる傾向があり、バリアメタル膜としてはその機能上、比抵抗が低いことが好ましく、この点からすると、WN膜は、NとWとの原子比N/Wが2.0以下が好ましい。
それらのトレードオフを考慮してバリアメタル膜は、NとWとの原子比N/Wが0.7以上2.0以下の組成で構成されていることが望ましい。
【0015】
したがって、本実施の形態では、バリアメタル膜をNとWの原子比N/Wが0.7以上2.0以下の組成を有するWN膜より形成することにより、バリアメタルの比抵抗を低い値に維持しつつ、Cu配線の腐食を有効に防止した半導体素子を提供するものである。
なお、Cu配線には、ビアプラグやコンタクトプラグのプラグ部を含む場合もあるものとし、例えばデュアルダマシン法やシングルダマシン法による製造方法にも適用できるものである。
【0016】
次に、本実施の形態による半導体素子の製造方法の具体的実施例について説明する。
図1は、本実施例による半導体素子の製造方法を示す断面図である。
[工程1]
まず、図1(A)においては、半導体素子基板1の上に、層間絶縁膜2を成膜する。その後、フォトリソグラフィ、エッチング工程によりトレンチ構造の配線溝パターン2Aを形成する。
なお、図示しないが、ここでトレンチ構造の配線溝パターンによらず、デュアルダマシン構造(配線溝とプラグ用ホールを含む構造)の場合をも含むものとし、パターン形状は特に限定しないものとする。
【0017】
[行程2]
次に、図1(B)に示すように、バリアメタル膜としてのWN膜3を例えばCVD法を用いて成膜する。
例えば以下のような成膜条件とする。
(1)プロセス圧力:40Pa
(2)プロセスガス:WF =3.3sccm、SiH =116sccm、NH =7sccm  、Ar=80sccm
(3)基板加熱温度:380°C
(4)膜厚:100Å
上記の成膜条件により、NとWとの原子比N/Wが0.7のWN膜が得られた。
【0018】
あるいは、バリアメタル膜としてのWN膜3を例えばPVD法を用いて成膜する。
例えば以下のような成膜条件とする。
(1)ターゲット:W
(2)パワー :4kW
(3)プロセスガス:Ar=6sccm 、N2=25sccm
(4)基板加熱温度:150°C
(5)膜厚:100Å
上記の成膜条件により、NとWとの原子比N/Wが1.06のWN膜が得られた。
ただし、バリアメタルの成膜方法は以上の条件に限定する必要なく、またCVD法、PVD法に限定する必要も無い。
その後、例えば、Cuシード層成膜後に電解めっきによるCu膜を成膜するなどの手法を用いて、トレンチ溝の内部にCu膜4の埋め込みを行う。
【0019】
[工程3]
次に、図1(C)に示すように、層間絶縁膜2の上のCu膜4及びWN膜3を、例えばCMP(chemical mechanical polishing )法等を用いて除去し、Cu配線を形成する。
【0020】
以上のような本実施の形態例では、バリアメタル膜の比抵抗を低い値に維持しつつCMP処理時のガルバニック腐食を抑制することが可能になり、バリアメタル膜やCu膜の消失無しにCu配線を形成することができるので、EMやストレスマイグレーション(SM)を耐性が向上した信頼性の高い配線を実現することが可能であると考えられる。
【0021】
また、WNの膜中のN組成が大きくなると、膜の比抵抗が増大する傾向であることが知られているが、図3の点βで示した、原子比N/W=1.06の点において比抵抗値約350μΩcmが得られており、低い値の比抵抗値が得られている。
したがって、このように比抵抗値と腐食耐性を考慮しながら、NとWとの原子比N/Wが0.7以上2.0以下の範囲内で原子比N/Wを決定することで、トータルのCu配線抵抗に影響が少ない実用可能なバリアメタル膜が提供される。
【0022】
なお、以上のような本実施の形態による半導体素子の構造及び製造方法は、Cu配線(及びCuプラグ)を用いたIC素子や固体撮像素子等、各種の半導体素子及びその製造方法に広く適用し得るものである。
【0023】
【発明の効果】
以上説明したように本発明の半導体素子及びその製造方法によれば、Cu配線のバリアメタル膜にWN膜を用い、このWN膜の組成を、NとWとの原子比N/Wを0.7以上2.0以下としたことから、バリアメタルの比抵抗を低い値に維持しつつ、バリアメタルのガルバニック腐食に伴うCu配線の腐食を防止することができ、半導体素子の品質や信頼性の向上に寄与できる効果がある。
【図面の簡単な説明】
【図1】本発明の実施の形態例による半導体素子の製造方法を示す断面図である。
【図2】本発明の実施の形態例において、ガルバニック腐食を評価するために、Cu材料とバリアメタル材料をスラリー中に浸して、Cuとバリアメタルとの間に流れる電流値を測定した場合の実験結果を示す説明図である。
【図3】本発明の実施の形態例で用いるCu−バリアメタル(WN)間の電流値のWN組成依存特性を示す説明図である。
【図4】従来のCu配線形成工程においてCMP処理中に生じるバリアメタルのガルバニック腐食現象を示す説明図である。
【図5】ガルバニック腐食に伴うCu配線14の腐食現象を示す拡大断面図である。
【符号の説明】
1……半導体素子基板、2……層間絶縁膜、3……WN膜、4……Cu膜。
[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device using copper wiring and a method for manufacturing the same, and more particularly to a barrier metal film for copper wiring.
[0002]
[Prior art]
With the recent high integration of LSIs, the importance of wiring process technology is increasing. This is because the increase in wiring delay time has become more remarkable than the reduction in gate delay time due to miniaturization.
In order to suppress the wiring delay, it is necessary to reduce the capacitance between the wirings and to reduce the wiring resistance. Further, since the current density increases with miniaturization, it is necessary to improve electromigration (EM).
In order to improve these problems, it is considered important to introduce a multilayer wiring technology using Cu wiring and a low dielectric constant interlayer film.
[0003]
The Cu wiring has an electric resistance of about two-thirds that of the conventional Al alloy wiring, and is a material capable of realizing a reduction in the wiring resistance. It is a material expected to have higher EM resistance than Al alloy wiring.
Therefore, introduction to actual devices has already begun. As a method for forming a Cu wiring, a damascene method is generally used. A method for forming a Cu wiring using the damascene method will be described below.
First, a wiring trench (Trench) pattern is formed in the interlayer insulating film by using photolithography and etching, and a film (barrier metal film) for preventing diffusion of Cu into the insulating film is formed. Is embedded in a wiring groove, and thereafter, an excess Cu film on the insulating film is removed by using CMP (Chemical Mechanical Polishing) or the like.
[0004]
As the above barrier metal film material, Ta and TaN formed by a sputtering method are generally used.
However, as device miniaturization and integration progress, it becomes more difficult to form a barrier metal film with good coverage inside the connection hole (Via) between wirings. In the next generation device, CVD (chemical vapor) is used. It is considered that a barrier metal film formation by a deposition method is necessary, and research and development have been conducted.
Above all, a WN film using a CVD method is considered to be one of the promising candidates as a next-generation barrier metal film (for example, see Non-Patent Document 1).
[0005]
[Non-patent document 1]
M. Harada, E .; Mizuno and N.M. Gonohe, on Advanced Metallization Conference 2000, pp. 397-402.
[0006]
[Problems to be solved by the invention]
However, it has been reported that when W, WN, Ti, TiN, or the like is used as a barrier metal material, galvanic corrosion occurs during the CMP process.
The galvanic corrosion is a phenomenon in which ionization of the barrier metal progresses due to a local current generated from a potential difference in the liquid between Cu and the barrier metal.
FIG. 4 is an explanatory view showing a galvanic corrosion phenomenon of a barrier metal occurring during the CMP process.
As shown in the drawing, a Cu wiring 14 is formed in a wiring groove provided in the silicon oxide film 10 via a barrier metal film 12 and is arranged in a slurry 16 for CMP processing. WN ionization disappears in the portion exposed to the surface.
[0007]
In particular, it has been reported that corrosion of a substance such as W, WN, Ti, and TiN which has a large difference in potential with respect to Cu (a potential lower than that of Cu) correlates with the value.
As shown in FIG. 5, a phenomenon occurs in which the corrosion 14A of the Cu wiring 14 is caused due to the portion where the WN film has disappeared due to the galvanic corrosion.
On the other hand, the barrier metal film preferably has a low specific resistance value in terms of its function.
[0008]
Accordingly, an object of the present invention is to provide a semiconductor element and a method for manufacturing the same, which can prevent the corrosion of the Cu wiring due to the galvanic corrosion of the barrier metal while maintaining the specific resistance of the barrier metal at a low value. It is in.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, the present invention has a wiring groove pattern formed in an insulating film, and a Cu wiring provided in the wiring groove pattern via a barrier metal film, wherein the barrier metal film is made of a WN film. The WN film has a composition in which the atomic ratio N / W of N and W is 0.7 or more and 2.0 or less.
[0010]
Also, the present invention provides a step of forming a wiring groove pattern in an insulating film, a step of forming a barrier metal film inside the wiring groove, and a step of forming a Cu wiring in the wiring groove via a barrier metal film. Wherein the barrier metal film is formed of a WN film, and the WN film is formed with a composition in which the atomic ratio N / W of N and W is 0.7 or more and 2.0 or less. I do.
[0011]
In the semiconductor device and the method of manufacturing the same according to the present invention, a WN film is used as a barrier metal film of a Cu wiring, and the WN film has a composition having an atomic ratio N / W of N and W of 0.7 or more and 2.0 or less. Therefore, it is possible to prevent corrosion of the Cu wiring due to galvanic corrosion of the barrier metal while maintaining the specific resistance of the barrier metal at a low value.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of a semiconductor device and a method of manufacturing the same according to the present invention will be described.
In the present embodiment, in order to prevent galvanic corrosion in a barrier metal film when Cu wiring is used, a WN film is used as a barrier metal film, and the composition of the WN film is further defined.
[0013]
First, in order to evaluate the galvanic corrosion described above, a Cu material and a barrier metal material were immersed in a slurry, and a current value flowing between Cu and the barrier metal was measured.
FIG. 2 is an explanatory view showing the results of the experiment. The Cu electrode 22 and the barrier metal (WN) electrode 24 are impregnated in the slurry tank 20, and the current value is measured by the ammeter 26.
On the WN electrode 24 side, ionization of W proceeds, and the WN film disappears. At that time, the smaller the current value flowing between Cu and the barrier metal, the smaller the potential difference between Cu and the barrier metal, indicating that galvanic corrosion is less likely to occur.
[0014]
FIG. 3 is an explanatory diagram showing the WN composition-dependent characteristics of the current value between the Cu and the barrier metal (WN). The vertical axis indicates the current, and the horizontal axis indicates the atomic ratio N / W.
As shown in the figure, a result is obtained in which the current value decreases as the ratio of N increases.
Further, the current value in the case where the barrier metal film has been corroded by actually performing the CMP process and the current value in the case where it has not been corroded are also indicated by broken lines α in the figure.
From these results, it is considered that when the atomic ratio N / W in WN is 0.7 or more, the ionization of WN becomes difficult to progress, so that galvanic corrosion can be suppressed (however, the corrosion current value is used). The absolute value of the current value does not need to be defined because it varies depending on the slurry.)
On the other hand, the specific resistance tends to increase as the atomic ratio N / W increases, and the barrier metal film preferably has a low specific resistance in terms of its function. In this regard, the WN film is composed of N and W. Is preferably 2.0 or less.
In consideration of these trade-offs, it is desirable that the barrier metal film has a composition in which the atomic ratio N / W of N and W is 0.7 or more and 2.0 or less.
[0015]
Therefore, in this embodiment, by forming the barrier metal film from a WN film having a composition in which the atomic ratio N / W of N and W is 0.7 or more and 2.0 or less, the specific resistance of the barrier metal is reduced to a low value. It is intended to provide a semiconductor element in which corrosion of Cu wiring is effectively prevented while maintaining the above-mentioned value.
The Cu wiring may include a plug portion of a via plug or a contact plug in some cases, and can be applied to, for example, a manufacturing method by a dual damascene method or a single damascene method.
[0016]
Next, a specific example of the method for manufacturing a semiconductor device according to the present embodiment will be described.
FIG. 1 is a sectional view illustrating the method for manufacturing a semiconductor device according to the present embodiment.
[Step 1]
First, in FIG. 1A, an interlayer insulating film 2 is formed on a semiconductor element substrate 1. Thereafter, a wiring groove pattern 2A having a trench structure is formed by a photolithography and etching process.
Although not shown, a dual damascene structure (a structure including a wiring groove and a hole for a plug) is also included here without depending on the wiring groove pattern of the trench structure, and the pattern shape is not particularly limited.
[0017]
[Step 2]
Next, as shown in FIG. 1B, a WN film 3 as a barrier metal film is formed using, for example, a CVD method.
For example, the film forming conditions are as follows.
(1) Process pressure: 40 Pa
(2) Process gas: WF 6 = 3.3 sccm, SiH 4 = 116 sccm, NH 3 = 7 sccm, Ar = 80 sccm
(3) Substrate heating temperature: 380 ° C
(4) Film thickness: 100 °
Under the above film forming conditions, a WN film having an atomic ratio N / W of N / W of 0.7 was obtained.
[0018]
Alternatively, a WN film 3 as a barrier metal film is formed using, for example, a PVD method.
For example, the film forming conditions are as follows.
(1) Target: W
(2) Power: 4kW
(3) Process gas: Ar = 6 sccm, N2 = 25 sccm
(4) Substrate heating temperature: 150 ° C
(5) Film thickness: 100 °
Under the above film forming conditions, a WN film having an atomic ratio N / W of N / W of 1.06 was obtained.
However, the method of forming the barrier metal does not need to be limited to the above conditions, nor does it need to be limited to the CVD method and the PVD method.
Thereafter, the Cu film 4 is buried in the trench groove by using, for example, a method of forming a Cu film by electrolytic plating after forming a Cu seed layer.
[0019]
[Step 3]
Next, as shown in FIG. 1C, the Cu film 4 and the WN film 3 on the interlayer insulating film 2 are removed by, for example, a CMP (chemical mechanical polishing) method or the like to form a Cu wiring.
[0020]
In the present embodiment as described above, it is possible to suppress galvanic corrosion during the CMP process while maintaining the specific resistance of the barrier metal film at a low value. It is considered that since a wiring can be formed, a highly reliable wiring with improved resistance to EM and stress migration (SM) can be realized.
[0021]
It is known that the specific resistance of the film tends to increase as the N composition in the WN film increases, but the atomic ratio N / W = 1.06 shown by the point β in FIG. At this point, a specific resistance value of about 350 μΩcm was obtained, and a low specific resistance value was obtained.
Therefore, by considering the atomic ratio N / W between N and W within the range of 0.7 or more and 2.0 or less while considering the specific resistance value and the corrosion resistance as described above, A practicable barrier metal film having little influence on the total Cu wiring resistance is provided.
[0022]
The structure and the manufacturing method of the semiconductor element according to the present embodiment as described above are widely applied to various semiconductor elements such as an IC element using a Cu wiring (and a Cu plug) and a solid-state imaging element and the manufacturing method thereof. What you get.
[0023]
【The invention's effect】
As described above, according to the semiconductor device and the method of manufacturing the same of the present invention, a WN film is used as a barrier metal film of a Cu wiring, and the composition of the WN film is set such that the atomic ratio N / W between N and W is 0.1%. Since it is 7 or more and 2.0 or less, it is possible to prevent the corrosion of the Cu wiring due to the galvanic corrosion of the barrier metal while maintaining the specific resistance of the barrier metal at a low value, and to improve the quality and reliability of the semiconductor element. There is an effect that can contribute to improvement.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 2 shows a case where a Cu material and a barrier metal material are immersed in a slurry and a current value flowing between Cu and the barrier metal is measured in order to evaluate galvanic corrosion in the embodiment of the present invention. It is an explanatory view showing an experimental result.
FIG. 3 is an explanatory diagram showing a WN composition dependent characteristic of a current value between a Cu and a barrier metal (WN) used in the embodiment of the present invention.
FIG. 4 is an explanatory view showing a galvanic corrosion phenomenon of a barrier metal occurring during a CMP process in a conventional Cu wiring forming step.
FIG. 5 is an enlarged sectional view showing a corrosion phenomenon of the Cu wiring 14 due to galvanic corrosion.
[Explanation of symbols]
1 ... Semiconductor element substrate, 2 ... Interlayer insulating film, 3 ... WN film, 4 ... Cu film.

Claims (7)

絶縁膜に形成された配線溝パターンと、前記配線溝パターンにバリアメタル膜を介して設けられるCu配線とを有し、
前記バリアメタル膜がWN膜よりなり、前記WN膜は、NとWとの原子比N/Wが0.7以上2.0以下の組成で構成されている、
ことを特徴とする半導体素子。
A wiring groove pattern formed in the insulating film, and a Cu wiring provided in the wiring groove pattern via a barrier metal film;
The barrier metal film is made of a WN film, and the WN film has a composition in which an atomic ratio N / W between N and W is 0.7 or more and 2.0 or less;
A semiconductor element characterized by the above-mentioned.
前記配線溝パターンにはプラグ用のホールを含み、前記Cu配線にはプラグ部を含むことを特徴とする請求項1記載の半導体素子。2. The semiconductor device according to claim 1, wherein the wiring groove pattern includes a hole for a plug, and the Cu wiring includes a plug portion. 絶縁膜に配線溝のパターンを形成する工程と、
前記配線溝の内側にバリアメタル膜を形成する工程と、
前記配線溝内にバリアメタル膜を介してCu配線を形成する工程とを有し、
前記バリアメタル膜をWN膜で形成し、かつ、NとWとの原子比N/Wを0.7以上2.0以下の組成で前記WN膜を形成する、
ことを特徴とする半導体素子の製造方法。
Forming a wiring groove pattern in the insulating film;
Forming a barrier metal film inside the wiring groove;
Forming a Cu wiring in the wiring groove via a barrier metal film,
The barrier metal film is formed of a WN film, and the WN film is formed with an atomic ratio N / W of N and W of 0.7 or more and 2.0 or less;
A method for manufacturing a semiconductor device, comprising:
前記配線溝パターンと共にプラグ用のホールを形成し、前記Cu配線と共にプラグ部を形成することを特徴とする請求項3記載の半導体素子の製造方法。4. The method according to claim 3, wherein a hole for a plug is formed with the wiring groove pattern, and a plug portion is formed with the Cu wiring. 前記Cu配線は前記配線溝内にバリアメタル膜を介してCuシード層を成膜し、その後、電解めっきによるCu膜を成膜することを特徴とする請求項3記載の半導体素子の製造方法。4. The method according to claim 3, wherein the Cu wiring is formed by forming a Cu seed layer in the wiring groove via a barrier metal film, and then forming a Cu film by electrolytic plating. 前記電解めっきによるCu配線を成膜後、そのCu配線及びバリアメタル膜をCMP法により平坦化することを特徴とする請求項5記載の半導体素子の製造方法。6. The method according to claim 5, wherein after the Cu wiring is formed by the electrolytic plating, the Cu wiring and the barrier metal film are planarized by a CMP method. 前記バリアメタル膜は、CVD法あるいはPVD法により形成することを特徴とする請求項3記載の半導体素子の製造方法。4. The method according to claim 3, wherein the barrier metal film is formed by a CVD method or a PVD method.
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