JP2000156406A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、配線材料としてCuまた
はAg系の材料を用いる半導体装置に適用して好適なも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device using a Cu or Ag-based material as a wiring material.
【0002】[0002]
【従来の技術】ULSI(Ultra Large Scale Integrat
ed-Circuit)のような高集積化の進んだ半導体装置で
は、データ処理速度の高速化と、消費電力の増大によっ
て深刻化するエレクトロマイグレーションに対する高い
耐性とがともに要求される。2. Description of the Related Art ULSI (Ultra Large Scale Integrat)
2. Description of the Related Art Highly integrated semiconductor devices such as ed-Circuit) require both a high data processing speed and a high resistance to electromigration, which becomes more serious due to an increase in power consumption.
【0003】従来、LSIの配線材料としてはAl合金
(Al−0.5%Cu、Al−1%Si−0.5%Cu
など)がもっぱら用いられてきたが、LSIの高速化を
さらに進めるためには、配線材料として、より比抵抗の
低いCuやAgなどを用いる必要がある。特に、Cuは
比抵抗が1.8μΩcmと低く、LSIの高速化に有利
な上に、エレクトロマイグレーション耐性がAl合金に
比べて一桁程度高いため、Al合金に代わる次世代の配
線材料として期待されている。Conventionally, Al alloys (Al-0.5% Cu, Al-1% Si-0.5% Cu) have been used as wiring materials for LSIs.
Etc.) have been used exclusively, but in order to further increase the speed of LSI, it is necessary to use Cu, Ag, or the like having a lower specific resistance as a wiring material. In particular, Cu has a low specific resistance of 1.8 μΩcm, which is advantageous for increasing the speed of LSIs, and has an electromigration resistance that is about an order of magnitude higher than that of Al alloys. ing.
【0004】しかしながら、素子間や多層配線の間を電
気的に接続する接続孔にCuを完全に埋め込むことは困
難であった。すなわち、CuはAlと異なり融点が高い
ことにより、Al合金を埋め込む際に多用されている高
温スパッタリング法やリフロー法などを用いても、従来
の450℃程度のプロセス温度ではCuを埋め込むこと
はできない。また、たとえ実験的に埋め込めたとして
も、ULSIで存在する100万個レベルの接続孔を1
00%埋め込めるような高歩留まりを得ることは難し
い。[0004] However, it has been difficult to completely bury Cu in connection holes for electrically connecting elements or multilayer wiring. That is, since Cu has a high melting point unlike Al, even when using a high-temperature sputtering method or a reflow method that is frequently used when embedding an Al alloy, Cu cannot be embedded at a conventional process temperature of about 450 ° C. . Even if it can be embedded experimentally, one million level connection holes existing in ULSI
It is difficult to obtain a high yield that can be embedded at 00%.
【0005】一方、化学気相成長(CVD)法によりC
uを接続孔に埋め込む技術も報告されているが、CVD
法で形成したCu膜はスパッタリング法により形成した
Cu膜に比べて、比抵抗が約10〜20%程度高く、表
面の平滑性も劣るなど、高品質な膜を得ることが困難で
ある。On the other hand, C is deposited by chemical vapor deposition (CVD).
Although a technique of embedding u in a connection hole has been reported, CVD
It is difficult to obtain a high-quality film such as a Cu film formed by a method having a specific resistance higher by about 10 to 20% and a poor surface smoothness as compared with a Cu film formed by a sputtering method.
【0006】このため、スパッタリング法で形成したC
u膜を使用して、なおかつ接続孔を完全にCuで埋め込
むことができる技術が求められている。For this reason, C formed by sputtering is
There is a need for a technique that can completely fill a connection hole with Cu using a u film.
【0007】このような技術として、近年、電解めっき
法または無電解めっき法を用いたCuの成膜が話題を呼
んでいる。この技術は、従来のスパッタリング法やCV
D法に比べて、低コストで、かつ、Cu膜を均一に成膜
することができるという利点を有する。しかしながら、
この方法でCuを成膜したとしても、Cuが酸化膜内へ
拡散して特性劣化の原因となるという問題を有する。そ
こで、これを防止するために、Cuの成膜前にTiN、
Taなどのバリア層をスパッタリング法で成膜してい
た。As such a technique, in recent years, Cu film formation using an electrolytic plating method or an electroless plating method has attracted attention. This technology uses conventional sputtering and CV
As compared with the method D, there is an advantage that the Cu film can be uniformly formed at low cost. However,
Even if Cu is formed by this method, there is a problem that Cu diffuses into the oxide film and causes deterioration of characteristics. Therefore, in order to prevent this, TiN,
A barrier layer such as Ta was formed by a sputtering method.
【0008】従来の電解めっき法または無電解めっき法
によるCu配線の形成方法の一例を図22を参照して説
明する(月刊 Semiconductor World 1997.12、p.107)。An example of a conventional method for forming a Cu wiring by electrolytic plating or electroless plating will be described with reference to FIG. 22 (Monthly Semiconductor World 1997.12, p.107).
【0009】この方法によれば、まず、図22Aに示す
ように、図示省略した基板上の層間絶縁膜101に配線
溝102および接続孔103を形成する。次に、図22
Bに示すように、基板全面にスパッタリング法によりT
iNやTa系のバリア層104を成膜する。次に、図2
2Cに示すように、バリア層104上に同じくスパッタ
リング法によりCu膜105を成膜する。次に、図22
Dに示すように、Cu膜105をシードレイヤーとして
電解めっき法または無電解めっき法によりCu膜106
を配線溝102および接続孔103が完全に埋め込まれ
る膜厚に成膜する。この後、化学機械研磨(CMP)法
により層間絶縁膜101が露出するまで研磨を行うこと
により不要部分のCu膜106、Cu膜105およびバ
リア層104を除去して、配線溝102および接続孔1
03の内部にのみCu膜を残す。これによって、図22
Eに示すように、配線溝102および接続孔103に埋
め込まれたCu配線が形成される。According to this method, first, as shown in FIG. 22A, a wiring groove 102 and a connection hole 103 are formed in an interlayer insulating film 101 on a substrate (not shown). Next, FIG.
As shown in FIG.
An iN or Ta-based barrier layer 104 is formed. Next, FIG.
As shown in FIG. 2C, a Cu film 105 is formed on the barrier layer 104 by the same sputtering method. Next, FIG.
As shown in D, the Cu film 106 is formed by the electrolytic plating method or the electroless plating method using the Cu film 105 as a seed layer.
Is formed to a thickness that completely fills the wiring groove 102 and the connection hole 103. Thereafter, unnecessary portions of the Cu film 106, the Cu film 105 and the barrier layer 104 are removed by polishing until the interlayer insulating film 101 is exposed by a chemical mechanical polishing (CMP) method, and the wiring groove 102 and the connection hole 1 are removed.
The Cu film is left only in the region 03. As a result, FIG.
As shown in E, a Cu wiring buried in the wiring groove 102 and the connection hole 103 is formed.
【0010】[0010]
【発明が解決しようとする課題】しかしながら、図22
に示す従来のCu配線の形成方法では、実際には、バリ
ア層104をスパッタリング法により成膜したときのカ
バレッジが特に接続孔103の底部で悪く、しかも配線
溝102および接続孔103の微細化に伴いカバレッジ
の悪化はより顕著となるため、後にCuを埋め込むとき
に不良が生じやすく、良好なCu配線を形成することが
困難であり、その解決が望まれていた。However, FIG.
In the conventional method for forming a Cu wiring shown in FIG. 1, the coverage when the barrier layer 104 is formed by the sputtering method is actually poor particularly at the bottom of the connection hole 103, and the wiring groove 102 and the connection hole 103 are reduced in size. Accompanying this, the deterioration of the coverage becomes more remarkable, so that defects are likely to occur when Cu is buried later, and it is difficult to form a good Cu wiring, and a solution has been desired.
【0011】したがって、この発明の目的は、接続孔お
よび/または配線溝に良好に埋め込まれた良好なCu系
配線を得ることができ、高速で信頼性が高い高性能の半
導体装置およびその製造方法を提供することにある。Accordingly, an object of the present invention is to provide a high-performance semiconductor device with high speed and high reliability, which can obtain a good Cu-based wiring buried in a connection hole and / or a wiring groove. Is to provide.
【0012】この発明の他の目的は、接続孔および/ま
たは配線溝に良好に埋め込まれた良好なAg系配線を得
ることができ、高速で信頼性が高い高性能の半導体装置
およびその製造方法を提供することにある。Another object of the present invention is to provide a high-performance, high-speed, high-reliability semiconductor device capable of obtaining a good Ag-based wiring well embedded in a connection hole and / or a wiring groove, and a method of manufacturing the same. Is to provide.
【0013】[0013]
【課題を解決するための手段】上記目的を達成するため
に、この発明による半導体装置は、接続孔および/また
は配線溝にCuまたはAg系の導電材料がバリア層を介
して埋め込まれた半導体装置であって、接続孔および/
または配線溝の内部の基体上に選択的にバリア層が設け
られていることを特徴とするものである。In order to achieve the above-mentioned object, a semiconductor device according to the present invention has a contact hole and / or a wiring groove in which a Cu or Ag-based conductive material is embedded via a barrier layer. The connection hole and / or
Alternatively, a barrier layer is selectively provided on the base inside the wiring groove.
【0014】この発明による半導体装置の製造方法は、
接続孔および/または配線溝にCuまたはAg系の導電
材料がバリア層を介して埋め込まれた半導体装置の製造
方法であって、接続孔および/または配線溝の内部の基
体上に選択的にバリア層を形成するようにしたことを特
徴とするものである。A method for manufacturing a semiconductor device according to the present invention comprises:
A method of manufacturing a semiconductor device in which a Cu or Ag-based conductive material is embedded in a connection hole and / or a wiring groove via a barrier layer, wherein a barrier is selectively formed on a substrate inside the connection hole and / or the wiring groove. It is characterized in that a layer is formed.
【0015】この発明において、バリア層とは、接続孔
および/または配線溝に埋め込まれるCuまたはAg系
の導電材料を構成する原子の拡散を防止する機能を有す
るものを意味する。このバリア層は、基体の表面を還元
することができる導電材料からなるものである場合もあ
る。ここで、還元とは、具体的には例えば次のようなこ
とを意味する。すなわち、例えば、Si基板の表面には
通常はSi−O結合が存在しているが、この表面にTi
などの金属膜を接触させることによりSi−O結合を切
断してTi−O結合を生成し、Siを分離することで電
気的導電性を良好にすることなどを意味する。このバリ
ア層は、無電解めっき法のほか、電解めっき法、さらに
は気相めっき法により成膜することができる。このバリ
ア層は、具体的には、例えば、Ti、Rh、Pt、Ti
N/Ti、TiN/Rh、TiN/Pt、Ta、Ta
N、TaN/Taなどからなる。In the present invention, the barrier layer means a layer having a function of preventing diffusion of atoms constituting a Cu or Ag-based conductive material embedded in a connection hole and / or a wiring groove. This barrier layer may be made of a conductive material capable of reducing the surface of the substrate. Here, the term “reduction” specifically means, for example, the following. That is, for example, although a Si—O bond usually exists on the surface of a Si substrate, Ti
For example, it means that a Si—O bond is cut by contacting a metal film such as a metal film to generate a Ti—O bond, and the electrical conductivity is improved by separating Si. This barrier layer can be formed by an electroplating method or a vapor phase plating method in addition to the electroless plating method. This barrier layer is, for example, Ti, Rh, Pt, Ti
N / Ti, TiN / Rh, TiN / Pt, Ta, Ta
N, TaN / Ta, etc.
【0016】この発明において、CuまたはAg系の導
電材料が接触する接続孔および/または配線溝の内周面
は、この導電材料の酸化を防止する観点から、好適に
は、窒化シリコン(SiN)または窒化酸化シリコン
(SiON)からなる。また、好適には、接続孔および
/または配線溝に埋め込まれた導電材料の上に酸化防止
膜が設けられる。この酸化防止膜としては、例えば窒化
チタン(TiN)膜や窒化酸化チタン(TiON)膜な
どを用いることができる。In the present invention, the inner peripheral surface of the connection hole and / or the wiring groove with which the Cu or Ag-based conductive material comes into contact is preferably silicon nitride (SiN) from the viewpoint of preventing oxidation of the conductive material. Alternatively, it is made of silicon nitride oxide (SiON). Preferably, an antioxidant film is provided on the conductive material embedded in the connection hole and / or the wiring groove. As the oxidation preventing film, for example, a titanium nitride (TiN) film, a titanium nitride oxide (TiON) film, or the like can be used.
【0017】この発明は、各種の半導体装置に適用する
ことができるものであり、具体的には、例えば、CMO
SLSI、MOSLSI、バイポーラLSI、バイポー
ラCMOSLSIなどに適用することができ、さらに
は、固体撮像素子(イメージャー素子)、薄膜トランジ
スタLSIなどに適用することができる。The present invention can be applied to various types of semiconductor devices.
The present invention can be applied to SLSI, MOS LSI, bipolar LSI, bipolar CMOS LSI, and the like, and further can be applied to a solid-state imaging device (imager device), a thin film transistor LSI, and the like.
【0018】上述のように構成されたこの発明において
は、接続孔および/または配線溝の内部の基体上に選択
的にバリア層を形成することにより、従来のようにスパ
ッタリング法によりバリア層を成膜した場合に接続孔の
底部でカバレッジが悪くなる問題がなくなる。このた
め、接続孔および/または配線溝を電解めっき法などに
よりCuまたはAg系の導電材料で良好に埋め込むこと
ができる。また、CuまたはAg系の導電材料が接触す
る接続孔および/または配線溝の内周面を窒化シリコン
や窒化酸化シリコンなどで形成することにより、この導
電材料の酸化を防止することができる。In the present invention constructed as described above, the barrier layer is selectively formed on the substrate inside the connection hole and / or the wiring groove by the conventional sputtering method. When the film is formed, the problem of poor coverage at the bottom of the connection hole is eliminated. Therefore, the connection hole and / or the wiring groove can be satisfactorily buried with a Cu or Ag-based conductive material by an electrolytic plating method or the like. Further, by forming the inner peripheral surface of the connection hole and / or the wiring groove with which the Cu or Ag-based conductive material comes into contact with silicon nitride, silicon nitride oxide, or the like, oxidation of the conductive material can be prevented.
【0019】[0019]
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。Embodiments of the present invention will be described below with reference to the drawings. In all the drawings of the embodiments, the same or corresponding portions are denoted by the same reference numerals.
【0020】図1〜図7はこの発明の第1の実施形態に
よるLSIの製造方法を示す。FIGS. 1 to 7 show an LSI manufacturing method according to the first embodiment of the present invention.
【0021】この第1の実施形態においては、まず、図
1に示すように、通常のLSI製造工程によってSi基
板1に素子分離領域2、ゲート絶縁膜3、ゲート電極
4、SiO2 からなるサイドウォール5、ソース領域お
よびドレイン領域を構成する拡散層6、7などを形成す
る。In the first embodiment, first, as shown in FIG. 1, an element isolation region 2, a gate insulating film 3, a gate electrode 4, and a side surface composed of SiO 2 are formed on a Si substrate 1 by a normal LSI manufacturing process. A wall 5, diffusion layers 6 and 7 constituting a source region and a drain region, and the like are formed.
【0022】次に、図2に示すように、基板全面に層間
絶縁膜8を成膜する。この層間絶縁膜8としては、例え
ば膜厚が600nmのSiO2 膜を用いる。CVD法に
よるこのSiO2 膜の成膜条件の一例を挙げると、反応
ガスとしてテトラエトキシシラン(TEOS)を用い、
その流量を50sccmとし、圧力を40Pa、温度を
720℃とする。この層間絶縁膜8としては、低誘電率
薄膜を用いることもできる。この低誘電率薄膜として
は、例えば、フルオロカーボン、アモルファステフロ
ン、フッ化アリールエーテル、フッ化ポリイミド、アリ
ールエーテル、BCB、アモルファスカーボン、サイド
トップ(商品名)などの薄膜を用いることができる。こ
れらの有機系膜はスピンコーターで塗布成膜することが
でき、成膜後例えば350℃程度でキュアする。このと
き、あらかじめ上述のようなSiO2膜をCVD法によ
り例えば200nmの膜厚に成膜してからこれらの有機
系膜を塗布するのが好ましい。低誘電率薄膜としては、
アモルファステフロンやFLARE(商品名)などの膜
を成膜してもよい。Next, as shown in FIG. 2, an interlayer insulating film 8 is formed on the entire surface of the substrate. As the interlayer insulating film 8, for example, an SiO 2 film having a thickness of 600 nm is used. As an example of the conditions for forming the SiO 2 film by the CVD method, tetraethoxysilane (TEOS) is used as a reaction gas,
The flow rate is 50 sccm, the pressure is 40 Pa, and the temperature is 720 ° C. As the interlayer insulating film 8, a low dielectric constant thin film can be used. As the low dielectric constant thin film, for example, a thin film such as fluorocarbon, amorphous Teflon, fluorinated aryl ether, fluorinated polyimide, aryl ether, BCB, amorphous carbon, and side top (trade name) can be used. These organic films can be applied and formed by a spin coater, and cured at, for example, about 350 ° C. after the film formation. At this time, it is preferable to previously form the above-mentioned SiO 2 film to a thickness of, for example, 200 nm by the CVD method and then apply these organic films. As a low dielectric constant thin film,
A film such as amorphous Teflon or FLARE (trade name) may be formed.
【0023】次に、層間絶縁膜8上に例えば減圧CVD
(LPCVD)法やプラズマCVD法などによりSiN
膜9を成膜する。このSiN膜9の膜厚は例えば100
nmとする。LPCVD法によるこのSiN膜9の成膜
条件の一例を挙げると、反応ガスとしてSiH2 Cl2
とNH3 とN2 との混合ガスを用い、それらの流量をそ
れぞれ0.05slm、0.2slmおよび0.2sl
mとし、圧力を70Pa、温度を760℃とする。ま
た、プラズマCVD法によるこのSiN膜9の成膜条件
の一例を挙げると、反応ガスとしてSiH4 とNH4 と
N2 との混合ガスを用い、それらの流量をそれぞれ26
5sccm、100sccmおよび4000sccmと
し、圧力を565Pa、温度を400℃とする。Next, for example, low pressure CVD is performed on the interlayer insulating film 8.
(LPCVD) method, plasma CVD method, etc.
The film 9 is formed. The thickness of the SiN film 9 is, for example, 100
nm. As an example of the conditions for forming the SiN film 9 by the LPCVD method, SiH 2 Cl 2 is used as a reaction gas.
And a mixed gas of NH 3 and N 2, and their flow rates are set to 0.05 slm, 0.2 slm and 0.2 slm, respectively.
m, the pressure is 70 Pa, and the temperature is 760 ° C. As an example of the conditions for forming the SiN film 9 by the plasma CVD method, a mixed gas of SiH 4 , NH 4, and N 2 is used as a reaction gas, and the flow rates thereof are each 26.
The pressure is 565 Pa and the temperature is 400 ° C. at 5 sccm, 100 sccm and 4000 sccm.
【0024】次に、図3に示すように、SiN膜9上に
リソグラフィーにより接続孔形成用の所定形状のレジス
トパターン(図示せず)を形成した後、このレジストパ
ターンをマスクとしてSiN膜9を例えば反応性イオン
エッチング(RIE)法でエッチングすることにより開
口部10を形成する。次に、このレジストパターンを除
去した後、例えばCVD法により基板全面に層間絶縁膜
11を成膜する。この層間絶縁膜11としては、層間絶
縁膜8と同様なものを用いることができ、層間絶縁膜8
と同様な方法により成膜することができる。次に、この
層間絶縁膜11の表面を例えばCMP法により研磨して
平坦化する。このCMP法による研磨条件の一例を挙げ
ると、研磨材(スラリー)として過酸化水素水にシリカ
を懸濁させたものを用い、スラリー流量を20sccm
とし、研磨ヘッド圧力を4.0psi、ウエーハ回転数
を20rpm、ヘッド回転数を20rpmとする。Next, as shown in FIG. 3, after a resist pattern (not shown) having a predetermined shape for forming a connection hole is formed on the SiN film 9 by lithography, the SiN film 9 is formed using the resist pattern as a mask. For example, the opening 10 is formed by etching by a reactive ion etching (RIE) method. Next, after removing the resist pattern, an interlayer insulating film 11 is formed on the entire surface of the substrate by, for example, a CVD method. As the interlayer insulating film 11, the same one as the interlayer insulating film 8 can be used.
The film can be formed by the same method as described above. Next, the surface of the interlayer insulating film 11 is polished and flattened by, for example, a CMP method. As an example of polishing conditions by the CMP method, a polishing agent (slurry) in which silica is suspended in a hydrogen peroxide solution is used, and the slurry flow rate is 20 sccm.
The polishing head pressure is 4.0 psi, the wafer rotation speed is 20 rpm, and the head rotation speed is 20 rpm.
【0025】次に、図4に示すように、層間絶縁膜11
上にリソグラフィーにより配線溝形成用の所定形状のレ
ジストパターン(図示せず)を形成した後、このレジス
トパターンをマスクとして層間絶縁膜11を例えばRI
E法でエッチングすることにより配線溝12を形成す
る。このエッチングの際には、SiN膜9がエッチング
ストッパーとして働く。さらに、このSiN膜9が露出
してからは、このSiN膜9をマスクとして層間絶縁膜
8をエッチングすることにより接続孔13を形成する。
層間絶縁膜8、11としてSiO2 膜を用いる場合、R
IE法によるこのSiO2 膜のエッチング条件の一例を
挙げると、エッチングガスとしてC4 F8を用い、その
流量を50sccmとし、圧力を2Paとし、RFパワ
ーを1200Wとする。また、層間絶縁膜8、11とし
て、上述の有機系低誘電率薄膜を用いる場合、RIE法
によるこの有機系低誘電率薄膜のエッチング条件の一例
を挙げると、エッチングガスとしてCHF3 とO2 とH
eとの混合ガスを用い、それらの流量をそれぞれ5sc
cm、50sccmおよび200sccmとし、RFパ
ワーを500W、温度を−10℃とする。この有機系低
誘電率薄膜の成膜前にSiO2 膜を成膜する場合には、
この有機系低誘電率薄膜のエッチング後、SiO2 膜の
エッチングを上記の条件で行う。Next, as shown in FIG.
After a resist pattern (not shown) having a predetermined shape for forming a wiring groove is formed thereon by lithography, the interlayer insulating film 11 is formed by, for example, RI using the resist pattern as a mask.
The wiring groove 12 is formed by etching using the E method. At the time of this etching, the SiN film 9 functions as an etching stopper. Further, after the SiN film 9 is exposed, the connection hole 13 is formed by etching the interlayer insulating film 8 using the SiN film 9 as a mask.
When an SiO 2 film is used as the interlayer insulating films 8 and 11, R
As an example of conditions for etching the SiO 2 film by the IE method, C 4 F 8 is used as an etching gas, the flow rate is set to 50 sccm, the pressure is set to 2 Pa, and the RF power is set to 1200 W. When the above-mentioned organic low dielectric constant thin film is used as the interlayer insulating films 8 and 11, an example of etching conditions of the organic low dielectric constant thin film by the RIE method is CHF 3 and O 2 as etching gases. H
e, and the flow rate thereof is 5 sc each.
cm, 50 sccm, and 200 sccm, the RF power is 500 W, and the temperature is −10 ° C. When forming a SiO 2 film before forming the organic low-k film,
After the etching of the organic low dielectric constant thin film, the SiO 2 film is etched under the above conditions.
【0026】次に、例えばLPCVD法やプラズマCV
D法などにより基板全面にSiN膜14を成膜する。こ
のSiN膜14の膜厚は例えば100nmとする。この
SiN膜14の成膜条件はSiN膜9の成膜条件と同様
である。次に、このSiN膜14を例えばRIE法でエ
ッチバックすることにより、配線溝12および接続孔1
3の側壁にのみこのSiN膜14を残す。RIE法によ
るこのSiN膜14のエッチング条件の一例を挙げる
と、エッチングガスとしてCF4 とO2 とArとの混合
ガスを用い、それらの流量をそれぞれ100sccm、
10sccmおよび10sccmとし、圧力を2Pa、
RFパワーを1200Wとする。Next, for example, LPCVD or plasma CV
The SiN film 14 is formed on the entire surface of the substrate by the D method or the like. The thickness of the SiN film 14 is, for example, 100 nm. The conditions for forming the SiN film 14 are the same as those for forming the SiN film 9. Next, the SiN film 14 is etched back by, for example, the RIE method, so that the wiring groove 12 and the connection hole 1 are
The SiN film 14 is left only on the side wall 3. As an example of the conditions for etching the SiN film 14 by the RIE method, a mixed gas of CF 4 , O 2, and Ar is used as an etching gas, and the flow rates thereof are 100 sccm, respectively.
10 sccm and 10 sccm, pressure 2Pa,
The RF power is 1200 W.
【0027】次に、図5に示すように、無電解めっき法
により接続孔13の内部に露出した拡散層7上に選択的
にTi膜15およびTiN膜16をバリア層として順次
成膜する。これらの膜の膜厚の一例を挙げると、Ti膜
15は30nm、TiN膜16は70nmである。ま
た、無電解めっき法によるTi膜15の成膜時に用いる
薬液の例を挙げると、硫酸チタンに触媒反応物質として
PdSを添加したものや硫酸チタンにHCHOおよびH
2 Oを添加したものなどである。無電解めっき法による
TiN膜16の成膜時に用いる薬液の例を挙げると、N
H4 OHまたはHNO3 を含む硫酸チタンに触媒反応物
質としてPdSを添加したものや硫酸チタンにHCHO
およびNH4 OHを添加したものなどである。Next, as shown in FIG. 5, a Ti film 15 and a TiN film 16 are sequentially formed as barrier layers on the diffusion layer 7 exposed inside the connection holes 13 by electroless plating. To give an example of the thickness of these films, the Ti film 15 has a thickness of 30 nm, and the TiN film 16 has a thickness of 70 nm. Examples of the chemical solution used for forming the Ti film 15 by the electroless plating method include titanium sulfate obtained by adding PdS as a catalytic reactant to titanium sulfate and HCHO and H
And the like to which 2 O is added. An example of a chemical solution used for forming the TiN film 16 by the electroless plating method is as follows.
PdS added as a catalytic reactant to titanium sulfate containing H 4 OH or HNO 3 or HCHO added to titanium sulfate
And NH 4 OH.
【0028】次に、例えばスパッタリング法により基板
全面にCu膜(図示せず)を成膜する。このCu膜の膜
厚は例えば10nm程度である。スパッタリング法によ
るこのCu膜の成膜条件の一例を挙げると、Cuターゲ
ットを用い、プロセスガスとしてArを用い、その流量
を40sccm、圧力を0.67Pa、温度を300℃
とする。Next, a Cu film (not shown) is formed on the entire surface of the substrate by, for example, a sputtering method. The thickness of the Cu film is, for example, about 10 nm. As an example of the conditions for forming the Cu film by the sputtering method, a Cu target is used, Ar is used as a process gas, the flow rate is 40 sccm, the pressure is 0.67 Pa, and the temperature is 300 ° C.
And
【0029】次に、図6に示すように、このCu膜をシ
ードレイヤーとして電解めっき法により配線形成用のC
u膜17を基板全面に成膜する。このCu膜17は配線
溝12および接続孔13が完全に埋め込まれる膜厚に成
膜する。このCu膜17の膜厚は具体的には例えば60
0nmである。シードレイヤーとしてのCu膜は、この
配線形成用のCu膜17の成膜時に一体化する。電解め
っき法によるCu膜17の成膜条件の一例を挙げると、
めっき液としてCuSO4 +5H2 Oを用い、温度を3
0℃、印加電圧を10V、電流を30mA/dm2 とす
る。Next, as shown in FIG. 6, the Cu film is used as a seed layer to form a C
A u film 17 is formed on the entire surface of the substrate. The Cu film 17 is formed to a thickness that completely fills the wiring groove 12 and the connection hole 13. Specifically, the thickness of the Cu film 17 is, for example, 60
0 nm. The Cu film as a seed layer is integrated when the Cu film 17 for forming the wiring is formed. An example of the conditions for forming the Cu film 17 by the electrolytic plating method is as follows.
Using CuSO 4 + 5H 2 O as the plating solution,
At 0 ° C., the applied voltage is 10 V, and the current is 30 mA / dm 2 .
【0030】次に、CMP法により研磨を行って不要部
分のCu膜17を除去することにより、接続孔13の内
部にのみこのCu膜17を残す。これによって、図7に
示すように、配線溝12および接続孔13に埋め込まれ
た、いわゆるデュアルダマシン(Dual Damascene)構造
のCu配線が形成される。このCMP法による研磨条件
の一例を挙げると、研磨材(スラリー)として過酸化水
素水にFe(NO3 )を懸濁させたものを用い、その流
量を20sccmとし、研磨ヘッド圧力を4.0ps
i、ウエーハ回転数を20rpm、ヘッド回転数を20
rpmとする。Next, the unnecessary portion of the Cu film 17 is removed by polishing by the CMP method, so that the Cu film 17 is left only inside the connection hole 13. As a result, as shown in FIG. 7, a Cu wiring having a so-called Dual Damascene structure embedded in the wiring groove 12 and the connection hole 13 is formed. As an example of polishing conditions by the CMP method, a polishing agent (slurry) obtained by suspending Fe (NO 3 ) in a hydrogen peroxide solution, the flow rate is set to 20 sccm, and the polishing head pressure is set to 4.0 ps.
i, wafer rotation speed 20 rpm, head rotation speed 20
rpm.
【0031】この後、例えばスパッタリング法により、
Cu配線の酸化防止膜としてキャッピングTiN膜18
を基板全面に成膜する。このキャッピングTiN膜18
の膜厚は例えば30nmである。スパッタリング法によ
るこのキャッピングTiN膜18の成膜条件の一例を挙
げると、Tiターゲットを用い、プロセスガスとしてA
rとN2 との混合ガスを用い、それらの流量をそれぞれ
30sccmおよび100sccmとし、圧力を0.6
7Pa、温度を150℃とする。この後、このキャッピ
ングTiN膜18を例えばRIE法により所定形状にパ
ターニングする。RIE法によるこのキャッピングTi
N膜18のエッチング条件の一例を挙げると、エッチン
グガスとしてBCl3 とCl2 との混合ガスを用い、そ
れらの流量をそれぞれ60sccmおよび90sccm
とし、圧力を2Pa、RFパワーを1200Wとする。Thereafter, for example, by a sputtering method,
Capping TiN film 18 as oxidation preventing film for Cu wiring
Is formed on the entire surface of the substrate. This capping TiN film 18
Is, for example, 30 nm. As an example of the film forming conditions of the capping TiN film 18 by the sputtering method, a Ti target is used and A is used as a process gas.
A mixed gas of r and N 2 was used, their flow rates were 30 sccm and 100 sccm, respectively, and the pressure was 0.6
7 Pa and the temperature is 150 ° C. Thereafter, the capping TiN film 18 is patterned into a predetermined shape by, for example, RIE. This capping Ti by RIE method
As an example of the etching conditions of the N film 18, a mixed gas of BCl 3 and Cl 2 is used as an etching gas, and the flow rates thereof are 60 sccm and 90 sccm, respectively.
The pressure is 2 Pa and the RF power is 1200 W.
【0032】この後、通常のLSI製造工程により、上
層の配線の形成などの必要な工程を経て、目的とするL
SIを完成させる。Thereafter, through a necessary process such as formation of an upper layer wiring by a normal LSI manufacturing process,
Complete the SI.
【0033】以上のように、この第1の実施形態によれ
ば、Cu配線のバリア層としてのTi膜15およびTi
N膜16を無電解めっき法により接続孔13の内部の拡
散層7上に選択的に形成していることにより、従来のよ
うにバリア層をスパッタリング法により形成する場合に
接続孔13の底部でカバレッジが悪くなる問題がなくな
るため、Cu膜17による配線溝12および接続孔13
の埋め込みを良好に行うことができる。また、配線溝1
2および接続孔13の内周面はすべてSiN膜14、9
により覆われているため、層間絶縁膜8、11としてS
iO2 膜などの酸化膜を用いる場合にこれらの配線溝1
2および接続孔13に埋め込まれたCu膜17が酸化さ
れる問題を防止することができる。また、すでに述べた
ように、Cuは比抵抗が小さく、エレクトロマイグレー
ション耐性も優れている。これらの理由により、信頼性
が良好で低抵抗のCuによるデュアルダマシン配線を得
ることができる。そして、これによって、信頼性が高
く、高速動作可能な高性能のLSIを高歩留まりで実現
することができる。As described above, according to the first embodiment, the Ti film 15 and the Ti
Since the N film 16 is selectively formed on the diffusion layer 7 inside the connection hole 13 by the electroless plating method, when the barrier layer is formed by the sputtering method as in the related art, the bottom of the connection hole 13 is formed. Since the problem of poor coverage is eliminated, the wiring groove 12 and the connection hole 13 formed by the Cu film 17 are removed.
Can be satisfactorily embedded. In addition, wiring groove 1
2 and the inner peripheral surfaces of the connection holes 13 are all SiN films 14, 9
, The interlayer insulating films 8 and 11
When an oxide film such as an iO 2 film is used, these wiring grooves 1
2 and the Cu film 17 embedded in the connection hole 13 can be prevented from being oxidized. Further, as described above, Cu has a low specific resistance and an excellent electromigration resistance. For these reasons, it is possible to obtain a dual damascene wiring made of Cu with good reliability and low resistance. Thus, a high-performance LSI with high reliability and high-speed operation can be realized with a high yield.
【0034】次に、この発明の第2の実施形態によるL
SIの製造方法について説明する。Next, according to the second embodiment of the present invention, L
A method for manufacturing an SI will be described.
【0035】図8に示すように、この第2の実施形態に
おいては、第1の実施形態における配線形成用のCu膜
17の代わりにAg膜19を用いる。このAg膜19
は、Cu膜17と同様に電解めっき法により成膜する。
このAg膜19の膜厚は例えば600nmである。この
電解めっき法によるAg膜19の成膜条件の一例を挙げ
ると、硝酸銀、炭酸ナトリウムおよびリン酸ナトリウム
含有浴を用い、浴温度を30℃、印加電圧を10V、電
流密度を30mA/dm2 とする。その他のことは第1
の実施形態と同様であるので、説明を省略する。As shown in FIG. 8, in the second embodiment, an Ag film 19 is used in place of the Cu film 17 for forming a wiring in the first embodiment. This Ag film 19
Is formed by an electrolytic plating method similarly to the Cu film 17.
The thickness of the Ag film 19 is, for example, 600 nm. As an example of the conditions for forming the Ag film 19 by this electrolytic plating method, a bath containing silver nitrate, sodium carbonate and sodium phosphate is used, the bath temperature is 30 ° C., the applied voltage is 10 V, and the current density is 30 mA / dm 2 . I do. Other things are number one
Since the third embodiment is the same as the first embodiment, the description is omitted.
【0036】この第2の実施形態によれば、Ag配線を
用いる場合に、第1の実施形態と同様な利点を得ること
ができる。According to the second embodiment, the same advantages as those of the first embodiment can be obtained when an Ag wiring is used.
【0037】次に、この発明の第3の実施形態によるL
SIの製造方法について説明する。Next, according to the third embodiment of the present invention, L
A method for manufacturing an SI will be described.
【0038】この第3の実施形態においては、第1の実
施形態と同様に工程を進めて、接続孔13の形成まで行
った後、図9に示すように、無電解めっき法により接続
孔13の内部に露出した拡散層7上に選択的にTi膜1
5を成膜する。このTi膜15の膜厚は例えば30nm
である。この無電解めっき法によるTi膜15の成膜時
に用いる薬液は第1の実施形態と同様である。In the third embodiment, the process is performed in the same manner as in the first embodiment to complete the formation of the connection hole 13, and then, as shown in FIG. 9, the connection hole 13 is formed by electroless plating. Ti film 1 is selectively formed on diffusion layer 7 exposed inside
5 is formed. The thickness of the Ti film 15 is, for example, 30 nm.
It is. The chemical used for forming the Ti film 15 by the electroless plating method is the same as in the first embodiment.
【0039】次に、図10に示すように、窒素またはア
ンモニア雰囲気中でSi基板1の熱処理を行うことによ
り、Ti膜15の表面を窒化してTiN膜16を形成す
るとともに、Ti膜15とSi基板1とを反応させてT
iSi2 膜20を形成する。この熱処理は、例えば65
0℃で30秒行う。Next, as shown in FIG. 10, the surface of the Ti film 15 is nitrided to form a TiN film 16 by performing a heat treatment on the Si substrate 1 in a nitrogen or ammonia atmosphere. Reaction with Si substrate 1
An iSi 2 film 20 is formed. This heat treatment is performed, for example, at 65
Perform at 0 ° C. for 30 seconds.
【0040】この後、第1の実施形態と同様にして、シ
ードレイヤーとしてのCu膜の成膜以降の工程を進め、
図11に示すように、目的とするLSIを完成させる。Thereafter, in the same manner as in the first embodiment, the steps after the formation of the Cu film as the seed layer are advanced.
As shown in FIG. 11, a target LSI is completed.
【0041】この第3の実施形態によっても、第1の実
施形態と同様な利点を得ることができる。これに加え
て、この第3の実施形態によれば、Ti膜15の表面を
窒化してTiN膜16を形成することによりバリア層を
TiN/Ti構造としていることにより安定なバリア層
を得ることができるとともに、Ti膜15とSi基板1
とを反応させてTiSi2 膜20を形成していることに
よりCu配線のコンタクト抵抗の低減および安定化を図
ることができることから、LSIの信頼性のより一層の
向上を図ることができる。According to the third embodiment, advantages similar to those of the first embodiment can be obtained. In addition, according to the third embodiment, a stable barrier layer can be obtained by forming the TiN film 16 by nitriding the surface of the Ti film 15 to form a TiN / Ti structure. And the Ti film 15 and the Si substrate 1
And by forming the TiSi 2 film 20, the contact resistance of the Cu wiring can be reduced and stabilized, so that the reliability of the LSI can be further improved.
【0042】次に、この発明の第4の実施形態によるL
SIの製造方法について説明する。Next, L according to the fourth embodiment of the present invention will be described.
A method for manufacturing an SI will be described.
【0043】図12に示すように、この第4の実施形態
においては、第3の実施形態における配線形成用のCu
膜17の代わりにAg膜19を用いる。このAg膜19
は、Cu膜17と同様に電解めっき法により成膜する。
このAg膜19の膜厚は例えば600nmである。この
電解めっき法によるAg膜19の成膜条件は第2の実施
形態と同様である。その他のことは第3の実施形態と同
様であるので、説明を省略する。As shown in FIG. 12, in the fourth embodiment, the Cu for forming the wiring in the third embodiment is used.
An Ag film 19 is used instead of the film 17. This Ag film 19
Is formed by an electrolytic plating method similarly to the Cu film 17.
The thickness of the Ag film 19 is, for example, 600 nm. The conditions for forming the Ag film 19 by this electrolytic plating method are the same as in the second embodiment. Other points are the same as in the third embodiment, and a description thereof will be omitted.
【0044】この第4の実施形態によれば、Ag配線を
用いる場合に、第1の実施形態と同様な利点を得ること
ができる。According to the fourth embodiment, when the Ag wiring is used, the same advantages as those of the first embodiment can be obtained.
【0045】次に、この発明の第5の実施形態によるL
SIの製造方法について説明する。Next, L according to the fifth embodiment of the present invention will be described.
A method for manufacturing an SI will be described.
【0046】この第5の実施形態においては、第1の実
施形態と同様に工程を進めて、接続孔13の形成まで行
った後、図13に示すように、電解めっき法により接続
孔13の内部に露出した拡散層7上に選択的にTi膜1
5を成膜する。このTi膜15の膜厚は例えば30nm
である。この電解めっき法によるTi膜15の成膜条件
の一例を挙げると、薬液として硫酸チタンを用い、温度
を30℃、印加電圧を10V、電流密度を30mA/d
m2 とする。In the fifth embodiment, the process is performed in the same manner as in the first embodiment, and the steps up to the formation of the connection hole 13 are performed. Then, as shown in FIG. The Ti film 1 is selectively formed on the diffusion layer 7 exposed inside.
5 is formed. The thickness of the Ti film 15 is, for example, 30 nm.
It is. As an example of conditions for forming the Ti film 15 by this electrolytic plating method, titanium sulfate is used as a chemical solution, the temperature is 30 ° C., the applied voltage is 10 V, and the current density is 30 mA / d.
and m 2.
【0047】次に、第1の実施形態と同様にして、シー
ドレイヤーとしてのCu膜の成膜以降の工程を進め、図
14に示すように、目的とするLSIを完成させる。Next, in the same manner as in the first embodiment, the steps subsequent to the formation of the Cu film as the seed layer are advanced to complete the target LSI as shown in FIG.
【0048】この第5の実施形態によっても、第1の実
施形態と同様な利点を得ることができる。また、配線形
成用のCu膜17を電解めっき法により成膜して配線溝
12および接続孔13を埋め込む際には、Ti膜15と
の間でTi原子およびCu原子の相互拡散が生じること
から、高温スパッタリング法やリフロー法などでCuを
埋め込む場合に比べて高い埋め込み歩留まりを得ること
ができ、LSIの信頼性の向上および製造コストの低減
を図ることができる。According to the fifth embodiment, advantages similar to those of the first embodiment can be obtained. Further, when a Cu film 17 for forming a wiring is formed by electrolytic plating to fill the wiring groove 12 and the connection hole 13, mutual diffusion of Ti atoms and Cu atoms with the Ti film 15 occurs. As a result, a higher burying yield can be obtained as compared with a case where Cu is buried by a high-temperature sputtering method, a reflow method, or the like, and the reliability of the LSI can be improved and the manufacturing cost can be reduced.
【0049】次に、この発明の第6の実施形態によるL
SIの製造方法について説明する。Next, L according to the sixth embodiment of the present invention will be described.
A method for manufacturing an SI will be described.
【0050】この第6の実施形態においては、Ti膜1
5を気相めっき法により成膜する。この気相めっき法に
よるTi膜15の成膜条件の一例を挙げると、めっきガ
スとしてTiCl4 とH2 との混合ガスを用い、その流
量を4slmとし、基板加熱温度を800℃とする。そ
の他のことは第1の実施形態と同様であるので、説明を
省略する。In the sixth embodiment, the Ti film 1
5 is formed by a vapor phase plating method. As an example of the conditions for forming the Ti film 15 by the vapor phase plating method, a mixed gas of TiCl 4 and H 2 is used as a plating gas, the flow rate is 4 slm, and the substrate heating temperature is 800 ° C. Other points are the same as those of the first embodiment, and the description is omitted.
【0051】この第6の実施形態によれば、第1の実施
形態と同様な利点を得ることができる。According to the sixth embodiment, the same advantages as in the first embodiment can be obtained.
【0052】次に、この発明の第7の実施形態によるL
SIの製造方法について説明する。Next, L according to the seventh embodiment of the present invention will be described.
A method for manufacturing an SI will be described.
【0053】図15に示すように、この第7の実施形態
においては、第5の実施形態における配線形成用のCu
膜17の代わりにAg膜19を用いる。このAg膜19
は、Cu膜17と同様に電解めっき法により成膜する。
このAg膜19の膜厚は例えば600nmである。この
電解めっき法によるAg膜19の成膜条件は第2の実施
形態と同様である。その他のことは第5の実施形態と同
様であるので、説明を省略する。As shown in FIG. 15, in the seventh embodiment, the Cu for forming the wiring in the fifth embodiment is used.
An Ag film 19 is used instead of the film 17. This Ag film 19
Is formed by an electrolytic plating method similarly to the Cu film 17.
The thickness of the Ag film 19 is, for example, 600 nm. The conditions for forming the Ag film 19 by this electrolytic plating method are the same as in the second embodiment. Other points are the same as in the fifth embodiment, and a description thereof will not be repeated.
【0054】この第7の実施形態によれば、Ag配線を
用いる場合に、第1の実施形態と同様な利点を得ること
ができる。According to the seventh embodiment, when the Ag wiring is used, the same advantages as those of the first embodiment can be obtained.
【0055】次に、この発明の第8の実施形態によるL
SIの製造方法について説明する。Next, L according to the eighth embodiment of the present invention will be described.
A method for manufacturing an SI will be described.
【0056】この第8の実施形態においては、第1の実
施形態と同様に工程を進めて、接続孔13の形成まで行
った後、図16に示すように、電解めっき法により接続
孔13の内部に露出した拡散層7上に選択的にRh膜2
1を成膜する。このRh膜21の膜厚は例えば30nm
である。この電解めっき法によるRh膜21の成膜条件
の一例を挙げると、薬液として、硫酸に金属ロジウムを
硫酸塩またはリン酸塩として添加したものを用い、温度
を30℃、印加電圧を5V、電流密度を10mA/dm
2 とする。このRh膜21は、Ti膜に比べて電解めっ
き時の電流効率が高く、耐食性も高いため、有利であ
る。In the eighth embodiment, the process is performed in the same manner as in the first embodiment, and after the formation of the connection hole 13 is performed, as shown in FIG. 16, the connection hole 13 is formed by electrolytic plating. Rh film 2 is selectively formed on diffusion layer 7 exposed inside.
1 is formed. The thickness of the Rh film 21 is, for example, 30 nm.
It is. As an example of the conditions for forming the Rh film 21 by the electrolytic plating method, a chemical solution obtained by adding rhodium metal as a sulfate or phosphate to sulfuric acid is used at a temperature of 30 ° C., an applied voltage of 5 V, and an electric current. Density is 10mA / dm
Assume 2 . The Rh film 21 is advantageous because it has higher current efficiency during electrolytic plating and higher corrosion resistance than the Ti film.
【0057】次に、第1の実施形態と同様にして、シー
ドレイヤーとしてのCu膜の成膜以降の工程を進め、図
17に示すように、目的とするLSIを完成させる。Next, in the same manner as in the first embodiment, the steps after the formation of the Cu film as the seed layer are advanced to complete the target LSI as shown in FIG.
【0058】この第8の実施形態によっても、第1の実
施形態と同様な利点を得ることができる。According to the eighth embodiment, advantages similar to those of the first embodiment can be obtained.
【0059】次に、この発明の第9の実施形態によるL
SIの製造方法について説明する。Next, L according to the ninth embodiment of the present invention will be described.
A method for manufacturing an SI will be described.
【0060】図18に示すように、この第9の実施形態
においては、第8の実施形態における配線形成用のCu
膜17の代わりにAg膜19を用いる。このAg膜19
は、Cu膜17と同様に電解めっき法により成膜する。
このAg膜19の膜厚は例えば600nmである。この
電解めっき法によるAg膜19の成膜条件は第2の実施
形態と同様である。その他のことは第8の実施形態と同
様であるので、説明を省略する。As shown in FIG. 18, in the ninth embodiment, the Cu for forming the wiring in the eighth embodiment is used.
An Ag film 19 is used instead of the film 17. This Ag film 19
Is formed by an electrolytic plating method similarly to the Cu film 17.
The thickness of the Ag film 19 is, for example, 600 nm. The conditions for forming the Ag film 19 by this electrolytic plating method are the same as in the second embodiment. Other points are the same as in the eighth embodiment, and a description thereof will not be repeated.
【0061】この第9の実施形態によれば、Ag配線を
用いる場合に、第1の実施形態と同様な利点を得ること
ができる。According to the ninth embodiment, the same advantages as in the first embodiment can be obtained when an Ag wiring is used.
【0062】次に、この発明の第10の実施形態による
LSIの製造方法について説明する。Next, an LSI manufacturing method according to the tenth embodiment of the present invention will be described.
【0063】この第10の実施形態においては、第1の
実施形態と同様に工程を進めて、接続孔13の形成まで
行った後、図19に示すように、電解めっき法により接
続孔13の内部に露出した拡散層7上に選択的にPt膜
22を成膜する。このPt膜22の膜厚は例えば30n
mである。この電解めっき法によるPt膜22の成膜条
件の一例を挙げると、薬液として、塩化白金酸とリン酸
アンモニウムとリン酸ナトリウムとからなり、それらの
組成がそれぞれ4g/リットル、20g/リットルおよ
び100g/リットル、温度を80℃、印加電圧を4
V、電流密度を1mA/dm2 とする。このPt膜22
は、Rh膜21と同様に、Ti膜に比べて電解めっき時
の電流効率が高く、耐食性も高いため、有利である。In the tenth embodiment, the process is performed in the same manner as in the first embodiment, and after forming the connection holes 13, as shown in FIG. 19, the connection holes 13 are formed by electrolytic plating. A Pt film 22 is selectively formed on the diffusion layer 7 exposed inside. The thickness of the Pt film 22 is, for example, 30 n.
m. As an example of the conditions for forming the Pt film 22 by this electrolytic plating method, a chemical solution is composed of chloroplatinic acid, ammonium phosphate and sodium phosphate, and their compositions are 4 g / liter, 20 g / liter and 100 g, respectively. / Liter, temperature 80 ° C, applied voltage 4
V, and the current density is 1 mA / dm 2 . This Pt film 22
Is advantageous in that, like the Rh film 21, the current efficiency during electrolytic plating is higher and the corrosion resistance is higher than that of the Ti film.
【0064】次に、第1の実施形態と同様にして、シー
ドレイヤーとしてのCu膜の成膜以降の工程を進め、図
20に示すように、目的とするLSIを完成させる。Next, in the same manner as in the first embodiment, the steps after the formation of the Cu film as the seed layer are advanced to complete the target LSI as shown in FIG.
【0065】この第10の実施形態によっても、第1の
実施形態と同様な利点を得ることができる。According to the tenth embodiment, advantages similar to those of the first embodiment can be obtained.
【0066】次に、この発明の第11の実施形態による
LSIの製造方法について説明する。Next, an LSI manufacturing method according to the eleventh embodiment of the present invention will be described.
【0067】図21に示すように、この第11の実施形
態においては、第10の実施形態における配線形成用の
Cu膜17の代わりにAg膜19を用いる。このAg膜
19は、Cu膜17と同様に電解めっき法により成膜す
る。このAg膜19の膜厚は例えば600nmである。
この電解めっき法によるAg膜19の成膜条件は第2の
実施形態と同様である。その他のことは第10の実施形
態と同様であるので、説明を省略する。As shown in FIG. 21, in the eleventh embodiment, an Ag film 19 is used instead of the Cu film 17 for forming a wiring in the tenth embodiment. This Ag film 19 is formed by electrolytic plating in the same manner as the Cu film 17. The thickness of the Ag film 19 is, for example, 600 nm.
The conditions for forming the Ag film 19 by this electrolytic plating method are the same as in the second embodiment. Other points are the same as in the tenth embodiment, and a description thereof will be omitted.
【0068】この第11の実施形態によれば、Ag配線
を用いる場合に、第1の実施形態と同様な利点を得るこ
とができる。According to the eleventh embodiment, when the Ag wiring is used, the same advantages as those of the first embodiment can be obtained.
【0069】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above embodiments, and various modifications based on the technical idea of the present invention are possible.
【0070】例えば、上述の第1〜第11の実施形態に
おいて挙げた数値、材料、構造、基板、原料、プロセス
などはあくまでも例に過ぎず、必要に応じて、これらと
異なる数値、材料、構造、基板、原料、プロセスなどを
用いてもよい。For example, the numerical values, materials, structures, substrates, raw materials, processes, and the like described in the first to eleventh embodiments are merely examples, and different numerical values, materials, and structures may be used as necessary. , A substrate, a raw material, a process, or the like may be used.
【0071】[0071]
【発明の効果】以上説明したように、この発明による半
導体装置によれば、接続孔および/または配線溝の内部
の基体上に選択的にバリア層が設けられていることによ
り、接続孔および/または配線溝に良好に埋め込まれた
良好なCuまたはAg系配線を得ることができ、高速で
信頼性が高い高性能の半導体装置を実現することができ
る。As described above, according to the semiconductor device of the present invention, since the barrier layer is selectively provided on the base inside the connection hole and / or the wiring groove, the connection hole and / or the wiring hole can be formed. Alternatively, a good Cu or Ag-based wiring satisfactorily embedded in the wiring groove can be obtained, and a high-speed, high-reliability, high-performance semiconductor device can be realized.
【0072】また、この発明による半導体装置の製造方
法によれば、接続孔および/または配線溝の内部の基体
上に選択的にバリア層を形成するようにしていることに
より、接続孔および/または配線溝に良好に埋め込まれ
た良好なCuまたはAg系配線を得ることができ、高速
で信頼性が高い高性能の半導体装置を製造することがで
きる。Further, according to the method of manufacturing a semiconductor device of the present invention, the barrier layer is selectively formed on the base inside the connection hole and / or the wiring groove. Good Cu or Ag-based wiring satisfactorily embedded in the wiring groove can be obtained, and a high-speed, high-reliability, high-performance semiconductor device can be manufactured.
【図1】この発明の第1の実施形態によるLSIの製造
方法を説明するための断面図である。FIG. 1 is a cross-sectional view for explaining an LSI manufacturing method according to a first embodiment of the present invention.
【図2】この発明の第1の実施形態によるLSIの製造
方法を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining the LSI manufacturing method according to the first embodiment of the present invention.
【図3】この発明の第1の実施形態によるLSIの製造
方法を説明するための断面図である。FIG. 3 is a cross-sectional view for explaining the LSI manufacturing method according to the first embodiment of the present invention.
【図4】この発明の第1の実施形態によるLSIの製造
方法を説明するための断面図である。FIG. 4 is a cross-sectional view for explaining the LSI manufacturing method according to the first embodiment of the present invention;
【図5】この発明の第1の実施形態によるLSIの製造
方法を説明するための断面図である。FIG. 5 is a cross-sectional view for explaining the LSI manufacturing method according to the first embodiment of the present invention;
【図6】この発明の第1の実施形態によるLSIの製造
方法を説明するための断面図である。FIG. 6 is a sectional view for explaining the LSI manufacturing method according to the first embodiment of the present invention;
【図7】この発明の第1の実施形態によるLSIの製造
方法を説明するための断面図である。FIG. 7 is a sectional view for explaining the LSI manufacturing method according to the first embodiment of the present invention;
【図8】この発明の第2の実施形態によるLSIの製造
方法を説明するための断面図である。FIG. 8 is a cross-sectional view for explaining the LSI manufacturing method according to the second embodiment of the present invention;
【図9】この発明の第3の実施形態によるLSIの製造
方法を説明するための断面図である。FIG. 9 is a cross-sectional view for explaining an LSI manufacturing method according to a third embodiment of the present invention.
【図10】この発明の第3の実施形態によるLSIの製
造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for explaining the LSI manufacturing method according to the third embodiment of the present invention.
【図11】この発明の第3の実施形態によるLSIの製
造方法を説明するための断面図である。FIG. 11 is a cross-sectional view for explaining the LSI manufacturing method according to the third embodiment of the present invention.
【図12】この発明の第4の実施形態によるLSIの製
造方法を説明するための断面図である。FIG. 12 is a cross-sectional view for explaining the LSI manufacturing method according to the fourth embodiment of the present invention.
【図13】この発明の第5の実施形態によるLSIの製
造方法を説明するための断面図である。FIG. 13 is a sectional view for explaining the LSI manufacturing method according to the fifth embodiment of the present invention;
【図14】この発明の第5の実施形態によるLSIの製
造方法を説明するための断面図である。FIG. 14 is a sectional view for explaining the LSI manufacturing method according to the fifth embodiment of the present invention;
【図15】この発明の第7の実施形態によるLSIの製
造方法を説明するための断面図である。FIG. 15 is a sectional view for explaining the LSI manufacturing method according to the seventh embodiment of the present invention;
【図16】この発明の第8の実施形態によるLSIの製
造方法を説明するための断面図である。FIG. 16 is a sectional view for explaining the LSI manufacturing method according to the eighth embodiment of the present invention;
【図17】この発明の第8の実施形態によるLSIの製
造方法を説明するための断面図である。FIG. 17 is a sectional view for explaining the LSI manufacturing method according to the eighth embodiment of the present invention;
【図18】この発明の第9の実施形態によるLSIの製
造方法を説明するための断面図である。FIG. 18 is a sectional view for explaining the LSI manufacturing method according to the ninth embodiment of the present invention;
【図19】この発明の第10の実施形態によるLSIの
製造方法を説明するための断面図である。FIG. 19 is a sectional view for explaining the LSI manufacturing method according to the tenth embodiment of the present invention;
【図20】この発明の第10の実施形態によるLSIの
製造方法を説明するための断面図である。FIG. 20 is a sectional view for explaining the LSI manufacturing method according to the tenth embodiment of the present invention;
【図21】この発明の第11の実施形態によるLSIの
製造方法を説明するための断面図である。FIG. 21 is a sectional view for explaining the LSI manufacturing method according to the eleventh embodiment of the present invention;
【図22】従来の電解めっき法または無電解めっき法に
よるCu配線の形成方法を説明するための断面図であ
る。FIG. 22 is a cross-sectional view for explaining a conventional method for forming a Cu wiring by an electrolytic plating method or an electroless plating method.
1・・・Si基板、8、11・・・層間絶縁膜、9、1
4・・・SiN膜、12・・・配線溝、13・・・接続
孔、15・・・Ti膜、16・・・TiN膜、17・・
・Cu膜、18・・・キャッピングTiN膜、19・・
・Ag膜、20・・・TiSi2 膜、21・・・Rh
膜、22・・・Pt膜1 ... Si substrate, 8, 11 ... Interlayer insulating film, 9, 1
4 ... SiN film, 12 ... wiring groove, 13 ... connection hole, 15 ... Ti film, 16 ... TiN film, 17 ...
・ Cu film, 18 ・ ・ ・ Capping TiN film, 19 ・ ・
· Ag film, 20 ··· TiSi 2 film, 21 ··· Rh
Film, 22 ... Pt film
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F033 HH11 HH14 HH33 JJ01 JJ07 JJ11 JJ18 JJ21 JJ32 JJ33 KK01 KK27 MM02 MM05 MM13 NN03 NN07 PP06 PP15 PP16 PP27 PP28 QQ08 QQ09 QQ13 QQ25 QQ48 QQ70 QQ73 QQ78 RR04 RR06 RR08 RR21 RR22 RR24 SS01 SS02 SS04 SS11 SS13 SS15 SS22 TT02 TT04 TT06 TT07 XX01 XX02 XX18 ──────────────────────────────────────────────────続 き Continuing on the front page F term (reference) SS02 SS04 SS11 SS13 SS15 SS22 TT02 TT04 TT06 TT07 XX01 XX02 XX18
Claims (18)
はAg系の導電材料がバリア層を介して埋め込まれた半
導体装置であって、 上記接続孔および/または配線溝の内部の基体上に選択
的に上記バリア層が設けられていることを特徴とする半
導体装置。1. A semiconductor device in which a Cu or Ag-based conductive material is embedded in a connection hole and / or a wiring groove via a barrier layer, wherein the semiconductor device is selected on a substrate inside the connection hole and / or the wiring groove. A semiconductor device comprising the barrier layer described above.
ることができる導電材料からなることを特徴とする請求
項1記載の半導体装置。2. The semiconductor device according to claim 1, wherein said barrier layer is made of a conductive material capable of reducing the surface of said base.
成されたものであることを特徴とする請求項1記載の半
導体装置。3. The semiconductor device according to claim 1, wherein said barrier layer is formed by an electroless plating method.
されたものであることを特徴とする請求項1記載の半導
体装置。4. The semiconductor device according to claim 1, wherein said barrier layer is formed by an electrolytic plating method.
されたものであることを特徴とする請求項1記載の半導
体装置。5. The semiconductor device according to claim 1, wherein said barrier layer is formed by a vapor phase plating method.
N/Ti、TiN/RhまたはTiN/Ptからなるこ
とを特徴とする請求項1記載の半導体装置。6. The barrier layer is made of Ti, Rh, Pt, Ti.
2. The semiconductor device according to claim 1, comprising N / Ti, TiN / Rh or TiN / Pt.
N/Taからなることを特徴とする請求項1記載の半導
体装置。7. The barrier layer is made of Ta, TaN or Ta.
2. The semiconductor device according to claim 1, comprising N / Ta.
び/または配線溝の内周面が窒化シリコンまたは窒化酸
化シリコンからなることを特徴とする請求項1記載の半
導体装置。8. The semiconductor device according to claim 1, wherein an inner peripheral surface of said connection hole and / or wiring groove with which said conductive material contacts is made of silicon nitride or silicon nitride oxide.
込まれた上記導電材料の上に酸化防止膜が設けられてい
ることを特徴とする請求項1記載の半導体装置。9. The semiconductor device according to claim 1, wherein an antioxidant film is provided on the conductive material embedded in the connection hole and / or the wiring groove.
たはAg系の導電材料がバリア層を介して埋め込まれた
半導体装置の製造方法であって、 上記接続孔および/または配線溝の内部の基体上に選択
的に上記バリア層を形成するようにしたことを特徴とす
る半導体装置の製造方法。10. A method for manufacturing a semiconductor device in which a Cu or Ag-based conductive material is embedded in a connection hole and / or a wiring groove via a barrier layer, wherein a substrate inside the connection hole and / or the wiring groove is provided. A method for manufacturing a semiconductor device, wherein the barrier layer is selectively formed thereon.
することができる導電材料からなることを特徴とする請
求項10記載の半導体装置の製造方法。11. The method according to claim 10, wherein said barrier layer is made of a conductive material capable of reducing the surface of said base.
形成するようにしたことを特徴とする請求項10記載の
半導体装置の製造方法。12. The method according to claim 10, wherein said barrier layer is formed by an electroless plating method.
成するようにしたことを特徴とする請求項10記載の半
導体装置の製造方法。13. The method according to claim 10, wherein said barrier layer is formed by an electrolytic plating method.
成するようにしたことを特徴とする請求項10記載の半
導体装置の製造方法。14. The method according to claim 10, wherein said barrier layer is formed by a vapor phase plating method.
iN/Ti、TiN/RhまたはTiN/Ptからなる
ことを特徴とする請求項10記載の半導体装置の製造方
法。15. The barrier layer is made of Ti, Rh, Pt, T
The method of manufacturing a semiconductor device according to claim 10, comprising iN / Ti, TiN / Rh, or TiN / Pt.
aN/Taからなることを特徴とする請求項10記載の
半導体装置の製造方法。16. The barrier layer is made of Ta, TaN or T.
11. The method of manufacturing a semiconductor device according to claim 10, comprising aN / Ta.
よび/または配線溝の内周面が窒化シリコンまたは窒化
酸化シリコンからなることを特徴とする請求項10記載
の半導体装置の製造方法。17. The method according to claim 10, wherein an inner peripheral surface of the connection hole and / or the wiring groove with which the conductive material contacts is made of silicon nitride or silicon nitride oxide.
め込まれた上記導電材料の上に酸化防止膜を形成するよ
うにしたことを特徴とする請求項10記載の半導体装置
の製造方法。18. The method of manufacturing a semiconductor device according to claim 10, wherein an oxidation preventing film is formed on the conductive material embedded in the connection hole and / or the wiring groove.
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