JP2004111749A

JP2004111749A - Semiconductor device and its manufacturing method

Info

Publication number: JP2004111749A
Application number: JP2002273973A
Authority: JP
Inventors: Fumitoshi Ito; 伊藤　文俊; Shiro Kanbara; 蒲原　史朗; Nobue Nakajima; 中嶋　伸恵
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-09-19
Filing date: 2002-09-19
Publication date: 2004-04-08

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which can be improved in erasing speed and can be improved in resistance to writing and erasing operations, and to provide a method of manufacturing the same. <P>SOLUTION: The semiconductor device is provided with a semiconductor substrate 1, first gate insulating film 2 formed on the semiconductor substrate 1, first gate electrode 3 formed on the first gate insulating film 2, first semiconductor region 5 formed in a front surface of the semiconductor substrate 1, second gate insulating film 6 formed on a side face of the first gate electrode 3 and on the first semiconductor region 5, electric charge accumulation film 7 formed on the second gate insulating film 6, interlayer insulating film 8 formed on the electric charge accumulation film 7, and second gate electrode 9 formed on the interlayer insulating film 8. In this semiconductor device, at least a part of the side face of the first gate electrode is made into a tapered shape. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、書き換え可能な不揮発性半導体記憶装置およびその製造技術に適用して有効な技術に関する。
【０００２】
【従来の技術】
電気的に書き換え可能な不揮発性半導体記憶装置は、オンボードでプログラムの書き換えができることから、製品の開発期間の短縮、開発効率の向上が可能になるほか、少量多品種製品への対応、仕向け先別チューニングなどの用途に応用が広がっている。特に近年では、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）内蔵マイコンへのニーズが大きい。
【０００３】
これまで、電気的に書き換え可能な不揮発性半導体記憶装置としては、ポリシリコン膜等の導電体膜を電荷蓄積膜としたＥＥＰＲＯＭが主に使用されていた。
【０００４】
しかし、ポリシリコン膜等の導電体膜を電荷蓄積膜としたＥＥＰＲＯＭでは、導電体膜を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積膜が導体であるため、欠陥からの異常リークにより電荷蓄積膜に貯えられた電子がすべて抜け出てしまう問題点を持っている。特に、今後微細化が進み集積度が向上してくると、この問題がより顕著になってくると考えられる。
【０００５】
一方、電荷蓄積膜としてポリシリコン膜等の導電体膜ではなく、窒化シリコン膜（Ｓｉ_３Ｎ_４）や酸窒化シリコン膜（ＳｉＯ_ｘＮ_１−ｘ）を電荷蓄積膜とするＭＮＯＳ（Ｍｅｔａｌ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造およびＭＯＮＯＳ（Ｍｅｔａｌ　ＯｘｉｄｅＮｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の場合、電子は、絶縁体である窒化シリコン膜や酸窒化シリコン膜のトラップ中に離散的に蓄積されるため、電荷蓄積膜のどこか一部に欠陥が生じて異常リークが起きても、電荷蓄積膜に蓄積された電子がすべて抜け出てしまうことがない。このため、データ保持の信頼度を向上させることができる。
【０００６】
なお、不揮発性半導体記憶装置としては、特開２００１−１４８４３４号公報、特開２００１−１０２４６６号公報などに記載がある。
【０００７】
【発明が解決しようとする課題】
上記したＭＮＯＳ構造またはＭＯＮＯＳ構造を使用したメモリセルとしては、図２３に示すような単一トランジスタ構造を使用したものがある。図２３において、メモリセルは、半導体基板１００上にソース領域１０１およびドレイン領域１０２が形成されており、ソース領域１０１とドレイン領域１０２に挟まれたチャネル領域上にゲート絶縁膜１０３が形成されている。このゲート絶縁膜１０３上には、電荷蓄積膜１０４が形成されており、この電荷蓄積膜１０４上には、層間絶縁膜１０５が形成されている。そして、層間絶縁膜１０５上には、ゲート電極１０６が形成されている。
【０００８】
上記のように構成されたメモリセルの書き込み消去方式としては、図２４に示すように、半導体基板１００からの全面ＦＮ（Ｆｏｗｌｅｒ　Ｎｏｒｄｈｅｉｍ）トンネリング電流による書き込みや半導体基板１００への全面ＦＮトンネリング電流による消去を行う方式がある。また、図２５や図２６に示すように、ホットエレクトロンの注入による書き込みや、半導体基板１００、もしくはソース領域１０１、ドレイン領域１０２へのＦＮトンネリング電流による消去を行う方式がある。
【０００９】
ところが、上記した単一トランジスタを使用した構造では、いずれも消去時に半導体基板１００からホールを注入するため、電源回路に負電源回路が必要になっていた。言い換えれば、ゲート電極１０６に負電圧を印加するため、電源回路に負電源回路が必要になっていた。このため、メモリ回路の占有率が低下して製造歩留まりが低下する問題点がある。また、図２４で示した動作の場合、書き込みをＦＮトンネリング電流で行うため書き込みの高速化が困難であるという問題点がある。さらに、一般的にＭＯＮＯＳ型単一トランジスタを使用したメモリセルの場合、いわゆるディスターブの影響を受け易いという問題点がある。
【００１０】
このような状況下、上記した問題点を解決するものとして、図２７に示すように電荷蓄積用のメモリゲートと制御用のコントロールゲートを各メモリセルに設けた構造がある。図２８に読み出し、消去、書き込み動作時におけるバイアス条件の一例を示す。この構造では、半導体基板から電荷蓄積膜である窒化シリコン膜中へホットエレクトロン注入による書き込みを行い、書き込み時間の高速化を図っている。また、消去時には、メモリゲート電極に正の電圧を印加して、電荷蓄積膜である窒化シリコン膜に蓄積された電子をメモリゲート電極側に引き抜く。このため、負電源回路が不必要となり、電源回路の簡素化を実現している。また、制御用のコントロールゲートを設けることにより、ディスターブの影響を受けにくくしている。
【００１１】
本発明者は、図２９と図３０に示すメモリセル構造を検討し、下記に示す新規な課題を見出した。図２９と図３０に示すように、制御用のコントロールゲート電極１１０と電荷蓄積用のメモリゲート電極１１１は、半導体基板上に形成され、図２９において、コントロールゲート電極１１０がメモリゲート電極１１１に乗り上げた形で形成されている（以下、この構造をＣＧ乗り上げ型という）。また、図３０においては、メモリゲート電極１１１がコントロールゲート電極１１０に乗り上げた形で形成されている（以下、この構造をＭＧ乗り上げ型という）。ＣＧ乗り上げ型とＭＧ乗り上げ型は、製造方法は異なるが回路的には、図２７と同等である。
【００１２】
本発明者は、両者を比較検討した結果、ＣＧ乗り上げ型では、消去速度は遅いが、書き込み／消去耐性が良く、ＭＧ乗り上げ型では、消去速度は速いが、書き込み／消去耐性が悪いことが判明した。この原因としてＣＧ乗り上げ型は、第２ゲート絶縁膜１１２と層間絶縁膜１１４とに挟まれた電荷蓄積膜１１３中の電界分布が電荷蓄積膜中でほぼ均一であるが、電界強度が小さく、ＭＧ乗り上げ型では、第２ゲート絶縁膜１１２と層間絶縁膜１１４に挟まれた電荷蓄積膜１１３中の電界強度は大きいものの、電荷蓄積膜１１３中の電界分布が一様でないことが挙げられる。特に、ＭＧ乗り上げ型では、電荷蓄積膜１１３の角部１１３Ａ（最も書き込みが行われる部分）における電界が弱く、この部分に注入された電子が引き抜けなくなり、書き込み／消去耐性を劣化させているという問題点がある。
【００１３】
つまり、ＭＧ乗り上げ型では、電荷蓄積膜１１３中の電界が強いため、消去速度は速いが、電荷蓄積膜１１３中の電界分布が一様でないため、電界が弱い部分に書き込まれると消去できないという問題点がある。このため、書き込み／消去耐性が劣化するという問題点がある。
【００１４】
本発明の目的は、消去速度を向上させることができるとともに書き込み／消去耐性を向上させることができる半導体装置およびその製造方法を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１７】
本発明は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成された第１ゲート絶縁膜と、（ｃ）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、（ｄ）前記半導体基板上に形成された第１半導体領域と、（ｅ）前記第１ゲート電極の側面上および前記第１半導体領域上に形成された第２ゲート絶縁膜と、（ｆ）前記第２ゲート絶縁膜上に形成された電荷蓄積膜と、（ｇ）前記電荷蓄積膜上に形成された第２ゲート電極とを有し、前記第１ゲート電極の前記第２ゲート絶縁膜を形成した側面の少なくとも一部が、外側に傾斜しているものである。
【００１８】
また、本発明は、（ａ）半導体基板上に第１ゲート絶縁膜を形成する工程と、（ｂ）前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程と、（ｃ）前記第１ゲート電極をマスクとして、第１導電型の不純物を導入し、第１半導体領域を形成する工程と、（ｄ）前記第１ゲート電極の側面および前記第１半導体領域上に第２ゲート絶縁膜を形成する工程と、（ｅ）前記第２ゲート絶縁膜上に電荷蓄積膜を形成する工程と、（ｆ）前記第１ゲート電極の側面上に形成された前記第２ゲート絶縁膜と前記第１半導体領域上に形成された前記第２ゲート絶縁膜とによってできる角部上に形成される前記電荷蓄積膜の膜厚を、角部以外の場所に形成する前記電荷蓄積膜の膜厚よりも薄く形成する工程と、（ｇ）前記電荷蓄積膜上に第２ゲート電極を形成する工程とを有するものである。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図１は、実施の形態１における半導体装置の構成を示す断面図である。図１において、実施の形態１における半導体装置は、半導体基板１、第１ゲート絶縁膜２、コントロールゲート電極（第１ゲート電極の一例）３、絶縁膜４、第１半導体領域５、第２ゲート絶縁膜６、電荷蓄積膜７、層間絶縁膜８（請求項中の絶縁膜の一例）、メモリゲート電極（第２ゲート電極の一例）９、不純物拡散領域１０、１１、サイドスペーサ１２、１３、高濃度不純物拡散領域１４、１５より構成されている。
【００２１】
半導体基板１は、例えば単結晶シリコンにＰ型不純物であるボロンを導入して形成されている。この半導体基板１上には、第１ゲート絶縁膜２が形成されている。
【００２２】
第１ゲート絶縁膜２は、例えば酸化シリコン膜より形成されるが、酸化シリコンより高い誘電率を有する絶縁膜およびこれらの膜と酸化シリコン膜との積層膜であってもよい。この第１ゲート絶縁膜２上には、コントロールゲート電極（第１ゲート電極）３が形成されている。
【００２３】
コントロールゲート電極３は、例えば不純物を導入したポリシリコン膜より形成されるが、ポリシリコン膜に不純物を成膜後に添加して導電性を高めた膜や金属材料より形成してもよい。
【００２４】
このコントロールゲート電極３は、側面の一部がテーパ状の形状をしている。すなわち、コントロールゲート電極３の側面の一部がゲート長方向に沿って外側に傾斜した形状をしている。言い換えれば、コントロールゲート電極３のゲート長方向の長さが第１ゲート絶縁膜２に近づくに連れて長くなっている。また、別の言い方をすれば、コントロールゲート電極３の側面が第１ゲート絶縁膜２と鋭角で接触している。
【００２５】
このように、コントロールゲート電極３の側面の形状をテーパ状にすることにより、後述する電荷蓄積膜７の角部の形状をコントロールゲート電極３のゲート長方向に沿って外側に傾斜したに形成することができる。
【００２６】
ここで、テーパ状の形状とは、コントロールゲート電極３と第１ゲート絶縁膜２が接触する界面でのコントロールゲート電極３のゲート長方向の長さをＡ、界面から上部５０ｎｍ以下のところで最もコントロールゲート電極３のゲート長方向の短い部分の長さをＢとするとき、Ａ＞Ｂ＋２０ｎｍである形状をいうものとする。
【００２７】
このコントロールゲート電極３の上部には、絶縁膜４が形成されており、この絶縁膜４は、例えば酸化シリコン膜より形成されている。
【００２８】
次に、半導体基板１の第１ゲート絶縁膜２を形成した右下側には、第１半導体領域５が形成されている。この第１半導体領域５は、例えばリン（Ｐ）や砒素（Ａｓ）などのＮ型不純物が導入されている。そして、コントロールゲート電極３の側面および第１半導体領域５上には、第２ゲート絶縁膜６が形成されている。
【００２９】
第２ゲート絶縁膜６は、例えば酸化シリコン膜、もしくは酸化シリコン膜以上の誘電率を有する絶縁膜、またはそれらの積層膜により形成されており、上部には電荷蓄積膜７が形成されている。
【００３０】
この電荷蓄積膜７は離散的電荷蓄積絶縁膜を構成する。すなわち、電荷蓄積膜７は、例えば窒化シリコン膜（Ｓｉ_３Ｎ_４）、酸窒化シリコン膜（ＳｉＯ_ｙＮ_１−ｙ）またはそれらの積層膜からなる絶縁膜７により形成されており、これらの絶縁膜の離散的な電荷トラップ中に電子を蓄積することができるように構成されている。
【００３１】
電荷蓄積膜７は、コントロールゲート電極３の側面の形状をテーパ状にしたことにより、電荷蓄積膜７の角部が除去され、コントロール電極３のゲート長方向に沿って外側に傾斜した形状をしている。すなわち、コントロールゲート電極３の形状は、前記第２ゲート絶縁膜６および電荷蓄積膜７を形成した側面の少なくとも一部が、コントロール電極３のゲート長方向に沿って外側に傾斜して形成されており、電荷蓄積膜７はコントロール電極３の形状に沿うように形成されている。このように角部を除去した構造をとることにより、後述するメモリゲート電極（第２ゲート電極）９に消去電圧を印加した場合に、電荷蓄積膜７中に生ずる電界の弱い部分の発生を抑制することができる。
【００３２】
図２に、後述するメモリゲート電極９に消去電圧を印加した場合に、電荷蓄積膜７中に生ずる電界の様子を示す。図２を見てわかるように、電荷蓄積膜７中であって、メモリゲート電極９に近い領域の電界は約６×ｅ^＋６（Ｖ／ｃｍ）と最も高く、メモリゲート電極９から離れるに従って、電界が弱くなっていき、角部を除去して傾斜した部分における電界は、約４×ｅ^＋６（Ｖ／ｃｍ）となっている。
【００３３】
一方、図３１に、図３０で示した構造を有する半導体装置における電荷蓄積膜１１３中の電界の様子を示す。すなわち、電荷蓄積膜１１３の角部１１３Ａを除去しない場合における電界の様子を示す。図３１を見てわかるように電荷蓄積膜１１３中であって、メモリゲート電極１１１に近い領域の電界は、約６×ｅ^＋６（Ｖ／ｃｍ）と最も高く、メモリゲート電極１１１から離れるに従って、電界が弱くなっていき、角部１１３Ａの先端部における電界は、約１×ｅ^＋６（Ｖ／ｃｍ）となっている。
【００３４】
したがって、本実施の形態１における半導体装置のように電荷蓄積膜７の角部を除去して傾斜させることにより、電荷蓄積膜７内における電界の弱い部分の発生を抑制することができる。このため、電荷をメモリゲート電極９に引き抜く消去動作において、消去速度の向上を図ることができるとともに、電荷蓄積膜７から電子の消し残りが大幅に減少し、書き込み／消去耐性の向上を図ることができる。
【００３５】
次に、電荷蓄積膜７上には、例えば酸化シリコンよりなる層間絶縁膜８が形成されており、この層間絶縁膜８上には、メモリゲート電極９が形成されている。メモリゲート電極９は、例えば不純物を導入したポリシリコン膜より形成されるが、ポリシリコン膜に不純物を成膜後に添加して導電性を高めた膜や金属材料より形成してもよい。なお、電荷蓄積膜７を例えば上述の窒化シリコン、酸窒化シリコン膜またはそれらの積層膜からなる絶縁膜のように絶縁体から形成する場合は、層間絶縁膜８はなくてもよい。
【００３６】
次に第１ゲート絶縁膜２の左下側には不純物拡散領域１０が形成されており、第１半導体領域５の右横には、不純物拡散領域１１が形成されている。不純物拡散領域１０、１１は、例えばリン（Ｐ）や砒素（Ａｓ）などのＮ型不純物が導入されている。
【００３７】
不純物拡散領域１０、１１上には、サイドスペーサ１２、１３が形成されている。また、不純物拡散領域１０の左側には、例えばドレインとなる高濃度不純物拡散領域１４が形成されており、不純物拡散領域１１の右側には、例えばソースとなる高濃度不純物拡散領域１５が形成されている。高濃度不純物拡散領域１４、１５には、例えばリン（Ｐ）や砒素（Ａｓ）などのＮ型不純物が導入され、不純物拡散領域１０、１１より高濃度で形成されている。
【００３８】
本実施の形態１における半導体装置は、上記のように構成されており、図２８に示す表を元に、以下に書き込み動作および消去動作を説明する。
【００３９】
まず書き込み動作について説明する。図１において例えばソース領域となる高濃度不純物拡散領域１４を０Ｖにし、ドレイン領域となる高濃度不純物拡散領域１５に６Ｖを印加するとともに、コントロールゲート電極３に１．５Ｖを、メモリゲート電極９に１２Ｖ（第１電圧）を印加する。すると、高濃度不純物拡散領域１４より流れ出た電子は、加速して不純物拡散領域１０を通り、第１ゲート絶縁膜２直下にできたチャネル領域を通過する。そして、電子は、第１半導体領域５に入る近傍で、エネルギーの高いホットエレクトロンとなり第２ゲート絶縁膜６による障壁を乗り越え、角部が除去され傾斜した電荷蓄積膜７に注入される。このようにして、書き込み動作が行われる。
【００４０】
次に、消去動作について説明する。図１において例えば高濃度不純物拡散領域１４、１５を０Ｖにするとともに、コントロールゲート電極３に１．５Ｖを、メモリゲート電極９に１４Ｖ（第２電圧）を印加する。すると、電荷蓄積膜７内に電界が発生し、電荷蓄積膜７内に蓄積されていた電子が、メモリゲート電極９に引き抜かれ、消去動作が完了する。ここで、図１に示す半導体装置の構成においては、コントロールゲート電極３の側面の下部をテーパ形状としているため、電子をメモリゲート電極９側に引き抜く場合、図２に示したように電荷蓄積膜７内に電界の弱い部分が形成されない。したがって、消し残りが発生せず、書き込み／消去耐性を向上させることができる。また、電荷蓄積膜７内に形成される電界が高いため、消去速度の向上を図ることができる。
【００４１】
次に、本実施の形態１における半導体装置の製造方法を図面を参照しながら説明する。
【００４２】
まず、図３に示すように、Ｐ型不純物を導入した半導体基板１上に例えば熱酸化法を使用して、酸化シリコンよりなる絶縁膜２Ａを形成する。なお、絶縁膜２Ａは、酸化シリコンより誘電率の高い膜およびこれらの膜の積層膜であってもよい。
【００４３】
次に、形成した絶縁膜２Ａ上に、例えばＣＶＤ法を使用して不純物をドープしたポリシリコン膜３Ａを形成した後、ＣＶＤ法を使用して酸化シリコンよりなる絶縁膜４Ａを形成する。ここで、ポリシリコン膜３Ａは、不純物をドープしないポリシリコンを成膜後、不純物を添加して導電性を高めた膜や、ポリシリコン膜３Ａの代わりに金属よりなる膜を堆積させてもよい。
【００４４】
続いて、レジスト膜（図示せず）を塗布した後、露光、現像することによりパターニングする。パターニングは、コントロールゲート電極３を形成する領域にレジスト膜が残るように行う。そして、例えばＣＦ_４、Ｃ_４Ｆ_８やＨＢｒなどのハロゲンガスとＡｒガスを用いて、まず図４に示すように、垂直に異方性エッチングを行う。このエッチングにおいて、エッチング時に生成される生成物を除去するためにＯ_２ガスを添加してもよい。
【００４５】
その後、図５に示すようにコントロールゲート電極３の側面にテーパ形状を形成するため、エッチング時の圧力を上げるもしくはチャックに印加するＲＦバイアスを下げるなどをして、異方性を弱めてエッチングを行う。すると、図５に示すように、第１ゲート絶縁膜２、側面の一部がテーパ形状をしたコントロールゲート電極３、絶縁膜４を形成することができる。
【００４６】
次に、図６に示すようにコントロールゲート電極３をマスクとしたイオン注入法により、リン（Ｐ）や砒素（Ａｓ）などのＮ型不純物を注入してＮ型半導体領域５Ａ、５Ｂを形成する。
【００４７】
続いて、例えばＣＶＤ法を使用してＮ型半導体領域５Ａ、５Ｂ上、コントロールゲート電極３の側面上、および絶縁膜４上に絶縁膜６Ａを成膜する。なお、絶縁膜６Ａは、酸化シリコン膜や酸化シリコンより誘電率が高い絶縁膜、またはこれらの積層膜であってもよい。例えば、絶縁膜６Ａの膜厚は、１．５ｎｍ〜１０ｎｍ程度である。
【００４８】
その後、例えばＣＶＤ法を使用して電荷蓄積膜７となる電荷蓄積膜７Ａを形成する。この電荷蓄積膜７Ａは、例えばＳｉＨ_４とＮＨ_３を反応ガスとして用いた窒化膜やさらにＮ_２ＯやＯ_２を添加して形成した酸窒化膜、もしくはそれらの積層膜などの絶縁膜７Ａから形成される。絶縁膜７Ａの膜厚は、例えば１５ｎｍ〜２０ｎｍである。
【００４９】
ここで、電荷蓄積膜７Ａはポリシリコン等の導電体膜７Ａとして形成しても構わないが、絶縁膜７Ａで形成した場合、電荷蓄積膜７のどこか一部に欠陥が生じて異常リークが起きても、電荷蓄積膜７に蓄積された電子がすべて抜け出てしまうことがないため、絶縁膜７Ａで形成されていることが好ましい。
【００５０】
次に、例えばＣＶＤ法を使用して、例えば酸化シリコンよりなる絶縁膜８Ａを絶縁膜７Ａ上に形成する。なお、絶縁膜７Ａを絶縁体より形成した場合は、絶縁膜８Ａを形成しなくてもよい。
【００５１】
続いて、絶縁膜８Ａ上に例えばＣＶＤ法を使用して不純物をドープしたポリシリコン膜９Ａを形成後、レジスト膜（図示せず）を塗布し、露光、現像することによりパターニングを行う。その後、エッチングすることにより図８に示すように、第２ゲート絶縁膜６、電荷蓄積膜７、層間絶縁膜８およびメモリゲート電極９を形成する。なお、ポリシリコン膜９Ａは、不純物をドープしないポリシリコンを成膜後、不純物を添加して導電性を高めた膜や、ポリシリコン膜３Ａの代わりに金属よりなる膜を堆積させてもよい。
【００５２】
その後、フォトリソグラフィ技術およびイオン注入法を用いて、リンや砒素などのＮ型不純物を注入することにより不純物拡散領域１０、１１を形成する。この際、第１半導体領域５が形成される。
【００５３】
次に、コントロールゲート電極３および絶縁膜４上、メモリゲート電極９上に例えばＣＶＤ法を用いて酸化シリコンよりなる絶縁膜を堆積した後、異方性エッチングすることにより、図１に示すサイドスペーサ１２、１３を形成する。
【００５４】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのＮ型不純物を注入することにより、高濃度不純物拡散領域１４、１５（ソース領域１４、ドレイン領域１５）を形成する。このようにして、本実施の形態１における半導体装置を形成することができる。
【００５５】
本実施の形態１における半導体装置の代表的な効果を挙げると次の通りである。すなわち、電荷蓄積膜７の形状をコントロールゲート電極のゲート長方向に沿って外側に傾斜させる（テーパ状にする）ことにより、電荷蓄積膜７内における電界の弱い部分の発生を抑制することができる。このため、電荷をメモリゲート電極９に引き抜く消去動作において、消去速度の向上を図ることができるとともに、電荷蓄積膜７から電子の消し残りが大幅に減少し、書き込み／消去耐性の向上を図ることができる。
【００５６】
（実施の形態２）
本実施の形態２における半導体装置の構成を図９に示す。図９において、前記実施の形態１における半導体装置と同様の部分の説明は省略し、異なる部分について説明する。
【００５７】
図９において、まずコントロールゲート電極３Ｃの側面がテーパ状になっていない点が前記実施の形態１における半導体装置と異なる。次に前記実施の形態１における半導体装置と異なる点は、電荷蓄積膜７Ｃが、均一な膜厚をしているのではなく、コントロールゲート電極３Ｃの側面上に形成された２ゲート絶縁膜６と第１半導体領域５上に形成された第２ゲート絶縁膜６とによってできる角部上に形成される前記電荷蓄積膜７Ｃの膜厚を、角部以外の場所に形成する前記電荷蓄積膜７Ｃの膜厚よりも薄く形成している点である。
【００５８】
すなわち、カバレッジの悪い電荷蓄積膜７Ｃを形成して領域１７における膜厚を他の領域に形成された電荷蓄積膜７Ｃの膜厚より薄く形成している点が前記実施の形態１における半導体装置と異なる点である。
【００５９】
図１０に、メモリゲート電極９に電圧を印加した場合に電荷蓄積膜７Ｃ内に生ずる電界の分布を示す。図１０を見てわかるように、電荷蓄積膜７Ｃ中であって、メモリゲート電極９に近い領域の電界は約７×ｅ^＋６（Ｖ／ｃｍ）と最も高く、メモリゲート電極９から離れるに従って、電界が弱くなっていき、角部における電界は、約３×ｅ^＋６（Ｖ／ｃｍ）となっている。
【００６０】
一方、図３１に示すように均一な膜厚で電荷蓄積膜１１３を形成した場合角部における電界は、約１×ｅ^＋６（Ｖ／ｃｍ）となっている。したがって、領域１７にカバレッジの悪い電荷蓄積膜７Ｃを形成することにより、角部における電界強度を高めることができる。このため、電荷をメモリゲート電極９に引き抜く消去動作において、電荷蓄積膜７での電子の消し残りが大幅に減少し、書き込み／消去耐性を向上させることができる。また、電荷蓄積膜７Ｃ内に形成される電界が高いため、消去速度の向上を図ることができる。
【００６１】
本実施の形態２における半導体装置は、上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。
【００６２】
まず、図３に示すように半導体基板１上に例えば熱酸化法を使用して、酸化シリコンよりなる絶縁膜２Ａを形成する。そして、形成した絶縁膜２Ａ上に、例えばＣＶＤ法を使用して不純物をドープしたポリシリコン膜３Ａを形成した後、ＣＶＤ法を使用して酸化シリコンよりなる絶縁膜４Ａを形成する。
【００６３】
次に、フォトリソグラフィ技術およびエッチング技術を使用して、図１１に示すように半導体基板１上に第１ゲート絶縁膜２、コントロールゲート電極３、絶縁膜４を形成する。
【００６４】
続いて、図１２に示すようにコントロールゲート電極３をマスクとしたイオン注入法により、リンや砒素などのＮ型不純物を注入してＮ型半導体領域５Ａ、５Ｂを形成する。
【００６５】
その後、図１３に示すようにＮ型半導体領域５Ａ、５Ｂ上、コントロールゲート電極３Ｃの側面上、および絶縁膜４上に絶縁膜６Ａを形成する。続いて、電荷蓄積膜７Ｃとなるカバレッジの悪い絶縁膜７Ｄを絶縁膜６Ａ上に形成する。ここで絶縁膜６Ａは、例えば酸化シリコン膜、もしくはそれ以上の誘電率を有する絶縁膜、またはそれらの積層膜により形成されていてもよい。例えば、ＳｉＨ_４とＮＨ_３を用いたプラズマＣＶＤ法により成膜すると、熱ＣＶＤ法により成膜された窒化膜に比べてカバレッジの悪い窒化膜を形成することができる。また、熱ＣＶＤ法においても成膜時の圧力を通常の数十〜数百Ｐａから数ｋＰａへと高くすることで気相反応が増加し、カバレッジの悪い窒化膜を形成することができる。ここで絶縁膜７Ｄを、酸窒化シリコン膜またはそれらの積層膜からなる絶縁膜を用いて形成してもよい。
【００６６】
次に、絶縁膜７Ｄ上に例えばＣＶＤ法を使用して、絶縁膜８Ａを形成後、例えばＣＶＤ法を使用して不純物をドープしたポリシリコン膜９Ａを形成する。そして、レジスト膜（図示せず）を塗布し、露光、現像することによりパターニングを行う。その後、エッチングすることにより図１４に示すように、第２ゲート絶縁膜６、電荷蓄積膜７Ｃ、層間絶縁膜８およびメモリゲート電極９を形成する。
【００６７】
その後、フォトリソグラフィ技術およびイオン注入法を用いて、リンや砒素などのＮ型不純物を注入することにより不純物拡散領域１０、１１を形成する。この際、第１半導体領域５が形成される。
【００６８】
次に、コントロールゲート電極３Ｃおよび絶縁膜４上、メモリゲート電極９上に例えばＣＶＤ法を用いて酸化シリコンよりなる絶縁膜を堆積した後、異方性エッチングすることにより、図９に示すサイドスペーサ１２、１３を形成する。
【００６９】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのＮ型不純物を注入することにより、高濃度不純物拡散領域１４、１５を形成する。このようにして、本実施の形態２における半導体装置を形成することができる。
【００７０】
このように本実施の形態２においては、電荷蓄積膜７Ｃをカバレッジの悪い膜で形成することにより、角部における電界強度を高めることができる。このため、電荷をメモリゲート電極９に引き抜く消去動作において、電荷蓄積膜７での電子の消し残りが大幅に減少し、書き込み／消去耐性を向上させることができる。また、電荷蓄積膜７Ｃ内に形成される電界が高いため、消去速度の向上を図ることができる。
【００７１】
（実施の形態３）
図１５に本実施の形態３における半導体装置の構成を示す。本実施の形態３における半導体装置は、前記実施の形態１における半導体装置の変形例であり、メモリゲート電極９Ｂをサイドウォール型としたものである。
【００７２】
以下に、本実施の形態３のおける半導体装置の製造方法について説明する。
【００７３】
まず、図５に示すように前記実施の形態１において述べたのと同様にして、半導体基板１上に第１ゲート絶縁膜２、側面の一部がテーパ状の形状をしたコントロールゲート電極３および絶縁膜４を形成する。
【００７４】
次に、図６に示すようにコントロールゲート電極３をマスクとしたイオン注入法により、リンや砒素などのＮ型不純物を注入してＮ型半導体領域５Ａ、５Ｂを形成する。
【００７５】
続いて、図７に示すように例えばＣＶＤ法を用いてコントロールゲート電極３の側面上と絶縁膜４上およびＮ型半導体領域５Ａ、５Ｂ上に絶縁膜６Ａを形成後、例えばＣＶＤ法を使用して絶縁膜６Ａ上に窒化シリコン、酸窒化シリコン膜、またはそれらの積層膜よりなる絶縁膜７Ａを形成する。ここで、絶縁膜７Ａを導電体膜７Ａとして形成しても構わない。その後、例えばＣＶＤ法を用いて絶縁膜７Ａ上に酸化シリコンよりなる絶縁膜８Ａし、この絶縁膜８Ａ上に例えばＣＶＤ法を使用して不純物をドープしたポリシリコン膜９Ａを形成する。
【００７６】
次に、レジスト膜を用いたパターニングは行わず、ポリシリコン膜９Ａの全面異方性エッチングを行う。すると、図１６に示すように、コントロールゲート電極３の両側に自己整合的にメモリゲート電極９Ｂ、９Ｃが形成される。このため、高度の位置合わせ精度が要求される微細なパターニングを行う必要がない利点がある。
【００７７】
続いて、レジスト膜（図示せず）を塗布し、露光、現像することによりパターニングする。そして、エッチングすることにより、図１７に示す第２ゲート絶縁膜６、電荷蓄積膜７、層間絶縁膜８、メモリゲート電極９Ｂを形成することができる。
【００７８】
その後、フォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのＮ型不純物を注入することにより、不純物拡散領域１０、１１を形成する。
【００７９】
続いて、図１５に示すように半導体基板１の素子形成面に例えばＣＶＤ法を用いて酸化シリコンよりなる絶縁膜を堆積した後、異方性エッチングすることにより、図１に示すサイドスペーサ１２、１３を形成する。
【００８０】
そして、フォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのＮ型不純物を注入することにより、高濃度不純物拡散領域１４、１５を形成する。このようにして、本実施の形態３における半導体装置を形成することができる。
【００８１】
本実施の形態３における半導体装置によれば、コントロールゲート電極３の側面の一部をテーパ状にしている。このため、電荷蓄積膜７内に電界の弱い部分が形成されない。したがって、消去動作時に電荷蓄積膜７の電子の消し残りが大幅に減少し、書き込み／消去耐性を向上させることができる。また、電荷蓄積膜７内に形成される電界が高いため、消去速度の向上を図ることができる。
【００８２】
コントロールゲート電極３の側面に自己整合的にメモリゲート電極９Ｂを形成することで、高度の位置合わせ精度が要求される微細なパターニングを行う必要がなく製造工程を簡略化することができる。
【００８３】
（実施の形態４）
図１８に本実施の形態４における半導体装置の構成を示す。本実施の形態４における半導体装置は、前記実施の形態３における半導体装置の変形例であり、コントロールゲート電極３の両側にメモリゲート電極９Ｂ、９Ｃを設けたものである。メモリゲート電極９Ｂ、９Ｃの下にはＮ型半導体領域である５Ａ、５Ｂがそれぞれ形成されており、不純物拡散領域１０、１１を介して、高濃度不純物拡散領域１４および１５にそれぞれ接続されている。
【００８４】
このように、コントロールゲート電極３の両側にメモリゲート電極９Ｂ、９Ｃを設けることにより、メモリゲート電極９Ｂ側の絶縁膜７Ａおよびメモリゲート電極９Ｃ側の絶縁膜７Ａにそれぞれ電荷を蓄えることができるので、２ビット／セルとすることができる。このような構造をもつメモリセルを形成することで、実施の形態１と比較して素子の集積度を向上させることができる。
【００８５】
以下に、本実施の形態４における半導体装置の製造方法について簡単に説明する。
【００８６】
前記実施の形態３と同様の工程を経ることにより、図１６に示すように、コントロールゲート電極３の両側に自己整合的にメモリゲート電極９Ｂ、９Ｃを形成する。続いて、フォトリソグラフィ技術およびエッチング技術を使用して選択的に絶縁膜６Ａ、絶縁膜７Ａ、絶縁膜８Ａをエッチングすることにより図１９に示す構造を得る。
【００８７】
次に、図１８に示すようにフォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのＮ型不純物を注入することにより不純物拡散領域１０、１１を形成する。続いて、半導体基板１の素子形成面に例えばＣＶＤ法を用いて絶縁膜を形成後、異方性エッチングを行うことにより、サイドスペーサ１２、１３および絶縁膜１８を形成する。その後、フォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのＮ型不純物を注入することにより高濃度不純物拡散領域１４、１５を形成する。このようにして、実施の形態４における半導体装置を形成することができる。
【００８８】
本実施の形態４における半導体装置によれば、コントロールゲート電極３の両側面の一部をテーパ状にしている。このため、電荷蓄積膜７内に電界の弱い部分が形成されない。したがって、消去動作時に電荷蓄積膜７の電子の消し残りが大幅に減少し、書き込み／消去耐性を向上させることができる。また、電荷蓄積膜７内に形成される電界が高いため、消去速度の向上を図ることができる。
【００８９】
また、コントロールゲート電極の両側面にメモリゲート電極を設けることにより、２ビット／セルとすることができ、素子の集積度を向上させることが可能となる。
【００９０】
（実施の形態５）
図２０は、本実施の形態５における半導体装置の構成を示した図である。図２０において、本実施の形態５における半導体装置は、前記実施の形態１における半導体装置と前記実施の形態２における半導体装置とを組み合わせたものである。すなわち、実施の形態１に記載の側面の一部がテーパ状の形状をしたコントロールゲート電極３を備えるとともに、傾斜した領域において実施の形態２に記載のカバレッジの悪い電荷蓄積膜７Ｃを備えている。
【００９１】
図２１にメモリゲート電極９に電圧を印加した場合における電荷蓄積膜７Ｃ内の電界分布を示したものである。図２１を見てわかるように、前記実施の形態１や前記実施の形態２に比べて、電荷蓄積膜７Ｃ内部、特に電子が最も注入される部分である傾斜した部分の電界がより高くなっていることがわかる。したがって、電荷蓄積膜７Ｃに蓄積した電子をメモリゲート電極９に引き抜く消去動作時の速度を向上させることができる。また、電荷蓄積膜７Ｃ内に電界の弱い部分が形成されないため、消去動作時に電荷蓄積膜７の電子の消し残りが大幅に減少し、書き込み／消去耐性を向上させることができる。
【００９２】
（実施の形態６）
図２２は、本実施の形態６における半導体装置の構成を示した図である。図２２において、本実施の形態６における半導体装置は、実施の形態３における半導体装置の変形例であって、側面全体を傾斜させて形成したコントロールゲート電極３を備えている。このように側面全体がテーパ状の形状をしている場合であっても、電荷蓄積膜７Ｃに角部がなく傾斜した部分が形成される。したがって、電荷蓄積膜７Ｃ内に電界の弱い部分が形成されないため、消去動作時に電荷蓄積膜７の電子の消し残りが大幅に減少し、書き込み／消去耐性を向上させることができる。また、電荷蓄積膜７内に形成される電界が高いため、消去速度の向上を図ることができる。
【００９３】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９４】
前記実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００９５】
コントロールゲート電極の少なくとも側面の一部をテーパ状の形状にすることによって、積層される電荷蓄積膜に角部がない傾斜した部分を形成することができるため、電荷蓄積膜内に電界の弱い部分が形成されない。したがって、消去動作時に電荷蓄積膜内からの電子の引き抜き洩れを大幅に減少することができる。
【００９６】
また、電荷蓄積膜をカバレッジの悪い絶縁膜で形成することにより、角部における電界強度を高めることができる。
【００９７】
また、コントロールゲート電極の側面に自己整合的にメモリゲート電極をサイドウォール型に形成することで、高度の位置合わせ精度が要求される微細なパターニングを行う必要がなく製造工程を簡略化することができる。
【００９８】
また、コントロールゲート電極の両側面にメモリゲート電極を設けることにより、２ビット／セルとすることができ、素子の集積度を向上させることが可能となる。
【００９９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１００】
消去速度の向上を図ることができる。また、書き込み／消去耐性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の構成を示す断面図である。
【図２】メモリゲート電極に電圧を印加した場合における電荷蓄積膜内の電界分布を示した図である。
【図３】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図４】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図５】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図６】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図７】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図８】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図９】本発明の実施の形態２における半導体装置の構成を示した断面図である。
【図１０】メモリゲート電極に電圧を印加した場合における電荷蓄積膜内の電界分布を示した図である。
【図１１】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図１２】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図１３】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図１４】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図１５】本発明の実施の形態３における半導体装置の構成を示した断面図である。
【図１６】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図１７】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図１８】本発明の実施の形態４における半導体装置の構成を示した断面図である。
【図１９】本発明の実施の形態４における半導体装置の製造工程を示した断面図である。
【図２０】本発明の実施の形態５における半導体装置の構成を示した断面図である。
【図２１】メモリゲート電極に電圧を印加した場合における電荷蓄積膜内の電界分布を示した図である。
【図２２】本発明の実施の形態６における半導体装置の構成を示した断面図である。
【図２３】本発明者が検討した半導体装置の構成を示した断面図である。
【図２４】本発明者が検討した半導体装置の読み出し、消去、書き込み動作時におけるバイアス条件の一例を示した図である。
【図２５】本発明者が検討した半導体装置の読み出し、消去、書き込み動作時におけるバイアス条件の一例を示した図である。
【図２６】本発明者が検討した半導体装置の読み出し、消去、書き込み動作時におけるバイアス条件の一例を示した図である。
【図２７】本発明者が検討した半導体装置の回路構成を示した図である。
【図２８】本発明者が検討した半導体装置の読み出し、消去、書き込み動作時におけるバイアス条件の一例を示した図である。
【図２９】本発明者が検討した半導体装置の一構成を示した断面図である。
【図３０】本発明者が検討した半導体装置の他の構成を示した断面図である。
【図３１】本発明者が検討した図であって、メモリゲート電極に電圧を印加した場合における電荷蓄積膜内の電界分布を示した図である。
【符号の説明】
１　半導体基板
２　第１ゲート絶縁膜
２Ａ　絶縁膜
３　コントロールゲート電極（第１ゲート電極）
３Ａ　ポリシリコン膜
３Ｃ　コントロールゲート電極
４　絶縁膜
４Ａ　絶縁膜
５　第１半導体領域
５Ａ　Ｎ型半導体領域
５Ｂ　Ｎ型半導体領域
６　第２ゲート絶縁膜
６Ａ　絶縁膜
７　電荷蓄積膜
７Ａ　電荷蓄積膜（絶縁膜または導電体膜）
７Ｃ　電荷蓄積膜
７Ｄ　絶縁膜
８　層間絶縁膜
８Ａ　絶縁膜
９　メモリゲート電極（第２ゲート電極）
９Ａ　ポリシリコン膜
９Ｂ　メモリゲート電極（第２ゲート電極）
９Ｃ　メモリゲート電極（第２ゲート電極）
１０　不純物拡散領域
１１　不純物拡散領域
１２　サイドスペーサ
１３　サイドスペーサ
１４　高濃度不純物拡散領域
１５　高濃度不純物拡散領域
１６　Ｎ型半導体領域
１６Ａ　Ｎ型半導体領域
１７　領域
１００　半導体基板
１０１　ソース領域
１０２　ドレイン領域
１０３　ゲート絶縁膜
１０４　電荷蓄積膜
１０５　層間絶縁膜
１０６　ゲート電極
１１０　コントロールゲート電極
１１１　メモリゲート電極
１１２　第２ゲート絶縁膜
１１３　電荷蓄積膜
１１３Ａ　角部
１１４　層間絶縁膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a technology for manufacturing the same, and more particularly, to a technology that is effective when applied to a rewritable nonvolatile semiconductor memory device and a technology for manufacturing the same.
[0002]
[Prior art]
The electrically rewritable nonvolatile semiconductor memory device allows on-board program rewriting, which shortens the product development period, improves development efficiency, supports small-volume multi-product products, and Applications are expanding to other applications such as tuning. Particularly in recent years, there is a great need for microcomputers with built-in EEPROM (Electrically Erasable Programmable Read Only Memory).
[0003]
Heretofore, as an electrically rewritable nonvolatile semiconductor memory device, an EEPROM using a conductive film such as a polysilicon film as a charge storage film has been mainly used.
[0004]
However, in an EEPROM in which a conductive film such as a polysilicon film is used as a charge storage film, if any part of the oxide film surrounding the conductive film has a defect, the charge storage film is a conductor. There is a problem that all the electrons stored in the charge storage film escape due to abnormal leakage. In particular, it is considered that this problem will become more prominent as miniaturization progresses and the degree of integration increases.
[0005]
On the other hand, instead of a conductor film such as a polysilicon film as a charge storage film, a silicon nitride film (Si ₃ N ₄ ) Or silicon oxynitride film (SiO _x N _1-x In the case of an MNOS (Metal Oxide Semiconductor) structure and a MONOS (Metal Oxide Nitride Oxide Semiconductor) structure in which a charge storage film is used, electrons are discretely accumulated in traps of a silicon nitride film or a silicon oxynitride film as an insulator. Therefore, even if a defect occurs in any part of the charge storage film and abnormal leakage occurs, all electrons stored in the charge storage film do not escape. For this reason, the reliability of data retention can be improved.
[0006]
Note that the nonvolatile semiconductor memory device is described in JP-A-2001-148434, JP-A-2001-102466, and the like.
[0007]
[Problems to be solved by the invention]
As a memory cell using the MNOS structure or the MONOS structure, there is a memory cell using a single transistor structure as shown in FIG. In FIG. 23, in the memory cell, a source region 101 and a drain region 102 are formed over a semiconductor substrate 100, and a gate insulating film 103 is formed over a channel region sandwiched between the source region 101 and the drain region 102. . A charge storage film 104 is formed on the gate insulating film 103, and an interlayer insulating film 105 is formed on the charge storage film 104. Then, a gate electrode 106 is formed on the interlayer insulating film 105.
[0008]
As a method of writing and erasing the memory cell configured as described above, as shown in FIG. 24, writing with an entire FN (Fowler Nordheim) tunneling current from the semiconductor substrate 100 and erasing with an entire FN tunneling current from the semiconductor substrate 100 are performed. There is a method to perform. Further, as shown in FIGS. 25 and 26, there is a method of performing writing by injection of hot electrons and erasing by FN tunneling current to the semiconductor substrate 100 or the source region 101 and the drain region 102.
[0009]
However, in the above-mentioned structure using a single transistor, a hole is injected from the semiconductor substrate 100 at the time of erasing, so that a power supply circuit requires a negative power supply circuit. In other words, a negative power supply circuit is required to apply a negative voltage to the gate electrode 106. For this reason, there is a problem that the occupancy of the memory circuit is reduced and the manufacturing yield is reduced. Further, in the case of the operation shown in FIG. 24, there is a problem that it is difficult to increase the speed of writing because the writing is performed with the FN tunneling current. Further, in general, a memory cell using a MONOS type single transistor has a problem that it is easily affected by so-called disturbance.
[0010]
In such a situation, as a solution to the above-mentioned problem, there is a structure in which a memory gate for charge storage and a control gate for control are provided in each memory cell as shown in FIG. FIG. 28 shows an example of bias conditions at the time of read, erase, and write operations. In this structure, writing is performed by hot electron injection from a semiconductor substrate into a silicon nitride film which is a charge storage film, thereby shortening the writing time. At the time of erasing, a positive voltage is applied to the memory gate electrode to extract electrons stored in the silicon nitride film as the charge storage film toward the memory gate electrode. For this reason, a negative power supply circuit becomes unnecessary, and simplification of the power supply circuit is realized. Further, by providing a control gate for control, influence of disturbance is reduced.
[0011]
The present inventor studied the memory cell structure shown in FIGS. 29 and 30, and found the following new problem. As shown in FIGS. 29 and 30, a control gate electrode 110 for control and a memory gate electrode 111 for charge storage are formed on a semiconductor substrate. In FIG. 29, the control gate electrode 110 runs over the memory gate electrode 111. (Hereinafter, this structure is referred to as a CG riding type). In FIG. 30, the memory gate electrode 111 is formed so as to ride on the control gate electrode 110 (hereinafter, this structure is referred to as an MG riding type). The CG riding type and the MG riding type have different manufacturing methods, but are similar in circuit to FIG.
[0012]
As a result of a comparative study of the two, the inventor has found that the CG running type has a low erasing speed, but has good write / erase durability, while the MG running type has a high erase speed, but has poor write / erase durability. did. As a cause of this, in the CG climbing type, although the electric field distribution in the charge storage film 113 sandwiched between the second gate insulating film 112 and the interlayer insulating film 114 is almost uniform in the charge storage film, the electric field strength is small and the In the riding type, although the electric field intensity in the charge storage film 113 sandwiched between the second gate insulating film 112 and the interlayer insulating film 114 is large, the electric field distribution in the charge storage film 113 is not uniform. In particular, in the case of the MG riding type, the electric field is weak at the corner 113A of the charge storage film 113 (the portion where writing is most performed), and electrons injected into this portion are not pulled out, thereby deteriorating the writing / erasing resistance. There is a problem.
[0013]
In other words, in the MG riding type, the erasing speed is high because the electric field in the charge storage film 113 is strong, but the electric field distribution in the charge storage film 113 is not uniform, so that erasing cannot be performed if data is written in a weak electric field. There are points. For this reason, there is a problem that the write / erase durability is deteriorated.
[0014]
An object of the present invention is to provide a semiconductor device capable of improving the erasing speed and improving the write / erase endurance, and a method for manufacturing the same.
[0015]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0016]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0017]
The present invention provides: (a) a semiconductor substrate; (b) a first gate insulating film formed on the semiconductor substrate; (c) a first gate electrode formed on the first gate insulating film; d) a first semiconductor region formed on the semiconductor substrate; (e) a second gate insulating film formed on a side surface of the first gate electrode and on the first semiconductor region; (2) having a charge storage film formed on a gate storage film and (g) a second gate electrode formed on the charge storage film, wherein the second gate insulation film of the first gate electrode is formed; At least a part of the side surface is inclined outward.
[0018]
Also, the present invention provides (a) a step of forming a first gate insulating film on a semiconductor substrate; (b) a step of forming a first gate electrode on the first gate insulating film; Forming a first semiconductor region by introducing a first conductivity type impurity using the one gate electrode as a mask; and (d) a second gate insulating film on a side surface of the first gate electrode and on the first semiconductor region. (E) forming a charge storage film on the second gate insulating film; and (f) forming the second gate insulating film on the side surface of the first gate electrode and the second gate insulating film. The thickness of the charge storage film formed on a corner formed by the second gate insulating film formed on one semiconductor region is larger than the thickness of the charge storage film formed on a portion other than the corner. (G) forming a second gate electrode on the charge storage film; And a step of forming.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and the repeated description thereof will be omitted.
[0020]
(Embodiment 1)
FIG. 1 is a sectional view showing a configuration of the semiconductor device according to the first embodiment. In FIG. 1, a semiconductor device according to the first embodiment includes a semiconductor substrate 1, a first gate insulating film 2, a control gate electrode (an example of a first gate electrode) 3, an insulating film 4, a first semiconductor region 5, and a second gate. An insulating film 6, a charge storage film 7, an interlayer insulating film 8 (an example of an insulating film in the claims), a memory gate electrode (an example of a second gate electrode) 9, impurity diffusion regions 10, 11, side spacers 12, 13, It is composed of high concentration impurity diffusion regions 14 and 15.
[0021]
The semiconductor substrate 1 is formed, for example, by introducing boron, which is a P-type impurity, into single crystal silicon. On the semiconductor substrate 1, a first gate insulating film 2 is formed.
[0022]
The first gate insulating film 2 is formed of, for example, a silicon oxide film, but may be an insulating film having a dielectric constant higher than that of silicon oxide, or a stacked film of these films and a silicon oxide film. On the first gate insulating film 2, a control gate electrode (first gate electrode) 3 is formed.
[0023]
The control gate electrode 3 is formed of, for example, a polysilicon film into which an impurity is introduced. However, the control gate electrode 3 may be formed of a film or a metal material whose conductivity is increased by adding an impurity to the polysilicon film after forming the film.
[0024]
The control gate electrode 3 has a tapered shape at a part of a side surface. That is, a part of the side surface of the control gate electrode 3 has a shape that is inclined outward along the gate length direction. In other words, the length of the control gate electrode 3 in the gate length direction increases as approaching the first gate insulating film 2. In other words, the side surface of the control gate electrode 3 contacts the first gate insulating film 2 at an acute angle.
[0025]
As described above, the shape of the side surface of the control gate electrode 3 is tapered, so that a corner portion of the charge storage film 7 described later is formed to be inclined outwardly along the gate length direction of the control gate electrode 3. be able to.
[0026]
Here, the tapered shape means that the length of the control gate electrode 3 in the gate length direction at the interface where the control gate electrode 3 and the first gate insulating film 2 are in contact with each other is A, and the uppermost part is 50 nm or less from the interface. When the length of the short portion of the gate electrode 3 in the gate length direction is B, it is assumed that A> B + 20 nm.
[0027]
An insulating film 4 is formed on the control gate electrode 3, and the insulating film 4 is formed of, for example, a silicon oxide film.
[0028]
Next, a first semiconductor region 5 is formed on the lower right side of the semiconductor substrate 1 where the first gate insulating film 2 is formed. The first semiconductor region 5 is doped with an N-type impurity such as phosphorus (P) or arsenic (As), for example. Then, a second gate insulating film 6 is formed on the side surface of the control gate electrode 3 and on the first semiconductor region 5.
[0029]
The second gate insulating film 6 is formed of, for example, a silicon oxide film, an insulating film having a dielectric constant equal to or higher than the silicon oxide film, or a stacked film thereof, and a charge storage film 7 is formed thereon.
[0030]
This charge storage film 7 forms a discrete charge storage insulating film. That is, the charge storage film 7 is, for example, a silicon nitride film (Si ₃ N ₄ ), Silicon oxynitride film (SiO _y N _1-y ) Or an insulating film 7 composed of a laminated film of them, and is configured such that electrons can be accumulated in discrete charge traps of these insulating films.
[0031]
The charge storage film 7 has a tapered shape on the side surface of the control gate electrode 3 so that corners of the charge storage film 7 are removed and the charge storage film 7 has a shape inclined outwardly along the gate length direction of the control electrode 3. ing. That is, the shape of the control gate electrode 3 is such that at least a part of the side surface on which the second gate insulating film 6 and the charge storage film 7 are formed is formed to be inclined outward along the gate length direction of the control electrode 3. The charge storage film 7 is formed so as to follow the shape of the control electrode 3. By adopting a structure in which the corners are removed in this way, when an erasing voltage is applied to a memory gate electrode (second gate electrode) 9 described later, generation of a weak electric field portion generated in the charge storage film 7 is suppressed. can do.
[0032]
FIG. 2 shows a state of an electric field generated in the charge storage film 7 when an erasing voltage is applied to a memory gate electrode 9 described later. As can be seen from FIG. 2, the electric field in the region near the memory gate electrode 9 in the charge storage film 7 is approximately 6 × e. ⁺⁶ (V / cm), and the electric field becomes weaker as the distance from the memory gate electrode 9 increases. ⁺⁶ (V / cm).
[0033]
On the other hand, FIG. 31 shows a state of an electric field in the charge storage film 113 in the semiconductor device having the structure shown in FIG. That is, the state of the electric field when the corner 113A of the charge storage film 113 is not removed is shown. As can be seen from FIG. 31, the electric field in the region near the memory gate electrode 111 in the charge storage film 113 is about 6 × e ⁺⁶ (V / cm), the electric field becomes weaker as the distance from the memory gate electrode 111 increases, and the electric field at the tip of the corner 113A is about 1 × e. ⁺⁶ (V / cm).
[0034]
Therefore, by removing and inclining the corners of the charge storage film 7 as in the semiconductor device according to the first embodiment, it is possible to suppress the generation of a weak electric field portion in the charge storage film 7. For this reason, in the erasing operation in which electric charges are drawn out to the memory gate electrode 9, the erasing speed can be improved, and the unerased residue of electrons from the charge storage film 7 is greatly reduced, thereby improving the write / erase resistance. Can be.
[0035]
Next, an interlayer insulating film 8 made of, for example, silicon oxide is formed on the charge storage film 7, and a memory gate electrode 9 is formed on the interlayer insulating film 8. The memory gate electrode 9 is formed of, for example, a polysilicon film into which an impurity has been introduced. However, the memory gate electrode 9 may be formed of a film or a metal material whose conductivity is increased by adding an impurity to the polysilicon film after forming the film. When the charge storage film 7 is formed of an insulator such as the above-described insulating film formed of a silicon nitride film, a silicon oxynitride film, or a stacked film thereof, the interlayer insulating film 8 may not be provided.
[0036]
Next, an impurity diffusion region 10 is formed on the lower left side of the first gate insulating film 2, and an impurity diffusion region 11 is formed on the right side of the first semiconductor region 5. N-type impurities such as phosphorus (P) and arsenic (As) are introduced into the impurity diffusion regions 10 and 11, for example.
[0037]
Side spacers 12 and 13 are formed on the impurity diffusion regions 10 and 11. On the left side of the impurity diffusion region 10, for example, a high concentration impurity diffusion region 14 serving as a drain is formed, and on the right side of the impurity diffusion region 11, for example, a high concentration impurity diffusion region 15 serving as a source is formed. I have. N-type impurities such as phosphorus (P) and arsenic (As) are introduced into the high-concentration impurity diffusion regions 14 and 15, and are formed at a higher concentration than the impurity diffusion regions 10 and 11.
[0038]
The semiconductor device according to the first embodiment is configured as described above, and the write operation and the erase operation will be described below based on the table shown in FIG.
[0039]
First, the write operation will be described. In FIG. 1, for example, 0 V is applied to the high-concentration impurity diffusion region 14 serving as a source region, 6 V is applied to the high-concentration impurity diffusion region 15 serving as a drain region, 1.5 V is applied to the control gate electrode 3, and 12 V (first voltage) is applied. Then, the electrons flowing out of the high-concentration impurity diffusion region 14 are accelerated, pass through the impurity diffusion region 10, and pass through a channel region formed immediately below the first gate insulating film 2. Then, the electrons become high-energy hot electrons near the first semiconductor region 5, cross over the barrier formed by the second gate insulating film 6, and are injected into the inclined charge storage film 7 with the corners removed. Thus, the write operation is performed.
[0040]
Next, the erasing operation will be described. In FIG. 1, for example, the high-concentration impurity diffusion regions 14 and 15 are set to 0 V, while 1.5 V is applied to the control gate electrode 3 and 14 V (second voltage) is applied to the memory gate electrode 9. Then, an electric field is generated in the charge storage film 7, and the electrons stored in the charge storage film 7 are drawn out by the memory gate electrode 9, and the erasing operation is completed. Here, in the configuration of the semiconductor device shown in FIG. 1, since the lower part of the side surface of the control gate electrode 3 is tapered, when electrons are extracted to the memory gate electrode 9 side, as shown in FIG. No weak electric field portion is formed in 7. Therefore, no erasure remains, and the write / erase endurance can be improved. Further, since the electric field formed in the charge storage film 7 is high, the erasing speed can be improved.
[0041]
Next, a method for manufacturing the semiconductor device according to the first embodiment will be described with reference to the drawings.
[0042]
First, as shown in FIG. 3, an insulating film 2A made of silicon oxide is formed on a semiconductor substrate 1 into which a P-type impurity has been introduced, using, for example, a thermal oxidation method. Note that the insulating film 2A may be a film having a higher dielectric constant than silicon oxide and a stacked film of these films.
[0043]
Next, a polysilicon film 3A doped with impurities is formed on the formed insulating film 2A by using, for example, the CVD method, and then an insulating film 4A made of silicon oxide is formed by using the CVD method. Here, the polysilicon film 3A may be formed by depositing polysilicon not doped with impurities and then depositing a film of which conductivity is increased by adding impurities or a film made of metal instead of the polysilicon film 3A. .
[0044]
Subsequently, after applying a resist film (not shown), patterning is performed by exposing and developing. The patterning is performed so that the resist film remains in the region where the control gate electrode 3 is formed. And, for example, CF ₄ , C ₄ F ₈ First, anisotropic etching is performed vertically using a halogen gas such as HBr or HBr and an Ar gas, as shown in FIG. In this etching, O 2 is used to remove products generated during the etching. ₂ Gas may be added.
[0045]
Then, as shown in FIG. 5, in order to form a tapered shape on the side surface of the control gate electrode 3, the etching pressure is increased or the RF bias applied to the chuck is lowered to weaken the anisotropy and perform the etching. Do. Then, as shown in FIG. 5, the first gate insulating film 2, the control gate electrode 3 having a part of the side surface tapered, and the insulating film 4 can be formed.
[0046]
Next, as shown in FIG. 6, N-type impurities such as phosphorus (P) and arsenic (As) are implanted by ion implantation using the control gate electrode 3 as a mask to form N-type semiconductor regions 5A and 5B. .
[0047]
Subsequently, an insulating film 6A is formed on the N-type semiconductor regions 5A and 5B, on the side surfaces of the control gate electrode 3, and on the insulating film 4 by using, for example, a CVD method. Note that the insulating film 6A may be a silicon oxide film, an insulating film having a higher dielectric constant than silicon oxide, or a stacked film thereof. For example, the thickness of the insulating film 6A is about 1.5 nm to 10 nm.
[0048]
Thereafter, a charge storage film 7A to be the charge storage film 7 is formed using, for example, a CVD method. The charge storage film 7A is made of, for example, SiH ₄ And NH ₃ Film using N as a reaction gas or N ₂ O or O ₂ Is formed from an insulating film 7A such as an oxynitride film formed by adding Si or a laminated film thereof. The thickness of the insulating film 7A is, for example, 15 nm to 20 nm.
[0049]
Here, the charge storage film 7A may be formed as a conductor film 7A such as polysilicon. However, when the charge storage film 7A is formed of an insulating film 7A, a defect occurs in a part of the charge storage film 7 and abnormal leakage occurs. Even if it occurs, all the electrons stored in the charge storage film 7 do not escape, so it is preferable that the charge storage film 7 be formed of the insulating film 7A.
[0050]
Next, an insulating film 8A made of, for example, silicon oxide is formed on the insulating film 7A by using, for example, a CVD method. When the insulating film 7A is formed of an insulator, the insulating film 8A does not need to be formed.
[0051]
Subsequently, after a polysilicon film 9A doped with impurities is formed on the insulating film 8A using, for example, the CVD method, a resist film (not shown) is applied, and patterning is performed by exposing and developing. Thereafter, the second gate insulating film 6, the charge storage film 7, the interlayer insulating film 8, and the memory gate electrode 9 are formed by etching as shown in FIG. The polysilicon film 9A may be formed by depositing polysilicon not doped with an impurity and then adding a dopant to increase the conductivity, or depositing a film made of metal instead of the polysilicon film 3A.
[0052]
Then, impurity diffusion regions 10 and 11 are formed by implanting N-type impurities such as phosphorus and arsenic using a photolithography technique and an ion implantation method. At this time, the first semiconductor region 5 is formed.
[0053]
Next, an insulating film made of silicon oxide is deposited on the control gate electrode 3, the insulating film 4, and the memory gate electrode 9 by using, for example, the CVD method, and then anisotropically etched to form the side spacer shown in FIG. 12 and 13 are formed.
[0054]
Subsequently, high-concentration impurity diffusion regions 14 and 15 (source region 14 and drain region 15) are formed by implanting N-type impurities such as phosphorus and arsenic using a photolithography technique and an ion implantation method. Thus, the semiconductor device according to the first embodiment can be formed.
[0055]
Representative effects of the semiconductor device according to the first embodiment are as follows. That is, by making the shape of the charge storage film 7 outwardly inclined (tapered) along the gate length direction of the control gate electrode, it is possible to suppress the generation of a weak electric field portion in the charge storage film 7. . For this reason, in the erasing operation in which electric charges are drawn out to the memory gate electrode 9, the erasing speed can be improved, and the unerased residue of electrons from the charge storage film 7 is greatly reduced, thereby improving the write / erase resistance. Can be.
[0056]
(Embodiment 2)
FIG. 9 illustrates a configuration of a semiconductor device in Embodiment 2. In FIG. 9, the description of the same parts as those of the semiconductor device in the first embodiment is omitted, and different parts will be described.
[0057]
In FIG. 9, first, the point that the side surface of the control gate electrode 3C is not tapered is different from the semiconductor device in the first embodiment. Next, the difference from the semiconductor device in the first embodiment is that the charge storage film 7C is not formed to have a uniform film thickness, but to the two-gate insulating film 6 formed on the side surface of the control gate electrode 3C. The thickness of the charge storage film 7C formed on the corner formed by the second gate insulating film 6 formed on the first semiconductor region 5 is changed to the thickness of the charge storage film 7C formed on a portion other than the corner. The point is that it is formed thinner than the film thickness.
[0058]
That is, the point that the charge storage film 7C having poor coverage is formed and the film thickness in the region 17 is formed to be smaller than the film thickness of the charge storage film 7C formed in other regions is different from the semiconductor device according to the first embodiment. It is different.
[0059]
FIG. 10 shows a distribution of an electric field generated in the charge storage film 7C when a voltage is applied to the memory gate electrode 9. As can be seen from FIG. 10, the electric field in the region near the memory gate electrode 9 in the charge storage film 7C is about 7 × e. ⁺⁶ (V / cm), and the electric field becomes weaker as the distance from the memory gate electrode 9 increases, and the electric field at the corner is about 3 × e. ⁺⁶ (V / cm).
[0060]
On the other hand, when the charge storage film 113 is formed with a uniform film thickness as shown in FIG. ⁺⁶ (V / cm). Therefore, by forming the charge storage film 7C having poor coverage in the region 17, the electric field intensity at the corner can be increased. For this reason, in the erasing operation in which the electric charge is drawn out to the memory gate electrode 9, the unerased residue of the electrons in the electric charge storage film 7 is significantly reduced, and the write / erase resistance can be improved. Further, since the electric field formed in the charge storage film 7C is high, the erasing speed can be improved.
[0061]
The semiconductor device according to the second embodiment is configured as described above, and a manufacturing method thereof will be described below with reference to the drawings.
[0062]
First, as shown in FIG. 3, an insulating film 2A made of silicon oxide is formed on the semiconductor substrate 1 by using, for example, a thermal oxidation method. Then, an impurity-doped polysilicon film 3A is formed on the formed insulating film 2A using, for example, a CVD method, and then an insulating film 4A made of silicon oxide is formed using a CVD method.
[0063]
Next, using a photolithography technique and an etching technique, a first gate insulating film 2, a control gate electrode 3, and an insulating film 4 are formed on the semiconductor substrate 1 as shown in FIG.
[0064]
Subsequently, as shown in FIG. 12, N-type impurities such as phosphorus and arsenic are implanted by ion implantation using the control gate electrode 3 as a mask to form N-type semiconductor regions 5A and 5B.
[0065]
Thereafter, as shown in FIG. 13, an insulating film 6A is formed on the N-type semiconductor regions 5A and 5B, on the side surface of the control gate electrode 3C, and on the insulating film 4. Subsequently, an insulating film 7D having poor coverage to be the charge storage film 7C is formed on the insulating film 6A. Here, the insulating film 6A may be formed of, for example, a silicon oxide film, an insulating film having a dielectric constant higher than that, or a stacked film thereof. For example, SiH ₄ And NH ₃ When a film is formed by a plasma CVD method using a nitride film, a nitride film having poorer coverage than a nitride film formed by a thermal CVD method can be formed. Also, in the thermal CVD method, the gas phase reaction is increased by increasing the pressure at the time of film formation from several tens to several hundreds Pa to several kPa, and a nitride film with poor coverage can be formed. Here, the insulating film 7D may be formed using an insulating film formed of a silicon oxynitride film or a stacked film thereof.
[0066]
Next, an insulating film 8A is formed on the insulating film 7D by using, for example, the CVD method, and then a polysilicon film 9A doped with impurities is formed by using, for example, the CVD method. Then, a resist film (not shown) is applied, patterned by exposing and developing. Thereafter, the second gate insulating film 6, the charge storage film 7C, the interlayer insulating film 8, and the memory gate electrode 9 are formed by etching as shown in FIG.
[0067]
Then, impurity diffusion regions 10 and 11 are formed by implanting N-type impurities such as phosphorus and arsenic using a photolithography technique and an ion implantation method. At this time, the first semiconductor region 5 is formed.
[0068]
Next, an insulating film made of silicon oxide is deposited on the control gate electrode 3C, the insulating film 4, and the memory gate electrode 9 by using, for example, the CVD method, and then anisotropically etched to form the side spacer shown in FIG. 12 and 13 are formed.
[0069]
Subsequently, high-concentration impurity diffusion regions 14 and 15 are formed by implanting N-type impurities such as phosphorus and arsenic using a photolithography technique and an ion implantation method. Thus, the semiconductor device according to the second embodiment can be formed.
[0070]
As described above, in the second embodiment, the electric field strength at the corners can be increased by forming the charge storage film 7C with a film having poor coverage. For this reason, in the erasing operation in which the electric charge is drawn out to the memory gate electrode 9, the unerased residue of the electrons in the electric charge storage film 7 is significantly reduced, and the write / erase resistance can be improved. Further, since the electric field formed in the charge storage film 7C is high, the erasing speed can be improved.
[0071]
(Embodiment 3)
FIG. 15 shows a configuration of a semiconductor device according to the third embodiment. The semiconductor device according to the third embodiment is a modification of the semiconductor device according to the first embodiment, and has a memory gate electrode 9B of a sidewall type.
[0072]
Hereinafter, a method for manufacturing a semiconductor device according to the third embodiment will be described.
[0073]
First, as shown in FIG. 5, in the same manner as described in the first embodiment, the first gate insulating film 2 on the semiconductor substrate 1, the control gate electrode 3 having a part of the side surface tapered, and An insulating film 4 is formed.
[0074]
Next, as shown in FIG. 6, N-type impurities such as phosphorus and arsenic are implanted by ion implantation using the control gate electrode 3 as a mask to form N-type semiconductor regions 5A and 5B.
[0075]
Subsequently, as shown in FIG. 7, after forming an insulating film 6A on the side surface of the control gate electrode 3, on the insulating film 4, and on the N-type semiconductor regions 5A and 5B using, for example, the CVD method, the CVD method is used. Then, an insulating film 7A made of a silicon nitride film, a silicon oxynitride film, or a stacked film thereof is formed on the insulating film 6A. Here, the insulating film 7A may be formed as the conductor film 7A. Thereafter, an insulating film 8A made of silicon oxide is formed on the insulating film 7A by using, for example, the CVD method, and a polysilicon film 9A doped with impurities is formed on the insulating film 8A by using, for example, the CVD method.
[0076]
Next, without patterning using a resist film, the entire surface of the polysilicon film 9A is anisotropically etched. Then, as shown in FIG. 16, memory gate electrodes 9B and 9C are formed on both sides of control gate electrode 3 in a self-aligned manner. For this reason, there is an advantage that there is no need to perform fine patterning that requires a high degree of alignment accuracy.
[0077]
Subsequently, a resist film (not shown) is applied, patterned by exposing and developing. By etching, the second gate insulating film 6, the charge storage film 7, the interlayer insulating film 8, and the memory gate electrode 9B shown in FIG. 17 can be formed.
[0078]
Thereafter, impurity diffusion regions 10 and 11 are formed by implanting N-type impurities such as phosphorus and arsenic using a photolithography technique and an ion implantation method.
[0079]
Subsequently, as shown in FIG. 15, an insulating film made of silicon oxide is deposited on the element formation surface of the semiconductor substrate 1 by using, for example, a CVD method, and then anisotropically etched to form the side spacers 12 shown in FIG. 13 is formed.
[0080]
Then, high-concentration impurity diffusion regions 14 and 15 are formed by implanting N-type impurities such as phosphorus and arsenic using a photolithography technique and an ion implantation method. Thus, the semiconductor device according to the third embodiment can be formed.
[0081]
According to the semiconductor device in the third embodiment, a part of the side surface of control gate electrode 3 is tapered. Therefore, a weak electric field portion is not formed in the charge storage film 7. Therefore, the amount of unerased electrons in the charge storage film 7 during the erasing operation is greatly reduced, and the write / erase resistance can be improved. Further, since the electric field formed in the charge storage film 7 is high, the erasing speed can be improved.
[0082]
By forming the memory gate electrode 9B on the side surface of the control gate electrode 3 in a self-aligned manner, it is not necessary to perform fine patterning requiring a high degree of alignment accuracy, and the manufacturing process can be simplified.
[0083]
(Embodiment 4)
FIG. 18 shows a configuration of a semiconductor device according to the fourth embodiment. The semiconductor device according to the fourth embodiment is a modification of the semiconductor device according to the third embodiment, in which memory gate electrodes 9B and 9C are provided on both sides of the control gate electrode 3. N-type semiconductor regions 5A and 5B are formed below the memory gate electrodes 9B and 9C, respectively, and are connected to the high-concentration impurity diffusion regions 14 and 15 via the impurity diffusion regions 10 and 11, respectively. .
[0084]
By providing the memory gate electrodes 9B and 9C on both sides of the control gate electrode 3, electric charges can be stored in the insulating film 7A on the memory gate electrode 9B side and the insulating film 7A on the memory gate electrode 9C side, respectively. , 2 bits / cell. By forming a memory cell having such a structure, the degree of integration of elements can be improved as compared with the first embodiment.
[0085]
Hereinafter, a method of manufacturing a semiconductor device according to the fourth embodiment will be briefly described.
[0086]
Through the same steps as in the third embodiment, memory gate electrodes 9B and 9C are formed on both sides of control gate electrode 3 in a self-aligned manner, as shown in FIG. Subsequently, the structure shown in FIG. 19 is obtained by selectively etching the insulating film 6A, the insulating film 7A, and the insulating film 8A using a photolithography technique and an etching technique.
[0087]
Next, as shown in FIG. 18, N-type impurities such as phosphorus and arsenic are implanted by using a photolithography technique and an ion implantation method to form impurity diffusion regions 10 and 11. Subsequently, after an insulating film is formed on the element formation surface of the semiconductor substrate 1 by using, for example, the CVD method, anisotropic etching is performed to form the side spacers 12 and 13 and the insulating film 18. Thereafter, high-concentration impurity diffusion regions 14 and 15 are formed by implanting N-type impurities such as phosphorus and arsenic using a photolithography technique and an ion implantation method. Thus, the semiconductor device according to the fourth embodiment can be formed.
[0088]
According to the semiconductor device of the fourth embodiment, a part of both side surfaces of control gate electrode 3 is tapered. Therefore, a weak electric field portion is not formed in the charge storage film 7. Therefore, the amount of unerased electrons in the charge storage film 7 during the erasing operation is greatly reduced, and the write / erase resistance can be improved. Further, since the electric field formed in the charge storage film 7 is high, the erasing speed can be improved.
[0089]
Further, by providing the memory gate electrodes on both side surfaces of the control gate electrode, the number of cells can be increased to 2 bits / cell, and the degree of integration of the element can be improved.
[0090]
(Embodiment 5)
FIG. 20 is a diagram showing a configuration of a semiconductor device according to the fifth embodiment. In FIG. 20, the semiconductor device according to the fifth embodiment is a combination of the semiconductor device according to the first embodiment and the semiconductor device according to the second embodiment. That is, the control gate electrode 3 in which a part of the side surface described in the first embodiment has a tapered shape is provided, and the charge storage film 7C having poor coverage described in the second embodiment is provided in an inclined region. .
[0091]
FIG. 21 shows an electric field distribution in the charge storage film 7C when a voltage is applied to the memory gate electrode 9. As can be seen from FIG. 21, the electric field inside the charge storage film 7C, particularly the inclined portion where electrons are injected most, is higher than in the first and second embodiments. You can see that there is. Therefore, the speed at the time of the erasing operation in which the electrons stored in the charge storage film 7C are drawn out to the memory gate electrode 9 can be improved. In addition, since a weak portion of the electric field is not formed in the charge storage film 7C, the unerased residue of the electrons in the charge storage film 7 during the erasing operation is greatly reduced, and the write / erase resistance can be improved.
[0092]
(Embodiment 6)
FIG. 22 is a diagram showing a configuration of a semiconductor device according to the sixth embodiment. In FIG. 22, the semiconductor device according to the sixth embodiment is a modification of the semiconductor device according to the third embodiment, and includes a control gate electrode 3 formed so that the entire side surface is inclined. As described above, even when the entire side surface has a tapered shape, an inclined portion without a corner is formed in the charge storage film 7C. Therefore, since a weak portion of the electric field is not formed in the charge storage film 7C, the unerased remaining electrons of the charge storage film 7 during the erasing operation are significantly reduced, and the write / erase resistance can be improved. Further, since the electric field formed in the charge storage film 7 is high, the erasing speed can be improved.
[0093]
As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and can be variously modified without departing from the gist thereof. Needless to say.
[0094]
The following is a brief description of an effect obtained by the representative embodiment of the present invention.
[0095]
By forming at least a part of the side surface of the control gate electrode into a tapered shape, an inclined portion having no corner can be formed in the charge storage film to be laminated, and therefore, a weak electric field is formed in the charge storage film. Is not formed. Therefore, it is possible to significantly reduce the leakage of electrons from the charge storage film during the erasing operation.
[0096]
Further, by forming the charge storage film with an insulating film having poor coverage, the electric field intensity at the corner can be increased.
[0097]
In addition, by forming the memory gate electrode in a side wall type in a self-aligned manner on the side surface of the control gate electrode, it is not necessary to perform fine patterning that requires a high degree of alignment accuracy, thereby simplifying the manufacturing process. it can.
[0098]
Further, by providing the memory gate electrodes on both side surfaces of the control gate electrode, the number of cells can be increased to 2 bits / cell, and the degree of integration of the element can be improved.
[0099]
【The invention's effect】
The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
[0100]
The erasing speed can be improved. Further, the write / erase resistance can be improved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a configuration of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a diagram showing an electric field distribution in a charge storage film when a voltage is applied to a memory gate electrode.
FIG. 3 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the first embodiment of the present invention;
FIG. 4 is a sectional view illustrating a manufacturing step of the semiconductor device according to the first embodiment of the present invention;
FIG. 5 is a sectional view showing a manufacturing step of the semiconductor device according to the first embodiment of the present invention;
FIG. 6 is a sectional view illustrating a manufacturing step of the semiconductor device according to the first embodiment of the present invention;
FIG. 7 is a sectional view illustrating a manufacturing step of the semiconductor device according to the first embodiment of the present invention;
FIG. 8 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the first embodiment of the present invention;
FIG. 9 is a sectional view illustrating a configuration of a semiconductor device according to a second embodiment of the present invention;
FIG. 10 is a diagram showing an electric field distribution in a charge storage film when a voltage is applied to a memory gate electrode.
FIG. 11 is a cross-sectional view showing a step of manufacturing the semiconductor device according to the second embodiment of the present invention.
FIG. 12 is a sectional view illustrating a manufacturing step of the semiconductor device according to the second embodiment of the present invention;
FIG. 13 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the second embodiment of the present invention.
FIG. 14 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the second embodiment of the present invention.
FIG. 15 is a cross-sectional view showing a configuration of a semiconductor device according to a third embodiment of the present invention.
FIG. 16 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the third embodiment of the present invention.
FIG. 17 is a cross-sectional view showing a step of manufacturing the semiconductor device according to the third embodiment of the present invention.
FIG. 18 is a cross-sectional view illustrating a configuration of a semiconductor device according to a fourth embodiment of the present invention.
FIG. 19 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the fourth embodiment of the present invention.
FIG. 20 is a cross-sectional view showing a configuration of a semiconductor device according to a fifth embodiment of the present invention.
FIG. 21 is a diagram showing an electric field distribution in a charge storage film when a voltage is applied to a memory gate electrode.
FIG. 22 is a sectional view showing a configuration of a semiconductor device according to a sixth embodiment of the present invention.
FIG. 23 is a cross-sectional view showing a configuration of a semiconductor device studied by the present inventors.
FIG. 24 is a diagram showing an example of bias conditions at the time of reading, erasing, and writing operations of a semiconductor device studied by the present inventors.
FIG. 25 is a diagram showing an example of bias conditions at the time of read, erase, and write operations of a semiconductor device studied by the present inventors.
FIG. 26 is a diagram showing an example of a bias condition at the time of reading, erasing, and writing operations of a semiconductor device studied by the present inventors.
FIG. 27 is a diagram showing a circuit configuration of a semiconductor device studied by the present inventors.
FIG. 28 is a diagram showing an example of a bias condition at the time of read, erase, and write operations of a semiconductor device studied by the present inventors.
FIG. 29 is a cross-sectional view showing one configuration of a semiconductor device studied by the present inventors.
FIG. 30 is a cross-sectional view showing another configuration of the semiconductor device studied by the present inventors.
FIG. 31 is a diagram studied by the inventor and showing an electric field distribution in a charge storage film when a voltage is applied to a memory gate electrode.
[Explanation of symbols]
1 semiconductor substrate
2 First gate insulating film
2A insulating film
3 Control gate electrode (first gate electrode)
3A polysilicon film
3C control gate electrode
4 Insulating film
4A insulating film
5 First semiconductor region
5A N-type semiconductor region
5B N-type semiconductor region
6 Second gate insulating film
6A insulating film
7 Charge storage film
7A charge storage film (insulating film or conductor film)
7C charge storage film
7D insulating film
8 Interlayer insulation film
8A insulating film
9 Memory gate electrode (second gate electrode)
9A polysilicon film
9B memory gate electrode (second gate electrode)
9C memory gate electrode (second gate electrode)
10 Impurity diffusion region
11 Impurity diffusion region
12 Side spacer
13 Side spacer
14 High concentration impurity diffusion region
15 High concentration impurity diffusion region
16 N-type semiconductor region
16A N-type semiconductor region
17 areas
100 semiconductor substrate
101 Source area
102 Drain region
103 Gate insulating film
104 charge storage film
105 interlayer insulating film
106 Gate electrode
110 Control gate electrode
111 memory gate electrode
112 Second gate insulating film
113 charge storage film
113A corner
114 Interlayer insulation film

Claims

(A) a semiconductor substrate;
(B) a first gate insulating film formed on the semiconductor substrate;
(C) a first gate electrode formed on the first gate insulating film;
(D) a first semiconductor region formed on the semiconductor substrate;
(E) a second gate insulating film formed on a side surface of the first gate electrode and on the first semiconductor region;
(F) a charge storage film formed on the second gate insulating film;
(G) a second gate electrode formed on the charge storage film;
A semiconductor device, wherein at least a part of a side surface of the first gate electrode on which the second gate insulating film is formed is inclined outward along a gate length direction of the first gate electrode.

(A) a semiconductor substrate;
(B) a first gate insulating film formed on the semiconductor substrate;
(C) a first gate electrode formed on the first gate insulating film;
(D) a first semiconductor region formed on the semiconductor substrate;
(E) a second gate insulating film formed on a side surface of the first gate electrode and on the first semiconductor region;
(F) a charge storage film formed on the second gate insulating film;
(G) a second gate electrode formed on the charge storage film;
A semiconductor device, wherein the length of the first gate electrode in the gate length direction increases as approaching the first gate insulating film.

(A) a semiconductor substrate;
(B) a first gate insulating film formed on the semiconductor substrate;
(C) a first gate electrode formed on the first gate insulating film;
(D) a first semiconductor region formed on the semiconductor substrate;
(E) a second gate insulating film formed on a side surface of the first gate electrode and on the first semiconductor region;
(F) a charge storage film formed on the second gate insulating film;
(G) a second gate electrode formed on the charge storage film;
The semiconductor device according to claim 1, wherein a side surface of the first gate electrode is in acute contact with the first gate insulating film.

4. The semiconductor device according to claim 1, 2 or 3,
A semiconductor device, wherein a part of the charge storage film is inclined outward along a gate length direction of the first gate electrode.

(A) a first conductivity type source region and a first conductivity type drain region;
(B) a first conductivity type first semiconductor region formed extending from the drain region in a direction in which the source region exists;
(C) a region formed between the source region and the first semiconductor region, the channel region being of a conductivity type opposite to the first conductivity type;
(D) a first gate insulating film formed on the channel region;
(E) a first gate electrode formed on the first gate insulating film;
(F) a second gate insulating film formed on a side surface of the first gate electrode and on the first semiconductor region;
(G) a charge storage film formed on the second gate insulating film;
(H) a second gate electrode formed on the charge storage film,
A semiconductor device, wherein a part of the charge storage film is inclined outward along a gate length direction of the first gate electrode.

The semiconductor device according to claim 5,
A semiconductor device, wherein at least a part of a side surface of the first gate electrode on which the second gate insulating film is formed is inclined outward along a gate length direction of the first gate electrode.

(A) a first conductivity type source region and a first conductivity type drain region;
(B) a first conductivity type first semiconductor region formed extending from the drain region in a direction in which the source region exists;
(C) a region formed between the source region and the first semiconductor region, the channel region being of a conductivity type opposite to the first conductivity type;
(D) a first gate insulating film formed on the channel region;
(E) a first gate electrode formed on the first gate insulating film;
(F) a second gate insulating film formed on a side surface of the first gate electrode and on the first semiconductor region;
(G) a charge storage film formed on the second gate insulating film;
(H) a second gate electrode formed on the charge storage film,
A film of the charge storage film formed on a corner formed by the second gate insulating film formed on a side surface of the first gate electrode and the second gate insulating film formed on the first semiconductor region A semiconductor device, wherein the thickness is smaller than the thickness of the charge storage film formed at a location other than a corner.

(A) a first conductivity type source region and a first conductivity type drain region;
(B) a first conductivity type first semiconductor region formed extending from the drain region in a direction in which the source region exists;
(C) a region formed between the source region and the first semiconductor region, the channel region being of a conductivity type opposite to the first conductivity type;
(D) a first gate insulating film formed on the channel region;
(E) a first gate electrode formed on the first gate insulating film;
(F) a second gate insulating film formed on a side surface of the first gate electrode and on the first semiconductor region;
(G) a charge storage film formed on the second gate insulating film;
(H) a second gate electrode formed on the charge storage film,
At least a part of a side surface of the first gate electrode on which the second gate insulating film is formed is inclined outward,
A part of the charge storage film is inclined outward along a gate length direction of the first gate electrode;
A semiconductor device, wherein the thickness of the charge storage film in the inclined region is formed smaller than the thickness of the charge storage film formed in a place other than the inclined region.

The semiconductor device according to claim 1, wherein:
A semiconductor device having an insulating film between the charge storage film and the second gate electrode.

The semiconductor device according to any one of claims 4 to 9,
A write operation of applying a first positive voltage to at least the second gate electrode and injecting electrons from the junction between the channel region and the first semiconductor region into the charge storage film;
An erasing operation of applying at least a second voltage higher than the first voltage to the second gate electrode to extract electrons injected into the charge storage film to the second gate electrode. apparatus.

The semiconductor device according to any one of claims 1 to 10,
The length of the first gate electrode in the gate length direction at the interface in contact with the first gate insulating film is at least 20 nm longer than the shortest width of the first gate electrode at a height of 50 nm or less from the interface. A semiconductor device characterized by the above-mentioned.

The semiconductor device according to any one of claims 1 to 11,
A semiconductor device, wherein a side surface of the first gate electrode is inclined at a height of 50 nm or less from an interface in contact with the first gate insulating film.

The semiconductor device according to any one of claims 1 to 12,
The semiconductor device, wherein the charge storage film is formed of a discrete charge storage insulating film.

The semiconductor device according to claim 13,
The semiconductor device, wherein the charge storage film is formed of a silicon nitride film, a silicon oxynitride film, or a stacked film thereof.

(A) forming a first gate insulating film on a semiconductor substrate;
(B) forming an electrode material for forming a first gate electrode on the first gate insulating film;
(C) forming the first gate electrode having a lower portion inclined outward along a gate length direction of the first gate electrode by etching the electrode material;
(D) introducing a first conductivity type impurity using the first gate electrode as a mask to form a first semiconductor region;
(E) forming a second gate insulating film on a side surface of the first gate electrode and on the first semiconductor region;
(F) forming a charge storage film on the second gate insulating film;
(G) forming a second gate electrode on the charge storage film.

(A) forming a first gate insulating film on a semiconductor substrate;
(B) forming a first gate electrode on the first gate insulating film;
(C) a step of introducing a first conductivity type impurity using the first gate electrode as a mask to form a first semiconductor region;
(D) forming a second gate insulating film on a side surface of the first gate electrode and on the first semiconductor region;
(E) forming a charge storage film on the second gate insulating film, wherein the charge storage film is formed on the second gate insulating film formed on a side surface of the first gate electrode and the first semiconductor region; Forming a thickness of the charge storage film formed on a corner formed by the second gate insulating film and a thickness smaller than the thickness of the charge storage film formed at a location other than the corner;
(F) forming a second gate electrode on the charge storage film.

The method for manufacturing a semiconductor device according to claim 15,
A method of manufacturing a semiconductor device, further comprising forming an insulating film between the charge storage film and the second gate electrode.

The method of manufacturing a semiconductor device according to claim 15,
A method of manufacturing a semiconductor device, wherein a side surface of the first gate electrode is inclined at a height of 50 nm or less from an interface in contact with the first gate insulating film.

The method for manufacturing a semiconductor device according to claim 15,
The method of manufacturing a semiconductor device, wherein the charge storage film is formed of a discrete charge storage insulating film.