JP2004096963A - Power converting device controlling method, and power converting device utilizing it - Google Patents
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Abstract
Description
【０００１】
【発明の属する技術分野】本発明は、高精度で安定した出力電圧検出信号を得、高精度で安定した出力電圧を負荷に供給し得る電力変換装置の制御方法及びその方法を適用した電力変換装置に関する。
【０００２】
【従来の技術】電力変換装置としてコンデンサ充電器を一例として挙げると、コンデンサ充電器は銅蒸気レーザやエキシマレーザなどの駆動パルスレーザの駆動パルス電源の初段のコンデンサ、つまり負荷コンデンサを高速に繰り返して充電するために用いられている。特に、エキシマレーザにあっては負荷コンデンサの高精度の充電が求められる場合が多い。従来のコンデンサ充電器は、図６に示すようにインバータ部ＩＶの出力に整流回路Ｒｅ を接続して構成されている。すなわち、コンデンサ充電器は、直流電圧源ＤＣの出力電力を制御し、直流電圧源ＤＣから供給される直流電圧をインバータ部ＩＶにより交流電圧（方形波交流電圧）に変換し、トランスＨにより昇圧された交流電圧を整流回路Ｒｅ により整流し、この整流された電流により負荷コンデンサＣｄ の充電を行う。
【０００３】そして、制御部１００は、被充電対象の負荷コンデンサＣｄ への充電の制御を、負荷コンデンサＣｄ の充電電圧値を分圧器Ｍ１により充電電圧値と比例関係にある測定電圧に分割し、その測定電圧と、負荷コンデンサＣｄ の充電電圧の目標値を示す設定電圧とを比較して行っている。すなわち、制御部１００は、分圧器Ｍ１ からの測定電圧が、内部に設定されている設定電圧を超えたか否かの判定を行い、超えている場合に、その時点でインバータ部ＩＶを停止させて、負荷コンデンサＣｄ への充電を停止させる。（例えば、特許文献１，２）
【特許文献１】特開平１１−３３２１５１号公報（３，４頁、図１、図４）
【特許文献２】特開平８−２８０１７３号公報（４，５頁、図１、図１４）
【０００４】
【発明が解決しようとする課題】しかしながら、従来の大多数の電力変換装置では、アナログ制御方式を行っているため、出力電圧を連続して検出する。このようなアナログ制御では、高周波スイッチング動作によって生じるノイズにより、検出した出力電圧値に影響を及ぼさないように制御部にノイズ対策が必要となる。検出についてのノイズ対策としては、十分な大きさのフィルタが検出回路の入力側に用いられる。この結果、検出電圧値が実際の出力電圧値よりも遅れて検出されることになり、高精度の充電を行うことができない。
そこで本発明は、上記の問題点に鑑み、遅れのない高精度で安定した出力電圧の検出値を得、高速かつ高精度の出力電圧を得ることができる電力変換装置の制御方法及びその方法を適用した電力変換装置を提供することを課題とする。
【０００５】
【課題を解決するための手段】上記課題を解決するために本発明の請求項１は、出力電圧の検出信号が予め決められた基準信号と等しくなるようにスイッチング半導体素子を制御する電力変換装置の制御方法において、前記スイッチング半導体素子のスイッチング周期の所定の期間又は全期間において所定数Ｎ（４以上の整数）の出力電圧検出値をアナログ−ディジタル変換処理して求めるステップと、前記出力電圧検出値をメモリするステップと、最新の（Ｎ−１）個の前記出力電圧検出値を読み出すステップと、新たに出力電圧検出値が求められる毎に、この最新の出力電圧検出値と前記読み出された（Ｎ−１）個の前記出力電圧検出値を比較して、それらの内の最大の出力電圧検出値と最小の出力電圧検出値とを演算処理して求めるステップと、前記最大の出力電圧検出値と最小の出力電圧検出値とを除いた残りの前記出力電圧検出値の平均値を演算処理して求めるステップとを備え、前記出力電圧検出値の前記平均値を前記出力電圧の検出信号とすることを特徴とする電力変換装置の制御方法を提供する。
【０００６】上記課題を解決するために本発明の請求項２は、請求項１において、前記出力電圧検出値の前記平均値は、予め決めた周期で読み出すことにより、前記出力電圧検出値の前記平均値の一部分が前記出力電圧の検出信号として利用されることを特徴とする電力変換装置の制御方法を提供する。
【０００７】上記課題を解決するために本発明の請求項３は、請求項１において、前記出力電圧検出値の周波数は、前記スイッチング半導体素子のスイッチング周波数の４倍以上であることを特徴とする電力変換装置の制御方法を提供する。
【０００８】上記課題を解決するために本発明の請求項４は、１又は複数個のスイッチング半導体素子と、出力電圧の検出信号が予め決められた基準信号と等しくなるように前記スイッチング半導体素子を制御する制御回路とを備えた電力変換装置において、前記制御回路は、前記電力変換装置の出力電圧を検出し、そのアナログ電圧検出信号を前記スイッチング半導体素子のスイッチング周波数よりも高い周波数のディジタルの出力電圧検出値に変換する電圧検出手段と、前記ディジタルの出力電圧検出値をメモリし、その内の最新の所定数Ｎ（４以上の整数）−１の出力電圧検出値を読み出し、その読み出した（Ｎ−１）個の出力電圧検出値と検出されたばかりの出力電圧検出値を含めたＮ個の出力電圧検出値を比較し、その比較結果から前記出力電圧検出値における最大の出力電圧検出値と最小の出力電圧検出値を求め、これら最大の出力電圧検出値と最小の出力電圧検出値を除外した残りの前記出力電圧検出値の平均値を並列演算処理して求めて出力電圧検出信号とする並列演算処理手段とを備えたことを特徴とする電力変換装置を提供する。
【０００９】上記課題を解決するために本発明の請求項５は、請求項４において、前記制御回路は、少なくともＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）及びＣＰＵを備え、前記ＦＰＧＡで求められた前記出力電圧検出値の平均値を、前記ＣＰＵからの信号により、予め決められた周期で読み出し、予め決められた基準信号と比較してパルス幅制御信号を発生することを特徴とする電力変換装置を提供する。
【００１０】
【発明の実施の形態】本発明は、特に出力電圧の検出信号の形成に特徴があり、スイッチング半導体素子の各スイッチング周期で四つ以上の所定数Ｎ又はそれ以上の出力電圧検出値を求めると共に、新たに出力電圧検出値を求める毎に、メモリされた最新の所定数Ｎ−１の出力電圧検出値と検出したばかりの出力電圧検出値とをあわせたＮ個全体で比較して、この内の最大の出力電圧検出値と最小の出力電圧検出値とを求めると共に、それらを除いた残りの前記出力電圧検出値の平均値を演算処理して順次求め、その平均値を出力電圧検出信号とすることが特徴である。
【００１１】以下、図面を参照して本発明に係る電力変換装置の実施の形態について説明する。図１により、入力電圧Ｖｉｎを出力電圧Ｖｏに変換する装置の主回路と、その制御回路１で構成される電力変換装置について説明する。電力変換装置としては、例えば、コンデンサ充電装置の場合や、種々の負荷に一定の直流電圧を供給する通常のＤＣ−ＤＣコンバータ回路、あるいは変圧器Ｈが昇圧トランスであって整流回路Ｒｅ がコッククロフトウォルトン回路のような多段倍電圧回路からなる直流高電圧発生装置などである。また、入力電圧Ｖｉｎは商用交流電圧又は発電機の交流電圧、又はこれらを整流してなる直流電圧、あるいは蓄電池電圧などからなる。
【００１２】この図においては不図示であるが、通常、主回路は、インバータ部ＩＶを含み、このインバータ部はＦＥＴ（電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのスイッチング半導体素子で構成される。例えば、フルブリッジ型の場合は、４個のスイッチング半導体素子をブリッジ接続してなる回路で構成される。所望の出力電力を得るため、電力変換器では、インバータ部のスイッチング動作においてパルス幅変調（ＰＷＭ）を行い、入力側電力の出力側への供給量を制御する。
【００１３】次に、制御回路１について説明する。この電力変換装置の出力電圧は、所定の比率で分圧する分圧器２を通して検出回路３により検出される。分圧器２も検出回路３も通常のものなので説明を省くが、検出回路３の入力、出力側には遅れ要素となるキャパシタンスを含むフィルタ回路は接続されていないのが好ましい。検出回路３で検出された出力電圧の検出値は、アナログ・ディジタル・コンバータ（Ａ／Ｄ）４により、スイッチング半導体素子のスイッチング周波数よりも高い、少なくともその４倍以上の周波数、例えば１０ＭＨｚのディジタル値に変換される。
【００１４】したがって、ディジタル化された検出値は、スイッチング半導体素子のスイッチング周期よりも十分に短い時間間隔で、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）５ａ及びＣＰＵ５ｂなどからなる並列演算処理手段６内の図示しないレジスタに逐次に取り込まれ、一時的にメモリされる。この並列演算処理手段６は、検出された新しい四つ以上の予め決められた設定数Ｎよりも一つ少ない（Ｎ−１）個の出力電圧検出値を読み出すことができる。出力電圧の検出からパルス幅変調までのフローチャートを図２に示す。まず、新たにディジタル化された出力電圧検出値が得られると、次に、該出力電圧検出値より前に検出したもののうち最新の（Ｎ−１）個の出力電圧検出値が読み出される。
【００１５】そして、ＦＰＧＡ５ａ内では、新たに検出された出力電圧検出値と、不図示のレジスタから取り出された（Ｎ−１）個の出力電圧検出値とをあわせたＮ個全体での出力電圧検出値が比較され、それらＮ個の出力電圧検出値のうち、最大の出力電圧検出値と最小の出力電圧検出値とが求められる。次に、最大の出力電圧検出値と最小の出力電圧検出値を除いた残りの（Ｎ−２）個の出力電圧検出値が演算処理され、それらの平均値Ｖａが求められる。ディジタル化された出力電圧検出値がＦＰＧＡ５ａ内に送られる度に、前述のような動作が行われて最大の出力電圧検出値と最小の出力電圧検出値とを除いた残りの（Ｎ−２）個の出力電圧検出値の平均値Ｖａが求められる。
ここで、この並列演算速度はＣＰＵ５ｂの処理速度よりもかなり速いため、並列演算処理で順次求められた出力電圧検出値の平均値Ｖａは、ＣＰＵ５ｂの読み出し速度に従って一定間隔で読み出され、この読み出されたＶａを出力電圧検出信号とする。なお、その一定間隔の間にある出力電圧検出値の平均値Ｖａは読み出されない。
この出力電圧検出信号は、予め決められた一定の、あるいはメモリされた可変の基準値Ｖｆと比較され、それらが等しくなるように、あるいは、出力電圧検出信号が基準値Ｖｆよりも大きい場合は、パルス幅のパルス幅変調（ＰＷＭ）信号がドライブ回路７に供給される。ドライブ回路７は、所望の電力のＰＷＭ信号を形成して、スイッチング半導体素子を駆動する。このようなパルス幅の変調をすることによって、電力変換器は入力側電力の出力側へ供給される量を遅れることなく高い精度で制御することができる。
【００１６】次に、本発明の第２の実施形態として、電力変換装置がコンデンサ充電装置である場合について示す。
図３により、直流電源ＤＣ、共振型インバータ回路、整流回路からなるコンバータ回路Ｒｅ 、コンデンサＣｄ から構成される主回路と、その制御回路１で構成される電力変換装置について説明する。直流電源ＤＣは商用交流電力又は発電機の交流電力を整流してなる直流電源、又は蓄電池などからなる。共振型インバータ回路はインバータ部ＩＶ、共振インダクタＬｒ と共振コンデンサＣｄ とからなる共振回路、及び変圧器Ｈなどから構成されている。この図において、インバータ部ＩＶは、ＦＥＴ（電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのスイッチング半導体素子Ｓ１〜Ｓ４で構成されたパルス幅変調（ＰＷＭ）型のものであり、直流電圧源ＤＣが出力する直流電圧を方形波交流電圧（以下、交流電圧とする）に変換する。
【００１７】インバータ部ＩＶは、交流電圧を発生させるとき、スイッチング半導体素子Ｓ３とＳ２の組み合わせと、スイッチング半導体素子Ｓ１とＳ４の組み合わせとを、交互にオン状態とするように入力される駆動パルス列の制御により、直流電圧から交流電圧への変換を行う。昇圧用又は降圧用の変圧器Ｈは、１次側において、一方の端子が共振インダクタＬｒ を介して、また他方の端子が直接にインバータ部ＩＶに接続されている。また、変圧器Ｈは、２次側において、端子間に共振コンデンサＣｒ が介挿され、整流回路Ｒｅ に接続されている。なお、共振コンデンサＣｒは１次側に接続されていても良い。整流回路Ｒｅは、ブリッジ構成に接続された整流ダイオードＤ１〜Ｄ４で構成されており、変圧器Ｈから出力される昇圧された交流電圧を全波整流して、直流の充電電流として負荷コンデンサＣｄ へ出力する。
【００１８】ここで、整流回路Ｒｅ は、その入力側の電圧がコンデンサＣｄ の電圧よりも低い期間では、逆バイアスとなるので、その期間のみ、すなわち、ある駆動パルスが共振型インバータに入力されてからその駆動パルス幅内のある期間はコンデンサＣｄ に電流が流れない。この期間は、コンデンサＣｄ の電圧は一定であり、比較的ノイズなどの影響を受けにくいので、この期間で出力電圧の検出を行えば比較的精度の高い検出ができる。したがって、コンデンサＣｄ の電圧、つまり出力電圧が上昇せずにほぼ一定の期間に、並列演算処理手段６により、前述のようにしてメモリした出力電圧検出値と最新の出力電圧検出値とを並列演算処理して出力電圧検出値の平均値を求め、その平均値を出力電圧検出信号とすることにより、より精度の高い安定な出力電圧を得ることができる。
【００１９】図４及び図５により、この実施例におけるスイッチング半周期での回路動作を説明する。図４は、横軸はいずれも時間を示し、上段では縦軸にスイッチング半導体素子Ｓ１とＳ４の駆動パルスとスイッチング半導体素子Ｓ２とＳ３の駆動パルスを、中段では共振用コンデンサの電流と負荷コンデンサの電流を、下段では出力電圧をそれぞれ示している。図５は、コンデンサ充電器のスイッチング半周期での回路動作を３つの動作領域に分けて考えた場合のそれぞれの領域における電流の流れを示したものである。
【００２０】図４における期間ａは、図５（ａ） に示すように，スイッチング半導体素子Ｓ１とＳ４とがオン状態のときに、２次側の整流ダイオードＤ１とＤ４が導通し始めるまでの期間、すなわち、共振コンデンサＣｒ の電圧が負荷コンデンサＣｄ の電圧よりも低い場合である。この間は，共振コンデンサＣｒ のみに電流が流れ、負荷コンデンサＣｄ に電流が流れない期間となるため、出力電圧、つまり負荷コンデンサＣｄ の電圧が一定の状態となる。この実施例では、後で詳述するが、スイッチング半導体素子Ｓ１とＳ４、又はＳ３とＳ２に駆動パルスが与えられている状態で、出力電圧が一定の期間ａを出力電圧検出期間とし、その出力電圧検出期間ａで四つ以上の所定の数（Ｎ個）の出力電圧検出値を検出するものとする。
【００２１】そして、共振コンデンサＣｒが負荷コンデンサＣｄの電圧とほぼ一致するまで充電されると、図５（ｂ） に示すように、２次側の整流ダイオードＤ１とＤ４が導通し始めるため（図４中の時刻ｔ２） 、負荷コンデンサＣｄに電流が流れる期間となる。このため，図４の出力電圧上昇期間ｂでは，負荷コンデンサＣｄにも充電されることにより出力電圧が上昇する。これは、スイッチング半導体素子Ｓ１ とＳ４がオン状態にある間続く。
【００２２】スイッチング半導体素子Ｓ１ とＳ４がオフした後は、図５（ｃ） に示すようにスイッチング半導体素子Ｓ３及びＳ２の内部ダイオードを通して入力側にエネルギーが回収される。この期間も、２次側の整流ダイオードＤ１とＤ４が導通するため、負荷コンデンサＣｄに電流が流れる期間となり、出力電圧は上昇する（図５の期間ｃ） ）。以上の記載から分かるように、出力電圧の検出は、出力電圧が一定となる期間、図４の時刻ｔ１〜ｔ２（出力電圧検出期間ａ）内で行うために、検出回路の前段に遅れ要素となるフィルタ回路を設けなくとも比較的正確かつ安定に出力電圧を検出することができる。さらに、図４の最下段に示すように、スイッチング半導体素子がオンする時の瞬時的なノイズの発生の影響を受けないと考えられる十分の一定期間を回避したスイッチング半導体素子のオンする時点ｔ１より後のｔｓの時点から、同様に２次側の整流ダイオードの導通による瞬時的なノイズの発生を十分に避けるため、この影響を回避できるにように２次側の整流ダイオードの導通する時点ｔ２よりも前の時点ｔｆの間に行うのが好ましい。
【００２３】次に、出力電圧の検出とその検出値を用いた制御方法とについて具体的に説明する。この実施例では、前述した出力電圧が一定の期間を出力電圧検出期間ａとし、その出力電圧検出期間で所定数Ｎ（４以上の整数である。）の出力電圧検出値を検出するものとする。これら出力電圧検出値は順次、並列演算処理手段６のＦＰＧＡ５ａに記憶される。そして、ＦＰＧＡ５ａは新たな出力電圧検出値が入力される毎に、ＦＰＧＡ５ａの図示しないレジスタに記憶された出力電圧検出値のうち最新の（Ｎ−１）個の出力電圧検出値が読み出され、新たな出力電圧検出値を含めて高速の並列演算が行われ、最大の出力電圧検出値と最小の出力電圧検出値とが求められ、これらを除いた出力電圧検出値の平均値が演算されて求められる。
【００２４】この点について具体的に説明すると、図４の下段の出力電圧波形に示したように，ある基準パルスによって、出力電圧検出期間ａで出力電圧検出が行われ、その出力電圧検出値Ｖｎ が並列演算処理手段６に入力され、このとき、記憶されたもののうち読み出された最新の（Ｎ−１）個の出力電圧検出値をＶ１ 、Ｖ２ 、Ｖ３ ・・・Ｖｍ とすると、出力電圧検出値Ｖｎ と読み出された（Ｎ−１）個の出力電圧検出値Ｖ１ 、Ｖ２ 、Ｖ３ ・・・Ｖｍ とが互いに比較され、演算処理されて最大と最小の出力電圧検出値が求められる。続いて、並列演算処理手段６は前記Ｎ個の出力電圧検出値から最大の出力電圧検出値と最小の出力電圧検出値とを除外し、残りの（Ｎ−２）個、つまり２個以上の出力電圧検出値を求め、これら（Ｎ−２）個の出力電圧検出値を演算処理してその平均値Ｖｅ を求める。その平均値Ｖｅ が出力電圧検出信号として制御に用いられる。
【００２５】このようにして、この実施例では、出力電圧検出期間ａにおいて出力電圧検出信号として制御に用いられる出力電圧検出値の平均値Ｖｅ が一つ以上求められる。そして、ＣＰＵ５ａからの読み出し信号によって、出力電圧検出値の平均値Ｖｅ がディジタルの出力電圧検出信号として求められる。このとき、ＦＰＧＡ５ａの並列演算処理速度に比べて、ＣＰＵ５ｂの読み出し速度は遅いので、前記出力電圧検出値の平均値Ｖｅ が全部読み出されることはなく、一定間隔で読み出される。並列演算処理手段６は、一定間隔で読み出された出力電圧検出値の平均値Ｖｅ と予め決められた一定の又は変化する基準信号と比較されてパルス幅変調（ＰＷＭ）信号を発生し、ドライブ回路７に与える。
【００２６】次に、その出力電圧検出値の平均値Ｖｅ を用いて予測制御を行う例について述べる。その直前の出力電圧検出期間ａで検出され、ＣＰＵ５のレジスタ内に格納されていた出力電圧検出値の平均値をＶｅ−１ とすると、ＣＰＵ５は（Ｖｅ −Ｖｅ−１ ）の演算を行って、出力電圧の上昇分ΔＶｎ を求め、そのときの出力電圧Ｖｎ を求める。この結果を利用し、次の半周期で上昇する電圧ΔＶｎ＋１はΔＶｎ と同じであると仮定して、次の出力電圧Ｖｎ＋１ はＶｎ ＋ΔＶｎ になるものと予測する。
【００２７】次に、予測された電圧値Ｖｎ＋１ と目標出力電圧Ｖｆとの比較を行い、予測された電圧値Ｖｎ＋１ が、目標出力電圧Ｖｆよりも小さい場合（Ｖｎ＋１＜Ｖｆ ）には、予め決めたほぼ一定のパルス幅でスイッチング半導体素子を動作させる。しかし、予測した次に出力すべき出力電圧Ｖｎ＋１ が目標出力電圧Ｖｆ よりも大きくなった場合（Ｖｎ＋１ ＞Ｖｆ ）には、ここで始めてパルス幅の制御を行う。先ず、ΔＶ＝Ｖｆ −Ｖｎ＋１ を演算し、目標電圧までに上昇させる電圧値を求める。ここで、ΔＶの電圧を上昇させるのに必要なスイッチング半導体素子のオン時間の演算は，ＣＰＵ５で予めスイッチング半導体素子のオン時間と出力電圧上昇との関係を求めておき、記憶させておいた値を利用して行う。
【００２８】スイッチング半導体素子のオン時間を変化させたときに１回のスイッチング周期の半周期での出力電圧上昇分は、スイッチング半導体素子のオン状態による出力電圧上昇期間ｂ、及びスイッチング半導体素子をオフした後の２次側整流ダイオードの導通期間（図５の期間ｃ）によるものである。スイッチング半導体素子のオン時間と出力電圧上昇との関係は、スイッチング半導体素子のオン時間に対して半周期で上昇する出力電圧とが１対１の関係となるようにする。特に、駆動パルスがオンになった時点から電圧が上昇しない時間ｔａ をＣＰＵ５ｂの不図示のＲＯＭに記憶させておく。また、スイッチング半導体素子のオン時間と電圧上昇分が比例関係となる場合は、ΔＶ／Δｔを並列演算処理手段６のＣＰＵ５ｂに記憶させておく。演算では、この記憶させておいた関係を利用して、出力電圧上昇期間ｂでのスイッチング半導体素子のオン時間ｔｘ を求め、次に，この結果に時間ｔａ を足し合わせ，スイッチング半導体素子のオン時間ｔｏｎ＝ｔａ ＋ｔｘ を求める。得られたスイッチング半導体素子のオン時間ｔｏｎから、最後の半周期のパルス幅を調整して決定する。
【００２９】ここで、検出される出力電圧値Ｖｎ 、Ｖｎ−１ はディジタル化された値である。実際には、スイッチング半導体素子のスイッチング半周期の充電量で上昇する電圧値ΔＶｎ はコンデンサＣｄ の充電電圧が上昇するのに伴い僅かづつ小さくなる。すなわち、上記上昇電圧値ΔＶｎ において、ｎ は自然数であり、上昇電圧値ΔＶ１ 、ΔＶ２ 、ΔＶ３ 、ΔＶ４ 、・・・・・は同一の設定パルス幅で充電される電圧が徐々に小さくなっていく。しかし、その半周期一回での電圧上昇分の差は出力電圧値が大きくなるに伴い小さくなり、目標電圧Ｖｆ の比較的直前では隣り合う電圧上昇分はほとんど等しくなる。
【００３０】ここでは、出力電圧が、目標電圧Ｖｆ よりも低い電圧であって、スイッチング半導体素子のスイッチング半周期での充電量の差が小さくなる程度まで充電された電圧Ｖ１ になった後に、あるスイッチング半導体素子半周期で上昇する電圧分ΔＶｎ と、次のスイッチング半導体素子半周期で上昇する電圧分ΔＶｎ＋１ とがほぼ同じであるとして次の半周期後の出力電圧Ｖｎ＋１ を予測してスイッチング半導体素子のオン時間を制御する。
【００３１】スイッチング半導体素子のオン時間を変化させたときに１回のスイッチング半周期での出力電圧上昇分は，入力電圧が変動するとその出力電圧の上昇分も変わる。ただし、目標出力電圧の精度が十分高く充電することができれば、出力電圧の検出する手段を省けるために、入力電圧の変動を考慮しなくてもよい。入力電圧の変動分を考慮する場合は、コンデンサ充電器において、入力電圧を検出する検出回路を備えておく。また、制御回路内のＣＰＵでは、入力電圧に応じたスイッチング半導体素子のオン時間に対して半周期で上昇する出力電圧とが１対１の関係を記憶しておき、この検出した入力電圧の検出値をもとにして、前述したパルス幅の制御を行う。
【００３２】また、目標電圧値Ｖｆ は、制御回路１内の並列演算処理手段６に設定され、負荷コンデンサＣｄ に対する充電電圧値Ｖ１ の目標である最終設定電圧である。なお、この駆動パルスの最大幅は、スイッチング半導体素子Ｓ１〜Ｓ４のオン／オフ動作において、隣り合う駆動パルスによりスイッチング半導体素子Ｓ１とＳ２又はＳ３とＳ４が同時にオン状態となって短絡することが無く、そのスイッチング周波数で正常にコンデンサ充電器を動作させることができる範囲で可能な最大デューティーサイクルのパルス幅として求められる。充電時間に余裕がある場合には最大駆動パルス幅より小さく設定された駆動パルス幅の駆動パルスでも良く、また幾つか前の駆動パルス幅を調整したり、駆動パルス数を調整しても良い。ここで、充電初期においては、一定の駆動パルス幅よりも小さな一定の駆動パルス幅、又は徐々に大きくなる駆動パルス幅のソフトスタート用駆動パルスで充電を開始するようにしても良い。
【００３３】以上述べた実施例では、最も安定で精度の高い出力電圧検出値が求められる例について述べたが、電力変換装置がコンデンサ充電装置の場合であっても、コンデンサの電圧が変化しない一定期間だけで出力電圧の検出を行う必要はなく、動作している全期間で出力電圧を検出し、それらを所定の高周波数のディジタル値に変換して、各ディジタルの出力電圧検出値が求められる度に前述のようにして出力電圧検出値の平均値を求めても勿論よい。この場合でも、従来に比べてかなり精度の高い安定な出力電圧を維持できる。また、以上述べた実施例では、コンデンサ充電回路の特定の予測充電について説明したが、他の予測充電又は通常の充電制御の場合にも、同様に本発明を適用できる。
【００３４】以上述べた実施例の他に、Ｘ線用高電圧電源などの場合のように高い安定度の直流高電圧又は直流電圧が要求される装置にあっても、本発明を前述と同様に適用でき、同様の効果が特に発揮される。
さらにまた、前記実施の形態では単体の電源回路からなる電力変換装置について述べたが、単体の電源回路を二つ以上並列接続してなる電力変換装置であっても、本発明を前述と同様に適用でき、同様な効果が得られる。なお、当然のことであるが、具体的な構成は前記実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
【００３５】
【発明の効果】本発明は以上述べたような特徴を有しており、入力電圧や出力電圧の瞬間的な変動、又はノイズなどにより影響を受けること無く、出力電圧を正確かつ安定に検出できるので、安定した精度の高い負荷電圧値を得ることができる。また、信号を高速で並列処理できるＦＰＧＡなどによる並列演算処理手段を用いているので、複雑な演算処理をしてもＣＰＵの最大の読み出し速度で、前記出力電圧検出値の平均値を得ることができ、このことが更に一層、負荷電圧の安定化と高精度化に寄与する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による電力変換装置を説明するための図である。
【図２】電力変換装置の制御回路において、出力電圧の検出からパルス幅変調するまでのフローチャート図である。
【図３】本発明の第２の実施形態によるコンデンサ充電器を説明するための図である。
【図４】並列共振型コンバータのスイッチング半導体素子Ｓ１とＳ４の駆動パルスとスイッチング半導体素子Ｓ２とＳ３駆動パルスと、共振用コンデンサ電流と負荷コンデンサ電流とに流れる電流との関係、及び負荷コンデンサの出力電圧との関係を示す図である。
【図５】並列共振型コンバータの半周期を三つの領域で分割した場合の領域ａから領域ｃの動作を示した説明図である。
【図６】従来の並列共振型コンバータの構成を示す概念図である。
【符号の説明】
１−制御回路 ２−分圧器
３−出力電圧検出回路 ４−アナログ・ディジタル・コンバータ
５−ＣＰＵ ６−ＦＰＧＡ（フィールド・プログラマ
ブル・ゲート・アレイ） ７−ドライブ回路
ＩＶ−インバータ部 Ｒｅ −整流回路
Ｈ−変圧器 Ｃｄ −負荷コンデンサ[0001]
BACKGROUND OF THE
[0002]
2. Description of the Related Art Taking a capacitor charger as an example of a power converter, the capacitor charger is a high-speed repetition of a capacitor at the first stage of a driving pulse power supply of a driving pulse laser such as a copper vapor laser or an excimer laser, that is, a load capacitor. Used to charge. In particular, in the case of excimer lasers, it is often required to charge a load capacitor with high accuracy. As shown in FIG. 6, the conventional capacitor charger is configured by connecting a rectifier circuit Re to the output of the inverter IV. That is, the capacitor charger controls the output power of the DC voltage source DC, converts the DC voltage supplied from the DC voltage source DC into an AC voltage (square wave AC voltage) by the inverter unit IV, and is boosted by the transformer H. The rectified AC voltage is rectified by the rectifier circuit Re, and the rectified current charges the load capacitor Cd.
The control unit 100 controls the charging of the load capacitor Cd to be charged by dividing the charged voltage value of the load capacitor Cd into a measured voltage proportional to the charged voltage value by the voltage divider M1. The measured voltage is compared with a set voltage indicating a target value of the charging voltage of the load capacitor Cd. That is, the control unit 100 determines whether or not the measured voltage from the voltage divider M1 has exceeded a set voltage set internally, and if so, stops the inverter unit IV at that time. Then, the charging of the load capacitor Cd is stopped. (For example,
[Patent Document 1] Japanese Patent Application Laid-Open No. H11-332151 (3, 4 pages, FIGS. 1 and 4)
[Patent Document 2] Japanese Patent Application Laid-Open No. 8-280173 (
[0004]
However, most of the conventional power converters use an analog control method, and therefore continuously detect the output voltage. In such analog control, it is necessary for the control unit to take noise countermeasures so that the noise generated by the high-frequency switching operation does not affect the detected output voltage value. As a noise countermeasure for detection, a sufficiently large filter is used on the input side of the detection circuit. As a result, the detected voltage value is detected later than the actual output voltage value, and high-precision charging cannot be performed.
In view of the above problems, the present invention provides a control method and a method for a power conversion device capable of obtaining a stable and accurate output voltage detection value without delay and obtaining a high-speed and high-accuracy output voltage. It is an object to provide an applied power converter.
[0005]
According to a first aspect of the present invention, there is provided a power converter for controlling a switching semiconductor element such that a detection signal of an output voltage becomes equal to a predetermined reference signal. In the control method of (a), a predetermined number N (an integer of 4 or more) of output voltage detection values is obtained by analog-to-digital conversion processing during a predetermined period or the entire period of the switching cycle of the switching semiconductor element; Memorizing a value, reading the latest (N-1) output voltage detection values, and reading out the latest output voltage detection value and the readout value each time a new output voltage detection value is obtained. The (N-1) output voltage detection values are compared, and a maximum output voltage detection value and a minimum output voltage detection value are calculated and processed. And calculating an average value of the remaining output voltage detection values excluding the maximum output voltage detection value and the minimum output voltage detection value, and calculating the average value of the output voltage detection values. A control method of a power converter, wherein an average value is used as the detection signal of the output voltage.
According to a second aspect of the present invention, in order to solve the above-mentioned problem, in the first aspect, the average value of the output voltage detection values is read out at a predetermined cycle, thereby obtaining the output voltage detection value. A method of controlling a power conversion device, wherein a part of an average value is used as a detection signal of the output voltage.
According to a third aspect of the present invention, the frequency of the output voltage detection value is four times or more the switching frequency of the switching semiconductor element. Provided is a method for controlling a power conversion device.
According to a fourth aspect of the present invention, there is provided a semiconductor device comprising: one or a plurality of switching semiconductor elements; and the switching semiconductor element such that a detection signal of an output voltage is equal to a predetermined reference signal. And a control circuit for controlling the power conversion device, wherein the control circuit detects an output voltage of the power conversion device, and outputs an analog voltage detection signal of a digital output having a frequency higher than a switching frequency of the switching semiconductor element. A voltage detecting means for converting into a voltage detection value, and a memory for storing the digital output voltage detection value, and reading out the latest predetermined number N (an integer of 4 or more) -1 of the latest output voltage detection values; N-1) The output voltage detection values are compared with the N output voltage detection values including the just-detected output voltage detection value. The maximum output voltage detection value and the minimum output voltage detection value in the output voltage detection value are obtained, and the average value of the remaining output voltage detection values excluding the maximum output voltage detection value and the minimum output voltage detection value is calculated. And a parallel operation processing means for obtaining an output voltage detection signal obtained by performing a parallel operation process.
According to a fifth aspect of the present invention, in order to solve the above problem, in the fourth aspect, the control circuit includes at least an FPGA (Field Programmable Gate Array) and a CPU, and is obtained by the FPGA. A power conversion device for reading an average value of the output voltage detection values at a predetermined cycle by a signal from the CPU and comparing the read value with a predetermined reference signal to generate a pulse width control signal; I will provide a.
[0010]
DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention is particularly characterized by the formation of an output voltage detection signal. In each switching cycle of a switching semiconductor device, four or more predetermined number N or more output voltage detection values are obtained. Each time a new output voltage detection value is obtained, a total of N total of the latest predetermined number N-1 of output voltage detection values stored in the memory and the output voltage detection value just detected are compared. The maximum output voltage detection value and the minimum output voltage detection value are obtained, and an average value of the remaining output voltage detection values excluding them is calculated and sequentially obtained, and the average value is obtained as an output voltage detection signal and The feature is that
An embodiment of a power converter according to the present invention will be described below with reference to the drawings. With reference to FIG. 1, a description will be given of a main circuit of a device for converting an input voltage Vin into an output voltage Vo, and a power conversion device configured by a
Although not shown in FIG. 1, the main circuit usually includes an inverter IV, which is a switching semiconductor element such as an FET (field effect transistor) or an IGBT (insulated gate bipolar transistor). Be composed. For example, in the case of a full-bridge type, it is configured by a circuit in which four switching semiconductor elements are bridge-connected. In order to obtain a desired output power, the power converter performs pulse width modulation (PWM) in the switching operation of the inverter unit to control the amount of input-side power supplied to the output side.
Next, the
Therefore, the digitized detection values are stored in the parallel processing means 6 comprising an FPGA (field programmable gate array) 5a and a CPU 5b at a time interval sufficiently shorter than the switching cycle of the switching semiconductor element. And is temporarily stored in a register (not shown). This parallel operation processing means 6 can read out (N-1) output voltage detection values that are one less than the detected four or more predetermined set numbers N. FIG. 2 shows a flowchart from the detection of the output voltage to the pulse width modulation. First, when a new digitized output voltage detection value is obtained, then the latest (N-1) output voltage detection values among those detected before the output voltage detection value are read out.
In the FPGA 5a, a total of N output voltages obtained by adding the newly detected output voltage detection value and (N-1) output voltage detection values extracted from a register (not shown) are output. The detected values are compared, and among the N output voltage detected values, a maximum output voltage detected value and a minimum output voltage detected value are obtained. Next, the remaining (N−2) output voltage detection values excluding the maximum output voltage detection value and the minimum output voltage detection value are arithmetically processed, and their average value Va is obtained. Each time the digitized output voltage detection value is sent into the FPGA 5a, the above operation is performed and the remaining (N-2) excluding the maximum output voltage detection value and the minimum output voltage detection value An average value Va of the output voltage detection values is obtained.
Here, since this parallel operation speed is considerably higher than the processing speed of the CPU 5b, the average value Va of the output voltage detection values sequentially obtained in the parallel operation process is read out at regular intervals according to the read speed of the CPU 5b. The output Va is used as an output voltage detection signal. Note that the average value Va of the output voltage detection values during the certain interval is not read.
This output voltage detection signal is compared with a predetermined constant or stored variable reference value Vf so that they are equal or when the output voltage detection signal is larger than the reference value Vf, A pulse width modulation (PWM) signal having a pulse width is supplied to the drive circuit 7. The drive circuit 7 drives the switching semiconductor element by forming a PWM signal of desired power. By performing such pulse width modulation, the power converter can control the amount of input-side power supplied to the output side with high accuracy without delay.
Next, as a second embodiment of the present invention, a case where the power conversion device is a capacitor charging device will be described.
With reference to FIG. 3, a description will be given of a main circuit including a DC power supply DC, a resonant inverter circuit, a converter circuit Re including a rectifier circuit, and a capacitor Cd, and a power conversion device including a
When generating an AC voltage, the inverter IV outputs a drive pulse train input so that the combination of the switching semiconductor elements S3 and S2 and the combination of the switching semiconductor elements S1 and S4 are turned on alternately. The control converts the DC voltage to the AC voltage. In the step-up or step-down transformer H, on the primary side, one terminal is connected to the inverter section IV and the other terminal is directly connected to the inverter section IV. On the secondary side, the transformer H has a resonance capacitor Cr inserted between terminals and is connected to the rectifier circuit Re. Note that the resonance capacitor Cr may be connected to the primary side. The rectifier circuit Re is composed of rectifier diodes D1 to D4 connected in a bridge configuration. The rectifier circuit Re performs full-wave rectification on the boosted AC voltage output from the transformer H, and supplies the DC voltage to the load capacitor Cd as a DC charging current. Output.
Here, the rectifier circuit Re is reverse-biased during a period when the voltage on the input side is lower than the voltage of the capacitor Cd. Therefore, only during that period, that is, when a certain drive pulse is input to the resonance type inverter, Therefore, no current flows through the capacitor Cd for a certain period within the drive pulse width. During this period, the voltage of the capacitor Cd is constant and relatively insensitive to noise and the like. Therefore, if the output voltage is detected during this period, the detection can be performed with relatively high accuracy. Therefore, during a substantially constant period of time without increasing the voltage of the capacitor Cd, that is, the output voltage, the parallel operation processing means 6 performs the parallel operation of the output voltage detection value stored as described above and the latest output voltage detection value. By processing, the average value of the output voltage detection values is obtained, and the average value is used as the output voltage detection signal, whereby a more accurate and stable output voltage can be obtained.
Referring to FIGS. 4 and 5, a circuit operation in a half cycle of the switching in this embodiment will be described. In FIG. 4, the horizontal axis indicates time, the upper axis indicates the driving pulses of the switching semiconductor elements S1 and S4 and the driving pulses of the switching semiconductor elements S2 and S3, and the middle axis indicates the current of the resonance capacitor and the load capacitor. The lower part shows the current, and the lower part shows the output voltage. FIG. 5 shows the flow of current in each region when the circuit operation in the switching half cycle of the capacitor charger is divided into three operation regions.
The period a in FIG. 4 is a period until the rectifier diodes D1 and D4 on the secondary side start to conduct when the switching semiconductor elements S1 and S4 are on, as shown in FIG. That is, the case where the voltage of the resonance capacitor Cr is lower than the voltage of the load capacitor Cd. During this period, a current flows only through the resonance capacitor Cr and no current flows through the load capacitor Cd. Therefore, the output voltage, that is, the voltage of the load capacitor Cd is constant. In this embodiment, as will be described later in detail, while a drive pulse is applied to the switching semiconductor elements S1 and S4 or S3 and S2, a period a in which the output voltage is constant is set as an output voltage detection period, It is assumed that four or more predetermined number (N) of output voltage detection values are detected in the voltage detection period a.
When the resonance capacitor Cr is charged until the voltage substantially matches the voltage of the load capacitor Cd, the rectifier diodes D1 and D4 on the secondary side begin to conduct as shown in FIG. At time t2), the current flows through the load capacitor Cd. For this reason, in the output voltage rising period b of FIG. 4, the output voltage is increased by charging the load capacitor Cd. This continues as long as the switching semiconductor elements S1 and S4 are in the ON state.
After the switching semiconductor elements S1 and S4 are turned off, energy is recovered to the input side through the internal diodes of the switching semiconductor elements S3 and S2 as shown in FIG. Also in this period, since the rectifier diodes D1 and D4 on the secondary side conduct, a current flows in the load capacitor Cd, and the output voltage rises (period c in FIG. 5). As can be seen from the above description, the detection of the output voltage is performed within the period in which the output voltage is constant and within the time t1 to t2 (output voltage detection period a) in FIG. The output voltage can be detected relatively accurately and stably without providing any filter circuit. Further, as shown at the bottom of FIG. 4, from the time point t1 when the switching semiconductor element is turned on, the switching semiconductor element is prevented from being affected by the instantaneous generation of noise when the switching semiconductor element is turned on. Similarly, from the time point ts later on, the instantaneous noise caused by the conduction of the rectifier diode on the secondary side is sufficiently avoided. Is preferably performed during the previous time point tf.
Next, the detection of the output voltage and a control method using the detected value will be specifically described. In this embodiment, a period in which the output voltage is constant is defined as an output voltage detection period a, and a predetermined number N (an integer of 4 or more) of output voltage detection values is detected in the output voltage detection period. . These output voltage detection values are sequentially stored in the FPGA 5a of the parallel operation processing means 6. Each time a new output voltage detection value is input to the FPGA 5a, the latest (N-1) output voltage detection values among the output voltage detection values stored in a register (not shown) of the FPGA 5a are read out, A high-speed parallel operation including a new output voltage detection value is performed, a maximum output voltage detection value and a minimum output voltage detection value are obtained, and an average value of the output voltage detection values excluding these is calculated. Desired.
To explain this point in detail, as shown in the output voltage waveform in the lower part of FIG. 4, the output voltage is detected in the output voltage detection period a by a certain reference pulse, and the output voltage detection value Vn Are input to the parallel processing means 6. At this time, if the latest (N-1) output voltage detection values read out of the stored ones are V1, V2, V3,... The detected value Vn and the read (N-1) output voltage detected values V1, V2, V3,..., Vm are compared with each other and subjected to arithmetic processing to obtain the maximum and minimum output voltage detected values. Subsequently, the parallel operation processing means 6 excludes the maximum output voltage detection value and the minimum output voltage detection value from the N output voltage detection values, and leaves the remaining (N-2), that is, two or more, An output voltage detection value is obtained, and these (N-2) output voltage detection values are arithmetically processed to obtain an average value Ve. The average value Ve is used for control as an output voltage detection signal.
In this manner, in this embodiment, one or more average values Ve of the output voltage detection values used for control as the output voltage detection signal in the output voltage detection period a are obtained. Then, based on the read signal from the CPU 5a, the average value Ve of the output voltage detection values is obtained as a digital output voltage detection signal. At this time, since the reading speed of the CPU 5b is slower than the parallel operation processing speed of the FPGA 5a, the average value Ve of the output voltage detection values is not read out at all, but is read out at regular intervals. The parallel operation processing means 6 compares the average value Ve of the output voltage detection values read out at a constant interval with a predetermined constant or changing reference signal to generate a pulse width modulation (PWM) signal. It is given to the circuit 7.
Next, an example in which prediction control is performed using the average value Ve of the output voltage detection values will be described. Assuming that the average value of the output voltage detection values detected in the output voltage detection period a immediately before that and stored in the register of the
Next, the predicted voltage value Vn + 1 is compared with the target output voltage Vf, and when the predicted voltage value Vn + 1 is smaller than the target output voltage Vf (Vn + 1 <Vf), a predetermined value is determined. The switching semiconductor element is operated with a substantially constant pulse width. However, when the predicted output voltage Vn + 1 to be output next is larger than the target output voltage Vf (Vn + 1> Vf), the pulse width is controlled for the first time. First, ΔV = Vf−
When the on-time of the switching semiconductor element is changed, the output voltage increase in one half of one switching cycle is the output voltage rising period b due to the ON state of the switching semiconductor element, and the switching semiconductor element is turned off. This is due to the conduction period (period c in FIG. 5) of the secondary side rectifier diode after the above. The relation between the on-time of the switching semiconductor element and the increase in the output voltage is such that the output voltage that increases in a half cycle with respect to the on-time of the switching semiconductor element has a one-to-one relation. In particular, the time ta during which the voltage does not rise from the time when the drive pulse is turned on is stored in a ROM (not shown) of the CPU 5b. When the on-time of the switching semiconductor element and the voltage rise have a proportional relationship, ΔV / Δt is stored in the CPU 5b of the
Here, the detected output voltage values Vn and Vn-1 are digitized values. In practice, the voltage value ΔVn that increases with the charge amount of the switching semiconductor element in the switching half cycle gradually decreases as the charge voltage of the capacitor Cd increases. That is, in the rising voltage value ΔVn, n is a natural number, and in the rising voltage values ΔV1, ΔV2, ΔV3, ΔV4,..., The voltage charged with the same set pulse width gradually decreases. However, the difference between the voltage rises in one half cycle becomes smaller as the output voltage value increases, and the voltage rises adjacent to each other become almost equal relatively shortly before the target voltage Vf.
Here, the output voltage is lower than the target voltage Vf, and after the output voltage becomes the voltage V1 charged to such an extent that the difference in charge amount in the switching half cycle of the switching semiconductor element becomes smaller, The output voltage Vn + 1 after the next half cycle is predicted by assuming that the voltage component ΔVn rising in the switching semiconductor device half cycle and the voltage component ΔVn + 1 rising in the next switching semiconductor device half cycle are substantially the same. Control the on-time.
When the on-time of the switching semiconductor element is changed, the output voltage rise in one switching half cycle changes when the input voltage fluctuates. However, if the target output voltage can be charged with sufficiently high accuracy, it is not necessary to consider the fluctuation of the input voltage in order to omit the means for detecting the output voltage. When the variation of the input voltage is taken into consideration, the capacitor charger is provided with a detection circuit for detecting the input voltage. Further, the CPU in the control circuit stores a one-to-one relationship between the on-time of the switching semiconductor element corresponding to the input voltage and the output voltage that increases in a half cycle, and detects the detected input voltage. The above-described pulse width control is performed based on the value.
The target voltage value Vf is a final set voltage which is set in the parallel processing means 6 in the
In the embodiment described above, an example in which the most stable and accurate output voltage detection value is obtained has been described. However, even when the power conversion device is a capacitor charging device, a constant capacitor voltage does not change. It is not necessary to detect the output voltage only during the period, the output voltage is detected during the entire operation period, and converted to a predetermined high-frequency digital value, and the output voltage detection value for each digital is obtained. Of course, the average value of the output voltage detection values may be obtained as described above. Even in this case, it is possible to maintain a stable output voltage with considerably higher accuracy than in the related art. Further, in the embodiment described above, the specific predicted charging of the capacitor charging circuit has been described, but the present invention can be similarly applied to other predicted charging or normal charging control.
In addition to the above-described embodiment, the present invention can be applied to an apparatus requiring a high stable DC high voltage or DC voltage, such as a high voltage power supply for X-rays. And the same effect is particularly exhibited.
Furthermore, in the above-described embodiment, a power conversion device including a single power supply circuit has been described. However, the present invention may be applied to a power conversion device including two or more single power supply circuits connected in parallel. It can be applied and a similar effect is obtained. Needless to say, the specific configuration is not limited to the above-described embodiment, and any change in the design without departing from the gist of the present invention is also included in the present invention.
[0035]
According to the present invention, the output voltage can be accurately and stably detected without being influenced by the instantaneous fluctuation of the input voltage or the output voltage or the noise. Therefore, a stable and accurate load voltage value can be obtained. In addition, since a parallel operation processing unit such as an FPGA that can process signals in parallel at high speed is used, it is possible to obtain the average value of the output voltage detection values at the maximum reading speed of the CPU even when performing complicated operation processing. This further contributes to stabilization of the load voltage and higher accuracy.
[Brief description of the drawings]
FIG. 1 is a diagram for explaining a power converter according to a first embodiment of the present invention.
FIG. 2 is a flowchart from a detection of an output voltage to a pulse width modulation in a control circuit of the power converter.
FIG. 3 is a diagram illustrating a capacitor charger according to a second embodiment of the present invention.
FIG. 4 shows the relationship between the driving pulses of the switching semiconductor elements S1 and S4, the driving pulses of the switching semiconductor elements S2 and S3, the resonance capacitor current and the load capacitor current, and the output of the load capacitor of the parallel resonance type converter. FIG. 4 is a diagram illustrating a relationship with a voltage.
FIG. 5 is an explanatory diagram showing an operation from a region a to a region c when a half cycle of the parallel resonance type converter is divided into three regions.
FIG. 6 is a conceptual diagram showing a configuration of a conventional parallel resonance type converter.
[Explanation of symbols]
1-Control circuit 2-Voltage divider
3-Output voltage detection circuit 4-Analog / digital converter
5-CPU 6-FPGA (field programmer)
Bull gate array) 7-Drive circuit
IV-Inverter part Re-Rectifier circuit
H-transformer Cd-load capacitor
Claims (5)
前記スイッチング半導体素子のスイッチング周期の所定の期間又は全期間において所定数Ｎ（４以上の整数）の出力電圧検出値をアナログ−ディジタル変換処理して求めるステップと、
前記出力電圧検出値をメモリするステップと、
最新の（Ｎ−１）個の前記出力電圧検出値を読み出すステップと、
新たに出力電圧検出値が求められる毎に、この最新の出力電圧検出値と前記読み出された（Ｎ−１）個の前記出力電圧検出値を比較して、それらの内の最大の出力電圧検出値と最小の出力電圧検出値とを演算処理して求めるステップと、
前記最大の出力電圧検出値と最小の出力電圧検出値とを除いた残りの前記出力電圧検出値の平均値を演算処理して求めるステップと、
を備え、前記出力電圧検出値の前記平均値を前記出力電圧の検出信号とすることを特徴とする電力変換装置の制御方法。In a control method of a power conversion device that controls a switching semiconductor element so that a detection signal of an output voltage is equal to a predetermined reference signal,
Obtaining a predetermined number N (an integer of 4 or more) of output voltage detection values in a predetermined period or the entire period of the switching cycle of the switching semiconductor element by analog-digital conversion processing;
Storing the output voltage detection value;
Reading the latest (N-1) output voltage detection values;
Each time a new output voltage detection value is obtained, the latest output voltage detection value is compared with the readout (N-1) output voltage detection values, and the maximum output voltage among them is calculated. Calculating and calculating the detected value and the minimum output voltage detected value;
Calculating and calculating an average value of the remaining output voltage detection values excluding the maximum output voltage detection value and the minimum output voltage detection value,
And controlling the average value of the output voltage detection values as the detection signal of the output voltage.
前記出力電圧検出値の前記平均値は、予め決めた周期で読み出すことにより、前記出力電圧検出値の前記平均値の一部分が前記出力電圧の検出信号として利用されることを特徴とする電力変換装置の制御方法。In claim 1,
The power conversion device, wherein the average value of the output voltage detection values is read at a predetermined cycle, so that a part of the average value of the output voltage detection values is used as a detection signal of the output voltage. Control method.
前記出力電圧検出値の周波数は、前記スイッチング半導体素子のスイッチング周波数の４倍以上であることを特徴とする電力変換装置の制御方法。In claim 1,
The control method of a power converter, wherein a frequency of the output voltage detection value is at least four times a switching frequency of the switching semiconductor element.
前記制御回路は、
前記電力変換装置の出力電圧を検出し、そのアナログ電圧検出信号を前記スイッチング半導体素子のスイッチング周波数よりも高い周波数のディジタルの出力電圧検出値に変換する電圧検出手段と、
前記ディジタルの出力電圧検出値をメモリし、その内の最新の所定数Ｎ（４以上の整数）−１の出力電圧検出値を読み出し、その読み出した（Ｎ−１）個の出力電圧検出値と検出されたばかりの出力電圧検出値を含めたＮ個の出力電圧検出値を比較し、その比較結果から前記出力電圧検出値における最大の出力電圧検出値と最小の出力電圧検出値を求め、これら最大の出力電圧検出値と最小の出力電圧検出値を除外した残りの前記出力電圧検出値の平均値を並列演算処理して求めて出力電圧検出信号とする並列演算処理手段と、
を備えたことを特徴とする電力変換装置。A power conversion device including one or more switching semiconductor elements and a control circuit that controls the switching semiconductor elements such that a detection signal of an output voltage is equal to a predetermined reference signal;
The control circuit includes:
Voltage detection means for detecting an output voltage of the power conversion device, and converting the analog voltage detection signal into a digital output voltage detection value having a frequency higher than the switching frequency of the switching semiconductor element;
The digital output voltage detection values are stored in memory, and the latest predetermined number N (an integer of 4 or more) -1 output voltage detection values are read out of the digital output voltage detection values. The N output voltage detection values including the output voltage detection value just detected are compared, and the maximum output voltage detection value and the minimum output voltage detection value among the output voltage detection values are obtained from the comparison result. A parallel operation processing means for obtaining an output voltage detection value and an average value of the remaining output voltage detection values excluding the minimum output voltage detection value by performing a parallel operation and obtaining an output voltage detection signal;
A power conversion device comprising:
前記制御回路は、少なくともＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）及びＣＰＵを備え、前記ＦＰＧＡで求められた前記出力電圧検出値の平均値を、前記ＣＰＵからの信号により、予め決められた周期で読み出し、予め決められた基準信号と比較してパルス幅制御信号を発生することを特徴とする電力変換装置。In claim 4,
The control circuit includes at least an FPGA (Field Programmable Gate Array) and a CPU, and calculates an average value of the output voltage detection values obtained by the FPGA at a predetermined cycle based on a signal from the CPU. A power conversion device for reading out and comparing with a predetermined reference signal to generate a pulse width control signal.
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|---|---|---|---|---|
| JP2007228659A (en) * | 2006-02-21 | 2007-09-06 | Shindengen Electric Mfg Co Ltd | Dc-dc converter |
| US10305365B2 (en) | 2016-07-13 | 2019-05-28 | Fuji Electric Co., Ltd. | Power module with high-side and low-side programmable circuits |
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- 2002-09-04 JP JP2002258395A patent/JP4387646B2/en not_active Expired - Fee Related
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