JP2020108246A - Control circuit, and dc/dc converter device - Google Patents

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Abstract

To provide a control circuit that does not cause an imbalance in a length of a period when each drive signal to be output becomes a high level.SOLUTION: A control circuit 4 that performs control by outputting a drive signal to a DC/DC converter device A1 includes: a comparator 41a that outputs status signals (first, second status signals) indicating whether it is a period for performing switching or a period for stopping switching by comparing an output voltage signal V detected by a voltage sensor 47 with a target voltage Vref; a D flip-flop 44 that adjusts and outputs a level of the status signal so that the switching timing of the status signal is synchronized with the timing of a clock pulse signal; and a drive signal generating portion 46 that generates first and second drive signals based on the adjusted state signal. The number of drive pulse signals of each drive signal is the same within one period defined by the clock pulse signal, and the pulse widths are the same, so there is no imbalance in the length of the period when each switching element is ON.SELECTED DRAWING: Figure 1

Description

本発明は、スイッチング素子を備えた装置に、前記スイッチング素子を駆動する駆動信号を出力して制御を行う制御回路、および、当該制御回路を備えるＤＣ/ＤＣコンバータ装置に関する。 The present invention relates to a control circuit that outputs a drive signal that drives the switching element to a device that includes the switching element to perform control, and a DC/DC converter device that includes the control circuit.

ＤＣ/ＤＣコンバータ装置におけるフィードバック制御方式として、ヒステリシス制御が知られている。例えば、特許文献１には、ヒステリシス制御によって電力変換部のフィードバック制御を行う制御回路が開示されている。 Hysteresis control is known as a feedback control method in a DC/DC converter device. For example, Patent Document 1 discloses a control circuit that performs feedback control of a power conversion unit by hysteresis control.

図８（ａ）は、ハーフブリッジ型のインバータ回路を備え、ヒステリシス制御を行うＤＣ/ＤＣコンバータ装置の一例の概略を示す回路図である。ＤＣ/ＤＣコンバータ装置Ａ１００は、直流電源Ｂより入力される直流電圧を、所望の直流電圧に変換して、負荷Ｃに供給する。ＤＣ/ＤＣコンバータ装置Ａ１００は、２つのスイッチング素子１１，１２を備えたハーフブリッジ回路を有し、直流を交流に変換するインバータ回路１、交流を直流に変換する整流平滑回路３、インバータ回路１と整流平滑回路３とを絶縁するためのトランス２、および、インバータ回路１の各スイッチング素子１１，１２を駆動する駆動信号を生成する制御回路４００を備えている。 FIG. 8A is a circuit diagram showing an outline of an example of a DC/DC converter device including a half-bridge type inverter circuit and performing hysteresis control. The DC/DC converter device A100 converts a DC voltage input from the DC power supply B into a desired DC voltage and supplies the DC voltage to the load C. The DC/DC converter device A100 has a half-bridge circuit including two switching elements 11 and 12, and includes an inverter circuit 1 for converting direct current into alternating current, a rectifying/smoothing circuit 3 for converting alternating current into direct current, and an inverter circuit 1. The transformer 2 for insulating the rectifying/smoothing circuit 3 from the rectifying/smoothing circuit 3 and the control circuit 400 for generating drive signals for driving the switching elements 11 and 12 of the inverter circuit 1 are provided.

制御回路４００は、コンパレータ４１０および駆動信号生成部４６０を備えている。コンパレータ４１０は、電圧センサが検出した出力電圧信号と目標電圧とを比較して、比較結果に応じてハイレベル信号とローレベル信号とを切り替えて出力する。図８（ｂ）は、コンパレータ４１０の入力信号と出力信号とを示す図である。図８（ｂ）の上段には、電圧センサが検出した出力電圧信号Ｖと、目標電圧Ｖrefとを示している。コンパレータ４１０はヒステリシスを有しており、図８（ｂ）の上段では、目標電圧Ｖrefのヒステリシスの範囲を電圧ＶHから電圧ＶLで示している。図８（ｂ）の中段には、コンパレータ４１０から出力される状態信号を示している。コンパレータ４１０は、出力電圧信号Ｖが電圧ＶL未満になるとハイレベル信号を出力し、出力電圧信号Ｖが電圧ＶHを超過するまでハイレベル信号を継続する。また、出力電圧信号Ｖが電圧ＶHを超過するとローレベル信号を出力し、出力電圧信号Ｖが電圧ＶL未満になるまでローレベル信号を継続する。 The control circuit 400 includes a comparator 410 and a drive signal generator 460. The comparator 410 compares the output voltage signal detected by the voltage sensor with the target voltage, and switches between the high level signal and the low level signal and outputs the signal according to the comparison result. FIG. 8B is a diagram showing an input signal and an output signal of the comparator 410. The output voltage signal V detected by the voltage sensor and the target voltage V ref are shown in the upper part of FIG. 8B. The comparator 410 has hysteresis, and in the upper part of FIG. 8B, the range of hysteresis of the target voltage V ref is shown by the voltage V H to the voltage V L. The state signal output from the comparator 410 is shown in the middle part of FIG. The comparator 410 outputs a high level signal when the output voltage signal V becomes less than the voltage V L , and continues the high level signal until the output voltage signal V exceeds the voltage V H. Further, when the output voltage signal V exceeds the voltage V H , the low level signal is output, and the low level signal is continued until the output voltage signal V becomes less than the voltage V L.

駆動信号生成部４６０は、コンパレータ４１０から出力される状態信号に基づいて、スイッチング素子１１，１２を駆動するための駆動信号を生成する。図８（ｂ）の下段には、駆動信号生成部４６０から出力される第１駆動信号および第２駆動信号を示している。第１駆動信号は、スイッチング素子１１を駆動する駆動信号であり、状態信号がローレベル期間にはローレベル信号となり、ハイレベル期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号になっている。第２駆動信号は、スイッチング素子１２を駆動する駆動信号であり、状態信号がローレベル期間にはローレベル信号となり、ハイレベル期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号になっている。また、第１駆動信号の駆動パルス信号を当該駆動パルス信号の半周期だけ遅らせた信号になっている。出力電圧信号Ｖが電圧ＶL未満になるとインバータ回路１が駆動するので、出力電圧が上昇し、出力電圧信号Ｖが電圧ＶHを超過すると、インバータ回路１が停止するので、出力電圧が下降する。これにより、出力電圧が目標電圧Ｖrefに制御される。 The drive signal generation unit 460 generates a drive signal for driving the switching elements 11 and 12 based on the state signal output from the comparator 410. In the lower part of FIG. 8B, the first drive signal and the second drive signal output from the drive signal generation unit 460 are shown. The first drive signal is a drive signal for driving the switching element 11, and the state signal becomes a low level signal during a low level period, and a high level drive pulse signal and a low level signal generated in a predetermined cycle during a high level period. It is a signal that is generated alternately with the signal. The second drive signal is a drive signal for driving the switching element 12, and the state signal becomes a low level signal during a low level period, and a high level drive pulse signal and a low level generated at a predetermined cycle during a high level period. It is a signal that is generated alternately with the signal. In addition, the drive pulse signal of the first drive signal is delayed by a half cycle of the drive pulse signal. When the output voltage signal V becomes less than the voltage V L , the inverter circuit 1 is driven, so that the output voltage rises, and when the output voltage signal V exceeds the voltage V H , the inverter circuit 1 stops and the output voltage falls. .. As a result, the output voltage is controlled to the target voltage V ref .

特開２０１６−１５２６４２号公報JP, 2016-152642, A

図８（ｂ）に示すように、状態信号のハイレベル期間は一定していない。したがって、第１駆動信号と第２駆動信号とでは、駆動パルス信号の数が異なる場合がある。例えば、図８（ｂ）に示す状態信号の左側のハイレベル期間では、第１駆動信号の駆動パルス信号が４つであるのに対して、第２駆動信号の駆動パルス信号は３つになっている。第１駆動信号と第２駆動信号とで駆動パルス信号の数が異なると、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じる。図８の例では、スイッチング素子１１がＯＮとなる時間の方が、スイッチング素子１２がＯＮとなる時間より長くなる。ＯＮとなる時間にアンバランスが生じると、トランス２に偏磁が生じて飽和してしまうおそれがある。 As shown in FIG. 8B, the high level period of the status signal is not constant. Therefore, the number of drive pulse signals may be different between the first drive signal and the second drive signal. For example, in the high level period on the left side of the state signal shown in FIG. 8B, the number of drive pulse signals of the first drive signal is four, while the number of drive pulse signals of the second drive signal is three. ing. When the number of drive pulse signals differs between the first drive signal and the second drive signal, imbalance occurs in the length of the period in which each switching element is ON. In the example of FIG. 8, the time when the switching element 11 is ON is longer than the time when the switching element 12 is ON. If an imbalance occurs in the ON time, the transformer 2 may be demagnetized and saturated.

本発明は、上記した事情のもとで考え出されたものであって、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない制御回路を提供することを目的としている。 The present invention has been conceived under the above circumstances, and an object thereof is to provide a control circuit in which imbalance does not occur in the length of the period in which each switching element is ON.

本発明の第１の側面によって提供される制御回路は、複数のスイッチング素子を備えた装置に、各スイッチング素子を駆動する駆動信号をそれぞれ出力して制御を行う制御回路であって、前記装置の出力に関する電気情報を検出する第１検出手段と、前記第１検出手段が検出した電気情報の値が、予め定めた上限閾値を超過したときから予め定めた下限閾値以上の状態を継続している間は、前記電気情報の値が第１状態であることを示す第１状態信号を出力するとともに、前記電気情報の値が、前記下限閾値未満の状態になったときから前記上限閾値以下の状態を継続している間は、前記電気情報の値が第２状態であることを示す第２状態信号を出力する状態判定手段と、予め定めた周期でクロックパルス信号を生成するクロック生成手段と、前記第１状態信号から前記第２状態信号への切替タイミング及び前記第２状態信号から前記第１状態信号への切替タイミングが前記クロックパルス信号のタイミングに同期するように、前記第１状態信号及び前記第２状態信号の信号レベルを調整して出力する切替タイミング調整手段と、前記切替タイミング調整手段から出力された信号が前記第１状態信号の場合には、前記各スイッチング素子を駆動させないように、且つ、前記切替タイミング調整手段から出力された信号が前記第２状態信号の場合には、前記各スイッチング素子を駆動させるために、前記各スイッチング素子用の駆動信号を生成する駆動信号生成手段とを備えており、前記切替タイミング調整手段から出力された信号が前記第２状態信号のときに、前記駆動信号生成手段において生成される各スイッチング素子用の駆動信号を構成する駆動パルス信号の数は、前記クロックパルス信号が規定する１周期内で同じ数であり、且つ、前記駆動パルス信号のパルス幅はいずれも同じであることを特徴とする。 A control circuit provided by the first aspect of the present invention is a control circuit that outputs a drive signal for driving each switching element to a device including a plurality of switching elements to control the apparatus. The first detection means for detecting electrical information regarding the output and the value of the electrical information detected by the first detection means continue to be in a state of being equal to or higher than a predetermined lower threshold value from when the value exceeds a predetermined upper threshold value. While outputting the first state signal indicating that the value of the electrical information is in the first state, the value of the electrical information is equal to or less than the upper threshold from the time when the value is less than the lower threshold. While continuing, the state determining means for outputting a second state signal indicating that the value of the electrical information is in the second state, and the clock generating means for generating a clock pulse signal at a predetermined cycle, The first state signal and the first state signal so that the switching timing from the first state signal to the second state signal and the switching timing from the second state signal to the first state signal are synchronized with the timing of the clock pulse signal. Switching timing adjusting means for adjusting and outputting the signal level of the second state signal, and when the signal output from the switching timing adjusting means is the first state signal, do not drive the switching elements. Further, when the signal output from the switching timing adjusting means is the second state signal, drive signal generating means for generating a drive signal for each of the switching elements in order to drive each of the switching elements, When the signal output from the switching timing adjusting means is the second state signal, the number of drive pulse signals forming the drive signal for each switching element generated in the drive signal generating means is , The same number in one cycle defined by the clock pulse signal, and the pulse widths of the drive pulse signals are the same.

この構成によると、第１状態信号から第２状態信号への切替タイミング及び第２状態信号から第１状態信号への切替タイミングがクロックパルス信号のタイミングに同期するように、第１状態信号及び第２状態信号の信号レベルを調整するので、調整後の第１状態信号及び第２状態信号は、クロックパルス信号の１周期の自然数倍の期間を有する信号になる。また、切替タイミング調整手段から出力された信号が第２状態信号のときに、駆動信号生成手段において生成される各スイッチング素子用の駆動信号を構成する駆動パルス信号の数は、クロックパルス信号が規定する１周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない。 According to this configuration, the first state signal and the first state signal and the first state signal are synchronized so that the switching timing from the first state signal to the second state signal and the switching timing from the second state signal to the first state signal are synchronized with the timing of the clock pulse signal. Since the signal level of the two-state signal is adjusted, the adjusted first and second state signals become signals having a period that is a natural number multiple of one cycle of the clock pulse signal. Further, when the signal output from the switching timing adjusting means is the second state signal, the number of drive pulse signals constituting the drive signal for each switching element generated in the drive signal generating means is defined by the clock pulse signal. The number is the same within one cycle. Further, the pulse widths of the drive pulse signals of the respective drive signals are the same. Therefore, imbalance does not occur in the length of the period in which each switching element is ON.

本発明の好ましい実施の形態においては、前記装置の出力に関する他の電気情報を検出する第２検出手段と、前記第２検出手段で検出した電気情報に基づいて、前記装置に異常が発生しているか否かを判定する異常判定手段とを更に備え、前記状態判定手段は、前記異常判定手段が異常が発生していないと判定したときには、前記第１状態信号と前記第２状態信号とを出力し、前記異常判定手段が異常が発生していると判定したときは、前記第１状態信号を出力する。 In a preferred embodiment of the present invention, an abnormality occurs in the device based on second detection means for detecting other electric information related to the output of the device and the electric information detected by the second detection means. An abnormality determining means for determining whether or not there is an abnormality, and the state determining means outputs the first state signal and the second state signal when the abnormality determining means determines that no abnormality has occurred. However, when the abnormality determining means determines that an abnormality has occurred, the first state signal is output.

この構成では、第２検出手段として、例えば、前記装置の出力電流信号を検出する電流センサを用い、この電流センサが検出した出力電流値に基づいて過電流が発生しているか否かを判定することができる。このような異常判定手段によって、異常が発生していると判定されたとき、状態判定手段は第１状態信号のみを出力する。そのため、駆動信号生成手段では、各スイッチング素子を駆動させるための駆動信号を生成しない。したがって、異常が発生していると判定されたときには装置を停止させることができる。 In this configuration, for example, a current sensor that detects the output current signal of the device is used as the second detection means, and it is determined whether an overcurrent has occurred based on the output current value detected by the current sensor. be able to. When the abnormality determination means determines that an abnormality has occurred, the state determination means outputs only the first state signal. Therefore, the drive signal generation means does not generate a drive signal for driving each switching element. Therefore, when it is determined that an abnormality has occurred, the device can be stopped.

本発明の好ましい実施の形態においては、前記上限閾値は、前記下限閾値よりも大きい値である。この構成によると、状態判定手段においてヒステリシス特性を持たせた判定ができる。 In a preferred embodiment of the present invention, the upper limit threshold is a value larger than the lower limit threshold. According to this configuration, the state determination means can make a determination having a hysteresis characteristic.

本発明の好ましい実施の形態においては、前記上限閾値と前記下限閾値とが同じ値である。この構成によると、閾値の設定が容易になる。 In a preferred embodiment of the present invention, the upper limit threshold and the lower limit threshold have the same value. With this configuration, it becomes easy to set the threshold value.

本発明の第２の側面によって提供されるＤＣ/ＤＣコンバータ装置は、本発明の第１の側面によって提供される制御回路と、インバータ回路と、整流回路と、前記インバータ回路と前記整流回路との間に配置されたトランスとを備えていることを特徴とする。この構成によると、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない。そのため、トランスに偏磁が生じて飽和してしまうことを抑制することができる。 A DC/DC converter device provided by the second aspect of the present invention comprises a control circuit provided by the first aspect of the present invention, an inverter circuit, a rectifying circuit, the inverter circuit and the rectifying circuit. And a transformer arranged between them. According to this configuration, there is no imbalance in the length of the period in which each switching element is ON. Therefore, it is possible to prevent the transformer from being biased and being saturated.

本発明によると、第１状態信号から第２状態信号への切替タイミング及び第２状態信号から第１状態信号への切替タイミングがクロックパルス信号のタイミングに同期するように、第１状態信号及び第２状態信号の信号レベルを調整するので、調整後の第１状態信号及び第２状態信号は、クロックパルス信号の１周期の自然数倍の期間を有する信号になる。また、切替タイミング調整手段から出力された信号が第２状態信号のときに、駆動信号生成部において生成される各スイッチング素子用の駆動信号を構成する駆動パルス信号の数は、クロックパルス信号が規定する１周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない。 According to the present invention, the first state signal and the first state signal are arranged so that the switching timing from the first state signal to the second state signal and the switching timing from the second state signal to the first state signal are synchronized with the timing of the clock pulse signal. Since the signal level of the two-state signal is adjusted, the adjusted first and second state signals become signals having a period that is a natural number multiple of one cycle of the clock pulse signal. Further, when the signal output from the switching timing adjusting means is the second state signal, the clock pulse signal defines the number of drive pulse signals forming the drive signal for each switching element generated in the drive signal generation unit. The number is the same within one cycle. Further, the pulse widths of the drive pulse signals of the respective drive signals are the same. Therefore, imbalance does not occur in the length of the period in which each switching element is ON.

第１実施形態に係るＤＣ/ＤＣコンバータ装置の概略を示す回路図である。It is a circuit diagram which shows the outline of the DC/DC converter apparatus which concerns on 1st Embodiment. 第１実施形態に係る制御回路の各部の信号の波形を示すタイムチャートである。6 is a time chart showing waveforms of signals at various parts of the control circuit according to the first embodiment. 第１実施形態に係る制御回路の変形例の各部の信号の波形を示すタイムチャートである。7 is a time chart showing waveforms of signals at various parts of the modified example of the control circuit according to the first embodiment. 第２実施形態に係るＤＣ/ＤＣコンバータ装置の概略を示す回路図である。It is a circuit diagram which shows the outline of the DC/DC converter apparatus which concerns on 2nd Embodiment. 第２実施形態に係る制御回路の各部の信号の波形を示すタイムチャートである。7 is a time chart showing signal waveforms of various parts of the control circuit according to the second embodiment. 第３実施形態に係るインターリーブ・マルチフェーズコンバータ装置の概略を示す回路図である。It is a circuit diagram which shows the outline of the interleaved multi-phase converter apparatus which concerns on 3rd Embodiment. 第３実施形態に係る制御回路の各部の信号の波形を示すタイムチャートである。9 is a time chart showing waveforms of signals at various parts of the control circuit according to the third embodiment. 従来のＤＣ/ＤＣコンバータ装置の一例を説明するための図であり、（ａ）は概略を示す回路図であり、（ｂ）は制御回路の各部の信号の波形を示すタイムチャートである。It is a figure for demonstrating an example of the conventional DC/DC converter device, (a) is a schematic circuit diagram, and (b) is a time chart which shows the waveform of the signal of each part of a control circuit.

以下、本発明の好ましい実施の形態を、本発明に係る制御回路をＤＣ/ＤＣコンバータ装置に用いた場合を例として、添付図面を参照して具体的に説明する。 Hereinafter, preferred embodiments of the present invention will be specifically described with reference to the accompanying drawings, taking a case where a control circuit according to the present invention is used in a DC/DC converter device as an example.

図１および図２は、第１実施形態に係るＤＣ/ＤＣコンバータ装置を説明するための図である。図１は、第１実施形態に係るＤＣ/ＤＣコンバータ装置の概略を示す回路図である。図２は、第１実施形態に係る制御回路の各部の信号の波形を示すタイムチャートである。 1 and 2 are diagrams for explaining the DC/DC converter device according to the first embodiment. FIG. 1 is a circuit diagram showing an outline of the DC/DC converter device according to the first embodiment. FIG. 2 is a time chart showing waveforms of signals at various parts of the control circuit according to the first embodiment.

図１に示すように、ＤＣ/ＤＣコンバータ装置Ａ１は、インバータ回路１、トランス２、整流平滑回路３、および制御回路４を備えている。ＤＣ/ＤＣコンバータ装置Ａ１は、直流電源Ｂより入力される直流をインバータ回路１で交流に変換してトランス２の一次側端子に入力し、トランス２の２次側端子から出力される交流を整流平滑回路３で直流に変換して、負荷Ｃに供給する。制御回路４は、ＤＣ/ＤＣコンバータ装置Ａ１の出力端子間の電圧を検出し、当該電圧が目標電圧になるように、インバータ回路１に駆動信号を出力することで、フィードバック制御を行っている。これにより、ＤＣ/ＤＣコンバータ装置Ａ１は、目標電圧に制御された直流電圧を負荷Ｃに供給する。 As shown in FIG. 1, the DC/DC converter device A1 includes an inverter circuit 1, a transformer 2, a rectifying/smoothing circuit 3, and a control circuit 4. The DC/DC converter device A1 converts direct current input from the direct current power supply B into alternating current by the inverter circuit 1 and inputs the alternating current to the primary side terminal of the transformer 2, and rectifies alternating current output from the secondary side terminal of the transformer 2. The smoothing circuit 3 converts it to direct current and supplies it to the load C. The control circuit 4 detects the voltage between the output terminals of the DC/DC converter device A1 and outputs a drive signal to the inverter circuit 1 so that the voltage becomes the target voltage, thereby performing feedback control. Thus, the DC/DC converter device A1 supplies the DC voltage controlled to the target voltage to the load C.

インバータ回路１は、ハーフブリッジ型のインバータであり、直流電源Ｂから入力される直流を交流に変換して、トランス２に出力する。インバータ回路１は、２つのスイッチング素子１１，１２を備えたハーフブリッジ回路および共振回路１５を備えている。ハーフブリッジ回路は、２つのスイッチング素子１１，１２を備えている。本実施形態では、スイッチング素子１１，１２としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を使用している。なお、スイッチング素子１１，１２はＭＯＳＦＥＴに限定されず、バイポーラトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor : 絶縁ゲート・バイポーラトランジスタ）などであってもよい。スイッチング素子１１とスイッチング素子１２とは、スイッチング素子１１のソース端子とスイッチング素子１２のドレイン端子とが接続されて、直列接続されている。スイッチング素子１１のドレイン端子は直流電源Ｂの正極側に接続され、スイッチング素子１２のソース端子は直流電源Ｂの負極側に接続されて、ブリッジ構造を形成している。各スイッチング素子１１，１２には、フライホイールダイオードが逆並列に接続されている。スイッチング素子１１，１２のゲート端子には、制御回路４から駆動信号が入力される。スイッチング素子１１とスイッチング素子１２との接続点には共振回路１５が接続されている。スイッチング素子１１がＯＮ状態でスイッチング素子１２がＯＦＦ状態の場合、接続点の電位は直流電源Ｂの正極側の電位となる。一方、スイッチング素子１１がＯＦＦ状態でスイッチング素子１２がＯＮ状態の場合、接続点の電位は直流電源Ｂの負極側の電位となる。これにより、直流電源Ｂの正極側の電位と負極側の電位とが切り替えられたパルス状の交流信号が接続点から出力される。共振回路１５は、インダクタとコンデンサとを直列接続した直列共振回路である。共振回路１５の共振特性により、ハーフブリッジ回路から入力される交流信号は、共振周波数（クロック周波数）の正弦波信号になって出力される。また、スイッチング素子１１およびスイッチング素子１２がともにＯＦＦ状態を継続する場合、インバータ回路１は停止して、正弦波信号の出力を停止する。なお、インバータ回路１の構成は限定されない。 The inverter circuit 1 is a half-bridge type inverter, which converts direct current input from the direct current power supply B into alternating current and outputs the alternating current to the transformer 2. The inverter circuit 1 includes a half bridge circuit including two switching elements 11 and 12 and a resonance circuit 15. The half bridge circuit includes two switching elements 11 and 12. In this embodiment, MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) are used as the switching elements 11 and 12. The switching elements 11 and 12 are not limited to MOSFETs, and may be bipolar transistors, IGBTs (Insulated Gate Bipolar Transistors), or the like. The switching element 11 and the switching element 12 are connected in series by connecting the source terminal of the switching element 11 and the drain terminal of the switching element 12 to each other. The drain terminal of the switching element 11 is connected to the positive electrode side of the DC power supply B, and the source terminal of the switching element 12 is connected to the negative electrode side of the DC power supply B to form a bridge structure. A flywheel diode is connected in antiparallel to each of the switching elements 11 and 12. A drive signal is input from the control circuit 4 to the gate terminals of the switching elements 11 and 12. A resonance circuit 15 is connected to a connection point between the switching element 11 and the switching element 12. When the switching element 11 is in the ON state and the switching element 12 is in the OFF state, the potential at the connection point is the potential on the positive electrode side of the DC power supply B. On the other hand, when the switching element 11 is in the OFF state and the switching element 12 is in the ON state, the potential at the connection point becomes the potential on the negative electrode side of the DC power supply B. As a result, a pulsed AC signal in which the positive side potential and the negative side potential of the DC power supply B are switched is output from the connection point. The resonance circuit 15 is a series resonance circuit in which an inductor and a capacitor are connected in series. Due to the resonance characteristic of the resonance circuit 15, the AC signal input from the half bridge circuit is output as a sine wave signal having a resonance frequency (clock frequency). Further, when both the switching element 11 and the switching element 12 continue to be in the OFF state, the inverter circuit 1 is stopped and the output of the sine wave signal is stopped. The configuration of the inverter circuit 1 is not limited.

トランス２は、インバータ回路１と整流平滑回路３とを絶縁するためのものである。トランス２の一次側巻線は、インバータ回路１の出力端子と直流電源Ｂの負極側の間に接続されている。また、トランス２の二次側巻線は、整流平滑回路３の入力端子間に接続されている。トランス２は、インバータ回路１と整流平滑回路３とを絶縁した状態で、インバータ回路１が出力する信号を整流平滑回路３に入力する。 The transformer 2 is for insulating the inverter circuit 1 and the rectifying/smoothing circuit 3 from each other. The primary winding of the transformer 2 is connected between the output terminal of the inverter circuit 1 and the negative side of the DC power supply B. The secondary winding of the transformer 2 is connected between the input terminals of the rectifying/smoothing circuit 3. The transformer 2 inputs the signal output from the inverter circuit 1 to the rectifying/smoothing circuit 3 in a state where the inverter circuit 1 and the rectifying/smoothing circuit 3 are insulated.

整流平滑回路３は、トランス２より入力される交流を直流に変換する。整流平滑回路３は、４つのダイオードをブリッジ接続した全波整流回路、および、インダクタとコンデンサとを備えた平滑回路を備えている。整流平滑回路３は、トランス２より入力される交流を全波整流回路で整流し、平滑回路で平滑して、負荷Ｃに出力する。なお、整流平滑回路３の構成は限定されず、交流を直流に変換するものであればよい。例えば、全波整流回路の代わりに半波整流回路などの他の整流回路を用いてもよい。また、整流平滑回路３を、倍電圧整流回路やコッククロフト・ウォルトン回路としてもよい。 The rectifying/smoothing circuit 3 converts alternating current input from the transformer 2 into direct current. The rectifying/smoothing circuit 3 includes a full-wave rectifying circuit in which four diodes are bridge-connected, and a smoothing circuit including an inductor and a capacitor. The rectifying/smoothing circuit 3 rectifies the alternating current input from the transformer 2 with a full-wave rectifying circuit, smoothes it with a smoothing circuit, and outputs it to the load C. The configuration of the rectifying/smoothing circuit 3 is not limited and may be any one that can convert alternating current to direct current. For example, instead of the full-wave rectifier circuit, another rectifier circuit such as a half-wave rectifier circuit may be used. Further, the rectifying/smoothing circuit 3 may be a voltage doubler rectifying circuit or a Cockcroft-Walton circuit.

制御回路４は、インバータ回路１に駆動信号を出力して、出力電圧のフィードバック制御を行う。図１に示すように、制御回路４は、コンパレータ４１ａ、コンパレータ４１ｂ、論理積回路４２、クロック生成部４３、Ｄフリップフロップ４４、フォトカプラ４５、駆動信号生成部４６、電圧センサ４７、および電流センサ４８を備えている。 The control circuit 4 outputs a drive signal to the inverter circuit 1 to perform feedback control of the output voltage. As shown in FIG. 1, the control circuit 4 includes a comparator 41a, a comparator 41b, an AND circuit 42, a clock generation unit 43, a D flip-flop 44, a photocoupler 45, a drive signal generation unit 46, a voltage sensor 47, and a current sensor. Equipped with 48.

電圧センサ４７は、ＤＣ/ＤＣコンバータ装置Ａ１の出力電圧を検出する。電圧センサ４７は、例えば分圧回路を有し、ＤＣ/ＤＣコンバータ装置Ａ１の出力端子間の電圧を分圧して、出力電圧信号Ｖとして出力する。なお、「電圧センサ４７」は、本発明の「第１検出手段」の一例に相当する。また、ＤＣ/ＤＣコンバータ装置Ａ１の出力電圧は、本発明の「電気情報」の一例に相当する。電流センサ４８は、ＤＣ/ＤＣコンバータ装置Ａ１の出力電流を検出する。電流センサ４８は、検出した出力電流に対応する電圧を出力電流信号Ｉとして出力する。「電流センサ４８」は、本発明の「第２検出手段」の一例に相当する。また、ＤＣ/ＤＣコンバータ装置Ａ１の出力電流は、本発明の「他の電気情報」の一例に相当する。 The voltage sensor 47 detects the output voltage of the DC/DC converter device A1. The voltage sensor 47 has, for example, a voltage dividing circuit, divides the voltage between the output terminals of the DC/DC converter device A1, and outputs the voltage as an output voltage signal V. The "voltage sensor 47" corresponds to an example of the "first detecting means" of the present invention. The output voltage of the DC/DC converter device A1 corresponds to an example of the "electrical information" of the present invention. The current sensor 48 detects the output current of the DC/DC converter device A1. The current sensor 48 outputs a voltage corresponding to the detected output current as an output current signal I. The “current sensor 48” corresponds to an example of the “second detecting means” of the present invention. The output current of the DC/DC converter device A1 corresponds to an example of "other electrical information" of the present invention.

コンパレータ４１ａは、電圧センサ４７が検出した出力電圧信号Ｖと目標電圧Ｖrefとを比較する。コンパレータ４１ａの反転入力端子には、電圧センサ４７が接続されて、電圧センサ４７が検出した出力電圧信号Ｖが入力される。コンパレータ４１ａの非反転入力端子には、電圧用基準電源が接続されて、目標電圧Ｖrefが入力される。コンパレータ４１ａは、出力電圧信号Ｖと目標電圧Ｖrefとの比較結果に応じてハイレベル信号とローレベル信号とを切り替えて、状態信号として出力する。コンパレータ４１ａは、ヒステリシスを有しており、目標電圧Ｖrefのヒステリシスの範囲を電圧ＶHから電圧ＶLとする。コンパレータ４１ａは、出力電圧信号Ｖが目標電圧Ｖrefより低い電圧ＶL未満になるとハイレベル信号を出力する。そして、出力電圧信号Ｖが目標電圧Ｖrefより高い電圧ＶH以下の状態を継続している間はハイレベル信号を継続する。出力電圧信号Ｖが電圧ＶHを超過するとローレベル信号を出力し、出力電圧信号Ｖが電圧ＶL以上の状態を継続している間はローレベル信号を継続する。コンパレータ４１ａの出力端子は論理積回路４２の一方の入力端子に接続されており、コンパレータ４１ａは、状態信号を論理積回路４２に出力する。なお、「コンパレータ４１ａ」は、本発明の「状態判定手段」の一例（一部の場合を含む）に相当する。 The comparator 41a compares the output voltage signal V detected by the voltage sensor 47 with the target voltage Vref . The voltage sensor 47 is connected to the inverting input terminal of the comparator 41a, and the output voltage signal V detected by the voltage sensor 47 is input. The voltage reference power supply is connected to the non-inverting input terminal of the comparator 41a, and the target voltage V ref is input. The comparator 41a switches between a high level signal and a low level signal according to the result of comparison between the output voltage signal V and the target voltage V ref, and outputs it as a status signal. The comparator 41a has hysteresis, and the hysteresis range of the target voltage V ref is changed from the voltage V H to the voltage V L. The comparator 41a outputs a high level signal when the output voltage signal V becomes less than the voltage VL lower than the target voltage Vref . Then, the high level signal is continued while the output voltage signal V continues to be in the state of being equal to or lower than the voltage V H higher than the target voltage V ref . When the output voltage signal V exceeds the voltage V H , a low level signal is output, and the low level signal is maintained while the output voltage signal V continues to be at a voltage VL or higher. The output terminal of the comparator 41 a is connected to one input terminal of the AND circuit 42, and the comparator 41 a outputs a status signal to the AND circuit 42. The "comparator 41a" corresponds to an example (including a part of the case) of the "state determination means" of the present invention.

図２（ａ）は、コンパレータ４１ａに入力される出力電圧信号Ｖおよび目標電圧Ｖrefの波形を示している。また、目標電圧Ｖrefのヒステリシスの範囲を示す電圧ＶHおよび電圧ＶLを示している。図２（ｂ）は、コンパレータ４１ａが出力する状態信号の波形を示している。状態信号は、時刻ｔ１でＶ＜ＶLとなったことでハイレベル信号（本発明の第２状態信号の一例）に切り替り、時刻ｔ３でＶ＞ＶHになるまでハイレベル信号を継続している。すなわち、Ｖ≦ＶHの状態を継続している間は、ハイレベル信号を継続している。そして、時刻ｔ３でＶ＞ＶHになりローレベル信号に切り替った後は、時刻ｔ５でＶ＜ＶLとなるまでローレベル信号（本発明の第１状態信号の一例）を継続している。すなわち、Ｖ≧ＶLの状態を継続している間は、ローレベル信号を継続している。 FIG. 2A shows the waveforms of the output voltage signal V and the target voltage V ref input to the comparator 41a. Further, the voltage V H and the voltage V L indicating the hysteresis range of the target voltage V ref are shown. FIG. 2B shows the waveform of the status signal output from the comparator 41a. Status signal, <switches to the high level signal by becomes V L (an example of the second state signal of the present invention), V at time t3> V at time t1 continues a high level signal until the V H ing. That is, the high level signal is maintained while the condition of V≦V H is maintained. Then, at time t3, V>V H , and after switching to the low level signal, the low level signal (an example of the first state signal of the present invention) is continued until V<V L at time t5. .. That is, the low level signal is continued while the state of V≧V L is continued.

コンパレータ４１ｂは、過電流を検出するものであり、電流センサ４８が検出した出力電流信号Ｉと、過電流検出のための閾値Ｉrefとを比較する。コンパレータ４１ｂの反転入力端子には、電流センサ４８が接続されて、電流センサ４８が検出した出力電流信号Ｉが入力される。コンパレータ４１ｂの非反転入力端子には、電流用基準電源が接続されて、電流用閾値Ｉrefが入力される。コンパレータ４１ｂは、出力電流信号Ｉと電流用閾値Ｉrefとの比較結果に応じてハイレベル信号とローレベル信号とを切り替えて、過電流検出信号として出力する。コンパレータ４１ｂは、出力電流信号Ｉが電流用閾値Ｉrefより低い間はハイレベル信号を出力し、出力電流信号Ｉが電流用閾値Ｉrefより高くなるとローレベル信号を出力する。つまり、コンパレータ４１ｂは、過電流検出信号として、通常時にはハイレベル信号を出力し、過電流が検出された場合にローレベル信号を出力する。コンパレータ４１ｂの出力端子は論理積回路４２の他方の入力端子に接続されており、コンパレータ４１ｂは、過電流検出信号を論理積回路４２に出力する。なお、「コンパレータ４１ｂ」は、本発明の「異常判定手段」の一例（一部の場合を含む）に相当する。 The comparator 41b detects an overcurrent, and compares the output current signal I detected by the current sensor 48 with a threshold Iref for detecting an overcurrent. The current sensor 48 is connected to the inverting input terminal of the comparator 41b, and the output current signal I detected by the current sensor 48 is input. A current reference power supply is connected to the non-inverting input terminal of the comparator 41b, and the current threshold I ref is input. The comparator 41b switches between a high level signal and a low level signal according to the result of comparison between the output current signal I and the current threshold value I ref, and outputs it as an overcurrent detection signal. The comparator 41b during the output current signal I is lower than the current threshold I ref outputs a high level signal, the output current signal I and outputs a low level signal becomes higher than the current threshold I ref. That is, the comparator 41b outputs a high level signal as an overcurrent detection signal during normal operation, and outputs a low level signal when overcurrent is detected. The output terminal of the comparator 41b is connected to the other input terminal of the AND circuit 42, and the comparator 41b outputs an overcurrent detection signal to the AND circuit 42. The "comparator 41b" corresponds to an example (including a part of the case) of the "abnormality determining means" of the present invention.

論理積回路４２は、論理回路であり、コンパレータ４１ａより入力される状態信号と、コンパレータ４１ｂより入力される過電流検出信号との論理積を出力する。論理積回路４２の出力信号は、状態信号と過電流検出信号がともにハイレベル信号の場合に、ハイレベル信号になり、それ以外の場合はローレベル信号になる。論理積回路４２の出力端子は、Ｄフリップフロップ４４のＤ入力端子に接続されており、論理積回路４２は、出力信号をＤフリップフロップ４４に出力する。なお、「論理積回路４２」は、本発明の「状態判定手段」の一例（一部の場合を含む）に相当する。 The logical product circuit 42 is a logical circuit, and outputs a logical product of the status signal input from the comparator 41a and the overcurrent detection signal input from the comparator 41b. The output signal of the AND circuit 42 becomes a high level signal when both the state signal and the overcurrent detection signal are high level signals, and becomes a low level signal otherwise. The output terminal of the AND circuit 42 is connected to the D input terminal of the D flip-flop 44, and the AND circuit 42 outputs the output signal to the D flip-flop 44. The "logical product circuit 42" corresponds to an example (including a part of the case) of the "state determination means" of the present invention.

クロック生成部４３は、クロックパルス信号を生成する。本実施形態では、クロックパルス信号の周波数を、例えば１７０ｋＨｚとしている。なお、クロックパルス信号の周波数は限定されない。クロック生成部４３の出力端子は、Ｄフリップフロップ４４のクロック入力端子に接続されており、クロック生成部４３は、生成したクロックパルス信号をＤフリップフロップ４４に出力する。また、クロック生成部４３は、生成したクロックパルス信号を駆動信号生成部４６にも出力する。図２（ｃ）は、クロック生成部４３が出力するクロックパルス信号の波形を示している。なお、「クロック生成部４３」は、本発明の「クロック生成手段」の一例に相当する。 The clock generator 43 generates a clock pulse signal. In this embodiment, the frequency of the clock pulse signal is set to 170 kHz, for example. The frequency of the clock pulse signal is not limited. The output terminal of the clock generation unit 43 is connected to the clock input terminal of the D flip-flop 44, and the clock generation unit 43 outputs the generated clock pulse signal to the D flip-flop 44. The clock generation unit 43 also outputs the generated clock pulse signal to the drive signal generation unit 46. FIG. 2C shows the waveform of the clock pulse signal output by the clock generation unit 43. The "clock generation unit 43" corresponds to an example of the "clock generation means" of the present invention.

Ｄフリップフロップ４４は、Ｄタイプのフリップフロップであり、Ｄ入力をクロックに同期して読み込み、次のクロックが入力されるまで保持する。Ｄフリップフロップ４４のＤ入力端子は論理積回路４２の出力端子に接続しているので、論理積回路４２の出力信号がＤ入力に入力される。Ｄフリップフロップ４４のクロック入力端子はクロック生成部４３の出力端子に接続しているので、クロック生成部４３が生成したクロックパルス信号がクロック入力端子に入力される。本実施形態では、クロックパルス信号の立ち上がりのタイミングで、読み込みを行う。したがって、論理積回路４２の出力信号のハイレベル信号からローレベル信号への切り替り、および、ローレベル信号からハイレベル信号への切り替りのタイミングが、クロックパルス信号の立ち上がりのタイミングまで遅延する。すなわち、切り替りのタイミングがクロックパルス信号のタイミングに同期される。そして、切り替りのタイミングが遅延された信号が、Ｄフリップフロップ４４のＱ出力から、ＯＮ／ＯＦＦコントロール信号として出力される。ＯＮ／ＯＦＦコントロール信号は、クロックパルス信号の周期の自然数倍のハイレベル期間を有する信号になる。Ｄフリップフロップ４４のＱ出力端子はフォトカプラ４５の入力端子に接続しており、Ｑ出力から出力されるＯＮ／ＯＦＦコントロール信号は、フォトカプラ４５を介して、駆動信号生成部４６に入力される。なお、「Ｄフリップフロップ４４」は、本発明の「切替タイミング調整手段」の一例に相当する。 The D flip-flop 44 is a D-type flip-flop, which reads the D input in synchronization with the clock and holds it until the next clock is input. Since the D input terminal of the D flip-flop 44 is connected to the output terminal of the AND circuit 42, the output signal of the AND circuit 42 is input to the D input. Since the clock input terminal of the D flip-flop 44 is connected to the output terminal of the clock generator 43, the clock pulse signal generated by the clock generator 43 is input to the clock input terminal. In this embodiment, reading is performed at the rising timing of the clock pulse signal. Therefore, the timing of switching the output signal of the AND circuit 42 from the high level signal to the low level signal and the timing of switching from the low level signal to the high level signal are delayed until the rising timing of the clock pulse signal. That is, the switching timing is synchronized with the timing of the clock pulse signal. Then, the signal whose switching timing is delayed is output from the Q output of the D flip-flop 44 as an ON/OFF control signal. The ON/OFF control signal becomes a signal having a high level period that is a natural number multiple of the cycle of the clock pulse signal. The Q output terminal of the D flip-flop 44 is connected to the input terminal of the photocoupler 45, and the ON/OFF control signal output from the Q output is input to the drive signal generation unit 46 via the photocoupler 45. .. The "D flip-flop 44" corresponds to an example of the "switching timing adjusting means" of the present invention.

図２（ｄ）は、Ｄフリップフロップ４４が出力するＯＮ／ＯＦＦコントロール信号の波形を示している。過電流が検出されていない状態（過電流検出信号がハイレベル信号の状態）では、コンパレータ４１ａが出力する状態信号（図２（ｂ）参照）が、Ｄフリップフロップ４４のＤ入力端子に入力される。また、クロック生成部４３が出力するクロックパルス信号（図２（ｃ）参照）が、Ｄフリップフロップ４４のクロック入力端子に入力される。ＯＮ／ＯＦＦコントロール信号は、状態信号（図２（ｂ）参照）において、ローレベル信号からハイレベル信号への切り替りのタイミング、および、ハイレベル信号からローレベル信号への切り替りのタイミングが、クロックパルス信号（図２（ｃ）参照）の立ち上がりのタイミングまで遅延した信号になっている。状態信号は時刻ｔ１（ｔ５）でハイレベル信号に切り替っているが、ＯＮ／ＯＦＦコントロール信号は、時刻ｔ１（ｔ５）の後のクロックパルス信号の立ち上がりタイミングである時刻ｔ２（ｔ６）でハイレベル信号に切り替っている。また、状態信号は時刻ｔ３でローレベル信号に切り替っているが、ＯＮ／ＯＦＦコントロール信号は、時刻ｔ３の後のクロックパルス信号の立ち上がりタイミングである時刻ｔ４でローレベル信号に切り替っている。図２に示した例では、スイッチングＯＮ期間（時刻ｔ２から時刻ｔ４）は、クロックパルス信号の周期の４倍になっている。 FIG. 2D shows the waveform of the ON/OFF control signal output from the D flip-flop 44. In the state where the overcurrent is not detected (the state where the overcurrent detection signal is a high level signal), the state signal output from the comparator 41a (see FIG. 2B) is input to the D input terminal of the D flip-flop 44. It Further, the clock pulse signal output from the clock generator 43 (see FIG. 2C) is input to the clock input terminal of the D flip-flop 44. In the ON/OFF control signal, in the status signal (see FIG. 2B), the timing of switching from the low level signal to the high level signal and the timing of switching from the high level signal to the low level signal are The signal is delayed until the rising timing of the clock pulse signal (see FIG. 2C). The status signal is switched to the high level signal at time t1 (t5), but the ON/OFF control signal is at the high level at time t2 (t6) which is the rising timing of the clock pulse signal after time t1 (t5). It has switched to a signal. Further, the status signal is switched to the low level signal at time t3, but the ON/OFF control signal is switched to the low level signal at time t4 which is the rising timing of the clock pulse signal after time t3. In the example shown in FIG. 2, the switching ON period (time t2 to time t4) is four times the cycle of the clock pulse signal.

フォトカプラ４５は、Ｄフリップフロップ４４と駆動信号生成部４６とを電気的に絶縁したまま、信号を伝達する。フォトカプラ４５は、発光素子と受光素子とを備え、入力された電気信号を発光素子により光に変換し、その光を受光した受光素子が電気信号に戻して出力する。Ｄフリップフロップ４４が出力したＯＮ／ＯＦＦコントロール信号は、フォトカプラ４５を介して、駆動信号生成部４６に入力される。 The photocoupler 45 transmits a signal while electrically insulating the D flip-flop 44 and the drive signal generation unit 46. The photocoupler 45 includes a light emitting element and a light receiving element, converts the input electric signal into light by the light emitting element, and the light receiving element that receives the light returns it to an electric signal and outputs it. The ON/OFF control signal output from the D flip-flop 44 is input to the drive signal generation unit 46 via the photo coupler 45.

駆動信号生成部４６は、フォトカプラ４５を介してＤフリップフロップ４４より入力されるＯＮ／ＯＦＦコントロール信号と、クロック生成部４３より入力されるクロックパルス信号とに基づいて、スイッチング素子１１，１２を駆動するための駆動信号を生成する。なお、「駆動信号生成部４６」は、本発明の「駆動信号生成手段」の一例に相当する。 The drive signal generation unit 46 switches the switching elements 11 and 12 based on the ON/OFF control signal input from the D flip-flop 44 via the photo coupler 45 and the clock pulse signal input from the clock generation unit 43. A drive signal for driving is generated. The "driving signal generating section 46" corresponds to an example of the "driving signal generating means" of the present invention.

図２（ｅ）は、駆動信号生成部４６が生成する第１駆動信号の波形を示している。駆動信号生成部４６は、ＯＮ／ＯＦＦコントロール信号のローレベル期間にはローレベル信号を、ＯＮ／ＯＦＦコントロール信号のハイレベル期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号を、スイッチング素子１１を駆動するための第１駆動信号として生成して出力する。なお、ＯＮ／ＯＦＦコントロール信号のハイレベル期間は、各スイッチング素子にスイッチングを行わせる期間なので、「スイッチングＯＮ期間」と記載する場合がある。また、ＯＮ／ＯＦＦコントロール信号のローレベル期間は、各スイッチング素子のスイッチングを停止させる期間なので「スイッチングＯＦＦ期間」と記載する場合がある。 FIG. 2E shows the waveform of the first drive signal generated by the drive signal generator 46. The drive signal generation unit 46 generates a low level signal during a low level period of the ON/OFF control signal, and a high level drive pulse signal and a low level signal generated at a predetermined cycle during a high level period of the ON/OFF control signal. A signal generated by alternately generating and is generated and output as a first drive signal for driving the switching element 11. The high-level period of the ON/OFF control signal is a period in which each switching element is caused to perform switching, and thus may be referred to as a "switching ON period". Further, the low level period of the ON/OFF control signal is a period in which the switching of each switching element is stopped, and thus may be referred to as a “switching OFF period”.

第１駆動信号の駆動パルス信号は、例えば、クロック生成部４３より入力されるクロックパルス信号の周期Ｔと同じ周期で発生させるパルス信号である。以下では、駆動パルス信号の周期をＴ’とする（本実施形態では、Ｔ’＝Ｔ）。クロックパルス信号の周期Ｔは、クロックパルス信号の立ち上がりタイミングから次のクロックパルス信号の立ち上がりタイミングまでの時間である。以下では、クロックパルス信号の立ち上がりタイミングから次のクロックパルス信号の立ち上がりタイミングまでを１周期とする。 The drive pulse signal of the first drive signal is, for example, a pulse signal generated in the same cycle as the cycle T of the clock pulse signal input from the clock generation unit 43. In the following, the cycle of the drive pulse signal is T'(T'=T in this embodiment). The cycle T of the clock pulse signal is the time from the rising timing of the clock pulse signal to the rising timing of the next clock pulse signal. In the following, one cycle is from the rising timing of the clock pulse signal to the rising timing of the next clock pulse signal.

駆動パルス信号は、スイッチング素子１１とスイッチング素子１２とが同時にＯＮになることを防ぐためのデッドタイムが設けられているので、パルス幅が１周期Ｔ’の１／２未満になっている。なお、デッドタイムは駆動パルス信号の１周期と比較してごく短い時間なので、図２（ｅ）においては表れていない（図２（ｆ）、図３（ｅ），（ｆ）、および、図５（ｅ），（ｆ）、（ｇ）、（ｈ）においても同様）。本実施形態では、デッドタイムは、各駆動パルス信号の前に設けられている。したがって、第１駆動信号の駆動パルス信号は、クロックパルス信号が規定する周期の開始タイミング（クロックパルス信号の立ち上がりタイミング）からデッドタイムが経過したタイミングで立ち上る。なお、デッドタイムは、各駆動パルス信号の後に設けられていてもよい。この場合、第１駆動信号の駆動パルス信号は、クロックパルス信号が規定する周期の開始タイミングで立ち上る。また、クロックパルス信号が規定する周期内における駆動パルス信号の位置は限定されない。 Since the drive pulse signal has a dead time for preventing the switching element 11 and the switching element 12 from being turned on at the same time, the pulse width is less than 1/2 of one cycle T'. Since the dead time is a very short time compared with one cycle of the drive pulse signal, it does not appear in FIG. 2(e) (FIG. 2(f), FIG. 3(e), (f), and FIG. 5(e), (f), (g), (h)). In the present embodiment, the dead time is provided before each drive pulse signal. Therefore, the drive pulse signal of the first drive signal rises at the timing when the dead time has elapsed from the start timing of the cycle defined by the clock pulse signal (the rising timing of the clock pulse signal). The dead time may be provided after each drive pulse signal. In this case, the drive pulse signal of the first drive signal rises at the start timing of the cycle defined by the clock pulse signal. Further, the position of the drive pulse signal within the cycle defined by the clock pulse signal is not limited.

図２（ｆ）は、駆動信号生成部４６が生成する第２駆動信号の波形を示している。駆動信号生成部４６は、スイッチングＯＦＦ期間にはローレベル信号を、スイッチングＯＮ期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号を、スイッチング素子１２を駆動するための第２駆動信号として生成して出力する。第２駆動信号の駆動パルス信号は、周期およびパルス幅が第１駆動信号の駆動パルス信号と同じで、デッドタイムが設けられたパルス信号である。第２駆動信号の駆動パルス信号は、スイッチングＯＮ期間において、第１駆動信号のローレベル期間内に配置されている。つまり、第１駆動信号の駆動パルス信号と第２駆動信号の駆動パルス信号とは重ならないようになっている。本実施形態では、駆動信号生成部４６は、第１駆動信号の駆動パルス信号に対してクロックパルス信号の半周期だけ駆動パルス信号を遅らせた信号を、第２駆動信号として生成して出力する。その結果、スイッチングＯＮ期間には、第１駆動信号の駆動パルス信号と第２駆動信号の駆動パルス信号とが同数だけ生成される。図２に示した例では、第１駆動信号の駆動パルス信号と第２駆動信号の駆動パルス信号とは、それぞれ４つ生成されている。 FIG. 2F shows the waveform of the second drive signal generated by the drive signal generator 46. The drive signal generation unit 46 generates a low level signal during the switching OFF period, and a signal that alternately generates a high level drive pulse signal and a low level signal that are generated in a predetermined cycle during the switching ON period, as a switching element. It is generated and output as a second drive signal for driving 12. The drive pulse signal of the second drive signal is a pulse signal having the same period and pulse width as the drive pulse signal of the first drive signal and having a dead time. The drive pulse signal of the second drive signal is arranged within the low level period of the first drive signal in the switching ON period. That is, the drive pulse signal of the first drive signal and the drive pulse signal of the second drive signal do not overlap. In the present embodiment, the drive signal generation unit 46 generates and outputs a signal obtained by delaying the drive pulse signal of the first drive signal by a half cycle of the clock pulse signal as the second drive signal. As a result, the same number of drive pulse signals of the first drive signal and drive pulse signals of the second drive signal are generated during the switching ON period. In the example shown in FIG. 2, four drive pulse signals of the first drive signal and four drive pulse signals of the second drive signal are generated.

図２（ｅ）に示す第１駆動信号がスイッチング素子１１に入力され、図２（ｆ）に示す第２駆動信号がスイッチング素子１２に入力される。時刻ｔ２から時刻ｔ４までの期間は、スイッチング素子１１およびスイッチング素子１２がＯＮ／ＯＦＦ動作するので、インバータ回路１が交流電圧を出力する。したがって、整流平滑回路３から直流電圧が出力され、出力電圧信号Ｖが上昇している（図２（ａ）参照）。一方、時刻ｔ４から時刻ｔ６までの期間は、スイッチング素子１１およびスイッチング素子１２がＯＮ／ＯＦＦ動作を停止するので、インバータ回路１が交流電圧を出力しない。したがって、整流平滑回路３から直流電圧が出力されず、出力電圧信号Ｖが下降している（図２（ａ）参照）。 The first drive signal shown in FIG. 2E is input to the switching element 11, and the second drive signal shown in FIG. 2F is input to the switching element 12. During the period from time t2 to time t4, the switching element 11 and the switching element 12 operate ON/OFF, so that the inverter circuit 1 outputs an AC voltage. Therefore, the DC voltage is output from the rectifying/smoothing circuit 3, and the output voltage signal V is rising (see FIG. 2A). On the other hand, during the period from time t4 to time t6, since the switching element 11 and the switching element 12 stop the ON/OFF operation, the inverter circuit 1 does not output the AC voltage. Therefore, the DC voltage is not output from the rectifying/smoothing circuit 3, and the output voltage signal V is falling (see FIG. 2A).

次に、本実施形態に係るＤＣ/ＤＣコンバータ装置Ａ１の作用および効果について説明する。 Next, the operation and effect of the DC/DC converter device A1 according to the present embodiment will be described.

本実施形態によると、制御回路４は、過電流が検出されていないとき（過電流検出信号がハイレベル信号のとき）は、コンパレータ４１ａの状態信号に基づいて、第１駆動信号および第２駆動信号を生成して、それぞれ、スイッチング素子１１およびスイッチング素子１２に出力する。出力電圧信号Ｖが低いときには、スイッチング素子１１およびスイッチング素子１２がＯＮ／ＯＦＦ動作するので出力電圧が上昇し、出力電圧信号Ｖが高いときには、スイッチング素子１１およびスイッチング素子１２がＯＮ／ＯＦＦ動作を停止するので出力電圧が下降する。これにより、出力電圧が目標電圧に近づくように制御される。また、スイッチングＯＮ期間は、クロックパルス信号の周期Ｔの自然数倍になっており、第１駆動信号および第２駆動信号の駆動パルス信号の周期Ｔ’はクロックパルス信号の周期Ｔと同じである。したがって、スイッチングＯＮ期間には、第１駆動信号および第２駆動信号の駆動パルス信号が、周期Ｔ’の自然数倍だけ含まれている。また、第１駆動信号の駆動パルス信号の数と第２駆動信号の駆動パルス信号の数は、クロックパルス信号が規定する１周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない。そのため、トランス２に偏磁が生じて飽和してしまうことを抑制することができる。 According to this embodiment, when the overcurrent is not detected (when the overcurrent detection signal is the high level signal), the control circuit 4 drives the first drive signal and the second drive signal based on the state signal of the comparator 41a. A signal is generated and output to the switching element 11 and the switching element 12, respectively. When the output voltage signal V is low, the switching element 11 and the switching element 12 perform ON/OFF operation, so that the output voltage rises, and when the output voltage signal V is high, the switching element 11 and the switching element 12 stop the ON/OFF operation. As a result, the output voltage drops. As a result, the output voltage is controlled so as to approach the target voltage. Further, the switching ON period is a natural multiple of the cycle T of the clock pulse signal, and the cycle T′ of the drive pulse signals of the first drive signal and the second drive signal is the same as the cycle T of the clock pulse signal. .. Therefore, the drive pulse signals of the first drive signal and the second drive signal are included in the switching ON period by a natural multiple of the period T'. Further, the number of drive pulse signals of the first drive signal and the number of drive pulse signals of the second drive signal are the same within one cycle defined by the clock pulse signal. Further, the pulse widths of the drive pulse signals of the respective drive signals are the same. Therefore, imbalance does not occur in the length of the period in which each switching element is ON. Therefore, it is possible to prevent the transformer 2 from being biased and saturated.

また、本実施形態によると、過電流を検出したとき（過電流検出信号がローレベル信号のとき）は、コンパレータ４１ａから出力される状態信号に関係なく、論理積回路４２の出力信号がローレベル信号になるので、第１駆動信号および第２駆動信号がローレベル信号となって、スイッチング素子１１およびスイッチング素子１２のＯＮ／ＯＦＦ動作は停止する。したがって、過電流検出時に、ＤＣ/ＤＣコンバータ装置Ａ１の出力を停止させることができる。なお、ＤＣ/ＤＣコンバータ装置Ａ１の出力電圧が過電圧になった場合、出力電圧信号Ｖが目標電圧Ｖrefと比べて高い状態が継続するので、状態信号はローレベル信号の状態が継続する。したがって、この場合も、論理積回路４２の出力信号がローレベル信号になり、第１駆動信号および第２駆動信号がローレベル信号になるので、スイッチング素子１１およびスイッチング素子１２のＯＮ／ＯＦＦ動作は停止する。つまり、コンパレータ４１ａは、過電圧検出回路としても機能する。 According to the present embodiment, when the overcurrent is detected (when the overcurrent detection signal is the low level signal), the output signal of the AND circuit 42 is at the low level regardless of the state signal output from the comparator 41a. Since it becomes a signal, the first drive signal and the second drive signal become low level signals, and the ON/OFF operation of the switching elements 11 and 12 is stopped. Therefore, when the overcurrent is detected, the output of the DC/DC converter device A1 can be stopped. When the output voltage of the DC/DC converter device A1 becomes an overvoltage, the output voltage signal V remains higher than the target voltage V ref, and thus the state signal remains a low level signal. Therefore, also in this case, the output signal of the AND circuit 42 becomes the low level signal, and the first drive signal and the second drive signal become the low level signal, so that the ON/OFF operation of the switching element 11 and the switching element 12 is performed. Stop. That is, the comparator 41a also functions as an overvoltage detection circuit.

本実施形態によると、出力電圧信号Ｖが高いときにはスイッチング素子１１およびスイッチング素子１２がＯＮ／ＯＦＦ動作を停止するので、ＰＷＭ制御の場合と比べて、スイッチング回数を低減することができる。すなわち、ＰＷＭ制御では負荷に関係なくスイッチング素子１１，１２は同じ周期でＯＮ／ＯＦＦ動作を繰り返すが、本実施形態における制御では、負荷が小さくなるとスイッチングＯＦＦ期間が長くなるのでスイッチング素子１１，１２のＯＮ／ＯＦＦ動作が停止する期間が長くなる。したがって、ＰＷＭ制御の場合より、スイッチング損失を低減することができる。また、本実施形態によると、ＰＷＭ制御の場合のように発振を防ぐための設計などが必要ない。したがって、ＰＷＭ制御の場合より、設計が容易であり、設計にかける時間を短縮することができる。 According to the present embodiment, the switching element 11 and the switching element 12 stop the ON/OFF operation when the output voltage signal V is high, so that the number of times of switching can be reduced as compared with the case of the PWM control. That is, in the PWM control, the switching elements 11 and 12 repeat the ON/OFF operation at the same cycle regardless of the load. However, in the control of the present embodiment, the switching OFF period becomes longer as the load becomes smaller, so that the switching elements 11 and 12 have a longer switching OFF period. The period in which the ON/OFF operation is stopped becomes longer. Therefore, switching loss can be reduced more than in the case of PWM control. Further, according to the present embodiment, unlike the case of PWM control, design for preventing oscillation is not necessary. Therefore, designing is easier than in the case of PWM control, and the time required for designing can be shortened.

なお、本実施形態においては、第１駆動信号および第２駆動信号の駆動パルス信号の周期Ｔ’をクロックパルス信号の周期Ｔと同じ周期としているが、これに限られない。各駆動パルス信号の周期Ｔ’をクロックパルス信号の周期Ｔの１／２倍や１／３倍としてもよく、クロックパルス信号の周期Ｔが駆動パルス信号の周期Ｔ’の自然数倍となればよい。つまり周波数で言うと、各駆動パルス信号の周波数（１／Ｔ’）は、クロックパルス信号の周波数（１／Ｔ）の自然数倍であればよい。駆動パルス信号の周波数がクロックパルス信号の周波数のＮ倍の場合（Ｎは自然数）、第１駆動信号および第２駆動信号の駆動パルス信号は、クロックパルス信号が規定する１周期内にそれぞれＮ個含まれることになる。したがって、第１駆動信号の駆動パルス信号と第２駆動信号の駆動パルス信号とは、１つのスイッチングＯＮ期間において、同じ数だけ含まれることになる。 In the present embodiment, the cycle T'of the drive pulse signals of the first drive signal and the second drive signal is the same as the cycle T of the clock pulse signal, but the cycle is not limited to this. The period T'of each drive pulse signal may be 1/2 times or 1/3 times the period T of the clock pulse signal, and if the period T of the clock pulse signal is a natural number times the period T'of the drive pulse signal. Good. That is, in terms of frequency, the frequency (1/T') of each drive pulse signal may be a natural multiple of the frequency (1/T) of the clock pulse signal. When the frequency of the drive pulse signal is N times the frequency of the clock pulse signal (N is a natural number), the number of drive pulse signals of the first drive signal and the second drive signal is N each within one cycle defined by the clock pulse signal. Will be included. Therefore, the same number of drive pulse signals of the first drive signal and drive pulse signals of the second drive signal are included in one switching ON period.

また、本実施形態においては、状態信号の切り替りのタイミングをクロックパルス信号の立ち上がりのタイミングまで遅延した信号をＯＮ／ＯＦＦコントロール信号としているが、これに限られない。状態信号の切り替りのタイミングをクロックパルス信号の立ち下がりのタイミングまで遅延した信号をＯＮ／ＯＦＦコントロール信号としてもよい。この場合、クロックパルス信号が規定する１周期は、クロックパルス信号の立ち下がりタイミングから次のクロックパルス信号の立ち下がりタイミングまでになる。 Further, in the present embodiment, the ON/OFF control signal is a signal obtained by delaying the switching timing of the status signal until the rising timing of the clock pulse signal, but the present invention is not limited to this. The ON/OFF control signal may be a signal obtained by delaying the switching timing of the state signal until the falling timing of the clock pulse signal. In this case, one cycle defined by the clock pulse signal is from the falling timing of the clock pulse signal to the falling timing of the next clock pulse signal.

本実施形態においては、コンパレータ４１ａがヒステリシスを有する場合について説明したが、これに限られない。コンパレータ４１ａは、ヒステリシスを有していなくてもよい。図３は、コンパレータ４１ａがヒステリシスを有さない場合の、制御回路４の各部の信号の波形を示すタイムチャートである。図３（ａ）は、コンパレータ４１ａに入力される出力電圧信号Ｖおよび目標電圧Ｖrefの波形を示している。図３（ｂ）は状態信号の波形を示し、図３（ｃ）はクロックパルス信号の波形を示し、図３（ｄ）はＯＮ／ＯＦＦコントロール信号の波形を示し、図３（ｅ）は第１駆動信号の波形を示し、図３（ｆ）は第２駆動信号の波形を示している。出力電圧信号Ｖが目標電圧Ｖrefより高い間（図３（ａ）参照）、状態信号はローレベル信号になり（図３（ｂ）参照）、出力電圧信号Ｖが目標電圧Ｖrefより低い間（図３（ａ）参照）、状態信号はハイレベル信号になる（図３（ｂ）参照）。この場合も、Ｄフリップフロップ４４は、状態信号の切り替りのタイミングをクロックパルス信号の立ち上がりのタイミングまで遅延したＯＮ／ＯＦＦコントロール信号を出力する（図３（ｄ）参照）。そして、このＯＮ／ＯＦＦコントロール信号に基づいて、駆動信号生成部４６は、第１駆動信号および第２駆動信号を生成する。この場合も、第１駆動信号の駆動パルス信号と第２駆動信号の駆動パルス信号とは、１つのスイッチングＯＮ期間において、同じ数だけ含まれることになる。また、第１駆動信号の駆動パルス信号の数と第２駆動信号の駆動パルス信号の数は、クロックパルス信号が規定する１周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない。そのため、トランス２に偏磁が生じて飽和してしまうことを抑制することができる。 Although the case where the comparator 41a has hysteresis has been described in the present embodiment, the present invention is not limited to this. The comparator 41a may not have hysteresis. FIG. 3 is a time chart showing the waveform of the signal of each part of the control circuit 4 when the comparator 41a has no hysteresis. FIG. 3A shows the waveforms of the output voltage signal V and the target voltage V ref input to the comparator 41a. 3B shows the waveform of the status signal, FIG. 3C shows the waveform of the clock pulse signal, FIG. 3D shows the waveform of the ON/OFF control signal, and FIG. The waveform of one drive signal is shown, and FIG. 3(f) shows the waveform of the second drive signal. While the output voltage signal V is higher than the target voltage V ref (see FIG. 3A), the state signal becomes a low level signal (see FIG. 3B), and while the output voltage signal V is lower than the target voltage V ref. (See FIG. 3A), the status signal becomes a high level signal (see FIG. 3B). Also in this case, the D flip-flop 44 outputs the ON/OFF control signal in which the switching timing of the state signal is delayed until the rising timing of the clock pulse signal (see FIG. 3D). Then, the drive signal generator 46 generates the first drive signal and the second drive signal based on the ON/OFF control signal. Also in this case, the same number of drive pulse signals of the first drive signal and drive pulse signals of the second drive signal are included in one switching ON period. Further, the number of drive pulse signals of the first drive signal and the number of drive pulse signals of the second drive signal are the same within one cycle defined by the clock pulse signal. Further, the pulse widths of the drive pulse signals of the respective drive signals are the same. Therefore, imbalance does not occur in the length of the period in which each switching element is ON. Therefore, it is possible to prevent the transformer 2 from being biased and saturated.

本実施形態においては、ＤＣ/ＤＣコンバータ装置Ａ１の出力電圧を目標電圧に制御する場合について説明したが、これに限られない。ＤＣ/ＤＣコンバータ装置Ａ１の出力電流を目標電流に制御するようにしてもよい。この場合、図１に示す制御回路４において、コンパレータ４１ｂにヒステリシスを持たせて、閾値Ｉrefの代わりに目標電流を設定し、コンパレータ４１ａの目標電圧Ｖrefの代わりに過電圧検出のための閾値を設定すればよい。なお、この場合、「電流センサ４８」は本発明の「第１検出手段」の一例に相当し、「電圧センサ４７」は本発明の「第２検出手段」の一例に相当する。また、ＤＣ/ＤＣコンバータ装置Ａ１の出力電流が本発明の「電気情報」の一例に相当し、出力電圧が本発明の「他の電気情報」の一例に相当する。 Although the case where the output voltage of the DC/DC converter device A1 is controlled to the target voltage has been described in the present embodiment, the present invention is not limited to this. The output current of the DC/DC converter device A1 may be controlled to the target current. In this case, in the control circuit 4 shown in FIG. 1, the comparator 41b is provided with hysteresis to set a target current instead of the threshold I ref , and a threshold for overvoltage detection is set instead of the target voltage V ref of the comparator 41a. Just set it. In this case, the "current sensor 48" corresponds to an example of the "first detecting means" of the present invention, and the "voltage sensor 47" corresponds to an example of the "second detecting means" of the present invention. The output current of the DC/DC converter device A1 corresponds to an example of “electrical information” of the present invention, and the output voltage corresponds to an example of “other electrical information” of the present invention.

また、ＤＣ/ＤＣコンバータ装置Ａ１の出力電力を目標電力に制御するようにしてもよい。この場合、ＤＣ/ＤＣコンバータ装置Ａ１の出力電力を検出する電力センサ、または、電圧センサ４７が検出した出力電圧信号Ｖと電流センサ４８が検出した出力電流信号Ｉとから乗算により出力電力を検出する乗算部を設け、検出された出力電力信号と、目標電力とを比較するコンパレータを設けて、その出力を論理積回路４２の入力に追加し、コンパレータ４１ａおよびコンパレータ４１ｂはそれぞれ過電圧検出回路および過電流検出回路として機能させればよい。なお、出力電力を検出する電力センサ、または、電圧センサ４７、電流センサ４８および乗算部が、本発明の「第１検出手段」の一例に相当する。また、目標電力と比較するコンパレータが、本発明の「状態判定手段」の一例に相当する。また、ＤＣ/ＤＣコンバータ装置Ａ１の出力電力が、本発明の「電気情報」の一例に相当する。 Further, the output power of the DC/DC converter device A1 may be controlled to the target power. In this case, the output power is detected by multiplying the power sensor that detects the output power of the DC/DC converter device A1, or the output voltage signal V detected by the voltage sensor 47 and the output current signal I detected by the current sensor 48. A multiplication unit is provided, and a comparator that compares the detected output power signal with the target power is provided, and the output is added to the input of the AND circuit 42. The comparator 41a and the comparator 41b are respectively an overvoltage detection circuit and an overcurrent detection circuit. It only has to function as a detection circuit. The power sensor that detects the output power, or the voltage sensor 47, the current sensor 48, and the multiplication unit correspond to an example of the “first detection unit” of the present invention. Further, the comparator for comparing with the target power corresponds to an example of the "state determining means" of the present invention. The output power of the DC/DC converter device A1 corresponds to an example of “electrical information” of the present invention.

図４および図５は、第２実施形態に係るＤＣ/ＤＣコンバータ装置を説明するための図である。図４は、第２実施形態に係るＤＣ/ＤＣコンバータ装置Ａ２の概略を示す回路図である。図５は、第２実施形態に係る制御回路の各部の信号の波形を示すタイムチャートである。図４において、第１実施形態に係るＤＣ/ＤＣコンバータ装置Ａ１（図１参照）と同一または類似の要素には、同一の符号を付している。なお、図４においては、制御回路４の内部構成を省略して記載している。 4 and 5 are diagrams for explaining the DC/DC converter device according to the second embodiment. FIG. 4 is a circuit diagram showing an outline of the DC/DC converter device A2 according to the second embodiment. FIG. 5 is a time chart showing waveforms of signals at various parts of the control circuit according to the second embodiment. In FIG. 4, the same or similar elements as those of the DC/DC converter device A1 (see FIG. 1) according to the first embodiment are designated by the same reference numerals. In FIG. 4, the internal structure of the control circuit 4 is omitted.

図４に示すように、ＤＣ/ＤＣコンバータ装置Ａ２は、ハーフブリッジ型のインバータ回路１に代えて、フルブリッジ型のインバータ回路１’を備えている点で、第１実施形態に係るＤＣ/ＤＣコンバータ装置Ａ１と異なる。インバータ回路１’は、インバータ回路１に、２つのスイッチング素子１３，１４のブリッジ構造を追加したフルブリッジ型のインバータである。 As shown in FIG. 4, the DC/DC converter device A2 includes a full-bridge type inverter circuit 1′ in place of the half-bridge type inverter circuit 1, and therefore the DC/DC according to the first embodiment. Different from the converter device A1. The inverter circuit 1 ′ is a full-bridge type inverter in which a bridge structure of two switching elements 13 and 14 is added to the inverter circuit 1.

図５において、（ａ）〜（ｆ）は、図２における（ａ）〜（ｆ）と同じ信号の波形を示している。図５（ｇ）は、駆動信号生成部４６（図示略）が生成する第３駆動信号の波形を示している。第３駆動信号は、スイッチング素子１３を駆動するための駆動信号であり、スイッチング素子１３のゲート端子に入力される。本実施形態では、第３駆動信号は、第２駆動信号と同じ信号である。図５（ｈ）は、駆動信号生成部４６が生成する第４駆動信号の波形を示している。第４駆動信号は、スイッチング素子１４を駆動するための駆動信号であり、スイッチング素子１４のゲート端子に入力される。本実施形態では、第４駆動信号は、第１駆動信号と同じ信号である。スイッチング素子１１とスイッチング素子１２とが同時にＯＮになることを防ぐために、第１駆動信号および第２駆動信号の駆動パルス信号にはデッドタイムが設けられており、スイッチング素子１３とスイッチング素子１４とが同時にＯＮになることを防ぐために、第３駆動信号および第４駆動信号の駆動パルス信号にはデッドタイムが設けられている。 5, (a) to (f) show the same signal waveforms as (a) to (f) in FIG. FIG. 5G shows the waveform of the third drive signal generated by the drive signal generator 46 (not shown). The third drive signal is a drive signal for driving the switching element 13, and is input to the gate terminal of the switching element 13. In the present embodiment, the third drive signal is the same signal as the second drive signal. FIG. 5H shows the waveform of the fourth drive signal generated by the drive signal generator 46. The fourth drive signal is a drive signal for driving the switching element 14, and is input to the gate terminal of the switching element 14. In the present embodiment, the fourth drive signal is the same signal as the first drive signal. In order to prevent the switching element 11 and the switching element 12 from being turned on at the same time, a dead time is provided in the drive pulse signals of the first drive signal and the second drive signal, so that the switching element 13 and the switching element 14 have a dead time. A dead time is provided in the drive pulse signals of the third drive signal and the fourth drive signal in order to prevent them from being turned on at the same time.

本実施形態によると、制御回路４は、過電流が検出されていないとき（過電流検出信号がハイレベル信号のとき）は、コンパレータ４１ａ（図示略）の状態信号に基づいて、第１〜第４駆動信号を生成して、それぞれ、スイッチング素子１１〜１４に出力する。出力電圧信号Ｖが低いときには、スイッチング素子１１〜１４がＯＮ／ＯＦＦ動作するので出力電圧が上昇し、出力電圧信号Ｖが高いときには、スイッチング素子１１〜１４がＯＮ／ＯＦＦ動作を停止するので出力電圧が下降する。これにより、出力電圧が目標電圧に制御される。また、第１駆動信号と第２駆動信号とは、１つのスイッチングＯＮ期間において、同じ数の駆動パルス信号を含むことになる。また、第１駆動信号の駆動パルス信号の数と第２駆動信号の駆動パルス信号の数は、クロックパルス信号が規定する１周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない。そのため、トランス２に偏磁が生じて飽和してしまうことを抑制することができる。また、第３駆動信号と第４駆動信号とは、１つのスイッチングＯＮ期間において、同じ数の駆動パルス信号を含むことになる。また、第３駆動信号の駆動パルス信号の数と第４駆動信号の駆動パルス信号の数は、クロックパルス信号が規定する１周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない。そのため、トランス２に偏磁が生じて飽和してしまうことを抑制することができる。 According to the present embodiment, when the overcurrent is not detected (when the overcurrent detection signal is the high level signal), the control circuit 4 determines the first to the first based on the state signal of the comparator 41a (not shown). 4 drive signals are generated and output to the switching elements 11 to 14, respectively. When the output voltage signal V is low, the switching elements 11 to 14 perform ON/OFF operations, so that the output voltage rises, and when the output voltage signal V is high, the switching elements 11 to 14 stop the ON/OFF operations, and thus the output voltage. Goes down. As a result, the output voltage is controlled to the target voltage. Further, the first drive signal and the second drive signal include the same number of drive pulse signals in one switching ON period. Further, the number of drive pulse signals of the first drive signal and the number of drive pulse signals of the second drive signal are the same within one cycle defined by the clock pulse signal. Further, the pulse widths of the drive pulse signals of the respective drive signals are the same. Therefore, imbalance does not occur in the length of the period in which each switching element is ON. Therefore, it is possible to prevent the transformer 2 from being biased and saturated. Further, the third drive signal and the fourth drive signal include the same number of drive pulse signals in one switching ON period. Further, the number of drive pulse signals of the third drive signal and the number of drive pulse signals of the fourth drive signal are the same in one cycle defined by the clock pulse signal. Further, the pulse widths of the drive pulse signals of the respective drive signals are the same. Therefore, imbalance does not occur in the length of the period in which each switching element is ON. Therefore, it is possible to prevent the transformer 2 from being biased and saturated.

また、本実施形態においても、過電流を検出したとき（過電流検出信号がローレベル信号のとき）や、出力電圧が過電圧になった場合、第１〜第４駆動信号がローレベル信号となって、スイッチング素子１１〜１４のＯＮ／ＯＦＦ動作は停止する。したがって、ＤＣ/ＤＣコンバータ装置Ａ１の出力を停止させることができる。また、本実施形態においても、出力電圧信号Ｖが高いときにはスイッチング素子１１〜１４がＯＮ／ＯＦＦ動作を停止するので、ＰＷＭ制御の場合と比べて、スイッチング回数を低減することができ、スイッチング損失を低減することができる。また、本実施形態によると、ＰＷＭ制御の場合のように発振を防ぐための設計などが必要ない。したがって、ＰＷＭ制御の場合より、設計が容易であり、設計にかける時間を短縮することができる。 Also in this embodiment, when an overcurrent is detected (when the overcurrent detection signal is a low level signal) or when the output voltage becomes an overvoltage, the first to fourth drive signals become low level signals. Then, the ON/OFF operation of the switching elements 11 to 14 is stopped. Therefore, the output of the DC/DC converter device A1 can be stopped. Also in the present embodiment, since the switching elements 11 to 14 stop the ON/OFF operation when the output voltage signal V is high, the number of times of switching can be reduced and the switching loss can be reduced as compared with the case of the PWM control. It can be reduced. Further, according to the present embodiment, unlike the case of PWM control, design for preventing oscillation is not necessary. Therefore, designing is easier than in the case of PWM control, and the time required for designing can be shortened.

本実施形態では、第１駆動信号と第４駆動信号とが同じ信号（位相が一致）であり、第２駆動信号と第３駆動信号とが同じ信号（位相が一致）である場合について説明したが、これに限られない。第１駆動信号と第４駆動信号とで位相をずらし、それに合わせて第２駆動信号と第３駆動信号とで位相をずらしてもよい。 In the present embodiment, the case where the first drive signal and the fourth drive signal are the same signal (the phase is the same) and the second drive signal and the third drive signal are the same signal (the phase is the same) have been described. However, it is not limited to this. The phase may be shifted between the first drive signal and the fourth drive signal, and the phase may be shifted between the second drive signal and the third drive signal accordingly.

なお、ＤＣ/ＤＣコンバータ装置を、プッシュプルコンバータなどを用いたものとしてもよい。これらの場合でも、第１実施形態と同様の効果を奏することができる。 The DC/DC converter device may use a push-pull converter or the like. Even in these cases, the same effect as that of the first embodiment can be obtained.

図６は、第３実施形態に係るインターリーブ・マルチフェーズコンバータ装置Ａ３の概略を示す回路図である。図６において、第１実施形態に係るＤＣ/ＤＣコンバータ装置Ａ１（図１参照）と同一または類似の要素には、同一の符号を付している。なお、図６においては、制御回路４の内部構成を省略して記載している。 FIG. 6 is a circuit diagram showing an outline of an interleaved multi-phase converter device A3 according to the third embodiment. In FIG. 6, the same or similar elements as those of the DC/DC converter device A1 (see FIG. 1) according to the first embodiment are designated by the same reference numerals. Note that, in FIG. 6, the internal configuration of the control circuit 4 is omitted.

図６に示すように、インターリーブ・マルチフェーズコンバータ装置Ａ３は、インバータ回路１、トランス２および整流平滑回路３に代えて、インターリーブ・マルチフェーズコンバータ回路１”を備えている点で、第１実施形態に係るＤＣ/ＤＣコンバータ装置Ａ１と異なる。インターリーブ・マルチフェーズコンバータ回路１”は、３つのスイッチング素子１１，１２，１３を備えている。スイッチング素子１１，１２，１３は、それぞれ、ダイオードを直列接続され（ソース端子をダイオードのカソード端子に接続）、ドレイン端子を直流電源Ｂの正極側に接続されている。そして、各ダイオードは、アノード端子を直流電源Ｂの負極側に接続されている。各スイッチング素子１１，１２，１３のダイオードとの接続点と、インターリーブ・マルチフェーズコンバータ回路１”の一方の出力端子との間には、それぞれインダクタが接続されている。また、一方の出力端子と、直流電源Ｂの負極側に接続される他方の出力端子との間には、コンデンサが並列接続されている。つまり、インターリーブ・マルチフェーズコンバータ回路１”は、３個の降圧コンバータ回路を並列接続した構造となっている。 As shown in FIG. 6, the interleaved/multiphase converter device A3 includes an interleaved/multiphase converter circuit 1″ in place of the inverter circuit 1, the transformer 2 and the rectifying/smoothing circuit 3 in the first embodiment. The interleaved multi-phase converter circuit 1 ″ includes three switching elements 11, 12, and 13. In each of the switching elements 11, 12, and 13, diodes are connected in series (the source terminal is connected to the cathode terminal of the diode), and the drain terminal is connected to the positive electrode side of the DC power supply B. The anode terminal of each diode is connected to the negative electrode side of the DC power supply B. Inductors are respectively connected between the connection points of the switching elements 11, 12 and 13 with the diodes and one output terminal of the interleaved multiphase converter circuit 1″. , A capacitor is connected in parallel with the other output terminal connected to the negative side of the DC power supply B. That is, the interleaved multi-phase converter circuit 1″ has three step-down converter circuits connected in parallel. It has a structure.

制御回路４の内部構成は第１実施形態に係る制御回路４と同様なので、図６においては制御回路４の内部構成を省略しているが、第３実施形態に係る制御回路４は、駆動信号生成部４６が３つの駆動信号を生成する点で、第１実施形態に係る制御回路４と異なる。駆動信号生成部４６（図示略）は、Ｄフリップフロップ４４（図示略）より出力されるＯＮ／ＯＦＦコントロール信号のスイッチングＯＦＦ期間にはローレベル信号を、スイッチングＯＮ期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号を、スイッチング素子１１を駆動するための第１駆動信号として生成して出力する。 Since the internal configuration of the control circuit 4 is similar to that of the control circuit 4 according to the first embodiment, the internal configuration of the control circuit 4 is omitted in FIG. 6, but the control circuit 4 according to the third embodiment does not The generation unit 46 is different from the control circuit 4 according to the first embodiment in that it generates three drive signals. The drive signal generator 46 (not shown) generates a low level signal during the switching OFF period of the ON/OFF control signal output from the D flip-flop 44 (not shown), and at a predetermined cycle during the switching ON period. A signal generated by alternately generating a high level drive pulse signal and a low level signal is generated and output as a first drive signal for driving the switching element 11.

本実施形態における駆動パルス信号においても、周期Ｔ’は、第１実施形態と同様、クロックパルス信号の周期Ｔと同じ周期である。駆動パルス信号のパルスは、クロックパルス信号が規定する１周期内に収まるように配置されている。一方、本実施形態における駆動パルス信号は、１つのアームに配置されているスイッチング素子が１つだけなので、デッドタイムが設けられていない。第１駆動信号の駆動パルス信号は、クロックパルス信号が規定する１周期の開始タイミング（クロックパルス信号の立ち上がりタイミング）でパルスが立ち上る。なお、１周期における駆動パルス信号のパルスの位置は限定されない。本実施形態では、駆動パルス信号のパルス幅は、１周期の１/３としている。なお、駆動パルス信号のパルス幅は限定されない。 Also in the drive pulse signal in this embodiment, the cycle T′ is the same cycle as the cycle T of the clock pulse signal, as in the first embodiment. The pulses of the drive pulse signal are arranged so that they fall within one cycle defined by the clock pulse signal. On the other hand, the drive pulse signal in this embodiment does not have a dead time because only one switching element is arranged in one arm. The pulse of the drive pulse signal of the first drive signal rises at the start timing (rise timing of the clock pulse signal) of one cycle defined by the clock pulse signal. The position of the pulse of the drive pulse signal in one cycle is not limited. In the present embodiment, the pulse width of the drive pulse signal is 1/3 of one cycle. The pulse width of the drive pulse signal is not limited.

また、駆動信号生成部４６は、スイッチングＯＦＦ期間にはローレベル信号を、スイッチングＯＮ期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号を、スイッチング素子１２を駆動するための第２駆動信号として生成して出力する。また、駆動信号生成部４６は、スイッチングＯＦＦ期間にはローレベル信号を、スイッチングＯＮ期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号を、スイッチング素子１３を駆動するための第３駆動信号として生成して出力する。第２駆動信号および第３駆動信号の駆動パルス信号は、周期およびパルス幅が第１駆動信号の駆動パルス信号と同じである。第２駆動信号の駆動パルス信号は、スイッチングＯＮ期間において、第１駆動信号の駆動パルス信号の間のローレベル期間内に配置されている。また、第３駆動信号の駆動パルス信号は、スイッチングＯＮ期間において、第１駆動信号の駆動パルス信号の間のローレベル期間内であり、かつ、第２駆動信号の駆動パルス信号の間のローレベル期間内に配置されている。つまり、第１駆動信号の駆動パルス信号と第２駆動信号の駆動パルス信号と第３駆動信号の駆動パルス信号とは重ならないようになっている。なお、各駆動パルス信号は重なっていてもよい。また、各駆動パルス信号のパルス幅は、１周期の１/３に限定されず、１周期の０％より大きく、１周期の１００％より小さければよい。また、第２駆動信号の駆動パルス信号、および、第３駆動信号の駆動パルス信号は、それぞれ、クロックパルス信号が規定する１周期内に収まるように配置されている。本実施形態では、駆動信号生成部４６は、第１駆動信号の駆動パルス信号に対してクロックパルス信号の１／３周期だけ駆動パルス信号を遅らせた信号を第２駆動信号として生成して出力し、第１駆動信号の駆動パルス信号に対してクロックパルス信号の２／３周期だけ駆動パルス信号を遅らせた信号を第３駆動信号として生成して出力する。 In addition, the drive signal generation unit 46 generates a low level signal during the switching OFF period, and a signal that alternately generates a high level drive pulse signal and a low level signal generated at a predetermined period during the switching ON period, It is generated and output as a second drive signal for driving the switching element 12. In addition, the drive signal generation unit 46 generates a low level signal during the switching OFF period, and a signal that alternately generates a high level drive pulse signal and a low level signal generated at a predetermined period during the switching ON period, It is generated and output as a third drive signal for driving the switching element 13. The drive pulse signals of the second drive signal and the third drive signal have the same period and pulse width as the drive pulse signal of the first drive signal. The drive pulse signal of the second drive signal is arranged in the low level period between the drive pulse signals of the first drive signal in the switching ON period. The drive pulse signal of the third drive signal is in the low level period between the drive pulse signals of the first drive signal and the low level between the drive pulse signals of the second drive signal in the switching ON period. It is located within the period. That is, the drive pulse signal of the first drive signal, the drive pulse signal of the second drive signal, and the drive pulse signal of the third drive signal do not overlap. Note that the drive pulse signals may overlap. The pulse width of each drive pulse signal is not limited to 1/3 of one cycle, and may be larger than 0% of one cycle and smaller than 100% of one cycle. Further, the drive pulse signal of the second drive signal and the drive pulse signal of the third drive signal are arranged so as to be within one cycle defined by the clock pulse signal. In the present embodiment, the drive signal generation unit 46 generates and outputs a signal obtained by delaying the drive pulse signal of the first drive signal by 1/3 cycle of the clock pulse signal as the second drive signal. , A signal obtained by delaying the drive pulse signal by 2/3 cycle of the clock pulse signal with respect to the drive pulse signal of the first drive signal is generated and output as the third drive signal.

図７は、第３実施形態に係る制御回路４の各部の信号の波形を示すタイムチャートである。図７（ａ）は、コンパレータ４１ａに入力される出力電圧信号Ｖおよび目標電圧Ｖrefの波形を示している。図７（ｂ）は状態信号の波形を示し、図７（ｃ）はクロックパルス信号の波形を示し、図７（ｄ）はＯＮ／ＯＦＦコントロール信号の波形を示している。また、図７（ｅ）はスイッチング素子１１に入力する第１駆動信号の波形を示し、図７（ｆ）はスイッチング素子１２に入力する第２駆動信号の波形を示し、図７（ｇ）はスイッチング素子１３に入力する第３駆動信号の波形を示している。第２駆動信号は、第１駆動信号に対してクロックパルス信号（図７（ｃ）参照）の１／３周期だけ遅らせた信号になっており、第３駆動信号は、第１駆動信号に対してクロックパルス信号の２／３周期だけ遅らせた信号になっている。 FIG. 7 is a time chart showing the waveform of the signal of each part of the control circuit 4 according to the third embodiment. FIG. 7A shows the waveforms of the output voltage signal V and the target voltage V ref input to the comparator 41a. 7B shows the waveform of the status signal, FIG. 7C shows the waveform of the clock pulse signal, and FIG. 7D shows the waveform of the ON/OFF control signal. 7(e) shows the waveform of the first drive signal input to the switching element 11, FIG. 7(f) shows the waveform of the second drive signal input to the switching element 12, and FIG. The waveform of the third drive signal input to the switching element 13 is shown. The second drive signal is a signal delayed by 1/3 cycle of the clock pulse signal (see FIG. 7C) with respect to the first drive signal, and the third drive signal is with respect to the first drive signal. The signal is delayed by 2/3 cycle of the clock pulse signal.

本実施形態によると、スイッチングＯＮ期間は、クロックパルス信号の周期Ｔの自然数倍になっており、第１〜第３駆動信号のパルス信号の周期Ｔ’はクロックパルス信号の周期Ｔと同じである。したがって、スイッチングＯＮ期間には、第１〜第３駆動信号の駆動パルス信号が、周期Ｔ’の自然数倍だけ含まれている。また、第１〜第３駆動信号の駆動パルス信号は、クロックパルス信号が規定する１周期内に収まるように配置されている。したがって、第１〜第３駆動信号は、１つのスイッチングＯＮ期間において、同じ数の駆動パルス信号を含むことになる。また、第１〜第３駆動信号の各駆動パルス信号の数は、クロックパルス信号が規定する１周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない。そのため、各スイッチング素子１１，１２、１３の寿命にアンバランスが生じることを抑制することができる。 According to this embodiment, the switching ON period is a natural multiple of the period T of the clock pulse signal, and the period T′ of the pulse signal of the first to third drive signals is the same as the period T of the clock pulse signal. is there. Therefore, the drive pulse signals of the first to third drive signals are included in the switching ON period by a natural multiple of the period T'. Further, the drive pulse signals of the first to third drive signals are arranged so as to be included within one cycle defined by the clock pulse signal. Therefore, the first to third drive signals include the same number of drive pulse signals in one switching ON period. Further, the number of each drive pulse signal of the first to third drive signals is the same within one cycle defined by the clock pulse signal. Further, the pulse widths of the drive pulse signals of the respective drive signals are the same. Therefore, imbalance does not occur in the length of the period in which each switching element is ON. Therefore, it is possible to suppress the imbalance in the life of the switching elements 11, 12, and 13.

なお、本実施形態では、スイッチング素子が３個の場合について説明したが、これに限られない。スイッチング素子の数は、２個でもいいし、４個以上でもいい。これらの場合でも、各スイッチング素子を駆動するための駆動信号の駆動パルス信号が、１つのスイッチングＯＮ期間において、いずれも同じ数のパルスを含み、いずれもパルス幅が同じであればよい。 In addition, although the case where the number of switching elements is three has been described in the present embodiment, the present invention is not limited to this. The number of switching elements may be two or four or more. Even in these cases, it is sufficient that the drive pulse signals of the drive signals for driving the respective switching elements include the same number of pulses in one switching ON period and have the same pulse width.

上記第１〜第３実施形態においては、本発明に係る制御回路をＤＣ/ＤＣコンバータ装置に用いた場合を例として説明したが、これに限られない。本発明に係る制御回路は、その他の電力変換装置にも用いることができる。 In the first to third embodiments, the case where the control circuit according to the present invention is used in the DC/DC converter device has been described as an example, but the present invention is not limited to this. The control circuit according to the present invention can also be used in other power conversion devices.

本発明に係る制御回路およびＤＣ/ＤＣコンバータ装置は、上述した実施形態に限定されるものではない。本発明に係る制御回路およびＤＣ/ＤＣコンバータ装置の各部の具体的な構成は、種々に設計変更自在である。 The control circuit and the DC/DC converter device according to the present invention are not limited to the above embodiments. The specific configuration of each part of the control circuit and the DC/DC converter device according to the present invention can be modified in various ways.

Ａ１，Ａ２：ＤＣ/ＤＣコンバータ装置
Ａ３ ：インターリーブ・マルチフェーズコンバータ装置
１，１' ：インバータ回路
１” ：インターリーブ・マルチフェーズコンバータ回路
１１〜１４：スイッチング素子
１５ ：共振回路
２ ：トランス
３ ：整流平滑回路
４ ：制御回路
４１ａ，４１ｂ：コンパレータ
４２ ：論理積回路
４３ ：クロック生成部
４４ ：Ｄフリップフロップ
４５ ：フォトカプラ
４６ ：駆動信号生成部
４７ ：電圧センサ
４８ ：電流センサ
Ｂ ：直流電源
Ｃ ：負荷 A1, A2: DC/DC converter device A3: Interleaved/multiphase converter device 1, 1': Inverter circuit 1": Interleaved/multiphase converter circuit 11-14: Switching element 15: Resonance circuit 2: Transformer 3: Rectifying/smoothing Circuit 4: Control circuits 41a and 41b: Comparator 42: Logical product circuit 43: Clock generation unit 44: D flip-flop 45: Photo coupler 46: Drive signal generation unit 47: Voltage sensor 48: Current sensor B: DC power supply C: Load

Claims (5)

複数のスイッチング素子を備えた装置に、各スイッチング素子を駆動する駆動信号をそれぞれ出力して制御を行う制御回路であって、
前記装置の出力に関する電気情報を検出する第１検出手段と、
前記第１検出手段が検出した電気情報の値が、予め定めた上限閾値を超過したときから予め定めた下限閾値以上の状態を継続している間は、前記電気情報の値が第１状態であることを示す第１状態信号を出力するとともに、前記電気情報の値が、前記下限閾値未満の状態になったときから前記上限閾値以下の状態を継続している間は、前記電気情報の値が第２状態であることを示す第２状態信号を出力する状態判定手段と、
予め定めた周期でクロックパルス信号を生成するクロック生成手段と、
前記第１状態信号から前記第２状態信号への切替タイミング及び前記第２状態信号から前記第１状態信号への切替タイミングが前記クロックパルス信号のタイミングに同期するように、前記第１状態信号及び前記第２状態信号の信号レベルを調整して出力する切替タイミング調整手段と、
前記切替タイミング調整手段から出力された信号が前記第１状態信号の場合には、前記各スイッチング素子を駆動させないように、且つ、前記切替タイミング調整手段から出力された信号が前記第２状態信号の場合には、前記各スイッチング素子を駆動させるために、前記各スイッチング素子用の駆動信号を生成する駆動信号生成手段と、
を備えており、
前記切替タイミング調整手段から出力された信号が前記第２状態信号のときに、前記駆動信号生成手段において生成される各スイッチング素子用の駆動信号を構成する駆動パルス信号の数は、前記クロックパルス信号が規定する１周期内で同じ数であり、且つ、前記駆動パルス信号のパルス幅はいずれも同じである、
ことを特徴とする制御回路。 A control circuit that outputs a drive signal for driving each switching element to a device having a plurality of switching elements to perform control.
First detection means for detecting electrical information relating to the output of the device;
While the value of the electric information detected by the first detecting means exceeds the predetermined upper limit threshold and continues to be in the state of being equal to or more than the predetermined lower limit threshold, the value of the electric information is in the first state. While outputting a first state signal indicating that there is, the value of the electrical information, while the value of the electrical information is less than the lower threshold, while continuing the state of the upper threshold or less, the value of the electrical information State determining means for outputting a second state signal indicating that is in the second state,
Clock generating means for generating a clock pulse signal at a predetermined cycle;
The first state signal and the first state signal so that the switching timing from the first state signal to the second state signal and the switching timing from the second state signal to the first state signal are synchronized with the timing of the clock pulse signal. Switching timing adjusting means for adjusting and outputting the signal level of the second state signal,
When the signal output from the switching timing adjusting unit is the first state signal, the signal output from the switching timing adjusting unit is the second state signal so as not to drive the switching elements. In this case, in order to drive each of the switching elements, drive signal generating means for generating a drive signal for each of the switching elements,
Is equipped with
When the signal output from the switching timing adjusting means is the second state signal, the number of drive pulse signals forming the drive signal for each switching element generated in the drive signal generating means is equal to the clock pulse signal. The same number in one cycle defined by, and the pulse widths of the drive pulse signals are the same.
A control circuit characterized by the above. 前記装置の出力に関する他の電気情報を検出する第２検出手段と、
前記第２検出手段で検出した電気情報に基づいて、前記装置に異常が発生しているか否かを判定する異常判定手段と、
を更に備え、
前記状態判定手段は、前記異常判定手段が異常が発生していないと判定したときには、前記第１状態信号と前記第２状態信号とを出力し、前記異常判定手段が異常が発生していると判定したときは、前記第１状態信号を出力する、
請求項１に記載の制御回路。 Second detection means for detecting other electrical information relating to the output of said device,
Abnormality determination means for determining whether or not an abnormality has occurred in the device based on the electrical information detected by the second detection means,
Further equipped with,
When the abnormality determination means determines that no abnormality has occurred, the state determination means outputs the first state signal and the second state signal, and the abnormality determination means determines that an abnormality has occurred. When the determination is made, the first state signal is output,
The control circuit according to claim 1. 前記上限閾値は、前記下限閾値よりも大きい値である、請求項１又は２に記載の制御回路。 The control circuit according to claim 1, wherein the upper limit threshold is a value larger than the lower limit threshold. 前記上限閾値と前記下限閾値とが同じ値である、請求項１又は２に記載の制御回路。 The control circuit according to claim 1, wherein the upper limit threshold and the lower limit threshold have the same value. 請求項１ないし４のいずれかに記載の制御回路と、
インバータ回路と、
整流回路と、
前記インバータ回路と前記整流回路との間に配置されたトランスと、
を備えていることを特徴とするＤＣ/ＤＣコンバータ装置。 A control circuit according to any one of claims 1 to 4,
An inverter circuit,
Rectifier circuit,
A transformer arranged between the inverter circuit and the rectifying circuit,
A DC/DC converter device comprising:
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