JP7151034B2 - Control circuit and DC/DC converter device - Google Patents
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Description
本発明は、スイッチング素子を備えた装置に、前記スイッチング素子を駆動する駆動信号を出力して制御を行う制御回路、および、当該制御回路を備えるDC/DCコンバータ装置に関する。 The present invention relates to a control circuit that outputs a drive signal for driving a switching element to a device having a switching element to control the device, and a DC/DC converter device having the control circuit.
DC/DCコンバータ装置におけるフィードバック制御方式として、ヒステリシス制御が知られている。例えば、特許文献1には、ヒステリシス制御によって電力変換部のフィードバック制御を行う制御回路が開示されている。
Hysteresis control is known as a feedback control method in a DC/DC converter device. For example,
図8(a)は、ハーフブリッジ型のインバータ回路を備え、ヒステリシス制御を行うDC/DCコンバータ装置の一例の概略を示す回路図である。DC/DCコンバータ装置A100は、直流電源Bより入力される直流電圧を、所望の直流電圧に変換して、負荷Cに供給する。DC/DCコンバータ装置A100は、2つのスイッチング素子11,12を備えたハーフブリッジ回路を有し、直流を交流に変換するインバータ回路1、交流を直流に変換する整流平滑回路3、インバータ回路1と整流平滑回路3とを絶縁するためのトランス2、および、インバータ回路1の各スイッチング素子11,12を駆動する駆動信号を生成する制御回路400を備えている。
FIG. 8A is a circuit diagram showing an outline of an example of a DC/DC converter device that includes a half-bridge inverter circuit and performs hysteresis control. The DC/DC converter device A100 converts the DC voltage input from the DC power supply B into a desired DC voltage and supplies it to the load C. The DC/DC converter device A100 has a half bridge circuit having two
制御回路400は、コンパレータ410および駆動信号生成部460を備えている。コンパレータ410は、電圧センサが検出した出力電圧信号と目標電圧とを比較して、比較結果に応じてハイレベル信号とローレベル信号とを切り替えて出力する。図8(b)は、コンパレータ410の入力信号と出力信号とを示す図である。図8(b)の上段には、電圧センサが検出した出力電圧信号Vと、目標電圧Vrefとを示している。コンパレータ410はヒステリシスを有しており、図8(b)の上段では、目標電圧Vrefのヒステリシスの範囲を電圧VHから電圧VLで示している。図8(b)の中段には、コンパレータ410から出力される状態信号を示している。コンパレータ410は、出力電圧信号Vが電圧VL未満になるとハイレベル信号を出力し、出力電圧信号Vが電圧VHを超過するまでハイレベル信号を継続する。また、出力電圧信号Vが電圧VHを超過するとローレベル信号を出力し、出力電圧信号Vが電圧VL未満になるまでローレベル信号を継続する。
The
駆動信号生成部460は、コンパレータ410から出力される状態信号に基づいて、スイッチング素子11,12を駆動するための駆動信号を生成する。図8(b)の下段には、駆動信号生成部460から出力される第1駆動信号および第2駆動信号を示している。第1駆動信号は、スイッチング素子11を駆動する駆動信号であり、状態信号がローレベル期間にはローレベル信号となり、ハイレベル期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号になっている。第2駆動信号は、スイッチング素子12を駆動する駆動信号であり、状態信号がローレベル期間にはローレベル信号となり、ハイレベル期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号になっている。また、第1駆動信号の駆動パルス信号を当該駆動パルス信号の半周期だけ遅らせた信号になっている。出力電圧信号Vが電圧VL未満になるとインバータ回路1が駆動するので、出力電圧が上昇し、出力電圧信号Vが電圧VHを超過すると、インバータ回路1が停止するので、出力電圧が下降する。これにより、出力電圧が目標電圧Vrefに制御される。
図8(b)に示すように、状態信号のハイレベル期間は一定していない。したがって、第1駆動信号と第2駆動信号とでは、駆動パルス信号の数が異なる場合がある。例えば、図8(b)に示す状態信号の左側のハイレベル期間では、第1駆動信号の駆動パルス信号が4つであるのに対して、第2駆動信号の駆動パルス信号は3つになっている。第1駆動信号と第2駆動信号とで駆動パルス信号の数が異なると、各スイッチング素子がONとなる期間の長さにアンバランスが生じる。図8の例では、スイッチング素子11がONとなる時間の方が、スイッチング素子12がONとなる時間より長くなる。ONとなる時間にアンバランスが生じると、トランス2に偏磁が生じて飽和してしまうおそれがある。
As shown in FIG. 8B, the high level period of the state signal is not constant. Therefore, the number of drive pulse signals may differ between the first drive signal and the second drive signal. For example, in the high level period on the left side of the state signal shown in FIG. ing. If the number of drive pulse signals differs between the first drive signal and the second drive signal, the length of the period during which each switching element is ON becomes unbalanced. In the example of FIG. 8, the time during which the
本発明は、上記した事情のもとで考え出されたものであって、各スイッチング素子がONとなる期間の長さにアンバランスが生じない制御回路を提供することを目的としている。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a control circuit in which the length of the period during which each switching element is ON is not unbalanced.
本発明の第1の側面によって提供される制御回路は、複数のスイッチング素子を備えた装置に、各スイッチング素子を駆動する駆動信号をそれぞれ出力して制御を行う制御回路であって、前記装置の出力に関する電気情報を検出する第1検出手段と、前記第1検出手段が検出した電気情報の値が、予め定めた上限閾値を超過したときから予め定めた下限閾値以上の状態を継続している間は、前記電気情報の値が第1状態であることを示す第1状態信号を出力するとともに、前記電気情報の値が、前記下限閾値未満の状態になったときから前記上限閾値以下の状態を継続している間は、前記電気情報の値が第2状態であることを示す第2状態信号を出力する状態判定手段と、予め定めた周期でクロックパルス信号を生成するクロック生成手段と、前記第1状態信号から前記第2状態信号への切替タイミング及び前記第2状態信号から前記第1状態信号への切替タイミングが前記クロックパルス信号のタイミングに同期するように、前記第1状態信号及び前記第2状態信号の信号レベルを調整して出力する切替タイミング調整手段と、前記切替タイミング調整手段から出力された信号が前記第1状態信号の場合には、前記各スイッチング素子を駆動させないように、且つ、前記切替タイミング調整手段から出力された信号が前記第2状態信号の場合には、前記各スイッチング素子を駆動させるために、前記各スイッチング素子用の駆動信号を生成する駆動信号生成手段とを備えており、前記切替タイミング調整手段から出力された信号が前記第2状態信号のときに、前記駆動信号生成手段において生成される各スイッチング素子用の駆動信号を構成する駆動パルス信号の数は、前記クロックパルス信号が規定する1周期内で同じ数であり、且つ、前記駆動パルス信号のパルス幅はいずれも同じであることを特徴とする。 A control circuit provided by a first aspect of the present invention is a control circuit for controlling a device having a plurality of switching elements by outputting a drive signal for driving each switching element. a first detection means for detecting electrical information relating to output; and a state in which the value of the electrical information detected by the first detection means continues to be equal to or greater than a predetermined lower threshold after exceeding a predetermined upper threshold. During the interval, a first state signal indicating that the value of the electrical information is in the first state is output, and the value of the electrical information changes from the state of being less than the lower limit threshold to the state of being equal to or less than the upper threshold. is continued, state determining means for outputting a second state signal indicating that the value of the electrical information is in the second state; clock generating means for generating a clock pulse signal at a predetermined cycle; The first state signal and switching timing adjusting means for adjusting the signal level of the second state signal and outputting the signal, and when the signal output from the switching timing adjusting means is the first state signal, the switching elements are not driven. and drive signal generation means for generating a drive signal for each of the switching elements in order to drive each of the switching elements when the signal output from the switching timing adjustment means is the second state signal. and when the signal output from the switching timing adjustment means is the second state signal, the number of drive pulse signals constituting the drive signal for each switching element generated by the drive signal generation means is , the same number within one cycle defined by the clock pulse signal, and the pulse widths of the driving pulse signals are all the same.
この構成によると、第1状態信号から第2状態信号への切替タイミング及び第2状態信号から第1状態信号への切替タイミングがクロックパルス信号のタイミングに同期するように、第1状態信号及び第2状態信号の信号レベルを調整するので、調整後の第1状態信号及び第2状態信号は、クロックパルス信号の1周期の自然数倍の期間を有する信号になる。また、切替タイミング調整手段から出力された信号が第2状態信号のときに、駆動信号生成手段において生成される各スイッチング素子用の駆動信号を構成する駆動パルス信号の数は、クロックパルス信号が規定する1周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がONとなる期間の長さにアンバランスが生じない。 According to this configuration, the first state signal and the first state signal are synchronized with the timing of the clock pulse signal so that the switching timing from the first state signal to the second state signal and the switching timing from the second state signal to the first state signal are synchronized with the timing of the clock pulse signal. Since the signal level of the two-state signal is adjusted, the adjusted first-state signal and second-state signal are signals having a period that is a natural number multiple of one cycle of the clock pulse signal. Further, when the signal output from the switching timing adjusting means is the second state signal, the number of driving pulse signals forming the driving signal for each switching element generated by the driving signal generating means is defined by the clock pulse signal. It is the same number within one cycle. Further, the pulse width of the driving pulse signal of each driving signal is the same. Therefore, there is no imbalance in the length of the period during which each switching element is ON.
本発明の好ましい実施の形態においては、前記装置の出力に関する他の電気情報を検出する第2検出手段と、前記第2検出手段で検出した電気情報に基づいて、前記装置に異常が発生しているか否かを判定する異常判定手段とを更に備え、前記状態判定手段は、前記異常判定手段が異常が発生していないと判定したときには、前記第1状態信号と前記第2状態信号とを出力し、前記異常判定手段が異常が発生していると判定したときは、前記第1状態信号を出力する。 In a preferred embodiment of the present invention, second detecting means for detecting other electrical information relating to the output of said device, and based on the electrical information detected by said second detecting means, if an abnormality has occurred in said device. and an abnormality determination means for determining whether or not there is an abnormality, wherein the state determination means outputs the first state signal and the second state signal when the abnormality determination means determines that no abnormality has occurred. When the abnormality determination means determines that an abnormality has occurred, the first state signal is output.
この構成では、第2検出手段として、例えば、前記装置の出力電流信号を検出する電流センサを用い、この電流センサが検出した出力電流値に基づいて過電流が発生しているか否かを判定することができる。このような異常判定手段によって、異常が発生していると判定されたとき、状態判定手段は第1状態信号のみを出力する。そのため、駆動信号生成手段では、各スイッチング素子を駆動させるための駆動信号を生成しない。したがって、異常が発生していると判定されたときには装置を停止させることができる。 In this configuration, for example, a current sensor that detects the output current signal of the device is used as the second detection means, and it is determined whether or not an overcurrent has occurred based on the output current value detected by this current sensor. be able to. When the abnormality determination means determines that an abnormality has occurred, the state determination means outputs only the first state signal. Therefore, the drive signal generator does not generate a drive signal for driving each switching element. Therefore, the device can be stopped when it is determined that an abnormality has occurred.
本発明の好ましい実施の形態においては、前記上限閾値は、前記下限閾値よりも大きい値である。この構成によると、状態判定手段においてヒステリシス特性を持たせた判定ができる。 In a preferred embodiment of the present invention, the upper threshold is a value larger than the lower threshold. According to this configuration, the state determination means can make a determination with a hysteresis characteristic.
本発明の好ましい実施の形態においては、前記上限閾値と前記下限閾値とが同じ値である。この構成によると、閾値の設定が容易になる。 In a preferred embodiment of the present invention, the upper threshold and the lower threshold are the same value. This configuration facilitates threshold setting.
本発明の第2の側面によって提供されるDC/DCコンバータ装置は、本発明の第1の側面によって提供される制御回路と、インバータ回路と、整流回路と、前記インバータ回路と前記整流回路との間に配置されたトランスとを備えていることを特徴とする。この構成によると、各スイッチング素子がONとなる期間の長さにアンバランスが生じない。そのため、トランスに偏磁が生じて飽和してしまうことを抑制することができる。 A DC/DC converter device provided by the second aspect of the present invention includes a control circuit provided by the first aspect of the present invention, an inverter circuit, a rectifier circuit, and a circuit comprising the inverter circuit and the rectifier circuit. and a transformer disposed therebetween. According to this configuration, there is no imbalance in the length of the period during which each switching element is ON. Therefore, it is possible to prevent the transformer from being saturated due to biased magnetism.
本発明によると、第1状態信号から第2状態信号への切替タイミング及び第2状態信号から第1状態信号への切替タイミングがクロックパルス信号のタイミングに同期するように、第1状態信号及び第2状態信号の信号レベルを調整するので、調整後の第1状態信号及び第2状態信号は、クロックパルス信号の1周期の自然数倍の期間を有する信号になる。また、切替タイミング調整手段から出力された信号が第2状態信号のときに、駆動信号生成部において生成される各スイッチング素子用の駆動信号を構成する駆動パルス信号の数は、クロックパルス信号が規定する1周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がONとなる期間の長さにアンバランスが生じない。 According to the present invention, the timing of switching from the first state signal to the second state signal and the timing of switching from the second state signal to the first state signal are synchronized with the timing of the clock pulse signal. Since the signal level of the two-state signal is adjusted, the adjusted first-state signal and second-state signal are signals having a period that is a natural number multiple of one cycle of the clock pulse signal. Further, when the signal output from the switching timing adjustment means is the second state signal, the number of drive pulse signals forming the drive signal for each switching element generated in the drive signal generator is defined by the clock pulse signal. It is the same number within one cycle. Further, the pulse width of the driving pulse signal of each driving signal is the same. Therefore, there is no imbalance in the length of the period during which each switching element is ON.
以下、本発明の好ましい実施の形態を、本発明に係る制御回路をDC/DCコンバータ装置に用いた場合を例として、添付図面を参照して具体的に説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Preferred embodiments of the present invention will now be specifically described with reference to the accompanying drawings, taking as an example a case where a control circuit according to the present invention is used in a DC/DC converter device.
図1および図2は、第1実施形態に係るDC/DCコンバータ装置を説明するための図である。図1は、第1実施形態に係るDC/DCコンバータ装置の概略を示す回路図である。図2は、第1実施形態に係る制御回路の各部の信号の波形を示すタイムチャートである。 1 and 2 are diagrams for explaining the DC/DC converter device according to the first embodiment. FIG. 1 is a circuit diagram showing an outline of a DC/DC converter device according to a first embodiment. FIG. 2 is a time chart showing waveforms of signals in each part of the control circuit according to the first embodiment.
図1に示すように、DC/DCコンバータ装置A1は、インバータ回路1、トランス2、整流平滑回路3、および制御回路4を備えている。DC/DCコンバータ装置A1は、直流電源Bより入力される直流をインバータ回路1で交流に変換してトランス2の一次側端子に入力し、トランス2の2次側端子から出力される交流を整流平滑回路3で直流に変換して、負荷Cに供給する。制御回路4は、DC/DCコンバータ装置A1の出力端子間の電圧を検出し、当該電圧が目標電圧になるように、インバータ回路1に駆動信号を出力することで、フィードバック制御を行っている。これにより、DC/DCコンバータ装置A1は、目標電圧に制御された直流電圧を負荷Cに供給する。
As shown in FIG. 1, the DC/DC converter device A1 includes an
インバータ回路1は、ハーフブリッジ型のインバータであり、直流電源Bから入力される直流を交流に変換して、トランス2に出力する。インバータ回路1は、2つのスイッチング素子11,12を備えたハーフブリッジ回路および共振回路15を備えている。ハーフブリッジ回路は、2つのスイッチング素子11,12を備えている。本実施形態では、スイッチング素子11,12としてMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を使用している。なお、スイッチング素子11,12はMOSFETに限定されず、バイポーラトランジスタ、IGBT(Insulated Gate Bipolar Transistor : 絶縁ゲート・バイポーラトランジスタ)などであってもよい。スイッチング素子11とスイッチング素子12とは、スイッチング素子11のソース端子とスイッチング素子12のドレイン端子とが接続されて、直列接続されている。スイッチング素子11のドレイン端子は直流電源Bの正極側に接続され、スイッチング素子12のソース端子は直流電源Bの負極側に接続されて、ブリッジ構造を形成している。各スイッチング素子11,12には、フライホイールダイオードが逆並列に接続されている。スイッチング素子11,12のゲート端子には、制御回路4から駆動信号が入力される。スイッチング素子11とスイッチング素子12との接続点には共振回路15が接続されている。スイッチング素子11がON状態でスイッチング素子12がOFF状態の場合、接続点の電位は直流電源Bの正極側の電位となる。一方、スイッチング素子11がOFF状態でスイッチング素子12がON状態の場合、接続点の電位は直流電源Bの負極側の電位となる。これにより、直流電源Bの正極側の電位と負極側の電位とが切り替えられたパルス状の交流信号が接続点から出力される。共振回路15は、インダクタとコンデンサとを直列接続した直列共振回路である。共振回路15の共振特性により、ハーフブリッジ回路から入力される交流信号は、共振周波数(クロック周波数)の正弦波信号になって出力される。また、スイッチング素子11およびスイッチング素子12がともにOFF状態を継続する場合、インバータ回路1は停止して、正弦波信号の出力を停止する。なお、インバータ回路1の構成は限定されない。
The
トランス2は、インバータ回路1と整流平滑回路3とを絶縁するためのものである。トランス2の一次側巻線は、インバータ回路1の出力端子と直流電源Bの負極側の間に接続されている。また、トランス2の二次側巻線は、整流平滑回路3の入力端子間に接続されている。トランス2は、インバータ回路1と整流平滑回路3とを絶縁した状態で、インバータ回路1が出力する信号を整流平滑回路3に入力する。
The
整流平滑回路3は、トランス2より入力される交流を直流に変換する。整流平滑回路3は、4つのダイオードをブリッジ接続した全波整流回路、および、インダクタとコンデンサとを備えた平滑回路を備えている。整流平滑回路3は、トランス2より入力される交流を全波整流回路で整流し、平滑回路で平滑して、負荷Cに出力する。なお、整流平滑回路3の構成は限定されず、交流を直流に変換するものであればよい。例えば、全波整流回路の代わりに半波整流回路などの他の整流回路を用いてもよい。また、整流平滑回路3を、倍電圧整流回路やコッククロフト・ウォルトン回路としてもよい。
The rectifying/smoothing circuit 3 converts alternating current input from the
制御回路4は、インバータ回路1に駆動信号を出力して、出力電圧のフィードバック制御を行う。図1に示すように、制御回路4は、コンパレータ41a、コンパレータ41b、論理積回路42、クロック生成部43、Dフリップフロップ44、フォトカプラ45、駆動信号生成部46、電圧センサ47、および電流センサ48を備えている。
The
電圧センサ47は、DC/DCコンバータ装置A1の出力電圧を検出する。電圧センサ47は、例えば分圧回路を有し、DC/DCコンバータ装置A1の出力端子間の電圧を分圧して、出力電圧信号Vとして出力する。なお、「電圧センサ47」は、本発明の「第1検出手段」の一例に相当する。また、DC/DCコンバータ装置A1の出力電圧は、本発明の「電気情報」の一例に相当する。電流センサ48は、DC/DCコンバータ装置A1の出力電流を検出する。電流センサ48は、検出した出力電流に対応する電圧を出力電流信号Iとして出力する。「電流センサ48」は、本発明の「第2検出手段」の一例に相当する。また、DC/DCコンバータ装置A1の出力電流は、本発明の「他の電気情報」の一例に相当する。
A
コンパレータ41aは、電圧センサ47が検出した出力電圧信号Vと目標電圧Vrefとを比較する。コンパレータ41aの反転入力端子には、電圧センサ47が接続されて、電圧センサ47が検出した出力電圧信号Vが入力される。コンパレータ41aの非反転入力端子には、電圧用基準電源が接続されて、目標電圧Vrefが入力される。コンパレータ41aは、出力電圧信号Vと目標電圧Vrefとの比較結果に応じてハイレベル信号とローレベル信号とを切り替えて、状態信号として出力する。コンパレータ41aは、ヒステリシスを有しており、目標電圧Vrefのヒステリシスの範囲を電圧VHから電圧VLとする。コンパレータ41aは、出力電圧信号Vが目標電圧Vrefより低い電圧VL未満になるとハイレベル信号を出力する。そして、出力電圧信号Vが目標電圧Vrefより高い電圧VH以下の状態を継続している間はハイレベル信号を継続する。出力電圧信号Vが電圧VHを超過するとローレベル信号を出力し、出力電圧信号Vが電圧VL以上の状態を継続している間はローレベル信号を継続する。コンパレータ41aの出力端子は論理積回路42の一方の入力端子に接続されており、コンパレータ41aは、状態信号を論理積回路42に出力する。なお、「コンパレータ41a」は、本発明の「状態判定手段」の一例(一部の場合を含む)に相当する。
The
図2(a)は、コンパレータ41aに入力される出力電圧信号Vおよび目標電圧Vrefの波形を示している。また、目標電圧Vrefのヒステリシスの範囲を示す電圧VHおよび電圧VLを示している。図2(b)は、コンパレータ41aが出力する状態信号の波形を示している。状態信号は、時刻t1でV<VLとなったことでハイレベル信号(本発明の第2状態信号の一例)に切り替り、時刻t3でV>VHになるまでハイレベル信号を継続している。すなわち、V≦VHの状態を継続している間は、ハイレベル信号を継続している。そして、時刻t3でV>VHになりローレベル信号に切り替った後は、時刻t5でV<VLとなるまでローレベル信号(本発明の第1状態信号の一例)を継続している。すなわち、V≧VLの状態を継続している間は、ローレベル信号を継続している。
FIG. 2(a) shows the waveforms of the output voltage signal V and the target voltage Vref input to the
コンパレータ41bは、過電流を検出するものであり、電流センサ48が検出した出力電流信号Iと、過電流検出のための閾値Irefとを比較する。コンパレータ41bの反転入力端子には、電流センサ48が接続されて、電流センサ48が検出した出力電流信号Iが入力される。コンパレータ41bの非反転入力端子には、電流用基準電源が接続されて、電流用閾値Irefが入力される。コンパレータ41bは、出力電流信号Iと電流用閾値Irefとの比較結果に応じてハイレベル信号とローレベル信号とを切り替えて、過電流検出信号として出力する。コンパレータ41bは、出力電流信号Iが電流用閾値Irefより低い間はハイレベル信号を出力し、出力電流信号Iが電流用閾値Irefより高くなるとローレベル信号を出力する。つまり、コンパレータ41bは、過電流検出信号として、通常時にはハイレベル信号を出力し、過電流が検出された場合にローレベル信号を出力する。コンパレータ41bの出力端子は論理積回路42の他方の入力端子に接続されており、コンパレータ41bは、過電流検出信号を論理積回路42に出力する。なお、「コンパレータ41b」は、本発明の「異常判定手段」の一例(一部の場合を含む)に相当する。
The
論理積回路42は、論理回路であり、コンパレータ41aより入力される状態信号と、コンパレータ41bより入力される過電流検出信号との論理積を出力する。論理積回路42の出力信号は、状態信号と過電流検出信号がともにハイレベル信号の場合に、ハイレベル信号になり、それ以外の場合はローレベル信号になる。論理積回路42の出力端子は、Dフリップフロップ44のD入力端子に接続されており、論理積回路42は、出力信号をDフリップフロップ44に出力する。なお、「論理積回路42」は、本発明の「状態判定手段」の一例(一部の場合を含む)に相当する。
The AND
クロック生成部43は、クロックパルス信号を生成する。本実施形態では、クロックパルス信号の周波数を、例えば170kHzとしている。なお、クロックパルス信号の周波数は限定されない。クロック生成部43の出力端子は、Dフリップフロップ44のクロック入力端子に接続されており、クロック生成部43は、生成したクロックパルス信号をDフリップフロップ44に出力する。また、クロック生成部43は、生成したクロックパルス信号を駆動信号生成部46にも出力する。図2(c)は、クロック生成部43が出力するクロックパルス信号の波形を示している。なお、「クロック生成部43」は、本発明の「クロック生成手段」の一例に相当する。
The
Dフリップフロップ44は、Dタイプのフリップフロップであり、D入力をクロックに同期して読み込み、次のクロックが入力されるまで保持する。Dフリップフロップ44のD入力端子は論理積回路42の出力端子に接続しているので、論理積回路42の出力信号がD入力に入力される。Dフリップフロップ44のクロック入力端子はクロック生成部43の出力端子に接続しているので、クロック生成部43が生成したクロックパルス信号がクロック入力端子に入力される。本実施形態では、クロックパルス信号の立ち上がりのタイミングで、読み込みを行う。したがって、論理積回路42の出力信号のハイレベル信号からローレベル信号への切り替り、および、ローレベル信号からハイレベル信号への切り替りのタイミングが、クロックパルス信号の立ち上がりのタイミングまで遅延する。すなわち、切り替りのタイミングがクロックパルス信号のタイミングに同期される。そして、切り替りのタイミングが遅延された信号が、Dフリップフロップ44のQ出力から、ON/OFFコントロール信号として出力される。ON/OFFコントロール信号は、クロックパルス信号の周期の自然数倍のハイレベル期間を有する信号になる。Dフリップフロップ44のQ出力端子はフォトカプラ45の入力端子に接続しており、Q出力から出力されるON/OFFコントロール信号は、フォトカプラ45を介して、駆動信号生成部46に入力される。なお、「Dフリップフロップ44」は、本発明の「切替タイミング調整手段」の一例に相当する。
The D flip-
図2(d)は、Dフリップフロップ44が出力するON/OFFコントロール信号の波形を示している。過電流が検出されていない状態(過電流検出信号がハイレベル信号の状態)では、コンパレータ41aが出力する状態信号(図2(b)参照)が、Dフリップフロップ44のD入力端子に入力される。また、クロック生成部43が出力するクロックパルス信号(図2(c)参照)が、Dフリップフロップ44のクロック入力端子に入力される。ON/OFFコントロール信号は、状態信号(図2(b)参照)において、ローレベル信号からハイレベル信号への切り替りのタイミング、および、ハイレベル信号からローレベル信号への切り替りのタイミングが、クロックパルス信号(図2(c)参照)の立ち上がりのタイミングまで遅延した信号になっている。状態信号は時刻t1(t5)でハイレベル信号に切り替っているが、ON/OFFコントロール信号は、時刻t1(t5)の後のクロックパルス信号の立ち上がりタイミングである時刻t2(t6)でハイレベル信号に切り替っている。また、状態信号は時刻t3でローレベル信号に切り替っているが、ON/OFFコントロール信号は、時刻t3の後のクロックパルス信号の立ち上がりタイミングである時刻t4でローレベル信号に切り替っている。図2に示した例では、スイッチングON期間(時刻t2から時刻t4)は、クロックパルス信号の周期の4倍になっている。
FIG. 2(d) shows the waveform of the ON/OFF control signal output by the D flip-
フォトカプラ45は、Dフリップフロップ44と駆動信号生成部46とを電気的に絶縁したまま、信号を伝達する。フォトカプラ45は、発光素子と受光素子とを備え、入力された電気信号を発光素子により光に変換し、その光を受光した受光素子が電気信号に戻して出力する。Dフリップフロップ44が出力したON/OFFコントロール信号は、フォトカプラ45を介して、駆動信号生成部46に入力される。
The
駆動信号生成部46は、フォトカプラ45を介してDフリップフロップ44より入力されるON/OFFコントロール信号と、クロック生成部43より入力されるクロックパルス信号とに基づいて、スイッチング素子11,12を駆動するための駆動信号を生成する。なお、「駆動信号生成部46」は、本発明の「駆動信号生成手段」の一例に相当する。
The
図2(e)は、駆動信号生成部46が生成する第1駆動信号の波形を示している。駆動信号生成部46は、ON/OFFコントロール信号のローレベル期間にはローレベル信号を、ON/OFFコントロール信号のハイレベル期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号を、スイッチング素子11を駆動するための第1駆動信号として生成して出力する。なお、ON/OFFコントロール信号のハイレベル期間は、各スイッチング素子にスイッチングを行わせる期間なので、「スイッチングON期間」と記載する場合がある。また、ON/OFFコントロール信号のローレベル期間は、各スイッチング素子のスイッチングを停止させる期間なので「スイッチングOFF期間」と記載する場合がある。
FIG. 2(e) shows the waveform of the first drive signal generated by the
第1駆動信号の駆動パルス信号は、例えば、クロック生成部43より入力されるクロックパルス信号の周期Tと同じ周期で発生させるパルス信号である。以下では、駆動パルス信号の周期をT’とする(本実施形態では、T’=T)。クロックパルス信号の周期Tは、クロックパルス信号の立ち上がりタイミングから次のクロックパルス信号の立ち上がりタイミングまでの時間である。以下では、クロックパルス信号の立ち上がりタイミングから次のクロックパルス信号の立ち上がりタイミングまでを1周期とする。
The drive pulse signal of the first drive signal is, for example, a pulse signal generated with the same period as the period T of the clock pulse signal input from the
駆動パルス信号は、スイッチング素子11とスイッチング素子12とが同時にONになることを防ぐためのデッドタイムが設けられているので、パルス幅が1周期T’の1/2未満になっている。なお、デッドタイムは駆動パルス信号の1周期と比較してごく短い時間なので、図2(e)においては表れていない(図2(f)、図3(e),(f)、および、図5(e),(f)、(g)、(h)においても同様)。本実施形態では、デッドタイムは、各駆動パルス信号の前に設けられている。したがって、第1駆動信号の駆動パルス信号は、クロックパルス信号が規定する周期の開始タイミング(クロックパルス信号の立ち上がりタイミング)からデッドタイムが経過したタイミングで立ち上る。なお、デッドタイムは、各駆動パルス信号の後に設けられていてもよい。この場合、第1駆動信号の駆動パルス信号は、クロックパルス信号が規定する周期の開始タイミングで立ち上る。また、クロックパルス信号が規定する周期内における駆動パルス信号の位置は限定されない。
The driving pulse signal has a dead time for preventing the switching
図2(f)は、駆動信号生成部46が生成する第2駆動信号の波形を示している。駆動信号生成部46は、スイッチングOFF期間にはローレベル信号を、スイッチングON期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号を、スイッチング素子12を駆動するための第2駆動信号として生成して出力する。第2駆動信号の駆動パルス信号は、周期およびパルス幅が第1駆動信号の駆動パルス信号と同じで、デッドタイムが設けられたパルス信号である。第2駆動信号の駆動パルス信号は、スイッチングON期間において、第1駆動信号のローレベル期間内に配置されている。つまり、第1駆動信号の駆動パルス信号と第2駆動信号の駆動パルス信号とは重ならないようになっている。本実施形態では、駆動信号生成部46は、第1駆動信号の駆動パルス信号に対してクロックパルス信号の半周期だけ駆動パルス信号を遅らせた信号を、第2駆動信号として生成して出力する。その結果、スイッチングON期間には、第1駆動信号の駆動パルス信号と第2駆動信号の駆動パルス信号とが同数だけ生成される。図2に示した例では、第1駆動信号の駆動パルス信号と第2駆動信号の駆動パルス信号とは、それぞれ4つ生成されている。
FIG. 2( f ) shows the waveform of the second drive signal generated by the
図2(e)に示す第1駆動信号がスイッチング素子11に入力され、図2(f)に示す第2駆動信号がスイッチング素子12に入力される。時刻t2から時刻t4までの期間は、スイッチング素子11およびスイッチング素子12がON/OFF動作するので、インバータ回路1が交流電圧を出力する。したがって、整流平滑回路3から直流電圧が出力され、出力電圧信号Vが上昇している(図2(a)参照)。一方、時刻t4から時刻t6までの期間は、スイッチング素子11およびスイッチング素子12がON/OFF動作を停止するので、インバータ回路1が交流電圧を出力しない。したがって、整流平滑回路3から直流電圧が出力されず、出力電圧信号Vが下降している(図2(a)参照)。
A first drive signal shown in FIG. 2E is input to the switching
次に、本実施形態に係るDC/DCコンバータ装置A1の作用および効果について説明する。 Next, the operation and effects of the DC/DC converter device A1 according to this embodiment will be described.
本実施形態によると、制御回路4は、過電流が検出されていないとき(過電流検出信号がハイレベル信号のとき)は、コンパレータ41aの状態信号に基づいて、第1駆動信号および第2駆動信号を生成して、それぞれ、スイッチング素子11およびスイッチング素子12に出力する。出力電圧信号Vが低いときには、スイッチング素子11およびスイッチング素子12がON/OFF動作するので出力電圧が上昇し、出力電圧信号Vが高いときには、スイッチング素子11およびスイッチング素子12がON/OFF動作を停止するので出力電圧が下降する。これにより、出力電圧が目標電圧に近づくように制御される。また、スイッチングON期間は、クロックパルス信号の周期Tの自然数倍になっており、第1駆動信号および第2駆動信号の駆動パルス信号の周期T’はクロックパルス信号の周期Tと同じである。したがって、スイッチングON期間には、第1駆動信号および第2駆動信号の駆動パルス信号が、周期T’の自然数倍だけ含まれている。また、第1駆動信号の駆動パルス信号の数と第2駆動信号の駆動パルス信号の数は、クロックパルス信号が規定する1周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がONとなる期間の長さにアンバランスが生じない。そのため、トランス2に偏磁が生じて飽和してしまうことを抑制することができる。
According to the present embodiment, when overcurrent is not detected (when the overcurrent detection signal is a high level signal), the
また、本実施形態によると、過電流を検出したとき(過電流検出信号がローレベル信号のとき)は、コンパレータ41aから出力される状態信号に関係なく、論理積回路42の出力信号がローレベル信号になるので、第1駆動信号および第2駆動信号がローレベル信号となって、スイッチング素子11およびスイッチング素子12のON/OFF動作は停止する。したがって、過電流検出時に、DC/DCコンバータ装置A1の出力を停止させることができる。なお、DC/DCコンバータ装置A1の出力電圧が過電圧になった場合、出力電圧信号Vが目標電圧Vrefと比べて高い状態が継続するので、状態信号はローレベル信号の状態が継続する。したがって、この場合も、論理積回路42の出力信号がローレベル信号になり、第1駆動信号および第2駆動信号がローレベル信号になるので、スイッチング素子11およびスイッチング素子12のON/OFF動作は停止する。つまり、コンパレータ41aは、過電圧検出回路としても機能する。
Further, according to this embodiment, when an overcurrent is detected (when the overcurrent detection signal is a low level signal), the output signal of the AND
本実施形態によると、出力電圧信号Vが高いときにはスイッチング素子11およびスイッチング素子12がON/OFF動作を停止するので、PWM制御の場合と比べて、スイッチング回数を低減することができる。すなわち、PWM制御では負荷に関係なくスイッチング素子11,12は同じ周期でON/OFF動作を繰り返すが、本実施形態における制御では、負荷が小さくなるとスイッチングOFF期間が長くなるのでスイッチング素子11,12のON/OFF動作が停止する期間が長くなる。したがって、PWM制御の場合より、スイッチング損失を低減することができる。また、本実施形態によると、PWM制御の場合のように発振を防ぐための設計などが必要ない。したがって、PWM制御の場合より、設計が容易であり、設計にかける時間を短縮することができる。
According to this embodiment, when the output voltage signal V is high, the switching
なお、本実施形態においては、第1駆動信号および第2駆動信号の駆動パルス信号の周期T’をクロックパルス信号の周期Tと同じ周期としているが、これに限られない。各駆動パルス信号の周期T’をクロックパルス信号の周期Tの1/2倍や1/3倍としてもよく、クロックパルス信号の周期Tが駆動パルス信号の周期T’の自然数倍となればよい。つまり周波数で言うと、各駆動パルス信号の周波数(1/T’)は、クロックパルス信号の周波数(1/T)の自然数倍であればよい。駆動パルス信号の周波数がクロックパルス信号の周波数のN倍の場合(Nは自然数)、第1駆動信号および第2駆動信号の駆動パルス信号は、クロックパルス信号が規定する1周期内にそれぞれN個含まれることになる。したがって、第1駆動信号の駆動パルス信号と第2駆動信号の駆動パルス信号とは、1つのスイッチングON期間において、同じ数だけ含まれることになる。 Note that in the present embodiment, the period T' of the driving pulse signals of the first driving signal and the second driving signal is the same period as the period T of the clock pulse signal, but it is not limited to this. The period T' of each driving pulse signal may be 1/2 or 1/3 times the period T of the clock pulse signal, and if the period T of the clock pulse signal is a natural number multiple of the period T' of the driving pulse signal. good. In other words, in terms of frequency, the frequency (1/T') of each drive pulse signal should be a natural number multiple of the frequency (1/T) of the clock pulse signal. When the frequency of the drive pulse signal is N times the frequency of the clock pulse signal (N is a natural number), N drive pulse signals of the first drive signal and the second drive signal are generated within one cycle defined by the clock pulse signal. will be included. Therefore, the drive pulse signal of the first drive signal and the drive pulse signal of the second drive signal are included in the same number in one switching ON period.
また、本実施形態においては、状態信号の切り替りのタイミングをクロックパルス信号の立ち上がりのタイミングまで遅延した信号をON/OFFコントロール信号としているが、これに限られない。状態信号の切り替りのタイミングをクロックパルス信号の立ち下がりのタイミングまで遅延した信号をON/OFFコントロール信号としてもよい。この場合、クロックパルス信号が規定する1周期は、クロックパルス信号の立ち下がりタイミングから次のクロックパルス信号の立ち下がりタイミングまでになる。 Further, in the present embodiment, a signal obtained by delaying the switching timing of the state signal to the rise timing of the clock pulse signal is used as the ON/OFF control signal, but the present invention is not limited to this. A signal obtained by delaying the switching timing of the state signal to the fall timing of the clock pulse signal may be used as the ON/OFF control signal. In this case, one period defined by the clock pulse signal is from the fall timing of the clock pulse signal to the fall timing of the next clock pulse signal.
本実施形態においては、コンパレータ41aがヒステリシスを有する場合について説明したが、これに限られない。コンパレータ41aは、ヒステリシスを有していなくてもよい。図3は、コンパレータ41aがヒステリシスを有さない場合の、制御回路4の各部の信号の波形を示すタイムチャートである。図3(a)は、コンパレータ41aに入力される出力電圧信号Vおよび目標電圧Vrefの波形を示している。図3(b)は状態信号の波形を示し、図3(c)はクロックパルス信号の波形を示し、図3(d)はON/OFFコントロール信号の波形を示し、図3(e)は第1駆動信号の波形を示し、図3(f)は第2駆動信号の波形を示している。出力電圧信号Vが目標電圧Vrefより高い間(図3(a)参照)、状態信号はローレベル信号になり(図3(b)参照)、出力電圧信号Vが目標電圧Vrefより低い間(図3(a)参照)、状態信号はハイレベル信号になる(図3(b)参照)。この場合も、Dフリップフロップ44は、状態信号の切り替りのタイミングをクロックパルス信号の立ち上がりのタイミングまで遅延したON/OFFコントロール信号を出力する(図3(d)参照)。そして、このON/OFFコントロール信号に基づいて、駆動信号生成部46は、第1駆動信号および第2駆動信号を生成する。この場合も、第1駆動信号の駆動パルス信号と第2駆動信号の駆動パルス信号とは、1つのスイッチングON期間において、同じ数だけ含まれることになる。また、第1駆動信号の駆動パルス信号の数と第2駆動信号の駆動パルス信号の数は、クロックパルス信号が規定する1周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がONとなる期間の長さにアンバランスが生じない。そのため、トランス2に偏磁が生じて飽和してしまうことを抑制することができる。
Although the case where the
本実施形態においては、DC/DCコンバータ装置A1の出力電圧を目標電圧に制御する場合について説明したが、これに限られない。DC/DCコンバータ装置A1の出力電流を目標電流に制御するようにしてもよい。この場合、図1に示す制御回路4において、コンパレータ41bにヒステリシスを持たせて、閾値Irefの代わりに目標電流を設定し、コンパレータ41aの目標電圧Vrefの代わりに過電圧検出のための閾値を設定すればよい。なお、この場合、「電流センサ48」は本発明の「第1検出手段」の一例に相当し、「電圧センサ47」は本発明の「第2検出手段」の一例に相当する。また、DC/DCコンバータ装置A1の出力電流が本発明の「電気情報」の一例に相当し、出力電圧が本発明の「他の電気情報」の一例に相当する。
Although the case where the output voltage of the DC/DC converter device A1 is controlled to the target voltage has been described in the present embodiment, the present invention is not limited to this. The output current of the DC/DC converter device A1 may be controlled to the target current. In this case, in the
また、DC/DCコンバータ装置A1の出力電力を目標電力に制御するようにしてもよい。この場合、DC/DCコンバータ装置A1の出力電力を検出する電力センサ、または、電圧センサ47が検出した出力電圧信号Vと電流センサ48が検出した出力電流信号Iとから乗算により出力電力を検出する乗算部を設け、検出された出力電力信号と、目標電力とを比較するコンパレータを設けて、その出力を論理積回路42の入力に追加し、コンパレータ41aおよびコンパレータ41bはそれぞれ過電圧検出回路および過電流検出回路として機能させればよい。なお、出力電力を検出する電力センサ、または、電圧センサ47、電流センサ48および乗算部が、本発明の「第1検出手段」の一例に相当する。また、目標電力と比較するコンパレータが、本発明の「状態判定手段」の一例に相当する。また、DC/DCコンバータ装置A1の出力電力が、本発明の「電気情報」の一例に相当する。
Also, the output power of the DC/DC converter device A1 may be controlled to the target power. In this case, the power sensor that detects the output power of the DC/DC converter device A1 or the output power is detected by multiplying the output voltage signal V detected by the
図4および図5は、第2実施形態に係るDC/DCコンバータ装置を説明するための図である。図4は、第2実施形態に係るDC/DCコンバータ装置A2の概略を示す回路図である。図5は、第2実施形態に係る制御回路の各部の信号の波形を示すタイムチャートである。図4において、第1実施形態に係るDC/DCコンバータ装置A1(図1参照)と同一または類似の要素には、同一の符号を付している。なお、図4においては、制御回路4の内部構成を省略して記載している。
4 and 5 are diagrams for explaining the DC/DC converter device according to the second embodiment. FIG. 4 is a circuit diagram showing an outline of the DC/DC converter device A2 according to the second embodiment. FIG. 5 is a time chart showing waveforms of signals in each part of the control circuit according to the second embodiment. In FIG. 4, elements that are the same as or similar to those of the DC/DC converter device A1 (see FIG. 1) according to the first embodiment are given the same reference numerals. 4, the internal configuration of the
図4に示すように、DC/DCコンバータ装置A2は、ハーフブリッジ型のインバータ回路1に代えて、フルブリッジ型のインバータ回路1’を備えている点で、第1実施形態に係るDC/DCコンバータ装置A1と異なる。インバータ回路1’は、インバータ回路1に、2つのスイッチング素子13,14のブリッジ構造を追加したフルブリッジ型のインバータである。
As shown in FIG. 4, the DC/DC converter device A2 includes a full-bridge inverter circuit 1' in place of the half-
図5において、(a)~(f)は、図2における(a)~(f)と同じ信号の波形を示している。図5(g)は、駆動信号生成部46(図示略)が生成する第3駆動信号の波形を示している。第3駆動信号は、スイッチング素子13を駆動するための駆動信号であり、スイッチング素子13のゲート端子に入力される。本実施形態では、第3駆動信号は、第2駆動信号と同じ信号である。図5(h)は、駆動信号生成部46が生成する第4駆動信号の波形を示している。第4駆動信号は、スイッチング素子14を駆動するための駆動信号であり、スイッチング素子14のゲート端子に入力される。本実施形態では、第4駆動信号は、第1駆動信号と同じ信号である。スイッチング素子11とスイッチング素子12とが同時にONになることを防ぐために、第1駆動信号および第2駆動信号の駆動パルス信号にはデッドタイムが設けられており、スイッチング素子13とスイッチング素子14とが同時にONになることを防ぐために、第3駆動信号および第4駆動信号の駆動パルス信号にはデッドタイムが設けられている。
In FIG. 5, (a) to (f) show the same signal waveforms as (a) to (f) in FIG. FIG. 5(g) shows the waveform of the third drive signal generated by the drive signal generator 46 (not shown). The third drive signal is a drive signal for driving the switching
本実施形態によると、制御回路4は、過電流が検出されていないとき(過電流検出信号がハイレベル信号のとき)は、コンパレータ41a(図示略)の状態信号に基づいて、第1~第4駆動信号を生成して、それぞれ、スイッチング素子11~14に出力する。出力電圧信号Vが低いときには、スイッチング素子11~14がON/OFF動作するので出力電圧が上昇し、出力電圧信号Vが高いときには、スイッチング素子11~14がON/OFF動作を停止するので出力電圧が下降する。これにより、出力電圧が目標電圧に制御される。また、第1駆動信号と第2駆動信号とは、1つのスイッチングON期間において、同じ数の駆動パルス信号を含むことになる。また、第1駆動信号の駆動パルス信号の数と第2駆動信号の駆動パルス信号の数は、クロックパルス信号が規定する1周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がONとなる期間の長さにアンバランスが生じない。そのため、トランス2に偏磁が生じて飽和してしまうことを抑制することができる。また、第3駆動信号と第4駆動信号とは、1つのスイッチングON期間において、同じ数の駆動パルス信号を含むことになる。また、第3駆動信号の駆動パルス信号の数と第4駆動信号の駆動パルス信号の数は、クロックパルス信号が規定する1周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がONとなる期間の長さにアンバランスが生じない。そのため、トランス2に偏磁が生じて飽和してしまうことを抑制することができる。
According to this embodiment, when overcurrent is not detected (when the overcurrent detection signal is a high level signal), the
また、本実施形態においても、過電流を検出したとき(過電流検出信号がローレベル信号のとき)や、出力電圧が過電圧になった場合、第1~第4駆動信号がローレベル信号となって、スイッチング素子11~14のON/OFF動作は停止する。したがって、DC/DCコンバータ装置A1の出力を停止させることができる。また、本実施形態においても、出力電圧信号Vが高いときにはスイッチング素子11~14がON/OFF動作を停止するので、PWM制御の場合と比べて、スイッチング回数を低減することができ、スイッチング損失を低減することができる。また、本実施形態によると、PWM制御の場合のように発振を防ぐための設計などが必要ない。したがって、PWM制御の場合より、設計が容易であり、設計にかける時間を短縮することができる。
Also in this embodiment, when an overcurrent is detected (when the overcurrent detection signal is a low level signal) or when the output voltage becomes an overvoltage, the first to fourth drive signals become low level signals. Then, the ON/OFF operations of the switching
本実施形態では、第1駆動信号と第4駆動信号とが同じ信号(位相が一致)であり、第2駆動信号と第3駆動信号とが同じ信号(位相が一致)である場合について説明したが、これに限られない。第1駆動信号と第4駆動信号とで位相をずらし、それに合わせて第2駆動信号と第3駆動信号とで位相をずらしてもよい。 In the present embodiment, the case where the first drive signal and the fourth drive signal are the same signal (phases match), and the second drive signal and the third drive signal are the same signals (phases match) has been described. However, it is not limited to this. The phases of the first drive signal and the fourth drive signal may be shifted, and the phases of the second drive signal and the third drive signal may be shifted accordingly.
なお、DC/DCコンバータ装置を、プッシュプルコンバータなどを用いたものとしてもよい。これらの場合でも、第1実施形態と同様の効果を奏することができる。 Note that the DC/DC converter device may be one using a push-pull converter or the like. Even in these cases, the same effects as in the first embodiment can be obtained.
図6は、第3実施形態に係るインターリーブ・マルチフェーズコンバータ装置A3の概略を示す回路図である。図6において、第1実施形態に係るDC/DCコンバータ装置A1(図1参照)と同一または類似の要素には、同一の符号を付している。なお、図6においては、制御回路4の内部構成を省略して記載している。
FIG. 6 is a circuit diagram showing an outline of an interleaved multiphase converter device A3 according to the third embodiment. In FIG. 6, elements that are the same as or similar to those of the DC/DC converter device A1 (see FIG. 1) according to the first embodiment are denoted by the same reference numerals. 6, the internal configuration of the
図6に示すように、インターリーブ・マルチフェーズコンバータ装置A3は、インバータ回路1、トランス2および整流平滑回路3に代えて、インターリーブ・マルチフェーズコンバータ回路1”を備えている点で、第1実施形態に係るDC/DCコンバータ装置A1と異なる。インターリーブ・マルチフェーズコンバータ回路1”は、3つのスイッチング素子11,12,13を備えている。スイッチング素子11,12,13は、それぞれ、ダイオードを直列接続され(ソース端子をダイオードのカソード端子に接続)、ドレイン端子を直流電源Bの正極側に接続されている。そして、各ダイオードは、アノード端子を直流電源Bの負極側に接続されている。各スイッチング素子11,12,13のダイオードとの接続点と、インターリーブ・マルチフェーズコンバータ回路1”の一方の出力端子との間には、それぞれインダクタが接続されている。また、一方の出力端子と、直流電源Bの負極側に接続される他方の出力端子との間には、コンデンサが並列接続されている。つまり、インターリーブ・マルチフェーズコンバータ回路1”は、3個の降圧コンバータ回路を並列接続した構造となっている。
As shown in FIG. 6, the interleaved multiphase converter device A3 includes an interleaved multiphase converter circuit 1'' in place of the
制御回路4の内部構成は第1実施形態に係る制御回路4と同様なので、図6においては制御回路4の内部構成を省略しているが、第3実施形態に係る制御回路4は、駆動信号生成部46が3つの駆動信号を生成する点で、第1実施形態に係る制御回路4と異なる。駆動信号生成部46(図示略)は、Dフリップフロップ44(図示略)より出力されるON/OFFコントロール信号のスイッチングOFF期間にはローレベル信号を、スイッチングON期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号を、スイッチング素子11を駆動するための第1駆動信号として生成して出力する。
Since the internal configuration of the
本実施形態における駆動パルス信号においても、周期T’は、第1実施形態と同様、クロックパルス信号の周期Tと同じ周期である。駆動パルス信号のパルスは、クロックパルス信号が規定する1周期内に収まるように配置されている。一方、本実施形態における駆動パルス信号は、1つのアームに配置されているスイッチング素子が1つだけなので、デッドタイムが設けられていない。第1駆動信号の駆動パルス信号は、クロックパルス信号が規定する1周期の開始タイミング(クロックパルス信号の立ち上がりタイミング)でパルスが立ち上る。なお、1周期における駆動パルス信号のパルスの位置は限定されない。本実施形態では、駆動パルス信号のパルス幅は、1周期の1/3としている。なお、駆動パルス信号のパルス幅は限定されない。 Also in the drive pulse signal in this embodiment, the period T' is the same period as the period T of the clock pulse signal, as in the first embodiment. The pulses of the driving pulse signal are arranged so as to fit within one period defined by the clock pulse signal. On the other hand, the drive pulse signal in this embodiment has no dead time because only one switching element is arranged in one arm. The drive pulse signal of the first drive signal rises at the start timing of one cycle (rising timing of the clock pulse signal) defined by the clock pulse signal. Note that the position of the pulse of the drive pulse signal in one cycle is not limited. In this embodiment, the pulse width of the drive pulse signal is ⅓ of one cycle. Note that the pulse width of the driving pulse signal is not limited.
また、駆動信号生成部46は、スイッチングOFF期間にはローレベル信号を、スイッチングON期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号を、スイッチング素子12を駆動するための第2駆動信号として生成して出力する。また、駆動信号生成部46は、スイッチングOFF期間にはローレベル信号を、スイッチングON期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号を、スイッチング素子13を駆動するための第3駆動信号として生成して出力する。第2駆動信号および第3駆動信号の駆動パルス信号は、周期およびパルス幅が第1駆動信号の駆動パルス信号と同じである。第2駆動信号の駆動パルス信号は、スイッチングON期間において、第1駆動信号の駆動パルス信号の間のローレベル期間内に配置されている。また、第3駆動信号の駆動パルス信号は、スイッチングON期間において、第1駆動信号の駆動パルス信号の間のローレベル期間内であり、かつ、第2駆動信号の駆動パルス信号の間のローレベル期間内に配置されている。つまり、第1駆動信号の駆動パルス信号と第2駆動信号の駆動パルス信号と第3駆動信号の駆動パルス信号とは重ならないようになっている。なお、各駆動パルス信号は重なっていてもよい。また、各駆動パルス信号のパルス幅は、1周期の1/3に限定されず、1周期の0%より大きく、1周期の100%より小さければよい。また、第2駆動信号の駆動パルス信号、および、第3駆動信号の駆動パルス信号は、それぞれ、クロックパルス信号が規定する1周期内に収まるように配置されている。本実施形態では、駆動信号生成部46は、第1駆動信号の駆動パルス信号に対してクロックパルス信号の1/3周期だけ駆動パルス信号を遅らせた信号を第2駆動信号として生成して出力し、第1駆動信号の駆動パルス信号に対してクロックパルス信号の2/3周期だけ駆動パルス信号を遅らせた信号を第3駆動信号として生成して出力する。
In addition, the driving
図7は、第3実施形態に係る制御回路4の各部の信号の波形を示すタイムチャートである。図7(a)は、コンパレータ41aに入力される出力電圧信号Vおよび目標電圧Vrefの波形を示している。図7(b)は状態信号の波形を示し、図7(c)はクロックパルス信号の波形を示し、図7(d)はON/OFFコントロール信号の波形を示している。また、図7(e)はスイッチング素子11に入力する第1駆動信号の波形を示し、図7(f)はスイッチング素子12に入力する第2駆動信号の波形を示し、図7(g)はスイッチング素子13に入力する第3駆動信号の波形を示している。第2駆動信号は、第1駆動信号に対してクロックパルス信号(図7(c)参照)の1/3周期だけ遅らせた信号になっており、第3駆動信号は、第1駆動信号に対してクロックパルス信号の2/3周期だけ遅らせた信号になっている。
FIG. 7 is a time chart showing waveforms of signals in each part of the
本実施形態によると、スイッチングON期間は、クロックパルス信号の周期Tの自然数倍になっており、第1~第3駆動信号のパルス信号の周期T’はクロックパルス信号の周期Tと同じである。したがって、スイッチングON期間には、第1~第3駆動信号の駆動パルス信号が、周期T’の自然数倍だけ含まれている。また、第1~第3駆動信号の駆動パルス信号は、クロックパルス信号が規定する1周期内に収まるように配置されている。したがって、第1~第3駆動信号は、1つのスイッチングON期間において、同じ数の駆動パルス信号を含むことになる。また、第1~第3駆動信号の各駆動パルス信号の数は、クロックパルス信号が規定する1周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がONとなる期間の長さにアンバランスが生じない。そのため、各スイッチング素子11,12、13の寿命にアンバランスが生じることを抑制することができる。
According to this embodiment, the switching ON period is a natural number multiple of the cycle T of the clock pulse signal, and the cycle T' of the pulse signals of the first to third drive signals is the same as the cycle T of the clock pulse signal. be. Therefore, the switching ON period includes the drive pulse signals of the first to third drive signals that are natural number multiples of the period T'. Further, the drive pulse signals of the first to third drive signals are arranged so as to fall within one period defined by the clock pulse signal. Therefore, the first to third drive signals include the same number of drive pulse signals in one switching ON period. Further, the number of drive pulse signals of the first to third drive signals is the same number within one cycle defined by the clock pulse signal. Further, the pulse width of the driving pulse signal of each driving signal is the same. Therefore, there is no imbalance in the length of the period during which each switching element is ON. Therefore, it is possible to suppress the occurrence of imbalance in the lives of the switching
なお、本実施形態では、スイッチング素子が3個の場合について説明したが、これに限られない。スイッチング素子の数は、2個でもいいし、4個以上でもいい。これらの場合でも、各スイッチング素子を駆動するための駆動信号の駆動パルス信号が、1つのスイッチングON期間において、いずれも同じ数のパルスを含み、いずれもパルス幅が同じであればよい。 In addition, although this embodiment demonstrated the case where the number of switching elements was three, it is not restricted to this. The number of switching elements may be two, or four or more. In these cases, the drive pulse signals of the drive signals for driving the switching elements should all include the same number of pulses and have the same pulse width in one switching ON period.
上記第1~第3実施形態においては、本発明に係る制御回路をDC/DCコンバータ装置に用いた場合を例として説明したが、これに限られない。本発明に係る制御回路は、その他の電力変換装置にも用いることができる。 In the above-described first to third embodiments, the case where the control circuit according to the present invention is used in the DC/DC converter device has been described as an example, but the present invention is not limited to this. The control circuit according to the present invention can also be used in other power converters.
本発明に係る制御回路およびDC/DCコンバータ装置は、上述した実施形態に限定されるものではない。本発明に係る制御回路およびDC/DCコンバータ装置の各部の具体的な構成は、種々に設計変更自在である。 The control circuit and DC/DC converter device according to the present invention are not limited to the above-described embodiments. The specific configuration of each part of the control circuit and the DC/DC converter device according to the present invention can be changed in various ways.
A1,A2:DC/DCコンバータ装置
A3 :インターリーブ・マルチフェーズコンバータ装置
1,1' :インバータ回路
1” :インターリーブ・マルチフェーズコンバータ回路
11~14:スイッチング素子
15 :共振回路
2 :トランス
3 :整流平滑回路
4 :制御回路
41a,41b:コンパレータ
42 :論理積回路
43 :クロック生成部
44 :Dフリップフロップ
45 :フォトカプラ
46 :駆動信号生成部
47 :電圧センサ
48 :電流センサ
B :直流電源
C :負荷
A1, A2: DC/DC converter device A3: Interleaved
Claims (5)
前記装置の出力に関する電気情報を検出する第1検出手段と、
前記第1検出手段が検出した電気情報の値が、予め定めた上限閾値を超過したときから予め定めた下限閾値以上の状態を継続している間は、前記電気情報の値が第1状態であることを示す第1状態信号を出力するとともに、前記電気情報の値が、前記下限閾値未満の状態になったときから前記上限閾値以下の状態を継続している間は、前記電気情報の値が第2状態であることを示す第2状態信号を出力する状態判定手段と、
予め定めた周期でクロックパルス信号を生成するクロック生成手段と、
前記第1状態信号から前記第2状態信号への切替タイミング及び前記第2状態信号から前記第1状態信号への切替タイミングが前記クロックパルス信号のタイミングに同期するように、前記第1状態信号及び前記第2状態信号の信号レベルを調整して出力する切替タイミング調整手段と、
前記切替タイミング調整手段から出力された信号が前記第1状態信号の場合には、前記各スイッチング素子を駆動させないように、且つ、前記切替タイミング調整手段から出力された信号が前記第2状態信号の場合には、前記各スイッチング素子を駆動させるために、前記各スイッチング素子用の駆動信号を生成する駆動信号生成手段と、
を備えており、
前記切替タイミング調整手段から出力された信号が前記第2状態信号のときに、前記駆動信号生成手段において生成される各スイッチング素子用の駆動信号を構成する駆動パルス信号の数は、前記クロックパルス信号が規定する1周期内で同じ数であり、且つ、前記駆動パルス信号のパルス幅はいずれも同じである、
ことを特徴とする制御回路。 A control circuit for controlling a device having a plurality of switching elements by outputting a drive signal for driving each switching element,
first sensing means for sensing electrical information relating to the output of said device;
While the value of the electrical information detected by the first detection means exceeds the predetermined upper threshold and continues to be equal to or higher than the predetermined lower threshold, the value of the electrical information is in the first state. outputting a first state signal indicating that the electric information state determination means for outputting a second state signal indicating that the is in the second state;
clock generation means for generating a clock pulse signal at a predetermined cycle;
The first state signal and switching timing adjusting means for adjusting the signal level of the second state signal and outputting the second state signal;
When the signal output from the switching timing adjusting means is the first state signal, the switching elements are not driven, and the signal output from the switching timing adjusting means is the second state signal. driving signal generating means for generating a driving signal for each switching element to drive each switching element;
and
When the signal output from the switching timing adjustment means is the second state signal, the number of drive pulse signals constituting the drive signal for each switching element generated by the drive signal generation means is equal to the clock pulse signal. is the same number within one period defined by, and the pulse widths of the drive pulse signals are all the same,
A control circuit characterized by:
前記第2検出手段で検出した電気情報に基づいて、前記装置に異常が発生しているか否かを判定する異常判定手段と、
を更に備え、
前記状態判定手段は、前記異常判定手段が異常が発生していないと判定したときには、前記第1状態信号と前記第2状態信号とを出力し、前記異常判定手段が異常が発生していると判定したときは、前記第1状態信号を出力する、
請求項1に記載の制御回路。 second sensing means for sensing other electrical information relating to the output of said device;
Abnormality determination means for determining whether or not an abnormality has occurred in the device based on the electrical information detected by the second detection means;
further comprising
The state determining means outputs the first state signal and the second state signal when the abnormality determining means determines that an abnormality has not occurred, and the abnormality determining means outputs the first state signal and the second state signal. when determined, outputting the first state signal;
2. A control circuit as claimed in claim 1.
インバータ回路と、
整流回路と、
前記インバータ回路と前記整流回路との間に配置されたトランスと、
を備えていることを特徴とするDC/DCコンバータ装置。 a control circuit according to any one of claims 1 to 4;
an inverter circuit;
a rectifier circuit;
a transformer disposed between the inverter circuit and the rectifier circuit;
A DC/DC converter device comprising:
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