JP2004088157A - Data conversion method, data converter circuit, and data conversion program - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a data converter circuit, etc. which reduces the memory capacity of a circuit for storing conversion data and the error of output data. <P>SOLUTION: The conversion circuit comprises a priority encoder 11 for outputting the bit number of "1" located at the highest position in an input data as an L-data, a subtractor 12 for outputting the number of bits higher than this position as a K-data, a memory 13 for storing a conversion table, a shifter 14 for shifting the input data to output an M-data, a bit extractor 15 for extracting an N-data and a P-data from the M-data, a table address creation part 16 for forming a table address based on the N-data, a memory 17 for storing an interpolating conversion table, and means 19, 20 for generating output data based on the output of the conversion table memory 13 and the output of the interpolating conversion table memory 17. <P>COPYRIGHT: (C)2004,JPO

Description

【０００４】
図２５に、γ＝１．８とした場合の式（１）のグラフを示す。ガンマ変換は、このようにべき関数であるため、その演算には多くの時間が必要である。ところが、ガンマ変換は、画像読み取り装置等の高速動作のために、高速に行われることが要求される。そのため、従来より、入力データに対応する変換データを有する変換テーブルをＳＲＡＭ等の高速記憶素子に格納し、入力データに対応する変換データを変換テーブルから読み出すことが行われている。図２６は、このような従来のガンマ変換回路を示す図である。図２６に示すように、従来のガンマ変換回路１００は、入力データに対応する変換データを有する変換テーブルを格納する変換テーブル格納部１０１を具備しており、入力データに対応する変換データを出力する。ここで、変換テーブル格納部１０１は、ＳＲＡＭ等の高速記憶素子によって構成される。
【０００５】
ガンマ変換回路１００においては、例えば、入力データが１２ビットのデータであり、出力データが８ビットのデータである場合には、変換テーブルのサイズは、４０９６ワード（ここでは、１ワード＝８ビット）となり、変換テーブル格納部１０１の記憶容量も４０９６ワード必要となる。また、入力データが１６ビットのデータであり、出力データが１２ビットのデータである場合には、変換テーブルのサイズは、６５５３６ワード（ここでは、１ワード＝１２ビット）となり、変換テーブル格納部１０１の記憶容量も６５５３６ワード必要となる。このように大きなサイズの変換テーブルを格納するための大容量のＳＲＡＭを画像処理ＬＳＩに集積することは、極めて困難である。また、このような大容量のＳＲＡＭを画像処理ＬＳＩに集積できた場合であっても、画像処理ＬＳＩの大幅なコストアップを招くこととなる。
【０００６】
また、変換テーブルを小さくするため、所定間隔（例えば、１６）毎の入力データに対応する変換データを有する変換テーブルをＳＲＡＭ等に格納し、対応する変換データが変換テーブルに格納されている入力データが入力された場合には該変換データを出力し、対応する変換データが変換テーブルに格納されていない入力データが入力された場合には、該入力データの前後の入力データであって対応する変換データが変換テーブルに格納されている入力データに対応する変換データに補間処理を行って得られたデータを出力することが行われている。図２７は、このような従来のガンマ変換回路を示す図である。図２７に示すように、従来のガンマ変換回路１１０は、所定間隔毎の入力データに対応する変換データを有する変換テーブルを格納する変換テーブル格納部１１１及び変換テーブル格納部１１１の出力データに補間処理を行う補間処理部１１２を具備している。ここで、変換テーブル格納部１１１は、ＳＲＡＭ等の高速記憶素子によって構成される。
【０００７】
ガンマ変換回路１１０においては、例えば、入力データが１２ビットのデータであり、出力データが８ビットのデータであり、対応する変換データが格納される入力データの間隔が１６である場合には、変換テーブルのサイズは、２５６ワード（ここでは、１ワード＝８ビット）となり、変換テーブル格納部１１１に必要とされる記憶容量も２５６ワードに低減される。また、入力データが１６ビットのデータであり、出力データが１２ビットのデータで、入力データの間隔が１６である場合には、変換テーブルのサイズは、４０９６ワード（ここでは、１ワード＝１２ビット）となり、変換テーブル格納部１１１に必要とされる記憶容量も４０９６ワードに低減される。
【０００８】
【発明が解決しようとする課題】
しかしながら、ガンマ変換回路１１０の出力データは、補間処理により算出されるため、誤差を有することとなる。図２８は、入力データが１６ビットのデータであり、出力データが１６ビットのデータであり、対応する変換データが格納される入力データの間隔が１６であるとした場合におけるガンマ変換回路１１０の出力データと式（１）により算出される値との誤差を示す図である。図２８に示すように、ガンマ変換回路１１０の出力データは、最大で約１３０の誤差を有する。
【０００９】
そこで、上記の点に鑑み、本発明は、変換データを格納する回路の記憶容量を小さくすると共に、出力データの誤差を小さくすることができるデータ変換方法、データ変換回路及びデータ変換プログラムを提供することを目的とする。
【００１０】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係るデータ変換方法は、入力データを変換して出力データを生成するデータ変換方法であって、ｎビット幅の入力データ中の「１」であるビットの内で最上位に位置するビットより上位に位置する「０」のビット数Ｋを示す第１のデータを求めるステップ（ａ）と、予め複数の第１のデータに第１の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第１のテーブルから、ステップ（ａ）において求められた第１のデータに対応する第１の変換データを読み出すステップ（ｂ）と、入力データ中で、最上位からＫ＋１番目に位置するビットに続くｐビット幅の第２のデータを求めるステップ（ｃ）と、予め複数の第２のデータに第２の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第２のテーブルから、ステップ（ｃ）において求められた第２のデータに対応する第２の変換データを読み出すステップ（ｄ）と、第１の変換データと第２の変換データとに基づいて出力データを生成するステップ（ｅ）とを具備する。
【００１１】
ここで、ステップ（ｅ）が、第１の変換データに第２の変換データを乗ずることにより出力データを生成しても良いし、ステップ（ｄ）が、第２のデータをインクリメント又はデクリメントしたデータに対応する第３の変換データを第２のテーブルから読み出し、ステップ（ｅ）が、第２及び第３の変換データに基づいて補間処理をしたデータに第１の変換データを乗ずることにより出力データを生成しても良い。また、ステップ（ｃ）が、入力データの中から、ビット番号（ｎ−Ｋ−２）〜（ｎ−Ｋ−ｐ−１）のｐビット幅（ここで、１≦ｐ≦ｎ−Ｋ−１）のデータを抽出することにより第２のデータを求めるようにしても良い。
【００１２】
また、本発明の第２の観点に係るデータ変換方法は、入力データを変換して出力データを生成するデータ変換方法であって、ｎビット幅の入力データ中の「１」であるビットの内で最上位に位置するビットより上位に位置する「０」のビット数Ｋを示す第１のデータを求めるステップ（ａ）と、予め複数の第１のデータに第１の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第１のテーブルから、ステップ（ａ）において求められた第１のデータに対応する第１の変換データを読み出すステップ（ｂ）と、入力データ中で、最上位からＫ＋１番目に位置するビットに続くｐビット幅の第２のデータを求めるステップ（ｃ）と、第２のデータに所定の操作を施すことにより第３のデータを求めるステップ（ｄ）と、予め複数の第２のデータに第２の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第２のテーブルから、ステップ（ｄ）において求められた第３のデータに対応する第２の変換データを読み出すステップ（ｅ）と、第１の変換データと第２の変換データとに基づいて出力データを生成するステップ（ｆ）とを具備する。
【００１３】
ここで、ステップ（ｆ）が、第１の変換データに第２の変換データを乗ずることにより出力データを生成しても良いし、ステップ（ｅ）が、第３のデータをインクリメント又はデクリメントしたデータに対応する第３の変換データを第２のテーブルから読み出し、ステップ（ｆ）が、第２及び第３の変換データに基づいて補間処理をしたデータに第１の変換データを乗ずることにより出力データを生成しても良い。また、ステップ（ｄ）が、第ｉ群に属するデータの数をＶ_ｉとしたときにＶ_０≦Ｖ_１≦…≦Ｖ_Ｎとなるように、第２のデータ０〜（２^ｐ−１）をＮ群に分割することにより第３のデータを求めるようにしても良い。
【００１４】
さらに、本発明の第３の観点に係るデータ変換方法は、入力データを変換して出力データを生成するデータ変換方法であって、ｎビット幅の入力データ中の「１」であるビットの内で最上位に位置するビットより上位に位置する「０」のビット数Ｋを示す第１のデータを求めるステップ（ａ）と、予め複数の第１のデータに第１の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第１のテーブルから、ステップ（ａ）において求められた第１のデータに対応する第１の変換データを読み出すステップ（ｂ）と、入力データ中で、最上位からＫ＋１番目に位置するビットに続くｐビット幅の第２のデータを求めるステップ（ｃ）と、ｐビット幅の第２のデータ中の「１」であるビットの内で最上位に位置するビットのビット番号を示す第３のデータを求めるステップ（ｄ）と、予め複数の第２のデータに第２の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第２のテーブルから、ステップ（ｄ）において求められた第３のデータに対応する第２の変換データを読み出すステップ（ｅ）と、第１の変換データと第２の変換データとに基づいて出力データを生成するステップ（ｆ）とを具備する。
【００１５】
ここで、ステップ（ｆ）が、第１の変換データに第２の変換データを乗ずることにより出力データを生成しても良いし、ステップ（ｅ）が、第３のデータをインクリメント又はデクリメントしたデータに対応する第３の変換データを第２のテーブルから読み出し、ステップ（ｆ）が、第２及び第３の変換データに基づいて補間処理をしたデータに第１の変換データを乗ずることにより出力データを生成しても良い。
【００１６】
以上において、補間処理が線形補間処理であることとしても良いし、第１の変換が、２^−Ｋをガンマ変換し、第２の変換が、最上位ビットを「１」とし、続くｐビット分を第２のデータとしたｎビット幅のデータをガンマ変換するすることとしても良い。
【００１７】
本発明の第１の観点に係るデータ変換回路は、入力データを変換して出力データを生成するデータ変換回路であって、ｎビット幅の入力データ中の「１」であるビットの内で最上位に位置するビットより上位に位置する「０」のビット数Ｋを示す第１のデータを求める第１の手段と、予め複数の第１のデータに第１の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第１のテーブルから、第１の手段が求めた第１のデータに対応する第１の変換データを読み出す第２の手段と、入力データ中で、最上位からＫ＋１番目に位置するビットに続くｐビット幅の第２のデータを求める第３の手段と、予め複数の第２のデータに第２の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第２のテーブルから、第３の手段が求めた第２のデータに対応する第２の変換データを読み出す第４の手段と、第１の変換データと第２の変換データとに基づいて出力データを生成する第５の手段とを具備する。
【００１８】
ここで、第５の手段が、第１の変換データに第２の変換データを乗ずることにより出力データを生成しても良いし、第４の手段が、第２のデータをインクリメント又はデクリメントしたデータに対応する第３の変換データを第２のテーブルから読み出し、第５の手段が、第２及び第３の変換データに基づいて補間処理をしたデータに第１の変換データを乗ずることにより出力データを生成しても良い。また、第３の手段が、入力データの中から、ビット番号（ｎ−Ｋ−２）〜（ｎ−Ｋ−ｐ−１）のｐビット幅（ここで、１≦ｐ≦ｎ−Ｋ−１）のデータを抽出することにより第２のデータを求めるようにしても良い。
【００１９】
また、本発明の第２の観点に係るデータ変換回路は、入力データを変換して出力データを生成するデータ変換回路であって、ｎビット幅の入力データ中の「１」であるビットの内で最上位に位置するビットより上位に位置する「０」のビット数Ｋを示す第１のデータを求める第１の手段と、予め複数の第１のデータに第１の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第１のテーブルから、第１の手段が求めた第１のデータに対応する第１の変換データを読み出す第２の手段と、入力データ中で、最上位からＫ＋１番目に位置するビットに続くｐビット幅の第２のデータを求める第３の手段と、第２のデータに所定の操作を施すことにより第３のデータを求める第４の手段と、予め複数の第２のデータに第２の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第２のテーブルから、第４の手段が求めた第３のデータに対応する第２の変換データを読み出す第５の手段と、第１の変換データと第２の変換データとに基づいて出力データを生成する第６の手段とを具備する。
【００２０】
ここで、第６の手段が、第１の変換データに第２の変換データを乗ずることにより出力データを生成しても良いし、第５の手段が、第３のデータをインクリメント又はデクリメントしたデータに対応する第３の変換データを第２のテーブルから読み出し、第６の手段が、第２及び第３の変換データに基づいて補間処理をしたデータに第１の変換データを乗ずることにより出力データを生成しても良い。また、第４の手段が、第ｉ群に属するデータの数をＶ_ｉとしたときにＶ_０≦Ｖ_１≦…≦Ｖ_Ｎとなるように、第２のデータ０〜（２^ｐ−１）をＮ群に分割することにより第３のデータを求めるようにしても良い。
【００２１】
さらに、本発明の第３の観点に係るデータ変換回路は、入力データを変換して出力データを生成するデータ変換回路であって、ｎビット幅の入力データ中の「１」であるビットの内で最上位に位置するビットより上位に位置する「０」のビット数Ｋを示す第１のデータを求める第１の手段と、予め複数の第１のデータに第１の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第１のテーブルから、第１の手段が求めた第１のデータに対応する第１の変換データを読み出す第２の手段と、入力データ中で、最上位からＫ＋１番目に位置するビットに続くｐビット幅の第２のデータを求める第３の手段と、ｐビット幅の第２のデータ中の「１」であるビットの内で最上位に位置するビットのビット番号を示す第３のデータを求める第４の手段と、予め複数の第２のデータに第２の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第２のテーブルから、第４の手段が求めた第３のデータに対応する第２の変換データを読み出す第５の手段と、第１の変換データと第２の変換データとに基づいて出力データを生成する第６の手段とを具備する。
【００２２】
ここで、第６の手段が、第１の変換データに第２の変換データを乗ずることにより出力データを生成しても良いし、第５の手段が、第３のデータをインクリメント又はデクリメントしたデータに対応する第３の変換データを第２のテーブルから読み出し、第６の手段が、第２及び第３の変換データに基づいて補間処理をしたデータに第１の変換データを乗ずることにより出力データを生成しても良い。
【００２３】
以上において、補間処理が線形補間処理であることとしても良いし、第１の変換が、２^−Ｋをガンマ変換し、第２の変換が、最上位ビットを「１」とし、続くｐビット分を第２のデータとしたｎビット幅のデータをガンマ変換することとしても良い。
【００２４】
本発明の第１の観点に係るデータ変換プログラムは、入力データを変換して出力データを生成するデータ変換プログラムであって、ｎビット幅の入力データ中の「１」であるビットの内で最上位に位置するビットより上位に位置する「０」のビット数Ｋを示す第１のデータを求める手順（ａ）と、予め複数の第１のデータに第１の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第１のテーブルから、手順（ａ）において求められた第１のデータに対応する第１の変換データを読み出す手順（ｂ）と、入力データ中で、最上位からＫ＋１番目に位置するビットに続くｐビット幅の第２のデータを求める手順（ｃ）と、予め複数の第２のデータに第２の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第２のテーブルから、手順（ｃ）において求められた第２のデータに対応する第２の変換データを読み出す手順（ｄ）と、第１の変換データと第２の変換データとに基づいて出力データを生成する手順（ｅ）とを具備する。
【００２５】
ここで、手順（ｅ）が、第１の変換データに第２の変換データを乗ずることにより出力データを生成しても良いし、手順（ｄ）が、第２のデータをインクリメント又はデクリメントしたデータに対応する第３の変換データを第２のテーブルから読み出し、手順（ｅ）が、第２及び第３の変換データに基づいて補間処理をしたデータに第１の変換データを乗ずることにより出力データを生成しても良い。また、手順（ｃ）が、入力データの中から、ビット番号（ｎ−Ｋ−２）〜（ｎ−Ｋ−ｐ−１）のｐビット幅（ここで、１≦ｐ≦ｎ−Ｋ−１）のデータを抽出することにより第２のデータを求めることとしても良い。
【００２６】
また、本発明の第２の観点に係るデータ変換プログラムは、入力データを変換して出力データを生成するデータ変換プログラムであって、ｎビット幅の入力データ中の「１」であるビットの内で最上位に位置するビットより上位に位置する「０」のビット数Ｋを示す第１のデータを求める手順（ａ）と、予め複数の第１のデータに第１の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第１のテーブルから、ステップ（ａ）において求められた第１のデータに対応する第１の変換データを読み出す手順（ｂ）と、入力データ中で、最上位からＫ＋１番目に位置するビットに続くｐビット幅の第２のデータを求める手順（ｃ）と、第２のデータに所定の操作を施すことにより第３のデータを求める手順（ｄ）と、予め複数の第２のデータに第２の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第２のテーブルから、手順（ｄ）において求められた第３のデータに対応する第２の変換データを読み出す手順（ｅ）と、第１の変換データと第２の変換データとに基づいて出力データを生成する手順（ｆ）とを具備する。
【００２７】
ここで、手順（ｆ）が、第１の変換データに第２の変換データを乗ずることにより出力データを生成しても良いし、手順（ｅ）が、第３のデータをインクリメント又はデクリメントしたデータに対応する第３の変換データを第２のテーブルから読み出し、手順（ｆ）が、第２及び第３の変換データに基づいて補間処理をしたデータに第１の変換データを乗ずることにより出力データを生成しても良い。また、手順（ｄ）が、第ｉ群に属するデータの数をＶ_ｉとしたときにＶ_０≦Ｖ_１≦…≦Ｖ_Ｎとなるように、第２のデータ０〜（２^ｐ−１）をＮ群に分割することにより第３のデータを求めるようにしても良い。
【００２８】
さらに、本発明の第３の観点に係るデータ変換プログラムは、入力データを変換して出力データを生成するデータ変換プログラムであって、ｎビット幅の入力データ中の「１」であるビットの内で最上位に位置するビットより上位に位置する「０」のビット数Ｋを示す第１のデータを求める手順（ａ）と、予め複数の第１のデータに第１の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第１のテーブルから、手順（ａ）において求められた第１のデータに対応する第１の変換データを読み出す手順（ｂ）と、入力データ中で、最上位からＫ＋１番目に位置するビットに続くｐビット幅の第２のデータを求める手順（ｃ）と、ｐビット幅の第２のデータ中の「１」であるビットの内で最上位に位置するビットのビット番号を示す第３のデータを求める手順（ｄ）と、予め複数の第２のデータに第２の変換を施すことにより得られた複数の変換データを複数のアドレスに対応して格納している第２のテーブルから、手順（ｄ）において求められた第３のデータに対応する第２の変換データを読み出す手順（ｅ）と、第１の変換データと第２の変換データとに基づいて出力データを生成する手順（ｆ）とを具備する。
【００２９】
ここで、手順（ｆ）が、第１の変換データに第２の変換データを乗ずることにより出力データを生成しても良いし、手順（ｅ）が、第３のデータをインクリメント又はデクリメントしたデータに対応する第３の変換データを第２のテーブルから読み出し、手順（ｆ）が、第２及び第３の変換データに基づいて補間処理をしたデータに第１の変換データを乗ずることにより出力データを生成しても良い。
【００３０】
以上において、補間処理が線形補間処理であることとしても良いし、第１の変換が、２^−Ｋをガンマ変換し、第２の変換が、最上位ビットを「１」とし、続くｐビット分を第２のデータとしたｎビット幅のデータをガンマ変換することとしても良い。
【００３１】
本発明によれば、変換データを格納する回路の記憶容量を小さくすると共に、出力データの誤差を小さくすることができる。
【００３２】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係るデータ変換回路の構成を示す図である。本実施形態は、本発明をガンマ変換回路に適用したものである。本実施形態においては、入力データは１６ビット幅であり、出力データは１２ビット幅であるものとする。
図１において、ガンマ変換回路１０は、プライオリティエンコーダ１１と、減算器１２と、変換テーブル格納部１３と、シフタ１４と、ビット抽出部１５と、テーブルアドレス作成部１６と、補間用変換テーブル格納部１７と、マルチプレクサ１８と、乗算器１９と、線形補間部２０とを具備している。また、線形補間部２０は、レジスタ２１と、減算器２２と、乗算器２３と、シフタ２４と、加算器２５とを含んでいる。
【００３３】
プライオリティエンコーダ１１は、１６ビット幅の入力データを入力し、入力データ中の最上位に位置する「１」のビットを検出し、検出したビットのビット番号を４ビット幅のＬデータとして出力する。なお、一般に、ビット番号は、最下位ビットを０とし、上位ビットに向かってカウントする。本実施形態においては、一般にならい、最下位ビットのビット番号を０とし、最上位ビットのビット番号を１５とする。例えば、プライオリティエンコーダ１１は、入力データが「１６’ｈ０００１」（ここで、「１６’」は１６ビット幅のデータであることを示し、「ｈ」は１６進表示であることを示し、「０００１」は入力データの値を示す）の場合には、「４’ｈ０」（ここで、「４’」は４ビット幅のデータであることを示し、「ｈ」は１６進表示であることを示し、「０」はＬデータの値を示す）のＬデータを出力し、入力データが「１６’ｈ０００２」の場合には、「４’ｈ１」のＬデータを出力し、入力データが「１６’ｈ０００３」の場合には、「４’ｈ１」のＬデータを出力する。また、プライオリティエンコーダ１１は、入力データ中に「１」のビットがない場合、すなわち入力データが「１６’ｈ００００」である場合には、「４’ｈ０」のＬデータを出力すると共に、ハイレベルのｚｅｒｏ信号を出力する。
【００３４】
減算器１２は、「４’ｈｆ」からＬデータを減じて４ビット幅のＫデータとして出力する。例えば、減算器１２は、Ｌデータが「４’ｈ３」である場合には、「４’ｈｃ」のＫデータを出力する。あるいは、１６ビット幅の入力データをデコードすることで、直接４ビット幅のＫデータを作成しても良い。
【００３５】
変換テーブル格納部１３は、Ｋデータをテーブルアドレスとし、２^−Ｋをガンマ変換した１２ビット幅の変換データをテーブルアドレスに対応させた変換テーブルを格納しており、テーブルアドレスに応じて変換データを出力する。
【００３６】
シフタ１４は、入力データを減算器の出力するＫデータの値分だけ左シフトしてＭデータを出力する。例えば、入力データが「１６’ｈ０００８」である場合には、入力データ「１６’ｈ０００８」をＫデータ「４’ｈｃ」だけ左シフトした「１６’ｈ８０００」のＭデータを出力し、入力データが「１６’ｈ０００ａ」である場合には、入力データ「１６’ｈ０００ａ」をＫデータ「４’ｈｃ」だけ左シフトした「１６’ｈａ０００」のＭデータを出力する。
【００３７】
ビット抽出部１５は、Ｍデータを入力し、ビット番号１４，１３の２ビットをＮデータとして出力する。例えば、ビット抽出部１５は、Ｍデータが「１６’ｈ８０００」である場合には、「２’ｂ００」（ここで、「２’」は２ビット幅のデータであることを示し、「ｂ」は２進表示であることを示し、「００」はデータの値を示す）のＮデータを出力し、Ｍデータが「１６’ｈａ０００」である場合には、「２’ｂ０１」のＮデータを出力する。あるいは、１６ビット幅の入力データをデコードすることで、直接２ビット幅のＮデータを作成しても良い。
【００３８】
また、ビット抽出部１５は、Ｍデータ中のビット番号１２〜０の１３ビットを１６ビット幅にゼロ拡張したＰデータを乗算器２３に出力する。例えば、ビット抽出部１５は、Ｍデータが「１６’ｈ８００１」である場合に、Ｍデータの下位１３ビットの上位に３ビットの０を付加した「１６’ｈ０００１」をＰデータとして乗算器２３に出力する。また、例えば、ビット抽出部１５は、Ｍデータが「１６’ｈ８００３」である場合に、Ｍデータの下位１３ビットである「１３’ｂ０００００００００００１１」の上位に３ビットの０を付加した「１６’ｈ０００３」をＰデータとして乗算器２３に出力する。
【００３９】
テーブルアドレス作成部１６は、入力した２ビット幅のＮデータを第１のテーブルアドレスとして出力し、所定時間経過後に、Ｎデータをインクリメント（又はデクリメント）した第２のテーブルアドレスを出力する。例えば、テーブルアドレス作成部１６は、Ｎデータが「２’ｂ００」である場合には、「２’ｂ００」を第１のテーブルアドレスとして出力し、所定時間経過後に、「２’ｂ０１」を第２のテーブルアドレスとして出力する。
【００４０】
補間用変換テーブル格納部１７は、Ｎデータの上位に「１」、下位に「１３’ｂ０００００００００００００」を付加した１６ビット幅のデータをガンマ変換した１２ビット幅の補間用変換データをテーブルアドレスに対応させた補間用変換テーブルを格納しており、第１及び第２のテーブルアドレスに応じて第１及び第２の補間用変換データを出力する。
【００４１】
図２は、入力データ、Ｌデータ、Ｍデータ、Ｎデータ（テーブルアドレス）、及び、補間用変換データの対応を示す図である。図２において、ｙ_００は、入力データ「１６’ｈ０００１」に対応するＮデータ「２’ｂ００」の上位に「１」、下位に「１３’ｂ０００００００００００００」を付加したデータをガンマ変換した１２ビット幅のデータであり、ｙ_１０は、入力データ「１６’ｈ０００３」に対応するＮデータ「２’ｂ１０」の上位に「１」、下位に「１３’ｂ０００００００００００００」を付加したデータをガンマ変換した１２ビット幅のデータであり、ｙ_０１は、入力データ「１６’ｈ０００５」に対応するＮデータ「２’ｂ０１」の上位に「１」、下位に「１３’ｂ０００００００００００００」を付加したデータをガンマ変換した１２ビット幅のデータであり、ｙ_１１は、入力データ「１６’ｈ０００７」に対応するＮデータ「２’ｂ１１」の上位に「１」、下位に「１３’ｂ０００００００００００００」を付加したデータをガンマ変換した１２ビット幅のデータである。
【００４２】
図２に示すように、例えば、入力データが「１６’ｈ０００１」の場合に、テーブルアドレスは、「２’ｂ００」となり、入力データが「１６’ｈ０００２」の場合にも、テーブルアドレスは、「２’ｂ００」となる。この場合、補間用変換テーブル格納部１７は、入力データ「１６’ｈ０００１」に対応するＮデータ「２’ｂ００」を１６ビット幅にゼロ拡張し、ビット番号２のビットを「１」とし、１３ビット分だけ左シフトさせたデータをガンマ変換した補間用変換データｙ_００をテーブルアドレス「２’ｂ００」に対応させて格納し、入力データ「１６’ｈ０００２」に対応するＮデータ「２’ｂ００」を１６ビット幅にゼロ拡張し、ビット番号２のビットを「１」とし、１３ビット分だけ左シフトさせたデータをガンマ変換した補間用変換データｙ_００は格納しない。このように、複数の入力データから同一のテーブルアドレスが生成される場合には、補間用変換テーブル格納部１７は、複数の入力データの内の最小の入力データに対応するＮデータを１６ビット幅にゼロ拡張し、ビット番号２のビットを「１」とし、１３ビット分だけ左シフトさせたデータをガンマ変換した補間用変換データのみを格納する。
【００４３】
図３は、入力データ、テーブルアドレス、及び、補間用変換データの対応を示す図である。図２において、対応する補間用変換データが補間用変換テーブル格納部１７に格納されない入力データの表示は、図３においては省かれている。図２に示すように、入力データ（本実施形態においては、「１６’ｈ００００」〜「１６’ｈｆｆｆｆ」の６５５３６通りに変化する）に対して、補間用変換データは、ｙ_００，ｙ_１０，ｙ_０１，ｙ_１１の４データとなる。従って、補間用変換テーブル格納部１７は、４ワード（ここでは、１ワード＝１２ビット）の記憶容量を有すれば良いこととなる。
【００４４】
即ち、図３に示すように、補間用変換テーブル格納部１７は、入力データ「１６’ｈ０００１」、「１６’ｈ０００３」、「１６’ｈ０００５」、「１６’ｈ０００７」にそれぞれ対応する補間用変換データｙ_００、ｙ_１０、ｙ_０１、及び、ｙ_１１を格納する。
【００４５】
再び図１を参照すると、マルチプレクサ１８は、ｚｅｒｏ信号がハイレベルの場合には「０」を選択して出力し、ｚｅｒｏ信号がローレベルの場合には変換テーブル格納部１７が出力する変換データを選択して出力する。
【００４６】
線形補間部２０は、変換テーブル格納部１７が出力する第１及び第２の変換データに対して線形補間処理を行う。
レジスタ２１は、マルチプレクサ１８が出力する第１の変換データを所定の時間保持する。
減算器２２は、マルチプレクサ１８が出力する第２の変換データからレジスタ２１が出力する第１の変換データを減じて出力する。
乗算器２３は、減算器２２の出力データにＰデータを乗じて出力する。
【００４７】
シフタ２４は、乗算器２３の出力データを「４’ｈｄ」（１３ビット）だけ右シフトして出力する。
加算器２５は、シフタ２４の出力データをレジスタ２１の出力データに加えて出力する。
【００４８】
変換テーブル格納部１３は、Ｋデータをテーブルアドレスとし、２^−Ｋ／γを表わす１２ビット幅の変換データをテーブルアドレスに対応させた変換テーブルを格納しており、テーブルアドレスに応じて変換データを出力する。
【００４９】
図４は、入力データ、Ｌデータ、Ｋデータ（テーブルアドレス）、及び、変換データの対応を示す図である。図４において、ｙ_Ｆは、入力データ「１６’ｈ０００１」に対応するＫデータ「４’ｈｆ」を用いて２^−Ｋ／γを計算することにより求めた１２ビット幅のデータであり、ｙ_Ｅは、入力データ「１６’ｈ０００２」に対応するＫデータ「４’ｈｅ」を用いて２^−Ｋ／γを計算することにより求めた１２ビット幅のデータであり、ｙ_Ｄは、入力データ「１６’ｈ０００４」に対応するＫデータ「４’ｈｄ」を用いて２^−Ｋ／γを計算することにより求めた１２ビット幅のデータであり、ｙ_Ｃは、入力データ「１６’ｈ０００８」に対応するＫデータ「４’ｈｃ」を用いて２^−Ｋ／γを計算することにより求めた１２ビット幅のデータである。また、ｙ_Ｂは、入力データ「１６’ｈ００１０」に対応するＫデータ「４’ｈｂ」を用いて２^−Ｋ／γを計算することにより求めた１２ビット幅のデータであり、ｙ_Ａは、入力データ「１６’ｈ００２０」に対応するＫデータ「４’ｈａ」を用いて２^−Ｋ／γを計算することにより求めた１２ビット幅のデータであり、ｙ_０は、入力データ「１６’ｈ８０００」に対応するＫデータ「４’ｈ０」を用いて２^−Ｋ／γを計算することにより求めた１２ビット幅のデータである。
【００５０】
図４に示すように、例えば、入力データが「１６’ｈ０００２」の場合に、テーブルアドレスは、「４’ｈｅ」となり、入力データが「１６’ｈ０００３」の場合にも、テーブルアドレスは、「４’ｈｅ」となる。この場合、変換テーブル格納部１７は、入力データ「１６’ｈ０００２」に対応するＫデータ「４’ｈｅ」を用いて２^−Ｋ／γを計算することにより求めた変換データｙ_Ｅをテーブルアドレス「４’ｈｅ」に対応させて格納し、入力データ「１６’ｈ０００３」に対応するＫデータ「４’ｈｅ」を用いて求めた変換データｙ_Ｅは格納しない。このように、複数の入力データから同一のテーブルアドレスが生成される場合には、変換テーブル格納部１３は、複数の入力データの内の最小の入力データに対応するＫデータを用いて求めた変換データのみを格納する。
【００５１】
図５は、入力データ、テーブルアドレス、及び、変換データの対応を示す図である。図４において対応する変換データが変換テーブル格納部１３に格納されていない入力データの表示は、図５においては省かれている。図４に示すように、入力データ（本実施形態においては、「１６’ｈ００００」〜「１６’ｈｆｆｆｆ」の６５５３６通りに変化する）に対して、変換データは、ｙ_Ｆ、ｙ_Ｅ、ｙ_Ｄ、ｙ_Ｃ、ｙ_Ｂ、ｙ_Ａ、ｙ_９、ｙ_８、ｙ_７、ｙ_６、ｙ_５、ｙ_４、ｙ_３、ｙ_２、ｙ_１、ｙ_０の１６データとなる。従って、変換テーブル格納部１３は、１６ワード（ここでは、１ワード＝１２ビット）の記憶容量を有すれば良いこととなる。
【００５２】
即ち、図５に示すように、変換テーブル格納部１３は、入力データ「１６’ｈ０００１」、「１６’ｈ０００２」、「１６’ｈ０００４」、「１６’ｈ０００８」、「１６’ｈ００１０」、「１６’ｈ００２０」、「１６’ｈ００４０」、「１６’ｈ００８０」、「１６’ｈ０１００」、「１６’ｈ０２００」、「１６’ｈ０４００」、「１６’ｈ０８００」、「１６’ｈ１０００」、「１６’ｈ２０００」、「１６’ｈ４０００」、「１６’ｈ８０００」にそれぞれ対応する変換データｙ_Ｆ、ｙ_Ｅ、ｙ_Ｄ、ｙ_Ｃ、ｙ_Ｂ、ｙ_Ａ、ｙ_９、ｙ_８、ｙ_７、ｙ_６、ｙ_５、ｙ_４、ｙ_３、ｙ_２、ｙ_１、及び、ｙ_０を格納する。
【００５３】
再び図１を参照すると、乗算器１９は、変換テーブル格納部１３の出力データに線形補間部２０の出力データを乗じ、出力データ（ガンマ変換データ）として出力する。
【００５４】
次に、ガンマ変換回路１０が行う処理の原理について、式（２）及び式（３）を参照しながら説明する。
【数２】

式（２）において、ｎは入力データｘのビット数を示し、本実施形態においてはｎ＝１６である。
【数３】

式（３）は、上位ｋビットが０の場合を示している。式（３）に示すように、入力データｘに対応する変換データｙはｚ^１／γの項と２^−ｋ／γの項とに分けることができるので、ｚと２^−ｋの変換データを用いて変換データｙを算出する。ｚは、入力データｘを左にｋビットシフトして上位にある０を除いたもので、最上位は「１」である。ここで、すべてのｚの値に対応する変換データをテーブルに用意しても良いし、本実施形態において説明するように、代表的なｚの値に対応する変換データのみを用意しておき、残りを補間により求めても良い。
【００５５】
次に、線形補間部２０が行うｚ^１／γの項の線形補間処理について図６を参照しながら説明する。図６は、線形補間部２０が行う線形補間処理の原理を示す図である。図６に示すように、線形補間部２０は、入力データｘ_Ｌに対応する変換データｙ_Ｌを、次式によって算出することができる。
【数４】

【００５６】
次に、ガンマ変換回路１０におけるガンマ変換処理について、図１、図７、及び、図８を参照しながら説明する。図７は、ガンマ変換回路のガンマ変換処理を示すフローチャートであり、図８は、ガンマ変換回路の線形補間部の線形補間処理を示すフローチャートである。
【００５７】
図７及び図８の処理を開始すると、プライオリティエンコーダ１１は、入力データを入力し、Ｌデータを出力する（ステップＳ１０１）。
次に、減算器１２は、Ｌデータを入力し、Ｋデータを出力する（ステップＳ１０２）。
次に、シフタ１４は、入力データ及びＫデータを入力し、Ｍデータを出力する（ステップＳ１０３）。
次に、ビット抽出部１５は、Ｍデータを入力し、Ｎデータ及びＰデータを出力する（ステップＳ１０４）。
次に、テーブルアドレス作成部１６は、Ｎデータを入力し、第１のテーブルアドレスを出力する（ステップＳ１０５）。
【００５８】
次に、補間用変換テーブル格納部１７は、第１のテーブルアドレスに応じて、第１の変換データを出力する（ステップＳ１０６）。
次に、マルチプレクサ１８は、ｚｅｒｏ信号の値に応じて、０又は第１の変換データを選択して出力し、これがレジスタ２１に読み込まれる（ステップＳ１０７）。
次に、テーブルアドレス作成部１６は、第１のテーブルアドレスをインクリメントした第２のテーブルアドレスを出力する（ステップＳ１０８）。
【００５９】
次に、補間用変換テーブル格納部１７は、第２のテーブルアドレスに応じて、第２の変換データを出力する（ステップＳ１０９）。
次に、マルチプレクサ１８は、ｚｅｒｏ信号の値に応じて、０又は第２の変換データを選択出力する（ステップＳ１１０）。
次に、線形補間部２０は、第１の変換データ及び第２の変換データに基づいて、線形補間処理を行い、補間データを出力する（ステップＳ１１１）。
【００６０】
図８に示すように、線形補間処理において、線形補間部２０の減算器２２は、マルチプレクサ１８の出力データである第２の変換データからレジスタ２１の出力データである第１の変換データを減ずる（ステップＳ２０１）。
次に、乗算器２３は、減算器２２の出力データにＰデータを乗ずる（ステップＳ２０２）。
次に、シフタ２４は、乗算器２３の出力データを、「４’ｈｄ」（１３ビット分）だけ右シフトする（ステップＳ２０３）。
次に、加算器２５は、レジスタ２１の出力データである第１の変換データにシフタ２４の出力データを加え、補間データとして出力する（ステップＳ２０４）。
【００６１】
再び図７を参照すると、次に、変換テーブル格納部１３は、Ｋデータに応じて、第３の変換データを出力する（ステップＳ１１２）。
次に、乗算器１９は、第３の変換データに補間データを乗じ、ガンマ変換データとして出力する（ステップＳ１１３）。
このようにして、ガンマ変換回路１０は、入力データに応じた出力データ（ガンマ変換データ）を出力することができる。
【００６２】
次に、入力データとして「１６’ｈ０００９」が入力された場合のガンマ変換回路１０の動作について、具体的に説明する。
まず、プライオリティエンコーダ１１は、入力データ「１６’ｈ０００９」を入力すると、Ｌデータ「４’ｈ３」を減算器１２に出力すると共に、ローレベルのｚｅｒｏ信号をマルチプレクサ１８に出力する。
【００６３】
減算器１２は、「４’ｈｆ」からＬデータ「４’ｈ３」を減じた「４’ｈｃ」をＫデータとして変換テーブル格納部１３、及び、シフタ１４に出力する。
【００６４】
シフタ１４は、Ｋデータ「４’ｈｃ」を入力すると、入力データ「１６’ｈ０００９」をＫデータ「４’ｈｃ」が表わすビット数だけ左シフトさせた「１６’ｈ９０００」をＭデータとしてビット抽出部１５に出力する。
【００６５】
ビット抽出部１５は、Ｍデータ「１６’ｈ９０００」のビット番号１４，１３の２ビット「２’ｂ００」をＮデータとしてテーブルアドレス作成部１６に出力する。さらに、ビット抽出部１５は、Ｍデータ「１６’ｈ９０００」のビット番号１２〜０のビットを１６ビットにゼロ拡張した「１６’ｈ１０００」をＰデータとして乗算器２３に出力する。このＰデータ「１６’ｈ１０００」が、式（４）の「ｄ」に相当する。
【００６６】
テーブルアドレス作成部１６は、Ｎデータ「２’ｂ００」を入力すると、Ｎデータ「２’ｂ００」を第１のテーブルアドレスとして補間用変換テーブル格納部１７に出力する。さらに、テーブルアドレス作成部１６は、所定時間経過後に、Ｎデータ「２’ｂ００」をインクリメントしたＮデータ「２’ｂ０１」を第２のテーブルアドレスとして補間用変換テーブル格納部１７に出力する。
【００６７】
補間用変換テーブル格納部１７は、第１のテーブルアドレス「２’ｂ００」を入力すると、第１のテーブルアドレス「２’ｂ００」に対応する第１の変換データｙ_００を出力する。さらに、補間用変換テーブル格納部１７は、所定時間経過後に、第２のテーブルアドレス「２’ｂ０１」を入力すると、第２のテーブルアドレス「２’ｂ０１」に対応する第２の変換データｙ_０１を出力する。
【００６８】
マルチプレクサ１８は、ｚｅｒｏ信号がローレベルであるため、補間用変換テーブル格納部１７が出力する第１の変換データｙ_００を選択出力する。さらに、マルチプレクサ１８は、所定時間経過後に、補間用変換テーブル格納部１７が出力する第２の変換データｙ_０１を選択して出力する。
【００６９】
レジスタ２１は、マルチプレクサ１８が選択出力する第１の変換データｙ_００を所定時間保持する。この第１の変換データｙ_００が、式（４）の「ｙ_Ｍ」に対応する。
【００７０】
減算器２２は、マルチプレクサ１８が出力する第２の変換データｙ_０１からレジスタ２１が保持する第１の変換データｙ_００の値を減じて出力する。この減算器２２の出力データが、式（４）の「Δｙ」に対応する。
乗算器２３は、減算器２２の出力データである（ｙ_０１−ｙ_００）にＰデータ「１６’ｈ１０００」を乗じて出力する。この乗算器２３の出力データ（ここでは、２^１２×（ｙ_０１−ｙ_００））が、式（４）の「ｄ×Δｙ」に対応する。
【００７１】
シフタ２４は、乗算器２３の出力データ（ここでは、２^１２×（ｙ_０１−ｙ_００））を、１３ビット分だけ右シフトして出力する。このシフタ２４の出力データ（ここでは、２^１２×（ｙ_０１−ｙ_００）／２^１３）が、式（４）の「ｄ×Δｙ／Δｘ」に対応する。
加算器２５は、レジスタ２１が保持する第１の変換データｙ_００にシフタ２４の出力データ（ここでは、２^１２×（ｙ_０１−ｙ_００）／２^１３）を加えて出力する。この加算器２５が出力するデータが、式（３）の「ｄ×Δｙ／Δｘ＋ｙ_Ｍ」に対応する。
【００７２】
図９は、本例における線形補間を示す図である。このように、線形補間部２０は、Ｍデータ「１６’ｈ９０００」に応じた出力データ（ガンマ変換データ）を出力することができる。
【００７３】
変換テーブル格納部１３は、Ｋデータ「４’ｈｃ」を入力すると、Ｋデータ「４’ｈｃ」をテーブルアドレスとして、テーブルアドレス「４’ｈｃ」に対応する変換データを出力する。
【００７４】
乗算器１９は、線形補間部２０の出力データ（ここでは、２^１２×（ｙ_０１−ｙ_００）／２^１３＋ｙ_Ｍ）に変換テーブル格納部１３の出力データを乗じて出力する。この乗算器１９が出力するデータが、式（３）に対応する。
【００７５】
次に、ガンマ変換回路１０の出力データと式（１）によって算出される値との間の誤差について、図１０を参照しながら説明する。図１０に示すように、ガンマ変換回路１０の出力データと式（１）によって算出される値との間の誤差は、最大で約７３であり、図２８に示すガンマ変換回路１１０の誤差（約１３０）の約１．７８分の１となっている。
【００７６】
このように、本実施形態によれば、変換テーブル格納部１３及び補間用変換テーブル格納部１７の記憶容量を小さくすることができる。本実施形態においては、変換テーブル格納部１３及び補間用変換テーブル格納部１７の記憶容量は２０ワードであり、従来のガンマ変換回路１００（図２６）の変換テーブル格納部１０１の記憶容量（６５５３６ワード）の約３２７７分の１に低減することができる。従って、従来のガンマ変換回路１１０（図２７）の変換テーブル格納部１１１の記憶容量（４０９６ワード）を、約２０５分の１に低減することができる。また、本実施形態によれば、出力データの誤差をガンマ変換回路１１０の誤差の約１．７８分の１に低減することができる。
【００７７】
なお、ガンマ変換回路１０をＣＰＵとプログラムによって構成することができる。その場合には、図３及び図５に示す変換テーブルのサイズが２０ワードと小さいため、変換テーブルはキャッシュメモリに入り、ガンマ変換を高速に実現することが可能となる。
【００７８】
本実施形態においては、ビット抽出部１５が、Ｍデータのビット番号１４，１３の２ビットをＮデータとして抽出することとしているが、Ｍデータのビット番号１４〜１２の３ビットをＮデータとして抽出することとしても良いし、Ｍデータのビット番号１４〜１１の４ビットをＮデータとして抽出することとしても良い。また、本実施形態においてはＭデータを補間しているが、Ｎデータのビット幅を増やすことにより、補間しなくても良い。このように、Ｎデータのビット幅を増やすことにより、出力データの誤差をより小さくすることができる。
さらに、本実施形態においては、入力データを１６ビット幅とし、出力データを１２ビット幅としているが、これらのデータを他のビット幅としても良い。
【００７９】
図１１は、本発明の第１の実施形態の変形例に係るデータ変換回路の構成を示す図である。図１１に示すように、この変形例において、線形補間部４０は、レジスタ４１、減算器４２、乗算器４３、シフタ４４及び加算器４５に加えて、マルチプレクサ４６、マルチプレクサ４７及びラッチ回路４８をさらに含んでいる。
【００８０】
マルチプレクサ４６は、補間出力制御信号がハイレベルの場合には変換テーブル格納部１３が出力する変換データを選択して出力し、補間出力制御信号がローレベルの場合にはビット抽出部１５が出力するＰデータを選択して出力する。
【００８１】
マルチプレクサ４７は、補間出力制御信号がハイレベルの場合には加算器４５が出力する補間データを選択して出力し、補間出力制御信号がローレベルの場合には減算器４２が出力するデータを選択して出力する。
【００８２】
ラッチ回路４８は補間出力制御信号がハイレベルの場合において乗算器４３が出力するガンマ変換データをラッチして出力する。
【００８３】
このように、線形補間部の乗算器を兼用することにより、ハードウエアの増大を抑えることができる。
【００８４】
次に、本発明の第２の実施形態について説明する。図１２は、本発明の第２の実施形態に係るデータ変換回路の構成を示す図である。本実施形態は、本発明をガンマ変換回路に適用したものである。本実施形態においては、入力データは１６ビット幅であり、出力データは１２ビット幅であるものとする。
図１２において、ガンマ変換回路５０は、プライオリティエンコーダ５１と、減算器５２と、変換テーブル格納部５３と、シフタ５４と、ビット抽出部５５と、テーブル格納部５６と、テーブルアドレス作成部５７と、補間用変換テーブル格納部５８と、乗算器５９と、線形補間部６０とを具備している。また、線形補間部６０は、レジスタ６１と、減算器６２と、テーブル格納部６３と、テーブル格納部６４と、ビット抽出部６５と、補正項算出部６６と、加算器６７とを含んでいる。
【００８５】
プライオリティエンコーダ５１は、１６ビット幅の入力データを入力し、入力データ中の最上位に位置する「１」のビットを検出し、検出したビットのビット番号を４ビット幅のＬデータとして出力する。
減算器５２は、「４’ｈｆ」からＬデータを減じて４ビット幅のＫデータとして出力する。
変換テーブル格納部５３は、Ｋデータをテーブルアドレスとし、２^−Ｋをガンマ変換した１２ビット幅の変換データをテーブルアドレスに対応させた変換テーブルを格納しており、テーブルアドレスに応じて変換データを出力する。
【００８６】
シフタ５４は、入力データを減算器の出力するＫデータの値分だけ左シフトしてＭデータを出力する。
ビット抽出部５５は、Ｍデータを入力し、ビット番号１４〜１１の４ビットをＮデータとして出力する。
【００８７】
テーブル格納部５６は、４ビットのＮデータを２ビット幅のｒｅｐｉデータに変換するテーブルを格納しており、Ｎデータが「４’ｈ０」〜「４’ｈ２」の場合には、「２’ｂ００」をｒｅｐｉデータとして出力し、Ｎデータが「４’ｈ３」〜「４’ｈ６」の場合には、「２’ｂ０１」をｒｅｐｉデータとして出力し、Ｎデータが「４’ｈ７」〜「４’ｈａ」の場合には、「２’ｂ１０」をｒｅｐｉデータとして出力し、Ｎデータが「４’ｈｂ」〜「４’ｈｆ」の場合には、「２’ｂ１１」をｒｅｐｉデータとして出力する。
【００８８】
テーブルアドレス作成部５７は、入力した２ビット幅のｒｅｐｉデータを第１のテーブルアドレスとして出力し、所定時間経過後に、ｒｅｐｉデータをインクリメント（又はデクリメント）した第２のテーブルアドレスを出力する。
補間用変換テーブル格納部５８は、１６ビット幅のデータをガンマ変換した１２ビット幅の変換データをテーブルアドレスに対応させた変換テーブルを格納しており、第１及び第２のテーブルアドレスに応じて第１及び第２の変換データを出力する。
【００８９】
線形補間部６０は、補間用変換テーブル格納部５８が出力する第１及び第２の変換データに対して線形補間処理を行う。
ビット抽出部６５は、Ｍデータを入力し、Ｍデータ中のビット番号１０〜０の１１ビットを抽出し、抽出したデータをｘ_Ｒデータとして出力する。
【００９０】
テーブル格納部６３は、Ｎデータを所定のデータ（ｄｄデータ）に変換するテーブルを格納しており、Ｎデータが「４’ｈ０」の場合には、「０」をｄｄデータとして出力し、データが「４’ｈ１」の場合には、「１」をｄｄデータとして出力し、Ｎデータが「４’ｈ２」の場合には、「２」をｄｄデータとして出力し、Ｎデータが「４’ｈ３」の場合には、「０」をｄｄデータとして出力する。また、テーブル格納部６３は、Ｎデータが「４’ｈ４」の場合には、「１」をｄｄデータとして出力し、Ｎデータが「４’ｈ５」の場合には、「２」をｄｄデータとして出力し、Ｎデータが「４’ｈ６」の場合には、「３」をｄｄデータとして出力し、Ｎデータが「４’ｈ７」の場合には、「０」をｄｄデータとして出力する。
【００９１】
また、テーブル格納部６３は、Ｎデータが「４’ｈ８」の場合には、「１」をｄｄデータとして出力し、Ｎデータが「４’ｈ９」の場合には、「２」をｄｄデータとして出力し、Ｎデータが「４’ｈａ」の場合には、「３」をｄｄデータとして出力し、Ｎデータが「４’ｈｂ」の場合には、「０」をｄｄデータとして出力する。また、テーブル格納部６３は、Ｎデータが「４’ｈｃ」の場合には、「１」をｄｄデータとして出力し、Ｎデータが「４’ｈｄ」の場合には、「２」をｄｄデータとして出力し、Ｎデータが「４’ｈｅ」の場合には、「３」をｄｄデータとして出力し、Ｎデータが「４’ｈｆ」の場合には、「４」をｄｄデータとして出力する。
【００９２】
テーブル格納部６４は、Ｎデータを所定のデータ（ｓｐａｎデータ）に変換するテーブルを格納しており、Ｎデータが「４’ｈ０」〜「４’ｈ２」の場合には、「３」をｓｐａｎデータとして出力し、Ｎデータが「４’ｈ３」〜「４’ｈａ」の場合には、「４」をｓｐａｎデータとして出力し、Ｎデータが「４’ｈｂ」〜「４’ｈｆ」の場合には、「５」をｓｐａｎデータとして出力する。
【００９３】
図１３は、Ｍデータ、Ｍデータを所定の幅に分割したレンジ、ｄｄデータ、ｓｐａｎデータ、ｒｅｐｉデータ（テーブルアドレス）、及び、補間用変換データの対応を示す図である。図１３において、ｙ_００は、Ｍデータ「１６’ｈ８０００」をガンマ変換した１２ビット幅のデータであり、ｙ_０１は、Ｍデータ「１６’ｈ９８００」をガンマ変換した１２ビット幅のデータであり、ｙ_１０は、Ｍデータ「１６’ｈｂ８００」をガンマ変換した１２ビット幅のデータであり、ｙ_１１は、Ｍデータ「１６’ｈｄ８００」をガンマ変換した１２ビット幅のデータである。
【００９４】
図１３に示すように、例えば、Ｍデータが「１６’ｈ８０００」の場合に、テーブルアドレスは、「２’ｂ００」となり、Ｍデータが「１６’ｈ８８００」の場合にも、テーブルアドレスは、「２’ｂ００」となる。この場合、補間用変換テーブル格納部５８は、Ｍデータ「１６’ｈ８０００」をガンマ変換した補間用変換データｙ_００をテーブルアドレス「２’ｂ００」に対応させて格納し、Ｍデータ「１６’ｈ８８００」をガンマ変換した補間用変換データｙ_００は格納しない。このように、複数のＭデータから同一のテーブルアドレスが生成される場合には、補間用変換テーブル格納部５８は、複数のＭデータの内の最小のＭデータをガンマ変換した補間用変換データのみを格納する。
【００９５】
即ち、補間用変換テーブル格納部５８は、Ｍデータの「１６’ｈ８０００」〜「１６’ｈｆｆｆｆ」のレンジにおいて、Ｍデータ「１６’ｈ８０００」に対応する補間用変換データｙ_００、並びに、「１６’ｈ８０００」〜「１６’ｈｆｆｆｆ」のレンジを３：４：４：５に分割するＭデータ「１６’ｈ９８００」、「１６’ｈｂ８００」、及び、「１６’ｈｄ８００」にそれぞれ対応する補間用変換データｙ_０１、ｙ_１０、及び、ｙ_１１を格納することとなる。
【００９６】
ここで、Ｍデータの「１６’ｈ８０００」〜「１６’ｈ９８００」のレンジをｒｅｐ０とし、Ｍデータの「１６’ｈ９８００」〜「１６’ｈｂ８００」のレンジをｒｅｐ１とし、Ｍデータの「１６’ｈｂ８００」〜「１６’ｈｄ８００」のレンジをｒｅｐ２とし、Ｍデータの「１６’ｈｄ８００」〜「１６’ｈｆｆｆｆ」のレンジをｒｅｐ３とすると、ｒｅｐｉデータは、Ｍデータが属するレンジのｒｅｐ番号を示す。
【００９７】
また、ｓｐａｎデータは、Ｍデータが属するレンジの他の３つのレンジに対する比率となる。例えば、Ｍデータが「１６’ｈ８００１」の場合には、ｓｐａｎデータは、Ｍデータが属するレンジであるｒｅｐ０のｒｅｐ１〜ｒｅｐ３に対する比率である「３」となる。
【００９８】
再び図１２を参照すると、レジスタ６１は、補間用変換テーブル格納部５８の出力データを所定の時間保持すると共に、保持しているデータをｙ＿ｔｂｌデータとして出力する。
減算器６２は、補間用変換テーブル格納部５８の出力データからレジスタ６１の出力データを減じたデータをｓｔｅｐ＿ｙとして出力する。
補正項算出部６６は、ｄｄデータ、ｓｐａｎデータ、ｘ_Ｒデータ、及び、ｓｔｅｐ＿ｙデータを入力し、ｄｙデータを次式によって算出して出力する。ここで、２^１１の指数部である「１１」は、ＭデータのＭＳＢのビット番号「１５」から、Ｎデータのビット数である「４」を引いたものである。加算器６７は、ｄｙデータをｙ＿ｔｂｌデータに加えて出力する。
【数５】

【００９９】
変換テーブル格納部５３は、Ｋデータをテーブルアドレスとし、２^−Ｋ／γを表す１２ビット幅の変換データをテーブルアドレスに対応させた変換テーブルを格納しており、テーブルアドレスに応じて変換データを出力する。
【０１００】
図１４は、入力データ、テーブルアドレス、及び、変換データの対応を示す図である。入力データ（本実施形態においては、「１６’ｈ００００」〜「１６’ｈｆｆｆｆ」の６５５３６通りに変化する）に対して、変換データは、ｙ_Ｆ、ｙ_Ｅ、ｙ_Ｄ、ｙ_Ｃ、ｙ_Ｂ、ｙ_Ａ、ｙ_９、ｙ_８、ｙ_７、ｙ_６、ｙ_５、ｙ_４、ｙ_３、ｙ_２、ｙ_１、ｙ_０の１６データとなる。従って、変換テーブル格納部５３は、１６ワード（ここでは、１ワード＝１２ビット）の記憶容量を有すれば良いこととなる。
【０１０１】
即ち、図１４に示すように、変換テーブル格納部５３は、入力データ「１６’ｈ０００１」、「１６’ｈ０００２」、「１６’ｈ０００４」、「１６’ｈ０００８」、「１６’ｈ００１０」、「１６’ｈ００２０」、「１６’ｈ００４０」、「１６’ｈ００８０」、「１６’ｈ０１００」、「１６’ｈ０２００」、「１６’ｈ０４００」、「１６’ｈ０８００」、「１６’ｈ１０００」、「１６’ｈ２０００」、「１６’ｈ４０００」、「１６’ｈ８０００」にそれぞれ対応する変換データｙ_Ｆ、ｙ_Ｅ、ｙ_Ｄ、ｙ_Ｃ、ｙ_Ｂ、ｙ_Ａ、ｙ_９、ｙ_８、ｙ_７、ｙ_６、ｙ_５、ｙ_４、ｙ_３、ｙ_２、ｙ_１、及び、ｙ_０を格納する。
【０１０２】
再び図１２を参照すると、乗算器５９は、変換テーブル格納部５３の出力データに線形補間部６０の出力データを乗じ、出力データ（ガンマ変換データ）として出力する。
【０１０３】
次に、線形補間部６０が行う線形補間処理について、図１５を参照しながら説明する。図１５は、線形補間部６０が行う線形補間処理の原理を示す図である。図１５に示すように、線形補間部６０は、Ｍデータｘに対応する補間データｙを次式によって算出することができる。
ｙ＝ｙ＿ｔｂｌ＋ｄｙ・・・（６）
【０１０４】
次に、ガンマ変換回路５０におけるガンマ変換処理について、図１２、図１６、及び、図１７を参照しながら説明する。図１６は、ガンマ変換回路のガンマ変換処理を示すフローチャートであり、図１７は、ガンマ変換回路の線形補間部の線形補間処理を示すフローチャートである。
【０１０５】
図１６及び図１７の処理を開始すると、プライオリティエンコーダ５１は、入力データを入力し、Ｌデータを出力する（ステップＳ３０１）。
次に、減算器５２は、Ｌデータを入力し、Ｋデータを出力する（ステップＳ３０２）。
次に、シフタ５４は、入力データ及びＫデータを入力し、Ｍデータを出力する（ステップＳ３０３）。
次に、ビット抽出部５５は、Ｍデータを入力し、Ｎデータを出力する（ステップＳ３０４）。
次に、テーブル格納部５６は、Ｎデータを入力し、ｒｅｐｉデータを出力する（ステップＳ３０５）。
【０１０６】
次に、テーブルアドレス作成部５７は、ｒｅｐｉデータを入力し、第１のテーブルアドレスを出力する（ステップＳ３０６）。
次に、補間用変換テーブル格納部５８は、第１のテーブルアドレスに応じて、第１の変換データを出力し、レジスタ６１はこれを保持する（ステップＳ３０７）。
【０１０７】
次に、テーブルアドレス作成部５７は、第１のテーブルアドレスをインクリメントした第２のテーブルアドレスを出力する（ステップＳ３０８）。
次に、補間用変換テーブル格納部５８は、第２のテーブルアドレスに応じて、第２の変換データを出力する（ステップＳ３０９）。
次に、線形補間部６０は、第１の変換データ及び第２の変換データに基づいて、線形補間処理を行い、補間データを出力する（ステップＳ３１０）。
【０１０８】
図１７に示すように、線形補間処理において、線形補間部６０のビット抽出部６５は、Ｍデータを入力し、ｘ_Ｒデータを出力する（ステップＳ４０１）。
次に、テーブル格納部６３は、Ｎデータを入力し、ｄｄデータを出力する（ステップＳ４０２）。
次に、テーブル格納部６４は、Ｎデータを入力し、ｓｐａｎデータを出力する（ステップＳ４０３）。
【０１０９】
次に、減算器６２は、補間用変換テーブル格納部５８の出力データである第２の変換データからレジスタ６１の出力データである第１の変換データを減じ、ｓｔｅｐ＿ｙデータを出力する（ステップＳ４０４）。
【０１１０】
次に、補正項算出部６６は、ｘ_Ｒデータ、ｄｄデータ、ｓｐａｎデータ、及び、ｓｔｅｐ＿ｙデータを入力し、ｄｙデータを出力する（ステップＳ４０５）。次に、加算器６７は、ｙ＿ｔｂｌデータにｄｙデータを加え、補間データとして出力する（ステップＳ４０６）。
【０１１１】
再び図１６を参照すると、次に、変換テーブル格納部５３は、Ｋデータに応じて、第３の変換データを出力する（ステップＳ３１１）。
次に、乗算器５９は、第３の変換データに補間データを乗じ、ガンマ変換データとして出力する（ステップＳ３１２）。
このようにして、ガンマ変換回路５０は、入力データに応じた出力データ（ガンマ変換データ）を出力することができる。
【０１１２】
次に、ガンマ変換回路５０の出力データと式（１）によって算出される値との間の誤差について、図１８を参照しながら説明する。図１８に示すように、ガンマ変換回路５０の出力データと式（１）によって算出される値との間の誤差は、最大で約５８程度であり、図２８に示すガンマ変換回路１１０の誤差（約１３０）の約２．２４分の１となっており、図１０に示すガンマ変換回路１０の誤差（約７３）の約１．２５分の１となっている。
【０１１３】
このように、本実施形態によれば、変換テーブル格納部５３及び補間用変換テーブル格納部５８が格納する変換テーブルのサイズを、第１の実施形態におけるガンマ変換回路１０の変換テーブル格納部１３及び補間用変換テーブル格納部１７が格納する変換テーブルのサイズと同一に保ったまま、ガンマ変換回路１０より誤差を小さくすることができる。
【０１１４】
なお、ガンマ変換回路５０をＣＰＵとプログラムによって構成することができる。その場合には、変換テーブルのサイズが小さいため、変換テーブルはキャッシュメモリに入り、ガンマ変換を高速に実現することが可能となる。
【０１１５】
また、本実施形態においては、ビット抽出部５５が、Ｍデータのビット番号１４〜１１の４ビットをＮデータとして抽出することとしているが、Ｍデータのビット番号１４〜１２の３ビットをＮデータとして抽出することとしても良いし、Ｍデータのビット番号１４〜１０の５ビットをＮデータとして抽出することとしても良い。Ｎデータのビット幅を増やすこととすると、出力データの誤差をより小さくすることができる。
また、本実施形態においては、入力データを１６ビット幅とし、出力データを１２ビット幅としているが、これらのデータを他のビット幅としても良い。
【０１１６】
また、本実施形態においては、Ｎデータに基づいてｒｅｐｉデータを出力するためにテーブル格納部５６を用いているが、テーブル格納部５６に代えてデコーダを用いることとしても良い。同様に、テーブル格納部６３及びテーブル格納部６４に代えてデコーダを用いることとしても良い。
【０１１７】
次に、本発明の第３の実施形態について説明する。図１９は、本発明の第３の実施形態に係るデータ変換回路の構成を示す図である。本実施形態は、本発明をガンマ変換回路に適用したものである。本実施形態においては、入力データは１６ビット幅であり、出力データは１２ビット幅であるものとする。
図１９において、ガンマ変換回路７０は、プライオリティエンコーダ７１及び７６と、減算器７２と、変換テーブル格納部７３と、シフタ７４と、ビット抽出部７５及び７９と、テーブルアドレス作成部７７と、補間用変換テーブル格納部７８と、マルチプレクサ１８と、線形補間部８０と、乗算器１９とを具備している。また、線形補間部８０は、レジスタ２１と、減算器２２と、乗算器２３と、デコーダ８１と、シフタ８２と、加算器２５とを含んでいる。
【０１１８】
プライオリティエンコーダ７１は、１６ビット幅の入力データを入力し、入力データ中の最上位に位置する「１」のビットを検出し、検出したビットのビット番号を４ビット幅のＬ１データとして出力する。また、プライオリティエンコーダ７１は、入力データ中に「１」のビットがない場合、すなわち入力データが「１６’ｈ００００」である場合には、「４’ｈ０」のＬ１データを出力すると共に、ハイレベルのｚｅｒｏ信号を出力する。
【０１１９】
減算器７２は、「４’ｈｆ」からＬ１データを減じて４ビット幅のＫデータとして出力する。
変換テーブル格納部７３は、Ｋデータをテーブルアドレスとし、２^−Ｋをガンマ変換した１２ビット幅の変換データをテーブルアドレスに対応させた変換テーブルを格納しており、テーブルアドレスに応じて変換データを出力する。
シフタ７４は、入力データを減算器の出力するＫデータの値分だけ左シフトしてＭデータを出力する。
ビット抽出部７５は、Ｍデータを入力し、ビット番号１４〜１２の３ビットを抽出し、抽出した３ビットをＮデータとして出力する。
【０１２０】
プライオリティエンコーダ７６は、ビット抽出部７５から３ビット幅のＮデータを入力し、入力したＮデータ中の最上位に位置する「１」のビットを検出し、検出したビットのビット番号を２ビット幅のＬ２データとして出力する。なお、ビット番号は最下位ビットを１とし、上位ビットに向かってカウントし、入力したデータ中に「１」のビットがない場合には、Ｌ２データとして「２’ｂ００」を出力する。
【０１２１】
テーブルアドレス作成部７７は、入力した２ビット幅のＬ２データを第１のテーブルアドレスとして出力し、所定時間経過後に、Ｌ２データをインクリメント（又はデクリメント）した第２のテーブルアドレスを出力する。
補間用変換テーブル格納部７８は、ビット番号４とビット番号Ｌ２を「１」とし、その他のビットを「０」とする１６ビット幅のデータを、「４’ｈｂ」（１１ビット分）だけ左シフトさせたデータをガンマ変換した１２ビット幅の補間用変換データをテーブルアドレスに対応させた補間用変換テーブルを格納しており、第１及び第２のテーブルアドレスに応じて第１及び第２の補間用変換データを出力する。
【０１２２】
図２０は、入力データ、Ｌ１データ、Ｍデータ、Ｌ２データ（テーブルアドレス）、及び、補間用変換データの対応を示す図である。図２０において、ｙ_００は、ビット番号４と入力データ「１６’ｈ０００１」に対応するビット番号Ｌ２を「１」とし、その他のビットを「０」とする１６ビット幅のデータを１１ビット分だけ左シフトさせたデータをガンマ変換した１２ビット幅のデータであり、ｙ_１１は、ビット番号４と入力データ「１６’ｈ０００３」に対応するビット番号Ｌ２を「１」とし、その他のビットを「０」とする１６ビット幅のデータを１１ビット分だけ左シフトさせたデータをガンマ変換した１２ビット幅のデータであり、ｙ_１０は、ビット番号４と入力データ「１６’ｈ０００５」に対応するビット番号Ｌ２を「１」とし、その他のビットを「０」とする１６ビット幅のデータを１１ビット分だけ左シフトさせたデータをガンマ変換した１２ビット幅のデータであり、ｙ_０１は、ビット番号４と入力データ「１６’ｈ０００９」に対応するビット番号Ｌ２を「１」とし、その他のビットを「０」とする１６ビット幅のデータを１１ビット分だけ左シフトさせたデータをガンマ変換した１２ビット幅のデータである。
【０１２３】
図２０に示すように、例えば、入力データが「１６’ｈ０００１」の場合に、テーブルアドレスは、「２’ｂ００」となり、入力データが「１６’ｈ０００２」の場合にも、テーブルアドレスは、「２’ｂ００」となる。この場合、補間用変換テーブル格納部７８は、ビット番号４と入力データ「１６’ｈ０００１」に対応するビット番号「２’ｂ００」を「１」としてその他のビットを「０」とする１６ビット幅のデータを１１ビット分だけ左シフトさせたデータをガンマ変換した補間用変換データｙ_００をテーブルアドレス「２’ｂ００」に対応させて格納し、ビット番号４と入力データ「１６’ｈ０００２」に対応するビット番号「２’ｂ００」を「１」としてその他のビットを「０」とする１６ビット幅のデータを１１ビット分だけ左シフトさせたデータをガンマ変換した補間用変換データｙ_００は格納しない。このように、複数の入力データから同一のテーブルアドレスが生成される場合には、補間用変換テーブル格納部７８は、ビット番号４と複数の入力データの内の最小の入力データに対応するビット番号Ｌ２を「１」としてその他のビットを「０」とする１６ビット幅のデータを１１ビット分だけ左シフトさせたデータをガンマ変換した補間用変換データのみを格納する。
【０１２４】
図２１は、入力データ、テーブルアドレス、及び、補間用変換データの対応を示す図である。図２０において、対応する補間用変換データが補間用変換テーブル格納部７８に格納されていない入力データの表示は、図２１においては省かれている。図２０に示すように、入力データ（本実施形態においては、「１６’ｈ００００」〜「１６’ｈｆｆｆｆ」の６５５３６通りに変化する）に対して、補間用変換データは、ｙ_００、ｙ_０１、ｙ_１０、ｙ_１１の４データとなる。従って、補間用変換テーブル格納部７８は、４ワード（ここでは、１ワード＝１２ビット）の記憶容量を有すれば良いこととなる。
【０１２５】
即ち、図２１に示すように、補間用変換テーブル格納部７８は、入力データ「１６’ｈ０００１」、「１６’ｈ０００３」、「１６’ｈ０００５」、「１６’ｈ０００９」にそれぞれ対応する補間用変換データｙ_００、ｙ_１１、ｙ_１０、及び、ｙ_０１を格納する。
【０１２６】
再び図１９を参照すると、線形補間部８０は、補間用変換テーブル格納部７８が出力する第１及び第２の変換データに対して線形補間を行う。
デコーダ８１は、Ｌ２データが「２’ｂ００」の場合には１２を出力し、「２’ｂ０１」の場合には１２を出力し、「２’ｂ１０」の場合には１３を出力し、「２’ｂ１１」の場合には１４を出力する。
【０１２７】
次に、ガンマ変換回路のガンマ変換処理について、図１９、図２２、及び、図２３を参照しながら説明する。図２２は、ガンマ変換回路のガンマ変換処理を示すフローチャートであり、図２３は、ガンマ変換回路の線形補間部の線形補間処理を示すフローチャートである。
【０１２８】
図２２及び図２３の処理を開始すると、プライオリティエンコーダ７１は、入力データを入力し、Ｌ１データを出力する（ステップＳ５０１）。
次に、減算器７２は、Ｌ１データを入力し、Ｋデータを出力する（ステップＳ５０２）。
次に、シフタ７４は、入力データ及びＫデータを入力し、Ｍデータを出力する（ステップＳ５０３）。
次に、ビット抽出部７５は、Ｍデータを入力し、ビット番号１４〜１２の３ビットのＮデータを抽出する（ステップＳ５０４）。
次に、プライオリティエンコーダ７６は、Ｎデータを入力し、Ｌ２データを出力する（ステップＳ５０５）。
次に、テーブルアドレス作成部７７は、Ｌ２データを入力し、第１のテーブルアドレスを出力する（ステップＳ５０６）。
【０１２９】
次に、補間用変換テーブル格納部７８は、第１のテーブルアドレスに応じて、第１の変換データを出力する（ステップＳ５０７）。
次に、マルチプレクサ１８は、ｚｅｒｏ信号の値に応じて、０又は第１の変換データを選択出力する（ステップＳ５０８）。
次に、テーブルアドレス作成部７７は、第１のテーブルアドレスをインクリメントした第２のテーブルアドレスを出力する（ステップＳ５０９）。
【０１３０】
次に、補間用変換テーブル格納部７８は、第２のテーブルアドレスに応じて、第２の変換データを出力する（ステップＳ５１０）。
次に、マルチプレクサ１８は、ｚｅｒｏ信号の値に応じて、０又は第２の変換データを選択して出力する（ステップＳ５１１）。
次に、線形補間部８０は、第１の変換データ及び第２の変換データに基づいて、線形補間処理を行い、補間データを出力する（ステップＳ５１２）。
【０１３１】
図２３に示すように、線形補間処理において、線形補間部８０のデコーダ８１は、Ｌ２データからシフタ８２が行うシフト処理のシフト量を算出する（ステップＳ６０１）。
次に、レジスタ２１は、第１の変換データを所定の時間保持する（ステップＳ６０２）。
次に、減算器２２は、マルチプレクサ１８の出力データである第２の変換データからレジスタ２１の出力データである第１の変換データを減ずる（ステップＳ６０３）。
【０１３２】
次に、乗算器２３は、減算器２２の出力データにＰデータを乗ずる（ステップＳ６０４）。
次に、シフタ８２は、乗算器２３の出力データを、デコーダ８１の出力データに応じた量だけシフトする（ステップＳ６０５）。
次に、加算器２５は、レジスタ２１の出力データである第１の変換データにシフタ８２の出力データを加え、補間データとして出力する（ステップＳ６０６）。
【０１３３】
次に、変換テーブル格納部７３は、Ｋデータに応じて、第３の変換データを出力する（ステップＳ５１３）。
次に、乗算器１９は、補間データに第３の変換データを乗じ、ガンマ変換データとして出力する（ステップＳ５１４）。
このようにして、ガンマ変換回路７０は、入力データに応じた出力データ（ガンマ変換データ）を出力することができる。
【０１３４】
次に、ガンマ変換回路７０の出力データと式（１）によって算出される値との間の誤差について、図２４を参照しながら説明する。図２４に示すように、ガンマ変換回路７０の出力データと式（１）によって算出される値との間の誤差は、最大で約１５０程度である。
【０１３５】
このように、本実施形態によれば、変換データ格納部７８の記憶容量を小さくすることができる
【０１３６】
なお、ガンマ変換回路７０をＣＰＵとプログラムによって構成することができる。その場合には、変換テーブルのサイズが小さいため、変換テーブルはキャッシュメモリに入り、ガンマ変換を高速に実現することが可能となる。
【０１３７】
また、本実施形態においては、入力データを１６ビット幅とし、出力データを１２ビット幅としているが、これらのデータを他のビット幅としても良い。
【０１３８】
【発明の効果】
以上述べた様に、本発明によれば、変換データを格納する回路の記憶容量を小さくすると共に、出力データの誤差を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るガンマ変換回路の構成を示す図である。
【図２】本発明の第１の実施形態における入力データ、Ｌデータ、Ｍデータ、Ｎデータ（テーブルアドレス）、及び、補間用変換データの対応を示す図である。
【図３】本発明の第１の実施形態における入力データ、テーブルアドレス、及び、補間用変換データの対応を示す図である。
【図４】本発明の第１の実施形態における入力データ、Ｌデータ、Ｋデータ（テーブルアドレス）、及び、変換データの対応を示す図である。
【図５】本発明の第１の実施形態における入力データ、テーブルアドレス、及び、変換データの対応を示す図である。
【図６】本発明の第１の実施形態における線形補間処理の原理を示す図である。
【図７】本発明の第１の実施形態に係るガンマ変換回路の動作を示すフローチャートである。
【図８】本発明の第１の実施形態に係るガンマ変換回路の線形補間処理を示すフローチャートである。
【図９】本発明の第１の実施形態における線形補間処理によるガンマ変換データの算出の原理を示す図である。
【図１０】本発明の第１の実施形態に係るガンマ変換回路の出力データの誤差を示す図である。
【図１１】本発明の第１の実施形態の変形例に係るガンマ変換回路の構成を示す図である。
【図１２】本発明の第２の実施形態に係るガンマ変換回路の構成を示す図である。
【図１３】本発明の第２の実施形態におけるＭデータ、Ｍデータのレンジ、ｄｄデータ、ｓｐａｎデータ、ｒｅｐｉデータ（テーブルアドレス）、及び、補間用変換データの対応を示す図である。
【図１４】本発明の第２の実施形態における入力データ、テーブルアドレス、及び、変換データの対応を示す図である。
【図１５】本発明の第２の実施形態における線形補間処理の原理を示す図である。
【図１６】本発明の第２の実施形態に係るガンマ変換回路の動作を示すフローチャートである。
【図１７】本発明の第２の実施形態に係るガンマ変換回路の線形補間処理を示すフローチャートである。
【図１８】本発明の第２の実施形態に係るガンマ変換回路の出力データの誤差を示す図である。
【図１９】本発明の第３の実施形態に係るガンマ変換回路の構成を示す図である。
【図２０】本発明の第３の実施形態における入力データ、Ｌ１データ、Ｍデータ、Ｌ２データ（テーブルアドレス）、及び、補間用変換データの対応を示す図である。
【図２１】本発明の第３の実施形態における入力データ、テーブルアドレス、及び、補間用変換データの対応を示す図である。
【図２２】本発明の第３の実施形態に係るガンマ変換回路の動作を示すフローチャートである。
【図２３】本発明の第３の実施形態に係るガンマ変換回路の線形補間処理を示すフローチャートである。
【図２４】本発明の第３の実施形態に係るガンマ変換回路の出力データの誤差を示す図である。
【図２５】ガンマ変換のグラフを示す図である。
【図２６】従来のガンマ変換回路の構成を示す図である。
【図２７】従来のガンマ変換回路の構成を示す図である。
【図２８】図２７のガンマ変換回路の出力データの誤差を示す図である。
【符号の説明】
１０、３０、５０、７０　ガンマ変換回路
１１、５１、７１、７６　プライオリティエンコーダ
１２、２２、４２、５２、６２、７２　減算器
１３、５３、７３、１０１、１１１　変換テーブル格納部
１４、２４、４４、５４、７４、８２　シフタ
１５、５５、６５、７５、７９　ビット抽出部
１６、５７、７７　テーブルアドレス作成部
１７、５８、７８　補間用変換テーブル格納部
１８、４６、４７　マルチプレクサ
１９、２３、４３、５９　乗算器
２０、４０、６０、８０、１１２　線形補間部
２５、４５、６７、　加算器
４８　ラッチ回路
５６、６３、６４　テーブル格納部
６６　補正項算出部
８１　デコーダ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a data conversion method, a data conversion circuit, and a data conversion program for converting input data to generate output data, and more particularly to a data conversion method for generating output data by gamma converting input data.
[0002]
[Prior art]
Generally, in a picture tube such as a CRT, a relationship represented by the following equation exists between the drive voltage E and the cathode current I.
I = KEγ
This relationship is called a gamma (γ) characteristic. Since the value of gamma is generally about 1.6 to 3, the cathode current I has non-linearity with respect to the drive voltage E. Since it is difficult to set γ = 1 in the picture tube, a gamma correction circuit is provided on the image transmission side to generally set γ = 1. In the present application, conversion performed on an image signal for such gamma correction is called gamma conversion.
[0003]
Gamma conversion of image data is performed in an image processing LSI or the like used for an image reading device, an image display device, or the like. The gamma conversion is represented by the following equation, where x is an input and y is an output.
(Equation 1)

[0004]
FIG. 25 shows a graph of equation (1) when γ = 1.8. Since gamma conversion is a power function in this way, its operation requires a lot of time. However, gamma conversion is required to be performed at high speed for high-speed operation of an image reading device or the like. Therefore, conventionally, a conversion table having conversion data corresponding to input data is stored in a high-speed storage element such as an SRAM, and conversion data corresponding to input data is read from the conversion table. FIG. 26 is a diagram showing such a conventional gamma conversion circuit. As shown in FIG. 26, a conventional gamma conversion circuit 100 includes a conversion table storage unit 101 that stores a conversion table having conversion data corresponding to input data, and outputs conversion data corresponding to the input data. . Here, the conversion table storage unit 101 is configured by a high-speed storage element such as an SRAM.
[0005]
In the gamma conversion circuit 100, for example, when the input data is 12-bit data and the output data is 8-bit data, the size of the conversion table is 4096 words (here, 1 word = 8 bits). And the storage capacity of the conversion table storage unit 101 is also required to be 4096 words. When the input data is 16-bit data and the output data is 12-bit data, the size of the conversion table is 65536 words (here, 1 word = 12 bits). Requires 65,536 words. It is extremely difficult to integrate a large-capacity SRAM for storing such a large-sized conversion table in an image processing LSI. Further, even if such a large-capacity SRAM can be integrated in an image processing LSI, the cost of the image processing LSI will be significantly increased.
[0006]
In order to reduce the size of the conversion table, a conversion table having conversion data corresponding to input data at predetermined intervals (for example, 16) is stored in an SRAM or the like, and the corresponding conversion data is stored in the conversion table. When the input data is input, the conversion data is output. When the input data for which the corresponding conversion data is not stored in the conversion table is input, the input data before and after the input data and the corresponding conversion data are output. Data obtained by performing an interpolation process on converted data corresponding to input data whose data is stored in a conversion table is output. FIG. 27 is a diagram showing such a conventional gamma conversion circuit. As shown in FIG. 27, a conventional gamma conversion circuit 110 includes a conversion table storage unit 111 for storing a conversion table having conversion data corresponding to input data at predetermined intervals, and an interpolation process for output data of the conversion table storage unit 111. Is provided. Here, the conversion table storage unit 111 is configured by a high-speed storage element such as an SRAM.
[0007]
In the gamma conversion circuit 110, for example, when the input data is 12-bit data, the output data is 8-bit data, and the interval between the input data in which the corresponding conversion data is stored is 16, The size of the table is 256 words (1 word = 8 bits in this case), and the storage capacity required for the conversion table storage unit 111 is also reduced to 256 words. If the input data is 16-bit data, the output data is 12-bit data, and the interval between the input data is 16, the size of the conversion table is 4096 words (here, 1 word = 12 bits). ), And the storage capacity required for the conversion table storage unit 111 is also reduced to 4096 words.
[0008]
[Problems to be solved by the invention]
However, the output data of the gamma conversion circuit 110 has an error because it is calculated by the interpolation processing. FIG. 28 shows the output of the gamma conversion circuit 110 when the input data is 16-bit data, the output data is 16-bit data, and the interval between the input data in which the corresponding conversion data is stored is 16. FIG. 6 is a diagram illustrating an error between data and a value calculated by Expression (1). As shown in FIG. 28, the output data of the gamma conversion circuit 110 has an error of about 130 at the maximum.
[0009]
In view of the above, the present invention provides a data conversion method, a data conversion circuit, and a data conversion program that can reduce the storage capacity of a circuit that stores converted data and reduce errors in output data. The purpose is to.
[0010]
[Means for Solving the Problems]
In order to solve the above problems, a data conversion method according to a first aspect of the present invention is a data conversion method for converting input data to generate output data. (A) for obtaining first data indicating the number K of bits of “0” located higher than the most significant bit among the bits of “1”; A first conversion data corresponding to the first data obtained in step (a) from a first table storing a plurality of conversion data obtained by performing conversion in correspondence with a plurality of addresses. (B), a step (c) of obtaining second data having a p-bit width following the bit located at the (K + 1) th position from the most significant in the input data, and a second Applying the conversion Reading the second converted data corresponding to the second data obtained in step (c) from the second table storing the plurality of obtained converted data corresponding to the plurality of addresses ( d) and a step (e) of generating output data based on the first converted data and the second converted data.
[0011]
Here, the step (e) may generate the output data by multiplying the first conversion data by the second conversion data, or the step (d) may generate the output data by incrementing or decrementing the second data. Is read from the second table, and the step (e) comprises multiplying the data obtained by performing the interpolation processing based on the second and third converted data by the first converted data to obtain the output data. May be generated. Further, step (c) is a step of selecting a p-bit width (where 1 ≦ p ≦ n−K−1) of bit numbers (n−K−2) to (n−K−p−1) from the input data. The second data may be obtained by extracting the data of (2).
[0012]
Further, a data conversion method according to a second aspect of the present invention is a data conversion method for converting input data to generate output data. (A) for obtaining first data indicating the number K of bits of “0” positioned higher than the bit positioned at the highest order, and performing first conversion on a plurality of first data in advance. Reading out the first converted data corresponding to the first data obtained in step (a) from the first table storing the plurality of obtained converted data corresponding to the plurality of addresses (b) And (c) obtaining p-bit-width second data following the bit located at the (K + 1) th position from the most significant bit in the input data; and performing a predetermined operation on the second data to obtain third data. Seeking for Step (d) from a second table storing a plurality of converted data obtained by performing a second conversion on a plurality of second data in advance in correspondence with a plurality of addresses. (E) reading out the second converted data corresponding to the third data obtained in step (e), and generating (f) output data based on the first converted data and the second converted data. Is provided.
[0013]
Here, the step (f) may generate output data by multiplying the first conversion data by the second conversion data, or the step (e) may generate data obtained by incrementing or decrementing the third data. Is read from the second table, and the step (f) comprises multiplying the data obtained by performing the interpolation processing based on the second and third converted data by the first converted data to obtain the output data. May be generated. Further, step (d) sets the number of data belonging to the i-th group to V _i And V ₀ ≤V ₁ ≦… ≦ V _N The second data 0 to (2 ^p Third data may be obtained by dividing -1) into N groups.
[0014]
Further, a data conversion method according to a third aspect of the present invention is a data conversion method for converting input data to generate output data, wherein the data conversion method comprises the steps of: (A) for obtaining first data indicating the number K of bits of “0” positioned higher than the bit positioned at the highest order, and performing first conversion on a plurality of first data in advance. Reading out the first converted data corresponding to the first data obtained in step (a) from the first table storing the plurality of obtained converted data corresponding to the plurality of addresses (b) (C) obtaining second data having a p-bit width following the bit located at the (K + 1) th position from the most significant bit in the input data; and a bit being "1" in the second data having the p-bit width. Ranked highest among (D) obtaining third data indicating a bit number of a bit to be converted, and converting a plurality of converted data obtained by performing a second conversion on a plurality of second data in advance in correspondence with a plurality of addresses. Reading (e) second conversion data corresponding to the third data obtained in step (d) from the stored second table; and (e) reading the first conversion data and the second conversion data. (F) generating output data based on
[0015]
Here, the step (f) may generate output data by multiplying the first conversion data by the second conversion data, or the step (e) may generate data obtained by incrementing or decrementing the third data. Is read from the second table, and the step (f) comprises multiplying the data obtained by performing the interpolation processing based on the second and third converted data by the first converted data to obtain the output data. May be generated.
[0016]
In the above, the interpolation process may be a linear interpolation process, and the first conversion is ^-K May be gamma-converted, and the second conversion may be to perform gamma conversion on n-bit width data in which the most significant bit is set to “1” and the following p bits are used as second data.
[0017]
A data conversion circuit according to a first aspect of the present invention is a data conversion circuit that converts input data to generate output data, and is one of the most significant bits of “1” in n-bit input data. First means for obtaining first data indicating the number of bits K of "0" positioned higher than higher-order bits, and obtained by first performing a first conversion on a plurality of first data. A second means for reading out first converted data corresponding to the first data obtained by the first means from a first table storing a plurality of converted data corresponding to a plurality of addresses; Third means for obtaining second data having a p-bit width following the bit located at the (K + 1) -th position from the most significant bit in the data; and a second means for performing a second conversion on a plurality of second data in advance. Support multiple addresses for multiple conversion data Fourth means for reading out from the second table stored the second converted data corresponding to the second data obtained by the third means, the first converted data and the second converted data, Fifth means for generating output data based on the
[0018]
Here, the fifth means may generate the output data by multiplying the first converted data by the second converted data, or the fourth means may generate the output data by incrementing or decrementing the second data. Is read from the second table, and the fifth means multiplies the data obtained by performing the interpolation processing based on the second and third converted data by the first converted data, thereby obtaining the output data. May be generated. In addition, the third means may select, from the input data, a p-bit width (where 1 ≦ p ≦ n−K−1) of bit numbers (n−K−2) to (n−K−p−1). The second data may be obtained by extracting the data of (2).
[0019]
Further, a data conversion circuit according to a second aspect of the present invention is a data conversion circuit that converts input data to generate output data, wherein the data conversion circuit includes one of bits “1” in n-bit input data. Means for obtaining first data indicating the number K of bits of "0" located higher than the most significant bit, and performing first conversion on a plurality of first data in advance. Second means for reading out first converted data corresponding to the first data obtained by the first means from a first table storing the obtained plurality of converted data corresponding to a plurality of addresses; Third means for obtaining p-bit-width second data following the bit located at the (K + 1) th position from the most significant bit in the input data; and performing a predetermined operation on the second data to convert the third data. A fourth means for obtaining a plurality of second Data corresponding to the third data obtained by the fourth means from the second table storing a plurality of conversion data obtained by performing the second conversion on the data in correspondence with the plurality of addresses. Fifth means for reading out the second converted data and sixth means for generating output data based on the first converted data and the second converted data are provided.
[0020]
Here, the sixth means may generate the output data by multiplying the first converted data by the second converted data, or the fifth means may generate the output data by incrementing or decrementing the third data. Is read from the second table, and the sixth means multiplies the data obtained by performing the interpolation processing based on the second and third converted data by the first converted data, thereby obtaining the output data. May be generated. Further, the fourth means sets the number of data belonging to the i-th group to V _i And V ₀ ≤V ₁ ≦… ≦ V _N The second data 0 to (2 ^p Third data may be obtained by dividing -1) into N groups.
[0021]
Furthermore, a data conversion circuit according to a third aspect of the present invention is a data conversion circuit that converts input data to generate output data, and includes: Means for obtaining first data indicating the number K of bits of "0" located higher than the most significant bit, and performing first conversion on a plurality of first data in advance. Second means for reading out first converted data corresponding to the first data obtained by the first means from a first table storing the obtained plurality of converted data corresponding to a plurality of addresses; A third means for obtaining second data having a p-bit width following the bit located at the (K + 1) th position from the most significant bit in the input data; and a third means for determining the bit "1" in the second data having the p-bit width. The bit number of the most significant bit in A fourth means for obtaining third data, and a second means for storing a plurality of converted data obtained by performing a second conversion on a plurality of second data in advance corresponding to a plurality of addresses. Fifth means for reading out the second converted data corresponding to the third data obtained by the fourth means from the table, and generating output data based on the first converted data and the second converted data. And sixth means for performing the above.
[0022]
Here, the sixth means may generate the output data by multiplying the first converted data by the second converted data, or the fifth means may generate the output data by incrementing or decrementing the third data. Is read from the second table, and the sixth means multiplies the data obtained by performing the interpolation processing based on the second and third converted data by the first converted data, thereby obtaining the output data. May be generated.
[0023]
In the above, the interpolation process may be a linear interpolation process, and the first conversion is ^-K May be gamma-converted, and the second conversion may perform gamma conversion on data having an n-bit width in which the most significant bit is “1” and the subsequent p bits are second data.
[0024]
A data conversion program according to a first aspect of the present invention is a data conversion program that converts input data to generate output data, and is a data conversion program that has a maximum of 1 bits in n-bit input data. A procedure (a) for obtaining first data indicating the number of bits K of “0” located higher than the higher-order bits, and a first conversion performed on a plurality of first data in advance. Reading (b) first conversion data corresponding to the first data obtained in step (a) from a first table storing a plurality of conversion data corresponding to a plurality of addresses; A procedure (c) for obtaining p-bit-width second data following the bit located at the (K + 1) th position from the most significant bit in the input data, and a second conversion performed on a plurality of pieces of second data in advance. Multiple conversion data A step (d) of reading out the second conversion data corresponding to the second data obtained in the step (c) from the second table stored corresponding to the plurality of addresses; And (e) generating output data based on the second converted data.
[0025]
Here, the procedure (e) may generate the output data by multiplying the first conversion data by the second conversion data, or the procedure (d) may generate the output data by incrementing or decrementing the second data. Is read from the second table, and the procedure (e) multiplies the data obtained by performing the interpolation processing based on the second and third converted data by the first converted data to obtain the output data. May be generated. Also, the procedure (c) is based on the p-bit width (where 1 ≦ p ≦ n−K−1) of the bit numbers (n−K−2) to (n−K−p−1) from the input data. The second data may be obtained by extracting the data of (2).
[0026]
A data conversion program according to a second aspect of the present invention is a data conversion program that converts input data to generate output data, and includes a program that converts one of bits “1” in input data having an n-bit width. (A) for obtaining the first data indicating the number K of bits of “0” positioned higher than the bit positioned at the uppermost position, and performing the first conversion on a plurality of first data in advance. Reading the first converted data corresponding to the first data obtained in step (a) from the first table storing the obtained plurality of converted data corresponding to the plurality of addresses (b) And (c) obtaining p-bit-width second data following the bit located at the (K + 1) th position from the most significant bit in the input data, and performing a predetermined operation on the second data to obtain third data. Steps to ask for d) and a second table storing a plurality of converted data obtained by performing a second conversion on a plurality of second data in advance corresponding to a plurality of addresses, in step (d). A step (e) of reading out the second converted data corresponding to the obtained third data; and a step (f) of generating output data based on the first converted data and the second converted data. I do.
[0027]
Here, the procedure (f) may generate the output data by multiplying the first conversion data by the second conversion data, or the procedure (e) may generate the output data by incrementing or decrementing the third data. Is read from the second table, and the procedure (f) is to multiply the data obtained by performing the interpolation processing based on the second and third converted data by the first converted data to obtain the output data. May be generated. Further, the procedure (d) determines that the number of data belonging to the i-th group is V _i And V ₀ ≤V ₁ ≦… ≦ V _N The second data 0 to (2 ^p Third data may be obtained by dividing -1) into N groups.
[0028]
Further, a data conversion program according to a third aspect of the present invention is a data conversion program that converts input data to generate output data, wherein the data conversion program includes one of bits “1” in n-bit input data. (A) for obtaining the first data indicating the number K of bits of “0” positioned higher than the bit positioned at the uppermost position, and performing the first conversion on a plurality of first data in advance. Reading the first converted data corresponding to the first data obtained in the step (a) from the first table storing the obtained plurality of converted data corresponding to the plurality of addresses (b) And (c) obtaining p-bit-width second data following the bit located at the (K + 1) th position from the most significant bit in the input data; and “1” bit in the p-bit-width second data. At the top of Step (d) of obtaining third data indicating a bit number of a bit, and storing a plurality of converted data obtained by performing a second conversion on a plurality of second data in advance in correspondence with a plurality of addresses. A procedure (e) of reading out the second converted data corresponding to the third data obtained in the procedure (d) from the second table, and a first converted data and a second converted data. (F) generating output data based on the output data.
[0029]
Here, the procedure (f) may generate the output data by multiplying the first conversion data by the second conversion data, or the procedure (e) may generate the output data by incrementing or decrementing the third data. Is read from the second table, and the procedure (f) is to multiply the data obtained by performing the interpolation processing based on the second and third converted data by the first converted data to obtain the output data. May be generated.
[0030]
In the above, the interpolation process may be a linear interpolation process, and the first conversion is ^-K May be gamma-converted, and the second conversion may perform gamma conversion on data having an n-bit width in which the most significant bit is “1” and the subsequent p bits are second data.
[0031]
ADVANTAGE OF THE INVENTION According to this invention, while reducing the storage capacity of the circuit which stores conversion data, the error of output data can be reduced.
[0032]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that the same components are denoted by the same reference numerals, and description thereof will be omitted.
FIG. 1 is a diagram illustrating a configuration of a data conversion circuit according to the first embodiment of the present invention. In the present embodiment, the present invention is applied to a gamma conversion circuit. In the present embodiment, it is assumed that the input data has a 16-bit width and the output data has a 12-bit width.
In FIG. 1, the gamma conversion circuit 10 includes a priority encoder 11, a subtractor 12, a conversion table storage unit 13, a shifter 14, a bit extraction unit 15, a table address creation unit 16, an interpolation conversion table storage unit. 17, a multiplexer 18, a multiplier 19, and a linear interpolation unit 20. The linear interpolation unit 20 includes a register 21, a subtracter 22, a multiplier 23, a shifter 24, and an adder 25.
[0033]
The priority encoder 11 inputs 16-bit width input data, detects the most significant bit “1” in the input data, and outputs the detected bit number as 4-bit width L data. In general, the bit number is counted from the least significant bit to 0, with the least significant bit set to 0. In the present embodiment, generally, the bit number of the least significant bit is set to 0, and the bit number of the most significant bit is set to 15. For example, the priority encoder 11 determines that the input data is “16′h0001” (here, “16 ′” indicates that the data has a 16-bit width, “h” indicates that the data is in hexadecimal notation, and “0001” indicates that the input data is “0001”. "Indicates the value of the input data),"4'h0"(where" 4 '"indicates that the data has a 4-bit width, and" h "indicates that the data is in hexadecimal. And “0” indicates the value of the L data), and when the input data is “16′h0002”, the L data of “4′h1” is output, and the input data is “16′h0002”. In the case of 'h0003', L data of '4'h1' is output. When there is no “1” bit in the input data, that is, when the input data is “16′h0000”, the priority encoder 11 outputs the L data of “4′h0” and outputs a high-level signal. Is output.
[0034]
The subtractor 12 subtracts L data from “4′hf” and outputs the result as K data having a 4-bit width. For example, when the L data is “4′h3”, the subtractor 12 outputs the K data of “4′hc”. Alternatively, 4-bit width K data may be directly created by decoding 16-bit width input data.
[0035]
The conversion table storage unit 13 uses the K data as a table address, ^-K It stores a conversion table in which conversion data having a 12-bit width obtained by gamma-converting is converted into a table address, and the conversion data is output according to the table address.
[0036]
The shifter 14 shifts the input data to the left by the value of the K data output from the subtractor and outputs M data. For example, if the input data is "16'h0008", the input data "16'h0008" is shifted to the left by K data "4'hc", and the M data of "16'h8000" is output. If it is "16'h000a", the M data of "16'ha000" obtained by shifting the input data "16'h000a" to the left by K data "4'hc" is output.
[0037]
The bit extraction unit 15 receives the M data and outputs 2 bits of the bit numbers 14 and 13 as N data. For example, when the M data is “16′h8000”, the bit extraction unit 15 determines that “2′b00” (here, “2 ′” indicates that the data has a 2-bit width, and “b” Indicates binary display, "00" indicates a data value), and outputs N data of "2'b01" when M data is "16'ha000". Output. Alternatively, N data having a 2-bit width may be directly created by decoding input data having a 16-bit width.
[0038]
The bit extracting unit 15 outputs to the multiplier 23 P data obtained by zero-extending the 13 bits of the bit numbers 12 to 0 in the M data to a 16-bit width. For example, when the M data is “16′h8001”, the bit extracting unit 15 outputs “16′h0001” obtained by adding 3 bits of 0 to the upper 13 bits of the lower 13 bits of the M data to the multiplier 23 as P data. Output. Further, for example, when the M data is “16′h8003”, the bit extraction unit 15 adds “3′0” to the upper 13 bits of “13′b0000000000011”, which is the lower 13 bits of the M data, to “16′h0003”. Is output to the multiplier 23 as P data.
[0039]
The table address generator 16 outputs the input 2-bit width N data as a first table address, and after a predetermined time has elapsed, outputs a second table address obtained by incrementing (or decrementing) the N data. For example, when the N data is “2′b00”, the table address creating unit 16 outputs “2′b00” as the first table address, and after a predetermined time elapses, outputs “2′b01” as the first table address. 2 as the table address.
[0040]
The interpolation conversion table storage unit 17 corresponds to a table address with 12-bit interpolation conversion data obtained by gamma-converting 16-bit data obtained by adding “1” to the upper part of N data and “13'b0000000000000” to the lower part. The first and second interpolation conversion tables are stored, and the first and second interpolation conversion data are output according to the first and second table addresses.
[0041]
FIG. 2 is a diagram showing correspondence between input data, L data, M data, N data (table address), and conversion data for interpolation. In FIG. 2, y ₀₀ Is 12-bit wide data obtained by gamma-converting data obtained by adding “1” to the upper part and “13′b0000000000000” to the lower part of the N data “2′b00” corresponding to the input data “16′h0001”, and ₁₀ Is 12-bit width data obtained by gamma-converting data obtained by adding “1” to the upper part and “13′b0000000000000” to the lower part of the N data “2′b10” corresponding to the input data “16′h0003”. ₀₁ Is 12-bit width data obtained by gamma-converting data obtained by adding “1” to the upper part and “13′b0000000000000” to the lower part of the N data “2′b01” corresponding to the input data “16′h0005”. ₁₁ Is 12-bit width data obtained by gamma-converting data obtained by adding “1” to the upper part and “13′b0000000000000” to the lower part of the N data “2′b11” corresponding to the input data “16′h0007”.
[0042]
As shown in FIG. 2, for example, when the input data is “16′h0001”, the table address is “2′b00”, and when the input data is “16′h0002”, the table address is “16′h0002”. 2'b00 ". In this case, the interpolation conversion table storage unit 17 zero-extends the N data “2′b00” corresponding to the input data “16′h0001” to a 16-bit width, sets the bit of bit number 2 to “1”, and Interpolation conversion data y obtained by gamma-converting the data left-shifted by the number of bits ₀₀ Is stored in association with the table address “2′b00”, the N data “2′b00” corresponding to the input data “16′h0002” is zero-extended to a 16-bit width, and the bit of bit number 2 is set to “1”. And interpolation conversion data y obtained by gamma-converting data shifted left by 13 bits. ₀₀ Is not stored. As described above, when the same table address is generated from a plurality of input data, the interpolation conversion table storage unit 17 stores the N data corresponding to the minimum input data among the plurality of input data in a 16-bit width. , The bit of bit number 2 is set to “1”, and only interpolation conversion data obtained by gamma conversion of data shifted left by 13 bits is stored.
[0043]
FIG. 3 is a diagram showing the correspondence between the input data, the table address, and the conversion data for interpolation. In FIG. 2, the display of the input data for which the corresponding interpolation conversion data is not stored in the interpolation conversion table storage unit 17 is omitted in FIG. As shown in FIG. 2, for the input data (in the present embodiment, 65536 types of “16′h0000” to “16′hffff”), the conversion data for interpolation is y. ₀₀ , Y ₁₀ , Y ₀₁ , Y ₁₁ 4 data. Therefore, the interpolation conversion table storage unit 17 only needs to have a storage capacity of 4 words (here, 1 word = 12 bits).
[0044]
That is, as shown in FIG. 3, the interpolation conversion table storage unit 17 stores the interpolation conversion tables respectively corresponding to the input data "16'h0001", "16'h0003", "16'h0005", and "16'h0007". Data y ₀₀ , Y ₁₀ , Y ₀₁ , And y ₁₁ Is stored.
[0045]
Referring to FIG. 1 again, the multiplexer 18 selects and outputs “0” when the zero signal is at a high level, and converts the conversion data output from the conversion table storage unit 17 when the zero signal is at a low level. Select and output.
[0046]
The linear interpolation unit 20 performs a linear interpolation process on the first and second conversion data output from the conversion table storage unit 17.
The register 21 holds the first converted data output from the multiplexer 18 for a predetermined time.
The subtracter 22 subtracts the first conversion data output from the register 21 from the second conversion data output from the multiplexer 18 and outputs the result.
The multiplier 23 multiplies the output data of the subtractor 22 by P data and outputs the result.
[0047]
The shifter 24 right-shifts the output data of the multiplier 23 by “4′hd” (13 bits) and outputs the data.
The adder 25 adds the output data of the shifter 24 to the output data of the register 21 and outputs the result.
[0048]
The conversion table storage unit 13 uses the K data as a table address, ^{-K /} A conversion table is stored in which conversion data of 12-bit width representing γ is associated with a table address, and the conversion data is output according to the table address.
[0049]
FIG. 4 is a diagram showing the correspondence between input data, L data, K data (table address), and conversion data. In FIG. 4, y _F Is calculated using K data “4′hf” corresponding to the input data “16′h0001”. ^{-K /} 12-bit data obtained by calculating γ, and y _E Is calculated using the K data “4′he” corresponding to the input data “16′h0002”. ^{-K /} 12-bit data obtained by calculating γ, and y _D Is calculated using the K data “4′hd” corresponding to the input data “16′h0004”. ^{-K /} 12-bit data obtained by calculating γ, and y _C Is calculated using the K data “4′hc” corresponding to the input data “16′h0008”. ^{-K /} This is 12-bit width data obtained by calculating γ. Also, y _B Is calculated using K data “4′hb” corresponding to the input data “16′h0010”. ^{-K /} 12-bit data obtained by calculating γ, and y _A Is calculated using K data “4′ha” corresponding to the input data “16′h0020”. ^{-K /} 12-bit data obtained by calculating γ, and y ₀ Is calculated using K data “4′h0” corresponding to input data “16′h8000”. ^{-K /} This is 12-bit width data obtained by calculating γ.
[0050]
As shown in FIG. 4, for example, when the input data is “16′h0002”, the table address is “4′he”, and when the input data is “16′h0003”, the table address is “16′h0003”. 4'he ". In this case, the conversion table storage unit 17 uses the K data “4′he” corresponding to the input data “16′h0002” to store ^{-K /} Conversion data y obtained by calculating γ _E Is stored in association with the table address “4′he”, and the conversion data y obtained using the K data “4′he” corresponding to the input data “16′h0003” _E Is not stored. As described above, when the same table address is generated from a plurality of input data, the conversion table storage unit 13 converts the conversion data obtained by using the K data corresponding to the minimum input data among the plurality of input data. Store only data.
[0051]
FIG. 5 is a diagram showing the correspondence between input data, table addresses, and conversion data. The display of the input data for which the corresponding conversion data is not stored in the conversion table storage unit 13 in FIG. 4 is omitted in FIG. As shown in FIG. 4, for input data (in the present embodiment, 65536 types of “16′h0000” to “16′hffff”), the conversion data is y _F , Y _E , Y _D , Y _C , Y _B , Y _A , Y ₉ , Y ₈ , Y ₇ , Y ₆ , Y ₅ , Y ₄ , Y ₃ , Y ₂ , Y ₁ , Y ₀ Of 16 data. Therefore, the conversion table storage unit 13 only needs to have a storage capacity of 16 words (here, 1 word = 12 bits).
[0052]
That is, as shown in FIG. 5, the conversion table storage unit 13 stores the input data "16'h0001", "16'h0002", "16'h0004", "16'h0008", "16'h0010", "16"'h0020','16'h0040','16'h0080','16'h0100','16'h0200','16'h0400','16'h0800','16'h1000','16'h2000 , "16'h4000", and conversion data y corresponding to "16'h8000", respectively. _F , Y _E , Y _D , Y _C , Y _B , Y _A , Y ₉ , Y ₈ , Y ₇ , Y ₆ , Y ₅ , Y ₄ , Y ₃ , Y ₂ , Y ₁ , And y ₀ Is stored.
[0053]
Referring to FIG. 1 again, the multiplier 19 multiplies the output data of the conversion table storage unit 13 by the output data of the linear interpolation unit 20, and outputs the result as output data (gamma conversion data).
[0054]
Next, the principle of the processing performed by the gamma conversion circuit 10 will be described with reference to equations (2) and (3).
(Equation 2)

In the expression (2), n indicates the number of bits of the input data x, and in the present embodiment, n = 16.
[Equation 3]

Equation (3) shows a case where the upper k bits are 0. As shown in Expression (3), the conversion data y corresponding to the input data x is z ^{1 /} term of γ and 2 ^{-K /} γ term, so that z and 2 ^-K Is used to calculate the conversion data y. z is obtained by shifting the input data x to the left by k bits and excluding higher-order 0s, and the highest order is “1”. Here, conversion data corresponding to all z values may be prepared in a table, or only conversion data corresponding to a representative z value may be prepared as described in the present embodiment. The rest may be obtained by interpolation.
[0055]
Next, z performed by the linear interpolation unit 20 ^{1 /} The linear interpolation of the term γ will be described with reference to FIG. FIG. 6 is a diagram illustrating the principle of the linear interpolation processing performed by the linear interpolation unit 20. As shown in FIG. 6, the linear interpolation unit 20 outputs the input data x _L Conversion data y corresponding to _L Can be calculated by the following equation.
(Equation 4)

[0056]
Next, gamma conversion processing in the gamma conversion circuit 10 will be described with reference to FIGS. 1, 7, and 8. FIG. FIG. 7 is a flowchart illustrating the gamma conversion processing of the gamma conversion circuit, and FIG. 8 is a flowchart illustrating the linear interpolation processing of the linear interpolation unit of the gamma conversion circuit.
[0057]
When the processing of FIGS. 7 and 8 is started, the priority encoder 11 inputs input data and outputs L data (step S101).
Next, the subtractor 12 receives the L data and outputs the K data (step S102).
Next, the shifter 14 receives the input data and the K data, and outputs the M data (step S103).
Next, the bit extracting unit 15 receives the M data and outputs the N data and the P data (step S104).
Next, the table address creation unit 16 receives the N data and outputs a first table address (step S105).
[0058]
Next, the interpolation conversion table storage unit 17 outputs the first conversion data according to the first table address (Step S106).
Next, the multiplexer 18 selects and outputs 0 or the first conversion data according to the value of the zero signal, and this is read into the register 21 (step S107).
Next, the table address creation unit 16 outputs a second table address obtained by incrementing the first table address (Step S108).
[0059]
Next, the conversion table storage unit 17 for interpolation outputs the second conversion data according to the second table address (step S109).
Next, the multiplexer 18 selectively outputs 0 or the second converted data according to the value of the zero signal (step S110).
Next, the linear interpolation unit 20 performs a linear interpolation process based on the first conversion data and the second conversion data, and outputs interpolation data (Step S111).
[0060]
As shown in FIG. 8, in the linear interpolation processing, the subtracter 22 of the linear interpolation unit 20 subtracts the first converted data output from the register 21 from the second converted data output from the multiplexer 18 ( Step S201).
Next, the multiplier 23 multiplies the output data of the subtractor 22 by P data (Step S202).
Next, the shifter 24 shifts the output data of the multiplier 23 rightward by “4 ′ hd” (13 bits) (step S203).
Next, the adder 25 adds the output data of the shifter 24 to the first converted data, which is the output data of the register 21, and outputs the result as interpolation data (step S204).
[0061]
Referring again to FIG. 7, next, the conversion table storage unit 13 outputs the third conversion data according to the K data (step S112).
Next, the multiplier 19 multiplies the third conversion data by the interpolation data and outputs the result as gamma conversion data (step S113).
Thus, the gamma conversion circuit 10 can output output data (gamma conversion data) corresponding to the input data.
[0062]
Next, the operation of the gamma conversion circuit 10 when "16'h0009" is input as input data will be specifically described.
First, upon input of the input data “16′h0009”, the priority encoder 11 outputs L data “4′h3” to the subtractor 12 and outputs a low-level zero signal to the multiplexer 18.
[0063]
The subtracter 12 outputs “4′hc” obtained by subtracting the L data “4′h3” from “4′hf” to the conversion table storage unit 13 and the shifter 14 as K data.
[0064]
When K data “4′hc” is input, shifter 14 extracts “16′h9000” obtained by shifting input data “16′h0009” to the left by the number of bits represented by K data “4′hc” as M data. Output to the unit 15.
[0065]
The bit extraction unit 15 outputs the two bits “2′b00” of the bit numbers 14 and 13 of the M data “16′h9000” to the table address creation unit 16 as N data. Further, the bit extracting unit 15 outputs to the multiplier 23, “16′h1000” obtained by zero-extending the bits of the bit numbers 12 to 0 of the M data “16′h9000” to 16 bits as P data. This P data “16′h1000” corresponds to “d” in equation (4).
[0066]
When the N data “2′b00” is input, the table address creation unit 16 outputs the N data “2′b00” to the interpolation conversion table storage unit 17 as a first table address. Further, the table address creation unit 16 outputs the N data “2′b01” obtained by incrementing the N data “2′b00” to the interpolation conversion table storage unit 17 as a second table address after a predetermined time has elapsed.
[0067]
When the first table address “2′b00” is input, the interpolation conversion table storage unit 17 stores the first conversion data y corresponding to the first table address “2′b00”. ₀₀ Is output. Further, when the second table address “2′b01” is input after a predetermined time has elapsed, the interpolation conversion table storage unit 17 stores the second conversion data y corresponding to the second table address “2′b01”. ₀₁ Is output.
[0068]
The multiplexer 18 outputs the first conversion data y output from the interpolation conversion table storage 17 because the zero signal is at a low level. ₀₀ Is selected and output. Further, the multiplexer 18 outputs the second conversion data y output from the interpolation conversion table storage 17 after a predetermined time has elapsed. ₀₁ Select and output.
[0069]
The register 21 stores the first conversion data y selected and output by the multiplexer 18. ₀₀ For a predetermined time. This first conversion data y ₀₀ Is "y" in equation (4). _M ".
[0070]
The subtractor 22 outputs the second conversion data y output from the multiplexer 18. ₀₁ From the first conversion data y held by the register 21 ₀₀ The value of is subtracted and output. The output data of the subtracter 22 corresponds to “Δy” in Expression (4).
The multiplier 23 is output data of the subtractor 22 (y ₀₁ -Y ₀₀ ) Is multiplied by P data “16′h1000” and output. The output data of the multiplier 23 (here, 2 ¹² × (y ₀₁ -Y ₀₀ )) Corresponds to “d × Δy” in equation (4).
[0071]
The shifter 24 outputs the output data of the multiplier 23 (here, 2 ¹² × (y ₀₁ -Y ₀₀ )) Is shifted right by 13 bits and output. The output data of the shifter 24 (here, 2 ¹² × (y ₀₁ -Y ₀₀ ) / 2 ^Thirteen ) Corresponds to “d × Δy / Δx” in equation (4).
The adder 25 outputs the first conversion data y held by the register 21. ₀₀ The output data of the shifter 24 (here, 2 ¹² × (y ₀₁ -Y ₀₀ ) / 2 ^Thirteen ) And output. The data output from the adder 25 is represented by “d × Δy / Δx + y” in Expression (3). _M ".
[0072]
FIG. 9 is a diagram illustrating linear interpolation in this example. As described above, the linear interpolation unit 20 can output output data (gamma conversion data) corresponding to the M data “16′h9000”.
[0073]
When the K data “4′hc” is input, the conversion table storage unit 13 outputs the conversion data corresponding to the table address “4′hc” using the K data “4′hc” as a table address.
[0074]
The multiplier 19 outputs the output data of the linear interpolation unit 20 (here, 2 ¹² × (y ₀₁ -Y ₀₀ ) / 2 ^Thirteen + Y _M ) Is multiplied by the output data of the conversion table storage unit 13 and output. The data output from the multiplier 19 corresponds to equation (3).
[0075]
Next, an error between output data of the gamma conversion circuit 10 and a value calculated by the equation (1) will be described with reference to FIG. As shown in FIG. 10, the error between the output data of the gamma conversion circuit 10 and the value calculated by the equation (1) is up to about 73, and the error of the gamma conversion circuit 110 shown in FIG. 130) is about 1.78 times smaller.
[0076]
Thus, according to the present embodiment, the storage capacities of the conversion table storage unit 13 and the interpolation conversion table storage unit 17 can be reduced. In the present embodiment, the storage capacity of the conversion table storage unit 13 and the conversion table storage unit 17 for interpolation is 20 words, and the storage capacity of the conversion table storage unit 101 (65536 words) of the conventional gamma conversion circuit 100 (FIG. 26). ) Can be reduced by a factor of about 3277. Therefore, the storage capacity (4096 words) of the conversion table storage unit 111 of the conventional gamma conversion circuit 110 (FIG. 27) can be reduced to about 1/205. Further, according to the present embodiment, the error of the output data can be reduced to about 1/78 of the error of the gamma conversion circuit 110.
[0077]
Note that the gamma conversion circuit 10 can be configured by a CPU and a program. In this case, since the size of the conversion table shown in FIGS. 3 and 5 is as small as 20 words, the conversion table is stored in the cache memory, and gamma conversion can be realized at high speed.
[0078]
In the present embodiment, the bit extraction unit 15 extracts two bits of the bit numbers 14 and 13 of the M data as N data, but extracts three bits of the bit numbers 14 to 12 of the M data as N data. Alternatively, four bits of bit numbers 14 to 11 of M data may be extracted as N data. Further, in the present embodiment, the M data is interpolated, but the interpolation need not be performed by increasing the bit width of the N data. As described above, by increasing the bit width of the N data, the error of the output data can be further reduced.
Furthermore, in the present embodiment, the input data has a 16-bit width and the output data has a 12-bit width, but these data may have other bit widths.
[0079]
FIG. 11 is a diagram illustrating a configuration of a data conversion circuit according to a modification of the first embodiment of the present invention. As shown in FIG. 11, in this modification, the linear interpolation unit 40 further includes a multiplexer 46, a multiplexer 47, and a latch circuit 48 in addition to the register 41, the subtractor 42, the multiplier 43, the shifter 44, and the adder 45. Contains.
[0080]
The multiplexer 46 selects and outputs the conversion data output from the conversion table storage unit 13 when the interpolation output control signal is at a high level, and outputs the bit data when the interpolation output control signal is at a low level. Select and output P data.
[0081]
The multiplexer 47 selects and outputs the interpolation data output by the adder 45 when the interpolation output control signal is at a high level, and selects the data output by the subtractor 42 when the interpolation output control signal is at a low level. And output.
[0082]
The latch circuit 48 latches and outputs the gamma conversion data output from the multiplier 43 when the interpolation output control signal is at a high level.
[0083]
As described above, by also using the multiplier of the linear interpolation unit, an increase in hardware can be suppressed.
[0084]
Next, a second embodiment of the present invention will be described. FIG. 12 is a diagram illustrating a configuration of a data conversion circuit according to the second embodiment of the present invention. In the present embodiment, the present invention is applied to a gamma conversion circuit. In the present embodiment, it is assumed that the input data has a 16-bit width and the output data has a 12-bit width.
12, a gamma conversion circuit 50 includes a priority encoder 51, a subtractor 52, a conversion table storage unit 53, a shifter 54, a bit extraction unit 55, a table storage unit 56, a table address creation unit 57, An interpolation conversion table storage unit 58, a multiplier 59, and a linear interpolation unit 60 are provided. Further, the linear interpolation unit 60 includes a register 61, a subtractor 62, a table storage unit 63, a table storage unit 64, a bit extraction unit 65, a correction term calculation unit 66, and an adder 67. .
[0085]
The priority encoder 51 inputs 16-bit width input data, detects the most significant bit “1” in the input data, and outputs the detected bit number as 4-bit width L data.
The subtracter 52 subtracts L data from “4′hf” and outputs the result as K data having a 4-bit width.
The conversion table storage unit 53 stores the K data as a table address, ^-K It stores a conversion table in which conversion data having a 12-bit width obtained by gamma-converting is converted into a table address, and the conversion data is output according to the table address.
[0086]
The shifter 54 shifts the input data to the left by the value of the K data output from the subtractor and outputs M data.
The bit extraction unit 55 receives the M data and outputs 4 bits of bit numbers 14 to 11 as N data.
[0087]
The table storage unit 56 stores a table for converting 4-bit N data to 2-bit width repi data. When the N data is “4′h0” to “4′h2”, “2 ′” is used. b00 "is output as repi data, and when N data is"4'h3"to"4'h6","2'b01"is output as repi data, and N data is"4'h7"to"4'h7"to"4'h7". In the case of "4'ha", "2'b10" is output as repi data, and when the N data is "4'hb" to "4'hf", "2'b11" is output as repi data. I do.
[0088]
The table address creation unit 57 outputs the input 2-bit width repi data as a first table address, and after a predetermined time has elapsed, outputs a second table address obtained by incrementing (or decrementing) the repi data.
The interpolation conversion table storage unit 58 stores a conversion table in which conversion data of 12-bit width obtained by gamma-converting data of 16-bit width is associated with a table address, and is stored in accordance with the first and second table addresses. The first and second converted data are output.
[0089]
The linear interpolation unit 60 performs a linear interpolation process on the first and second conversion data output from the conversion table for interpolation 58.
The bit extraction unit 65 receives the M data, extracts 11 bits of bit numbers 10 to 0 in the M data, and extracts the extracted data as x _R Output as data.
[0090]
The table storage unit 63 stores a table for converting N data into predetermined data (dd data). When the N data is “4′h0”, “0” is output as dd data, and the data is output. Is "4'h1", "1" is output as dd data, and if N data is "4'h2", "2" is output as dd data and N data is "4'h". In the case of "h3", "0" is output as dd data. The table storage unit 63 outputs “1” as dd data when the N data is “4′h4”, and outputs “2” when the N data is “4′h5”. When N data is “4′h6”, “3” is output as dd data, and when N data is “4′h7”, “0” is output as dd data.
[0091]
Further, the table storage unit 63 outputs “1” as dd data when the N data is “4′h8”, and outputs “2” when the N data is “4′h9”. When the N data is “4′ha”, “3” is output as dd data, and when the N data is “4′hb”, “0” is output as dd data. The table storage unit 63 outputs “1” as dd data when the N data is “4′hc”, and outputs “2” when the N data is “4′hd”. When the N data is “4′he”, “3” is output as dd data, and when the N data is “4′hf”, “4” is output as dd data.
[0092]
The table storage unit 64 stores a table for converting N data into predetermined data (span data). When the N data is “4′h0” to “4′h2”, “3” is converted to “span”. When the N data is "4'h3" to "4'ha", "4" is output as span data, and when the N data is "4'hb" to "4'hf" Output “5” as span data.
[0093]
FIG. 13 is a diagram showing correspondence between M data, a range obtained by dividing the M data into a predetermined width, dd data, span data, repi data (table address), and conversion data for interpolation. In FIG. 13, y ₀₀ Is 12-bit width data obtained by gamma-converting the M data “16′h8000”, and y is ₀₁ Is a 12-bit width data obtained by gamma-converting the M data “16′h9800”. ₁₀ Is 12-bit width data obtained by gamma-converting the M data “16′hb800”, and y ₁₁ Is 12-bit width data obtained by gamma-converting the M data “16′hd800”.
[0094]
As shown in FIG. 13, for example, when the M data is “16′h8000”, the table address is “2′b00”, and when the M data is “16′h8800”, the table address is “16′h8800”. 2′b00 ”. In this case, the interpolation conversion table storage unit 58 stores the interpolation conversion data y obtained by gamma-converting the M data “16′h8000”. ₀₀ Is stored in association with the table address “2′b00”, and the conversion data y for gamma conversion of the M data “16′h8800” ₀₀ Is not stored. As described above, when the same table address is generated from a plurality of M data, the interpolation conversion table storage unit 58 stores only the interpolation conversion data obtained by gamma converting the minimum M data among the plurality of M data. Is stored.
[0095]
That is, the interpolation conversion table storage unit 58 stores the interpolation conversion data y corresponding to the M data "16'h8000" in the range of "16'h8000" to "16'hffff" of the M data. ₀₀ , And M data “16′h9800”, “16′hb800”, and “16′hd800” that divide the range of “16′h8000” to “16′hffff” into 3: 4: 4: 5, respectively. Corresponding conversion data y for interpolation ₀₁ , Y ₁₀ , And y ₁₁ Will be stored.
[0096]
Here, the range of M data "16'h8000" to "16'h9800" is rep0, the range of M data "16'h9800" to "16'hb800" is rep1, and the range of M data is "16'hb800". Assuming that the range from "" to "16'hd800" is rep2 and the range from "16'hd800" to "16'hffff" of the M data is rep3, the repi data indicates the rep number of the range to which the M data belongs.
[0097]
The span data is a ratio of the range to which the M data belongs to the other three ranges. For example, when the M data is “16′h8001”, the span data is “3” which is a ratio of rep0, which is the range to which the M data belongs, to rep1 to rep3.
[0098]
Referring again to FIG. 12, the register 61 holds the output data of the interpolation conversion table storage unit 58 for a predetermined time, and outputs the held data as y_tbl data.
The subtracter 62 outputs, as step_y, data obtained by subtracting the output data of the register 61 from the output data of the conversion table storage unit 58 for interpolation.
The correction term calculation unit 66 calculates the dd data, the span data, x _R Data and step_y data are input, and dy data is calculated and output by the following equation. Where 2 ¹¹ "11", which is the exponent part of, is obtained by subtracting "4" which is the number of bits of N data from the bit number "15" of the MSB of M data. The adder 67 outputs the dy data in addition to the y_tbl data.
(Equation 5)

[0099]
The conversion table storage unit 53 stores the K data as a table address, ^{-K /} It stores a conversion table in which conversion data of 12-bit width representing γ is associated with a table address, and outputs the conversion data according to the table address.
[0100]
FIG. 14 is a diagram showing correspondence between input data, table addresses, and conversion data. With respect to the input data (in this embodiment, 65536 types of “16′h0000” to “16′hffff”), the conversion data is y _F , Y _E , Y _D , Y _C , Y _B , Y _A , Y ₉ , Y ₈ , Y ₇ , Y ₆ , Y ₅ , Y ₄ , Y ₃ , Y ₂ , Y ₁ , Y ₀ Of 16 data. Therefore, the conversion table storage unit 53 only needs to have a storage capacity of 16 words (here, 1 word = 12 bits).
[0101]
That is, as shown in FIG. 14, the conversion table storage unit 53 stores the input data "16'h0001", "16'h0002", "16'h0004", "16'h0008", "16'h0010", "16"'h0020','16'h0040','16'h0080','16'h0100','16'h0200','16'h0400','16'h0800','16'h1000','16'h2000 , "16'h4000" and "16'h8000" respectively. _F , Y _E , Y _D , Y _C , Y _B , Y _A , Y ₉ , Y ₈ , Y ₇ , Y ₆ , Y ₅ , Y ₄ , Y ₃ , Y ₂ , Y ₁ , And y ₀ Is stored.
[0102]
Referring again to FIG. 12, the multiplier 59 multiplies the output data of the conversion table storage unit 53 by the output data of the linear interpolation unit 60, and outputs the result as output data (gamma conversion data).
[0103]
Next, the linear interpolation processing performed by the linear interpolation unit 60 will be described with reference to FIG. FIG. 15 is a diagram illustrating the principle of the linear interpolation processing performed by the linear interpolation unit 60. As shown in FIG. 15, the linear interpolation unit 60 can calculate interpolation data y corresponding to the M data x by the following equation.
y = y_tbl + dy (6)
[0104]
Next, gamma conversion processing in the gamma conversion circuit 50 will be described with reference to FIGS. 12, 16, and 17. FIG. FIG. 16 is a flowchart illustrating the gamma conversion processing of the gamma conversion circuit, and FIG. 17 is a flowchart illustrating the linear interpolation processing of the linear interpolation unit of the gamma conversion circuit.
[0105]
When the processing in FIGS. 16 and 17 is started, the priority encoder 51 inputs input data and outputs L data (step S301).
Next, the subtractor 52 receives the L data and outputs the K data (step S302).
Next, the shifter 54 receives the input data and the K data, and outputs the M data (step S303).
Next, the bit extracting unit 55 receives the M data and outputs the N data (Step S304).
Next, the table storage unit 56 receives the N data and outputs the repi data (step S305).
[0106]
Next, the table address creation unit 57 inputs the repi data and outputs the first table address (Step S306).
Next, the conversion table storage unit 58 for interpolation outputs the first conversion data according to the first table address, and the register 61 holds this (step S307).
[0107]
Next, the table address creation unit 57 outputs a second table address obtained by incrementing the first table address (Step S308).
Next, the conversion table storage unit 58 for interpolation outputs the second conversion data according to the second table address (step S309).
Next, the linear interpolation unit 60 performs a linear interpolation process based on the first conversion data and the second conversion data, and outputs interpolation data (Step S310).
[0108]
As shown in FIG. 17, in the linear interpolation processing, the bit extraction unit 65 of the linear interpolation unit 60 receives the M data, _R The data is output (step S401).
Next, the table storage unit 63 receives the N data and outputs the dd data (step S402).
Next, the table storage unit 64 receives the N data and outputs span data (step S403).
[0109]
Next, the subtracter 62 subtracts the first conversion data, which is the output data of the register 61, from the second conversion data, which is the output data of the conversion table for interpolation 58, and outputs step_y data (step S404). .
[0110]
Next, the correction term calculation unit 66 calculates x _R The data, dd data, span data, and step_y data are input, and dy data is output (step S405). Next, the adder 67 adds the dy data to the y_tbl data and outputs it as interpolation data (step S406).
[0111]
Referring again to FIG. 16, next, the conversion table storage unit 53 outputs the third conversion data according to the K data (step S311).
Next, the multiplier 59 multiplies the third conversion data by the interpolation data and outputs the result as gamma conversion data (step S312).
Thus, the gamma conversion circuit 50 can output output data (gamma conversion data) corresponding to the input data.
[0112]
Next, an error between output data of the gamma conversion circuit 50 and a value calculated by the equation (1) will be described with reference to FIG. As shown in FIG. 18, the error between the output data of the gamma conversion circuit 50 and the value calculated by the equation (1) is about 58 at the maximum, and the error of the gamma conversion circuit 110 shown in FIG. This is about 1/24 of about 130) and about 1.25 of the error (about 73) of the gamma conversion circuit 10 shown in FIG.
[0113]
As described above, according to the present embodiment, the size of the conversion table stored in the conversion table storage unit 53 and the conversion table storage unit 58 for interpolation is changed by the conversion table storage unit 13 of the gamma conversion circuit 10 in the first embodiment. The error can be made smaller than that of the gamma conversion circuit 10 while maintaining the same size as the conversion table stored in the interpolation conversion table storage unit 17.
[0114]
Note that the gamma conversion circuit 50 can be constituted by a CPU and a program. In this case, since the size of the conversion table is small, the conversion table enters the cache memory, and gamma conversion can be realized at high speed.
[0115]
Further, in the present embodiment, the bit extraction unit 55 extracts the four bits of the bit numbers 14 to 11 of the M data as N data. Or 5 bits of bit numbers 14 to 10 of M data may be extracted as N data. If the bit width of the N data is increased, the error of the output data can be further reduced.
In the present embodiment, the input data has a 16-bit width and the output data has a 12-bit width. However, these data may have other bit widths.
[0116]
Further, in the present embodiment, the table storage unit 56 is used to output the repi data based on the N data, but a decoder may be used instead of the table storage unit 56. Similarly, a decoder may be used instead of the table storage unit 63 and the table storage unit 64.
[0117]
Next, a third embodiment of the present invention will be described. FIG. 19 is a diagram illustrating a configuration of a data conversion circuit according to the third embodiment of the present invention. In the present embodiment, the present invention is applied to a gamma conversion circuit. In the present embodiment, it is assumed that the input data has a 16-bit width and the output data has a 12-bit width.
In FIG. 19, the gamma conversion circuit 70 includes priority encoders 71 and 76, a subtractor 72, a conversion table storage unit 73, a shifter 74, bit extraction units 75 and 79, a table address creation unit 77, It includes a conversion table storage unit 78, a multiplexer 18, a linear interpolation unit 80, and a multiplier 19. The linear interpolation unit 80 includes a register 21, a subtractor 22, a multiplier 23, a decoder 81, a shifter 82, and an adder 25.
[0118]
The priority encoder 71 receives input data having a 16-bit width, detects the most significant bit “1” in the input data, and outputs the bit number of the detected bit as L1 data having a 4-bit width. When there is no “1” bit in the input data, that is, when the input data is “16′h0000”, the priority encoder 71 outputs the L1 data of “4′h0” and outputs Is output.
[0119]
The subtracter 72 subtracts L1 data from “4′hf” and outputs the result as K data having a 4-bit width.
The conversion table storage 73 uses the K data as a table address, ^-K It stores a conversion table in which conversion data having a 12-bit width obtained by gamma-converting is converted into a table address, and the conversion data is output according to the table address.
The shifter 74 shifts the input data to the left by the value of the K data output from the subtractor and outputs M data.
The bit extraction unit 75 receives the M data, extracts three bits of bit numbers 14 to 12, and outputs the extracted three bits as N data.
[0120]
The priority encoder 76 inputs N data having a width of 3 bits from the bit extracting unit 75, detects the most significant bit “1” in the input N data, and converts the bit number of the detected bit into a bit width of 2 bits. Is output as L2 data. Note that the bit number is counted from the least significant bit to the most significant bit, and if there is no "1" bit in the input data, "2'b00" is output as L2 data.
[0121]
The table address creation unit 77 outputs the input 2-bit width L2 data as a first table address, and after a lapse of a predetermined time, outputs a second table address obtained by incrementing (or decrementing) the L2 data.
The conversion table storage unit 78 for interpolation stores the 16-bit width data in which the bit number 4 and the bit number L2 are “1” and the other bits are “0” by “4′hb” (11 bits). An interpolation conversion table is stored in which 12-bit interpolation conversion data obtained by gamma-converting the shifted data is made to correspond to a table address, and first and second conversion tables are stored in accordance with the first and second table addresses. Outputs the conversion data for interpolation.
[0122]
FIG. 20 is a diagram showing the correspondence between input data, L1 data, M data, L2 data (table address), and conversion data for interpolation. In FIG. 20, y ₀₀ Is a 16-bit width data in which bit number 4 and bit number L2 corresponding to input data "16'h0001" are set to "1", and other bits are set to "0". This is gamma-converted 12-bit data, y ₁₁ Is a data obtained by shifting the bit number L2 corresponding to the bit number 4 and the input data "16'h0003" to "1" and the other bits to "0" by shifting the 16-bit width data to the left by 11 bits. This is gamma-converted 12-bit data, y ₁₀ Is a 16-bit data having bit number 4 and bit number L2 corresponding to input data "16'h0005" set to "1" and other bits set to "0", which is left-shifted by 11 bits. This is gamma-converted 12-bit data, y ₀₁ Is a 16-bit data having bit number 4 and bit number L2 corresponding to input data "16'h0009" set to "1" and other bits set to "0", left-shifted by 11 bits to the left. This is gamma-converted 12-bit data.
[0123]
As shown in FIG. 20, for example, when the input data is “16′h0001”, the table address is “2′b00”, and when the input data is “16′h0002”, the table address is “16′h0002”. 2′b00 ”. In this case, the interpolation conversion table storage unit 78 sets the bit number 4 and the bit number “2′b00” corresponding to the input data “16′h0001” to “1”, and sets the other bits to “0”. Conversion data y obtained by gamma-converting data obtained by shifting the data to the left by 11 bits ₀₀ Is stored in association with the table address “2′b00”, the bit number “2′b00” corresponding to the bit number 4 and the input data “16′h0002” is set to “1”, and the other bits are set to “0”. Interpolation conversion data y obtained by gamma-converting data obtained by shifting 16-bit data to the left by 11 bits ₀₀ Is not stored. As described above, when the same table address is generated from a plurality of input data, the interpolation conversion table storage unit 78 stores the bit number 4 and the bit number corresponding to the smallest input data among the plurality of input data. Only the interpolation conversion data obtained by gamma-converting data obtained by shifting L2 to “1” and other bits to “0” and shifting the 16-bit data to the left by 11 bits is stored.
[0124]
FIG. 21 is a diagram showing the correspondence between the input data, the table address, and the conversion data for interpolation. In FIG. 20, the display of input data for which the corresponding interpolation conversion data is not stored in the interpolation conversion table storage unit 78 is omitted in FIG. As shown in FIG. 20, the input conversion data (in the present embodiment, 65536 types of “16′h0000” to “16′hffff”) change the interpolation conversion data to y. ₀₀ , Y ₀₁ , Y ₁₀ , Y ₁₁ 4 data. Therefore, the conversion table storage unit 78 for interpolation only needs to have a storage capacity of 4 words (here, 1 word = 12 bits).
[0125]
That is, as shown in FIG. 21, the interpolation conversion table storage unit 78 stores the interpolation conversion tables respectively corresponding to the input data “16′h0001”, “16′h0003”, “16′h0005”, and “16′h0009”. Data y ₀₀ , Y ₁₁ , Y ₁₀ , And y ₀₁ Is stored.
[0126]
Referring to FIG. 19 again, the linear interpolation unit 80 performs linear interpolation on the first and second conversion data output from the conversion table storage unit 78 for interpolation.
The decoder 81 outputs 12 when the L2 data is “2′b00”, outputs 12 when it is “2′b01”, outputs 13 when it is “2′b10”, In the case of “2′b11”, 14 is output.
[0127]
Next, the gamma conversion processing of the gamma conversion circuit will be described with reference to FIGS. 19, 22, and 23. FIG. 22 is a flowchart illustrating the gamma conversion processing of the gamma conversion circuit, and FIG. 23 is a flowchart illustrating the linear interpolation processing of the linear interpolation unit of the gamma conversion circuit.
[0128]
When the processing in FIGS. 22 and 23 is started, the priority encoder 71 inputs input data and outputs L1 data (step S501).
Next, the subtractor 72 receives the L1 data and outputs the K data (step S502).
Next, the shifter 74 receives the input data and the K data, and outputs the M data (step S503).
Next, the bit extracting unit 75 receives the M data, and extracts 3-bit N data of bit numbers 14 to 12 (step S504).
Next, the priority encoder 76 receives the N data and outputs the L2 data (step S505).
Next, the table address creation unit 77 inputs the L2 data and outputs a first table address (Step S506).
[0129]
Next, the conversion table storage unit 78 for interpolation outputs the first conversion data according to the first table address (step S507).
Next, the multiplexer 18 selectively outputs 0 or the first conversion data according to the value of the zero signal (step S508).
Next, the table address creation unit 77 outputs a second table address obtained by incrementing the first table address (Step S509).
[0130]
Next, the interpolation conversion table storage unit 78 outputs the second conversion data according to the second table address (step S510).
Next, the multiplexer 18 selects and outputs 0 or the second conversion data according to the value of the zero signal (step S511).
Next, the linear interpolation unit 80 performs a linear interpolation process based on the first conversion data and the second conversion data, and outputs interpolation data (Step S512).
[0131]
As shown in FIG. 23, in the linear interpolation processing, the decoder 81 of the linear interpolation unit 80 calculates the shift amount of the shift processing performed by the shifter 82 from the L2 data (step S601).
Next, the register 21 holds the first converted data for a predetermined time (Step S602).
Next, the subtracter 22 subtracts the first converted data, which is the output data of the register 21, from the second converted data, which is the output data of the multiplexer 18 (Step S603).
[0132]
Next, the multiplier 23 multiplies the output data of the subtractor 22 by P data (step S604).
Next, the shifter 82 shifts the output data of the multiplier 23 by an amount corresponding to the output data of the decoder 81 (Step S605).
Next, the adder 25 adds the output data of the shifter 82 to the first converted data, which is the output data of the register 21, and outputs the result as interpolation data (step S606).
[0133]
Next, the conversion table storage unit 73 outputs the third conversion data according to the K data (Step S513).
Next, the multiplier 19 multiplies the interpolation data by the third conversion data and outputs the result as gamma conversion data (step S514).
Thus, the gamma conversion circuit 70 can output output data (gamma conversion data) corresponding to the input data.
[0134]
Next, an error between output data of the gamma conversion circuit 70 and a value calculated by the equation (1) will be described with reference to FIG. As shown in FIG. 24, the error between the output data of the gamma conversion circuit 70 and the value calculated by the equation (1) is about 150 at the maximum.
[0135]
As described above, according to the present embodiment, the storage capacity of the conversion data storage unit 78 can be reduced.
[0136]
Note that the gamma conversion circuit 70 can be configured by a CPU and a program. In this case, since the size of the conversion table is small, the conversion table enters the cache memory, and gamma conversion can be realized at high speed.
[0137]
In the present embodiment, the input data has a 16-bit width and the output data has a 12-bit width. However, these data may have other bit widths.
[0138]
【The invention's effect】
As described above, according to the present invention, it is possible to reduce the storage capacity of the circuit that stores the conversion data and reduce the error in the output data.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a configuration of a gamma conversion circuit according to a first embodiment of the present invention.
FIG. 2 is a diagram showing correspondence between input data, L data, M data, N data (table address), and conversion data for interpolation in the first embodiment of the present invention.
FIG. 3 is a diagram showing correspondence between input data, table addresses, and conversion data for interpolation in the first embodiment of the present invention.
FIG. 4 is a diagram showing a correspondence among input data, L data, K data (table address), and converted data in the first embodiment of the present invention.
FIG. 5 is a diagram showing correspondence between input data, table addresses, and conversion data according to the first embodiment of the present invention.
FIG. 6 is a diagram illustrating the principle of linear interpolation processing according to the first embodiment of the present invention.
FIG. 7 is a flowchart illustrating an operation of the gamma conversion circuit according to the first embodiment of the present invention.
FIG. 8 is a flowchart illustrating a linear interpolation process of the gamma conversion circuit according to the first embodiment of the present invention.
FIG. 9 is a diagram illustrating a principle of calculating gamma conversion data by linear interpolation processing according to the first embodiment of the present invention.
FIG. 10 is a diagram illustrating an error in output data of the gamma conversion circuit according to the first embodiment of the present invention.
FIG. 11 is a diagram illustrating a configuration of a gamma conversion circuit according to a modification of the first embodiment of the present invention.
FIG. 12 is a diagram illustrating a configuration of a gamma conversion circuit according to a second embodiment of the present invention.
FIG. 13 is a diagram showing correspondence between M data, a range of M data, dd data, span data, repi data (table address), and conversion data for interpolation in the second embodiment of the present invention.
FIG. 14 is a diagram showing correspondence between input data, table addresses, and conversion data according to the second embodiment of the present invention.
FIG. 15 is a diagram illustrating the principle of linear interpolation processing according to the second embodiment of the present invention.
FIG. 16 is a flowchart illustrating an operation of the gamma conversion circuit according to the second embodiment of the present invention.
FIG. 17 is a flowchart illustrating a linear interpolation process of the gamma conversion circuit according to the second embodiment of the present invention.
FIG. 18 is a diagram illustrating an error in output data of a gamma conversion circuit according to the second embodiment of the present invention.
FIG. 19 is a diagram illustrating a configuration of a gamma conversion circuit according to a third embodiment of the present invention.
FIG. 20 is a diagram showing correspondence between input data, L1 data, M data, L2 data (table address), and conversion data for interpolation in the third embodiment of the present invention.
FIG. 21 is a diagram illustrating correspondence between input data, table addresses, and conversion data for interpolation according to the third embodiment of the present invention.
FIG. 22 is a flowchart illustrating an operation of the gamma conversion circuit according to the third embodiment of the present invention.
FIG. 23 is a flowchart illustrating a linear interpolation process of the gamma conversion circuit according to the third embodiment of the present invention.
FIG. 24 is a diagram illustrating an error of output data of the gamma conversion circuit according to the third embodiment of the present invention.
FIG. 25 is a diagram showing a graph of gamma conversion.
FIG. 26 is a diagram showing a configuration of a conventional gamma conversion circuit.
FIG. 27 is a diagram showing a configuration of a conventional gamma conversion circuit.
FIG. 28 is a diagram illustrating an error of output data of the gamma conversion circuit of FIG. 27;
[Explanation of symbols]
10, 30, 50, 70 gamma conversion circuit
11, 51, 71, 76 priority encoder
12, 22, 42, 52, 62, 72 Subtractor
13, 53, 73, 101, 111 Conversion table storage
14, 24, 44, 54, 74, 82 Shifter
15, 55, 65, 75, 79 bit extraction unit
16, 57, 77 Table address creation unit
17, 58, 78 Conversion table storage for interpolation
18, 46, 47 multiplexer
19, 23, 43, 59 Multiplier
20, 40, 60, 80, 112 Linear interpolation unit
25, 45, 67, adder
48 Latch Circuit
56, 63, 64 Table storage unit
66 Correction term calculator
81 decoder

Claims (39)

A data conversion method for converting input data to generate output data,
(a) determining first data indicating the number K of bits of “0” located higher than the most significant bit among the bits of “1” in the n-bit width input data;
From a first table that stores a plurality of converted data obtained by previously performing a first conversion on a plurality of first data in correspondence with a plurality of addresses, the first table obtained in step (a) (B) reading out first converted data corresponding to the first data;
(C) obtaining p-bit-width second data following the bit located at the (K + 1) th position from the most significant bit in the input data;
The second table obtained in step (c) is obtained from a second table storing a plurality of converted data obtained by previously performing a second conversion on a plurality of second data corresponding to a plurality of addresses. (D) reading out the second converted data corresponding to the second data;
(E) generating output data based on the first converted data and the second converted data;
A data conversion method comprising: 2. The data conversion method according to claim 1, wherein step (e) generates output data by multiplying the first conversion data by the second conversion data. Step (d) reads out third conversion data corresponding to the data obtained by incrementing or decrementing the second data from the second table, and step (e) reads out the third conversion data based on the second and third conversion data. 2. The data conversion method according to claim 1, wherein output data is generated by multiplying the data subjected to the interpolation processing by the first conversion data. Step (c) comprises, among the input data, a p-bit width of bit numbers (n−K−2) to (n−K−p−1) (where 1 ≦ p ≦ n−K−1) The data conversion method according to claim 1, wherein the second data is obtained by extracting the second data. A data conversion method for converting input data to generate output data,
(a) determining first data indicating the number K of bits of “0” located higher than the most significant bit among the bits of “1” in the n-bit width input data;
From a first table that stores a plurality of converted data obtained by previously performing a first conversion on a plurality of first data in correspondence with a plurality of addresses, the first table obtained in step (a) (B) reading out first converted data corresponding to the first data;
(C) obtaining p-bit-width second data following the bit located at the (K + 1) th position from the most significant bit in the input data;
(D) obtaining third data by performing a predetermined operation on the second data;
The second table obtained in step (d) is obtained from a second table that stores a plurality of converted data obtained by previously performing a second conversion on a plurality of second data corresponding to a plurality of addresses. (E) reading the second converted data corresponding to the data of No. 3;
(F) generating output data based on the first converted data and the second converted data;
A data conversion method comprising: The data conversion method according to claim 5, wherein step (f) generates output data by multiplying the first conversion data by the second conversion data. Step (e) reads third conversion data corresponding to the data obtained by incrementing or decrementing the third data from the second table, and step (f) performs reading based on the second and third conversion data. 6. The data conversion method according to claim 5, wherein output data is generated by multiplying the first conversion data by the data subjected to the interpolation processing. Step (d), such that _{V 0 ≦ V 1 ≦ ... ≦} V N the number of data belonging to the i-th group when the _{V i,} the second data 0 to ⁽² p -1) 8. The data conversion method according to claim 5, wherein the third data is obtained by dividing the data into N groups. A data conversion method for converting input data to generate output data,
(a) determining first data indicating the number K of bits of “0” located higher than the most significant bit among the bits of “1” in the n-bit width input data;
From a first table that stores a plurality of converted data obtained by previously performing a first conversion on a plurality of first data in correspondence with a plurality of addresses, the first table obtained in step (a) (B) reading out first converted data corresponding to the first data;
(C) obtaining p-bit-width second data following the bit located at the (K + 1) th position from the most significant bit in the input data;
(d) obtaining third data indicating a bit number of a most significant bit among bits that are “1” in the second data having a p-bit width;
The second table obtained in step (d) is obtained from a second table that stores a plurality of converted data obtained by previously performing a second conversion on a plurality of second data corresponding to a plurality of addresses. (E) reading the second converted data corresponding to the data of No. 3;
(F) generating output data based on the first converted data and the second converted data;
A data conversion method comprising: 10. The data conversion method according to claim 9, wherein step (f) generates output data by multiplying the first conversion data by the second conversion data. Step (e) reads third conversion data corresponding to the data obtained by incrementing or decrementing the third data from the second table, and step (f) performs reading based on the second and third conversion data. 10. The data conversion method according to claim 9, wherein output data is generated by multiplying the data subjected to the interpolation processing by the first conversion data. 12. The data conversion method according to claim 3, wherein the interpolation process is a linear interpolation process. The first conversion performs gamma conversion on 2- ^K , and the second conversion performs gamma conversion on data having an n-bit width in which the most significant bit is "1" and the subsequent p bits are second data. 13. The data conversion method according to claim 1, wherein the data conversion is performed. A data conversion circuit for converting input data to generate output data,
first means for obtaining first data indicating the number K of bits of "0" located higher than the most significant bit among the bits of "1" in the n-bit input data;
A first table obtained by the first means from a first table storing a plurality of converted data obtained by previously performing a first conversion on a plurality of first data corresponding to a plurality of addresses. Second means for reading out first converted data corresponding to one piece of data;
Third means for obtaining p-bit-width second data following the bit located at the (K + 1) th position from the most significant bit in the input data;
A third table obtained by the third means from a second table storing a plurality of converted data obtained by performing a second conversion on a plurality of second data in advance corresponding to a plurality of addresses. Fourth means for reading out the second converted data corresponding to the second data,
Fifth means for generating output data based on the first converted data and the second converted data;
A data conversion circuit comprising: 15. The data conversion circuit according to claim 14, wherein said fifth means generates output data by multiplying said first conversion data by said second conversion data. The fourth means reads, from a second table, third conversion data corresponding to the data obtained by incrementing or decrementing the second data, and the fifth means reads the second and third conversion data. The data conversion circuit according to claim 14, wherein output data is generated by multiplying the data obtained by performing the interpolation processing based on the first conversion data by the first conversion data. The third means selects a p-bit width (where 1 ≦ p ≦ n−K−1) of bit numbers (n−K−2) to (n−K−p−1) from the input data. 17. The data conversion circuit according to claim 14, wherein the second data is obtained by extracting the data of (1). A data conversion circuit for converting input data to generate output data,
first means for obtaining first data indicating the number K of bits of "0" located higher than the most significant bit among the bits of "1" in the n-bit input data;
A first table obtained by the first means from a first table storing a plurality of converted data obtained by previously performing a first conversion on a plurality of first data corresponding to a plurality of addresses. Second means for reading out first converted data corresponding to one piece of data;
Third means for obtaining p-bit-width second data following the bit located at the (K + 1) th position from the most significant bit in the input data;
Fourth means for obtaining third data by performing a predetermined operation on the second data;
A fourth table obtained by the fourth means from a second table storing a plurality of converted data obtained by performing a second conversion on a plurality of second data in advance corresponding to a plurality of addresses. Fifth means for reading out the second converted data corresponding to the data of No. 3,
Sixth means for generating output data based on the first converted data and the second converted data;
A data conversion circuit comprising: 19. The data conversion circuit according to claim 18, wherein said sixth means generates output data by multiplying said first conversion data by said second conversion data. The fifth means reads, from a second table, third conversion data corresponding to data obtained by incrementing or decrementing the third data, and the sixth means reads the second and third conversion data. 19. The data conversion circuit according to claim 18, wherein output data is generated by multiplying the data obtained by performing the interpolation processing based on the first conversion data by the first conversion data. Said fourth means, such that _{V 0 ≦ V 1 ≦ ... ≦} V N the number of data belonging to the i-th group when the _{V i,} the second data 0 to ⁽² p -1) 21. The data conversion circuit according to claim 18, wherein the third data is obtained by dividing the third data into N groups. A data conversion circuit for converting input data to generate output data,
first means for obtaining first data indicating the number K of bits of "0" located higher than the most significant bit among the bits of "1" in the n-bit input data;
A first table obtained by the first means from a first table storing a plurality of converted data obtained by previously performing a first conversion on a plurality of first data corresponding to a plurality of addresses. Second means for reading out first converted data corresponding to one piece of data;
Third means for obtaining p-bit-width second data following the bit located at the (K + 1) th position from the most significant bit in the input data;
fourth means for obtaining third data indicating a bit number of a most significant bit among bits which are "1" in the second data having a p-bit width;
A fourth table obtained by the fourth means from a second table storing a plurality of converted data obtained by performing a second conversion on a plurality of second data in advance corresponding to a plurality of addresses. Fifth means for reading out the second converted data corresponding to the data of No. 3,
Sixth means for generating output data based on the first converted data and the second converted data;
A data conversion circuit comprising: 23. The data conversion circuit according to claim 22, wherein said sixth means generates output data by multiplying said first conversion data by said second conversion data. The fifth means reads, from a second table, third conversion data corresponding to data obtained by incrementing or decrementing the third data, and the sixth means reads the second and third conversion data. 23. The data conversion circuit according to claim 22, wherein output data is generated by multiplying the data obtained by performing the interpolation processing based on the first conversion data by the first conversion data. 25. The data conversion circuit according to claim 16, wherein the interpolation process is a linear interpolation process. The first conversion performs gamma conversion on 2- ^K , and the second conversion performs gamma conversion on data having an n-bit width in which the most significant bit is “1” and the subsequent p bits are second data. The data conversion circuit according to any one of claims 14 to 25, wherein: A data conversion program that converts input data to generate output data,
(a) obtaining first data indicating the number K of bits of "0" located higher than the most significant bit among the bits of "1" in the n-bit input data;
From a first table that stores a plurality of converted data obtained by previously performing a first conversion on a plurality of first data in correspondence with a plurality of addresses, the first table obtained in step (a) (B) reading the first converted data corresponding to the first data;
A step (c) of obtaining p-bit-width second data following the K + 1-th bit from the most significant bit in the input data;
The second table obtained in step (c) from a second table storing a plurality of converted data obtained by previously performing a second conversion on a plurality of second data in correspondence with a plurality of addresses. (D) reading out the second converted data corresponding to the second data;
(E) generating output data based on the first converted data and the second converted data;
A data conversion program comprising: 28. The data conversion program according to claim 27, wherein the step (e) generates output data by multiplying the first conversion data by the second conversion data. Step (d) reads out third conversion data corresponding to the data obtained by incrementing or decrementing the second data from the second table, and step (e) performs processing based on the second and third conversion data. 28. The data conversion program according to claim 27, wherein output data is generated by multiplying the data obtained by the interpolation processing by the first conversion data. Step (c) is to select a p-bit width (where 1 ≦ p ≦ n−K−1) of bit numbers (n−K−2) to (n−K−p−1) from the input data. 30. The data conversion program according to claim 27, wherein the second data is obtained by extracting the second data. A data conversion program that converts input data to generate output data,
(a) obtaining first data indicating the number K of bits of "0" located higher than the most significant bit among the bits of "1" in the n-bit input data;
From a first table that stores a plurality of converted data obtained by previously performing a first conversion on a plurality of first data in correspondence with a plurality of addresses, the first table obtained in step (a) (B) reading the first converted data corresponding to the first data;
A step (c) of obtaining p-bit-width second data following the K + 1-th bit from the most significant bit in the input data;
A procedure (d) for obtaining third data by performing a predetermined operation on the second data;
The second table obtained in step (d) is obtained from a second table that stores a plurality of converted data obtained by previously performing a second conversion on a plurality of second data in correspondence with a plurality of addresses. (E) reading the second converted data corresponding to the data No. 3;
(F) generating output data based on the first converted data and the second converted data;
A data conversion program comprising: 32. The data conversion program according to claim 31, wherein the step (f) generates output data by multiplying the first conversion data by the second conversion data. Step (e) reads third conversion data corresponding to the data obtained by incrementing or decrementing the third data from the second table, and step (f) performs reading based on the second and third conversion data. 32. The data conversion program according to claim 31, wherein output data is generated by multiplying the data subjected to the interpolation processing by the first conversion data. Procedure (d) is such that _{V 0 ≦ V 1 ≦ ... ≦} V N the number of data belonging to the i-th group when the _{V i,} the second data 0 to ⁽² p -1) The data conversion program according to any one of claims 31 to 33, wherein the third data is obtained by dividing the data into N groups. A data conversion program that converts input data to generate output data,
(a) obtaining first data indicating the number K of bits of "0" located higher than the most significant bit among the bits of "1" in the n-bit input data;
From a first table that stores a plurality of converted data obtained by previously performing a first conversion on a plurality of first data in correspondence with a plurality of addresses, the first table obtained in step (a) (B) reading the first converted data corresponding to the first data;
A step (c) of obtaining p-bit-width second data following the K + 1-th bit from the most significant bit in the input data;
(d) obtaining third data indicating the bit number of the most significant bit among the bits that are “1” in the second data having a p-bit width;
The second table obtained in step (d) is obtained from a second table that stores a plurality of converted data obtained by previously performing a second conversion on a plurality of second data in correspondence with a plurality of addresses. (E) reading the second converted data corresponding to the data No. 3;
(F) generating output data based on the first converted data and the second converted data;
A data conversion program comprising: The data conversion program according to claim 35, wherein the step (f) generates output data by multiplying the first conversion data by the second conversion data. Step (e) reads third conversion data corresponding to the data obtained by incrementing or decrementing the third data from the second table, and step (f) performs reading based on the second and third conversion data. 36. The data conversion program according to claim 35, wherein output data is generated by multiplying the data obtained by the interpolation processing by the first conversion data. 38. The data conversion program according to claim 29, wherein the interpolation process is a linear interpolation process. The first conversion performs gamma conversion on 2- ^K , and the second conversion performs gamma conversion on data having an n-bit width in which the most significant bit is “1” and the subsequent p bits are second data. The data conversion program according to any one of claims 27 to 38, wherein:

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