JP2004088119A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004088119A JP2004088119A JP2003354098A JP2003354098A JP2004088119A JP 2004088119 A JP2004088119 A JP 2004088119A JP 2003354098 A JP2003354098 A JP 2003354098A JP 2003354098 A JP2003354098 A JP 2003354098A JP 2004088119 A JP2004088119 A JP 2004088119A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- semiconductor chip
- lead
- stacked
- tcp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
【解決手段】 テープキャリア1のテープ基材1aに形成されたデバイスホール内に、テープ基材1aよりも薄い半導体チップ2を配置し、その半導体チップ2の主面および裏面の両方が被覆されるように封止樹脂3で封止した。そして、テープ基材1aの厚さ方向における半導体チップ2の位置がTCP全体の応力中立面と一致するようにした。これにより、TCPから受ける応力が最も小さい位置に半導体チップ2を配置することができる。
【選択図】 図1
Description
(a)前記テープキャリアに前記リードの一部が内壁面から露出するような接続孔を穿孔する工程と、
(b)前記テープキャリアの接続孔内に導体ペーストを埋め込む工程と、
(c)前記テープキャリアを、前記接続孔の形成位置が一致するように複数個積み重ねて積層パッケージを形成する工程と、
(d)前記積み重ね工程後の積層パッケージに対して熱処理を施して、前記各々のテープキャリアの接続孔内における導体ペーストを溶融して一体とする工程とを有するものである。これにより、単体パッケージ同士をその間に接着剤層を介さないで導体ペーストによって接合することが可能となる。
(a)前記単体パッケージを接着剤によって複数個積み重ねて積層パッケージを形成する工程と、
(b)前記積層パッケージの各々のテープキャリアに穿孔されている接続孔内に導体ペーストを埋め込む工程と、
(c)前記積層パッケージに対して熱処理を施す工程とを有するものである。これにより、単体パッケージを構成する接着剤層によって単体パッケージ同士を接合することができるので、製造工程の増加を招くことなく、積層TCPを製造することが可能となる。
(a)デバイスホールの周囲にリードを配置し、所定厚さを有するテープキャリアを準備する工程と、
(b)前記テープキャリアの厚さよりも薄く、かつ、外部端子を有する半導体チップを準備する工程と、
(c)前記テープキャリアに形成されたデバイスホール内に、前記テープキャリアの厚さよりも薄い半導体チップを配置した後、前記半導体チップの外部端子と前記リードの一端とを接合する工程と、
(d)前記接合工程の後のテープキャリアを複数個積み重ねた後、その各々のテープキャリアのデバイスホール内に配置された各々の半導体チップを封止樹脂によって一括して封止する工程とを有するものである。これにより、積層TCPの製造工程数を低減することが可能となる。また、複数の半導体チップを封止する封止樹脂が一体成形されているので、テープ層間に隙間が形成されないので、機械的強度を向上させることができるとともに、耐湿性を向上させることが可能となる。
まず、本実施の形態1の半導体装置の構造を図1〜図3によって説明する。なお、図1は図2のI−I線の断面図であり、図3は樹脂封止金型内での図2III−III線の断面図である。また、図面を見易くするため図2にはソルダレジストおよび封止樹脂は図示されていない。
(1).半導体チップ2の主面および裏面の両方を封止樹脂3によって被覆したことにより、半導体チップ2がその主面および裏面から受ける応力を小さくすることが可能となっている。特に、半導体チップ2の位置を、TCP全体の応力中立面Aと、半導体チップ2の応力中立面とが略一致するように設定することにより、半導体チップ2を、TCPから受ける応力が最も小さい位置に配置することができ、外力によってTCP全体が変形しても半導体チップ2が受ける応力は小さく、また、バイメタル効果によるTCP全体の反りを抑制することができるので、チップクラックや半導体装置の実装時における接続不良の発生率を大幅に低減することが可能となる。
(2).テープ基材1aに樹脂封止工程時にゲートとして機能する封止樹脂注入用の連通口1a2を設けたことにより、半導体チップ2の主面および裏面の両方の面上に封止樹脂3を均一に注入することができるので、その封止樹脂3中にボイドやトラップが形成されるのを大幅に低減することが可能となる。
(3).テープ基材1aにおいて樹脂封止工程時に封止樹脂が接触する部分にメッキの施された銅箔層1a3を設けたことにより、この部分における封止樹脂3とテープキャリア1との接着力を低下させることができるので、樹脂封止工程後にTCPをサブランナから分離する際にサブランナに残された樹脂とテープキャリア1とを容易に剥離することが可能となる。
(4).半導体チップ2の裏面をスピンエッチング処理法等によって研磨することにより、半導体チップ2を、例えば20〜30μm程度まで薄くすることが可能となる。また、半導体チップ2の裏面を平滑にすることができるので、半導体チップ2を曲げ応力に対して強く割れ難い構造とすることが可能となる。
(5). 封止樹脂3の厚さD1とテープキャリア1の厚さD2とが等しくなるように成形したことにより、TCPの全体の厚さをテープキャリア1の厚さにすることが可能となる。したがって、平坦で、薄形のTCP構造の半導体装置を得ることが可能となる。
次に、本発明の他の実施の形態である半導体装置を図11によって説明する。
次に、本発明の他の実施の形態である半導体装置を図12によって説明する。
次に、本発明の他の実施の形態である半導体装置を図13によって説明する。
次に、本発明の他の実施の形態である半導体装置を図14〜図21によって説明する。
(1).薄形の単体TCPを複数個積み重ねて積層TCPを構成することにより、薄形で小さな積層TCPでありながら、半導体チップ2の実装密度を大幅に向上させることが可能となる。
(2).単体TCPの一部を構成し、単体TCPの形成工程時に形成される接着剤1eによって複数個の単体TCP同士を接合することにより、製造工程の増加を招くことなく積層TCPを製造することが可能となる。
次に、本発明の他の実施の形態を説明する。本実施の形態6においては、半導体装置の構造は前記実施の形態5とほぼ同じである。大きく異なるのは、その製造方法なので、以下、その製造方法を図22〜図25によって説明する。
次に、本発明の他の実施の形態である半導体装置を図26〜図30によって説明する。
(1).積層TCPの封止樹脂3を一体成形したことにより、個々の半導体チップ2を封止する封止樹脂3間に隙間が形成されていないので、前記実施の形態5に比べて積層パッケージの機械的な強度を向上させることができるとともに、耐湿性を向上させることが可能となる。したがって、半導体装置の信頼性を向上させることが可能となる。
(2).積層TCPの封止樹脂3を一括成形したことにより、製造工程数を低減することが可能となる。
次に、本発明の他の実施の形態8である半導体装置を図31および図32によって説明する。なお、図31は図32のXXXI−XXXI線の断面図を示している。また、図32においては封止樹脂およびソルダレジストを図示していない。
(1).ボンディングパッド2b上にバンプ電極2aを設けるか否かによって接続経路を変えることにより、配線経路の変更に対して、その変更に対応できる別のテープキャリア1を新たに製造し直すのではなく、1種類の同じテープキャリア1で柔軟に対応することが可能となる。したがって、製品の製造時間を大幅に短縮することができるとともに、製品の製造コストを低減することが可能となる。
次に、本発明の他の実施の形態である半導体装置を図33によって説明する。
次に、本発明の他の実施の形態である半導体装置を図34によって説明する。
次に、本発明の他の実施の形態である半導体装置を図35によって説明する。
(1).外部端子を導体ピン6cとすることにより、外部端子をバンプ電極やガルウィング状に成形したリードで構成する場合に比べて製品のコストを低減することが可能となる。
(2).積層TCPの接続孔6a内に強度の強い導体ピン6cを挿入することにより、積層TCPの強度を向上させることが可能となる。
次に、本発明の他の実施の形態である半導体装置を図36〜図39によって説明する。
(1).比較的簡単に、低コストで、リード構成の機械的強度を向上させることが可能となる。
(2).リード1cのアウターリード部を撓んだ状態で成形したことにより、積層TCPと実装基板7との熱膨張差を吸収することが可能となる。
次に、本発明の他の実施の形態である半導体装置を図40および図41によって説明する。なお、図41は図40のXXXXI−XXXXI線の断面図であり、樹脂封止工程における半導体チップおよび成形金型の断面図を示している。
(1).テープ基材1aにおいてデバイスホール1a1の他方の短辺側に、そのデバイスホール1a1からテープ基材1aの外周短辺方向に延びエアベントの一部として機能する空気排出用の連通口1a4を設けたことにより、半導体チップ2の主面および裏面の両方を被覆する封止樹脂3内に空気が残るのを低減することができるので、その封止樹脂3中にボイドやトラップが形成されるのを大幅に低減することが可能となる。したがって、半導体装置の信頼性をさらに向上させることが可能となる。
1a テープ基材
1b 接着剤
1c リード
1c1 バンプ下地パターン
1d ソルダレジスト
1e 接着剤
1a1 デバイスホール
1a2 連通口
1a3 銅箔層
1a4 連通口
2 半導体チップ
2a バンプ電極
2b,2b1 ボンディングパッド
3 封止樹脂
4 バンプ電極
5 金型
5a ゲート
5b ランナ
5c サブランナ
6 接続部
6a 接続孔
6b 導体部
6b1 半田ペースト
6c 導体ピン
7 実装基板
7a ランド
Claims (11)
- 複数個積み重ねられたテープキャリアの各々のデバイスホール内に、前記テープキャリアの厚さよりも薄い半導体チップが配置され、前記複数個積み重ねられたテープキャリアの各々に設けられたリードの一端と、前記各々のデバイスホール内の半導体チップの外部端子とが電気的に接続され、前記半導体チップの各々はその主面および裏面の両方が封止樹脂で被覆され、前記複数個積み重ねられたテープキャリアの各々の共通信号用および電源用のリード同士が電気的に接続されて実装基板の配線と電気的に接続される接続端子として外部に引き出された積層パッケージ構造を有することを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記積層パッケージ構造は、単体パッケージを複数個積み重ねてなり、前記単体パッケージは、1個のテープキャリアのデバイスホール内に、前記リードの一端と前記半導体チップの外部端子とが電気的に接続された状態で配置された半導体チップを封止樹脂で封止してなることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記積層パッケージ構造は、前記半導体チップの各々が、一括成形された同一の封止樹脂によって封止されてなることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記複数個積み重ねられたテープキャリアの各々に、前記リードの一部が露出するような接続孔を穿孔するとともに、その接続孔内に導体材料を埋め込むことによって、前記複数個積み重ねられたテープキャリアの各々の共通信号用および電源用のリード同士を電気的に接続したことを特徴とする半導体装置。
- 請求項4記載の半導体装置において、前記接続孔内に埋め込まれた導体材料の一端に、前記接続端子としてバンプ電極を設けたことを特徴とする半導体装置。
- 請求項4記載の半導体装置において、前記接続孔内に、前記リードの一部が突出するようにしたことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記複数個積み重ねられたテープキャリアの各々に、前記リードの一部が露出するような接続孔を穿孔するとともに、その接続孔内にメッキ処理を施すことにより、前記複数個積み重ねられたテープキャリアの各々の共通信号用および電源用のリード同士を電気的に接続したことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記複数個積み重ねられたテープキャリアの各々に前記リードの一部が露出するような接続孔を穿孔するとともに、その接続孔内に導体ピンを挿入することにより、前記複数個積み重ねられたテープキャリアの各々の共通信号用および電源用のリード同士を電気的に接続するとともに、前記接続端子として前記導体ピンの一端を前記積層パッケージの実装面側から突出させたことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記複数個積み重ねられたテープキャリアの各々のリードの他端を各テープキャリアの外周から突出させて、その突出させたリード部分を、前記複数個積み重ねられたテープキャリアの各々の共通信号用および電源用のリード同士が電気的に接続されるように折り曲げて重ねたことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記半導体チップとリードとの接続経路を変更すべく、前記半導体チップの所定の外部端子上にバンプ電極を接合するのを禁止したことを特徴とする半導体装置。
- 絶縁基板に形成したデバイスホール内に、前記絶縁基板の厚さよりも薄く形成した半導体チップを位置決めし、
前記絶縁基板の第1の面上にその一部が形成された導電体の一端を前記半導体チップの主面に形成された接続電極とそれぞれ接続し、
前記導電体の他端を、前記絶縁基板の辺に沿って配列して形成されたスルーホールに埋め込まれた導電材とそれぞれ接続し、
前記半導体チップを樹脂により封止した構造を有するパッケージを、前記スルーホールの位置を合わせて複数個積層して、前記スルーホールに埋め込まれた導電材を接続して複合パッケージを構成し、および、
前記複合パッケージ内の複数の半導体チップは、複数種の半導体チップであることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003354098A JP3964850B2 (ja) | 2003-10-14 | 2003-10-14 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003354098A JP3964850B2 (ja) | 2003-10-14 | 2003-10-14 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1998523445 Division | 1996-11-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004088119A true JP2004088119A (ja) | 2004-03-18 |
JP3964850B2 JP3964850B2 (ja) | 2007-08-22 |
Family
ID=32064625
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003354098A Expired - Fee Related JP3964850B2 (ja) | 2003-10-14 | 2003-10-14 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3964850B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010092985A1 (ja) * | 2009-02-12 | 2010-08-19 | 倉敷紡績株式会社 | 流体制御方法及び流体制御装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5978170B2 (ja) | 2013-06-28 | 2016-08-24 | 日立オートモティブシステムズ株式会社 | トランスファーモールド型センサ装置 |
-
2003
- 2003-10-14 JP JP2003354098A patent/JP3964850B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010092985A1 (ja) * | 2009-02-12 | 2010-08-19 | 倉敷紡績株式会社 | 流体制御方法及び流体制御装置 |
JP2010184203A (ja) * | 2009-02-12 | 2010-08-26 | Kurabo Ind Ltd | 流体制御方法及び流体制御装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3964850B2 (ja) | 2007-08-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100447313B1 (ko) | 반도체 장치 및 그 제조방법 | |
US7579690B2 (en) | Semiconductor package structure | |
US9396982B2 (en) | Semiconductor device carrier for fine pitch packaging miniaturization and manufacturing method thereof | |
US8383456B2 (en) | Semiconductor device and manufacturing method therefor | |
JP5661225B2 (ja) | 半導体デバイスのパッケージング方法 | |
US7816183B2 (en) | Method of making a multi-layered semiconductor device | |
US7170158B2 (en) | Double-sided circuit board and multi-chip package including such a circuit board and method for manufacture | |
US7902660B1 (en) | Substrate for semiconductor device and manufacturing method thereof | |
KR100520660B1 (ko) | 반도체 웨이퍼와 반도체장치 및 그 제조방법 | |
US7420814B2 (en) | Package stack and manufacturing method thereof | |
JP2001015679A (ja) | 半導体装置及びその製造方法 | |
KR20000071326A (ko) | 반도체 장치와 그 제조 방법 | |
JP2002093831A (ja) | 半導体装置およびその製造方法 | |
JP2008218979A (ja) | 電子パッケージ及びその製造方法 | |
JP2003332508A (ja) | 半導体装置及びその製造方法 | |
KR20060101385A (ko) | 반도체 장치 및 그 제조 방법 | |
US6903464B2 (en) | Semiconductor die package | |
US8179686B2 (en) | Mounted structural body and method of manufacturing the same | |
JP3559554B2 (ja) | 半導体装置およびその製造方法 | |
JPH11354572A (ja) | 半導体チップパッケ―ジ及びその製造方法 | |
JP3964850B2 (ja) | 半導体装置 | |
US20050110158A1 (en) | Semiconductor device and method of manufacturing the same, circuit board, and electronic apparatus | |
US20080237832A1 (en) | Multi-chip semiconductor package structure | |
US20030214019A1 (en) | Packaging system for semiconductor devices | |
JP2002261192A (ja) | ウエハレベルcsp |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070206 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070405 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070501 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070524 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110601 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110601 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110601 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120601 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120601 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130601 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140601 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |